CN112997272B - 外延层和3d nand存储器的形成方法、退火设备 - Google Patents

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Abstract

一种外延层和3D NAND存储器的形成方法、退火设备,其中所述外延层的形成方法,先进行第一退火,以消除堆叠结构中产生的应力,在进行第一退火时,所述凹槽的侧壁和底部表面形成含硅的混合物,因而第一退火后,进行第二退火,进行第二退火,以去除所述凹槽侧壁和底部表面的含硅的混合物,使得后续在形成外延层时的生长界面为纯净的衬底材料界面,防止凹槽中形成的外延层中产生孔洞缺陷。

Description

外延层和3D NAND存储器的形成方法、退火设备
技术领域
本发明涉及半导体制作领域,尤其涉及一种外延层和3D NAND存储器的形成方法、退火设备。
背景技术
NAND闪存是一种比硬盘驱动器更好的存储设备,随着人们追求功耗低、质量轻和性能佳的非易失存储产品,在电子产品中得到了广泛的应用。目前,平面结构的3D NAND闪存已近实际扩展的极限,为了进一步的提高存储容量,降低每比特的存储成本,提出了3D结构的3D NAND存储器。
在3D NAND存储器结构中,采用垂直堆叠多层数据存储单元的方式,实现堆叠式的3D NAND存储器结构。现有3D NAND存储器的形成过程一般包括:在衬底上形成氮化硅层和氧化硅层交替层叠的堆叠层;刻蚀所述堆叠层,在堆叠层中形成沟道孔,在形成沟道孔后,刻蚀沟道孔底部的衬底,在衬底中形成凹槽;在沟道孔底部的凹槽中,通过选择性外延生长(Selective Epitaxial Growth)形成外延硅结构,通常该外延硅结构也称作SEG;在所述沟道孔中形成存储区;去除氮化硅层,在去除氮化硅层的位置形成栅极金属。
现有的工艺形成的外延硅结构(SEG)时,外延硅结构(SEG)的底部区域中容易产生孔洞缺陷,使得外延硅结构(SEG)与衬底的电接触性能较差,影响了3D NAND存储器的性能。
发明内容
本发明所要解决的技术问题是怎样防止形成的外延层(SEG)中形成孔洞缺陷,提高外延硅结构(SEG)与衬底的电接触性能。
为解决前述问题,本发明提供了一种外延层的形成方法,包括:
提供衬底,所述衬底上形成有第一绝缘层和第二绝缘层交替层叠的堆叠结构;刻蚀所述堆叠结构,形成贯穿堆叠结构的若干沟道孔;沿沟道孔刻蚀沟道孔底部的衬底,在衬底中形成凹槽;在形成凹槽后,进行第一退火,在进行第一退火时,所述凹槽的侧壁和底部表面形成含硅的混合物;在进行第一退火后,进行第二退火,以去除所述含硅的混合物;进行所述第二退火后,采用选择性外延工艺在所述凹槽中形成外延层,所述外延层填充满所述凹槽。
可选的,所述含硅的混合物中除了还有硅元素外,还含有第一退火时采用气体的所含元素、形成第一绝缘层的源气体和/或副产物所含的元素、形成第二绝缘层的源气体和/或副产物所含的元素中的一种或几种。
可选的,所述第一退火的气体氛围为N2,所述第二退火的气体氛围为H2
可选的,所述第一绝缘层的材料和第二绝缘层的材料为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种,且所述第一绝缘层的材料和第二绝缘层的材料不相同。
可选的,所述含硅的混合物中除了还有硅元素外,还包括N元素、C元素、H元素和O元素中的一种或几种。
可选的,所述第二退火时温度为800~1200摄氏度,时间为1~10小时,腔室的压强小于100托。
可选的,进行第二退火时,所述第二退火采用的气体与含硅的混合物反应,形成气态的反应物。
可选的,进行第二退火后,所述凹槽的侧壁的晶面指数为(111)。
本发明还提供了一种3D NAND存储器的形成方法,包括:
提供衬底,所述衬底上形成有第一绝缘层和第二绝缘层交替层叠的堆叠结构;刻蚀所述堆叠结构,形成贯穿堆叠结构的若干沟道孔;沿沟道孔刻蚀沟道孔底部的衬底,在衬底中形成凹槽;在形成凹槽后,进行第一退火,在进行第一退火时,所述凹槽的侧壁和底部表面形成含硅的混合物;在进行第一退火后,进行第二退火,以去除所述含硅的混合物;进行所述第二退火后,采用选择性外延工艺在所述凹槽中形成外延层,所述外延层填充满所述凹槽;在所述外延层上的沟道孔中形成存储结构;去除所述第一绝缘层,在第一绝缘层被去除后对应的位置形成金属栅极。
可选的,所述含硅的混合物中除了还有硅元素外,还含有第一退火时采用气体的所含元素、形成第一绝缘层的源气体和/或副产物所含的元素、形成第二绝缘层的源气体和/或副产物所含的元素中的一种或几种。
可选的,所述第一退火的气体氛围为N2,所述第二退火的气体氛围为H2
可选的,所述第一绝缘层的材料和第二绝缘层的材料为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种,且所述第一绝缘层的材料和第二绝缘层的材料不相同。
可选的,所述含硅的混合物中除了还有硅元素外,还包括N元素、C元素和H元素中的一种或几种。
可选的,所述第二退火时温度为800~1200摄氏度,时间为1~10小时,腔室的压强小于100托。
可选的,进行第二退火时,所述第二退火采用的气体与含硅的混合物反应,形成气态的反应物。
可选的,进行第二退火后,所述凹槽的侧壁的晶面指数为(111)。
本发明还提供了对前述的衬底进行第二退火的退火设备,包括:
反应腔室;
至于反应腔室中的晶舟,所述晶舟具有向内凹陷的舟体,舟体的内侧壁上具有若干放置晶圆的支撑结构,所述晶舟的舟体的拐弯处以及支撑结构的厚度大于舟体其他部分的厚度;
气体供入端,用于向反应腔室供入工艺气体;
加热器,用于对反应腔室中的晶舟上的晶圆进行加热。
可选的,所述舟体的拐弯处以及支撑结构的厚度比舟体其他部分的厚度大0.5~5厘米。
可选的,所述舟体的拐弯处以及支撑结构的厚度为1.1~10厘米。
可选的,加热器加热时反应腔室中的温度为800~1200摄氏度,加热的时间为1~10小时。可选的,所述供入的工艺气体包括H2
可选的,所述退火设备还可以用于进行第一退火。
可选的,进行第一退火时,所述供入的工艺气体包括N2
与现有技术相比,本发明技术方案具有以下优点:
本发明的外延层的形成方法,在形成沟道孔和凹槽后,先进行第一退火,以消除堆叠结构中产生的应力,在进行第一退火时,所述凹槽的侧壁和底部表面会形成含硅的混合物,因而第一退火后,进行第二退火,以去除所述凹槽侧壁和底部表面的含硅的混合物,使得后续在形成外延层时的生长界面为纯净的衬底材料界面,防止凹槽中形成的外延层中产生孔洞缺陷。
进一步,所述第一绝缘层的材料和第二绝缘层的材料为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种,形成第一绝缘层和第二绝缘层时,部分源气体(化学气相沉积工艺采用的气体)元素(比如C、H、N、O)和副产物元素(比如C、H、N)会陷在(trap)或残留在形成的第一绝缘层和第二绝缘层,在进行第一退火时,陷入(trap)或残留的元素在高温下会被释放,而扩散到凹槽206底部和侧壁表面,与凹槽底部和侧壁表面的单晶衬底材料反应形成复杂的含硅混合物,因而所述含硅的混合物中除了还有硅元素外,还包括N元素、C元素、H元素O元素中的一种或几种,通过含H2的第二退火能去除该含硅的混合物。
进一步,采用H2进行第二退火时,所述第二退火时温度为800~1200摄氏度,时间为1~10小时,腔室的压强小于100托,本实施例中采用高温和长时间的退火,使得含硅的混合物能更干净和更高效的去除。
本发明的3D NAND存储器的形成方法,进行第二退火,去除所述凹槽侧壁和底部表面的含硅的混合物,使得在形成外延层时的生长界面为纯净的衬底材料界面,防止凹槽中形成的外延层中产生孔洞缺陷,因而外延层与衬底之间的导电性能不会受到影响,提高了3D NAND存储器的性能。
本发明的退火设备,所述晶舟的舟体的拐弯处以及支撑结构的厚度大于舟体其他部分的厚度,以使得晶舟能经受高温(大于800摄氏度)、长时间(大于1小时)的退火,防止晶舟舟体在脆弱的拐弯处(比如晶舟舟体的侧壁和底部的交接处)以及支撑结构处产生裂痕或碎裂,即本申请的退火设备能实现高温、长时间的退火,而且可以实现批量晶圆的退火处理。因而采用本发明的退火设备能对前述方案中的晶圆(衬底)进行第二退火时,在提高效率的同时,去除凹槽侧壁和底部表面的含硅混合物的效果也较好。
附图说明
图1-4为本发明一实施例外延层的形成过程的结构示意图;
图5-9为本发明另一实施例外延层形成过程的结构示意图;
图10-11为本发明另一实施例3D NAND存储器的结构示意图;
图12为本发明另一实施例退火设备的结构示意图。
具体实施方式
如背景技术所言,现有的工艺形成的外延硅结构(SEG)的底部区域中容易产生孔洞缺陷,使得外延硅结构(SEG)与衬底的电接触性能较差,影响了3D NAND存储器的性能。
研究发现,现有外延硅结构(SEG)的底部区域中容易产生孔洞缺陷的原因为:在3DNAND存储器制作过程中,沟道孔底部的凹槽的侧壁和底部表面会形成复杂的含硅混合物,该含硅混合物使得凹槽侧壁和底部不能保持纯单晶硅的状态,当采用选择外延工艺在凹槽中形成外延硅结构(SEG)时,由于含硅混合物表面和单晶硅表面的硅生长速率不同,使得形成外延硅结构(SEG)中容易产生孔洞缺陷。下面结合附图1-4对前述原因产生的具体过程以及孔洞缺陷形成的具体过程进行详细说明。
参考图1,在衬底100上形成氮化硅层102和氧化硅层103交替层叠的堆叠层104,所述堆叠结构104和衬底100之间还可以形成隔离层101。
参考图2,刻蚀所述堆叠层104,在堆叠层104中形成沟道孔105,在形成沟道孔105后,刻蚀沟道孔105底部的衬底100,在衬底100中形成凹槽106。
结合参考图3和图4,在形成凹槽106后,在氮气(N2)氛围中对堆叠结构104进行退火,以释放堆叠结构104中存在的应力。经过进一步研究发现,由于氮化硅层102和氧化硅层103是通过化学气相沉积工艺形成,在形成氮化硅层102和氧化硅层103时特别是多层堆叠的氮化硅层102和氧化硅层103时,部分源气体(化学气相沉积工艺采用的气体)元素(比如C、H、N、O)和副产物元素(比如C、H)会陷在(trap)或残留在形成的氮化硅层102和氧化硅层103或堆叠结构104中,这些元素在进行退火时会从氮化硅层102和氧化硅层103或堆叠结构104中被释放而扩散到凹槽106底部和侧壁表面,与凹槽106底部和侧壁表面的单晶衬底材料(Si)反应形成复杂的含硅混合物107,含硅混合物107的存在使得后续通过选择性外延生长形成外延硅结构时的界面不是纯净的单晶硅界面,因而选择性外延生长(SelectiveEpitaxial Growth)硅时,复杂的含硅混合物107表面和单晶硅的表面的生长速率不一样,使得凹槽中形成的外延硅结构109(参考图4)具有孔洞缺陷108(参考图4),且该孔洞缺陷108主要存在于外延硅结构109于衬底100接触的界面上以及外延硅结构109与含硅混合物107的接触界面上,或者如果凹槽很深,所述孔洞缺陷108还会存在于外延硅结构109中。
虽然在一些实施例中,在凹槽106中形成外延硅结构109结构之前会进行清洗工艺,但是无论是湿法清洗还是干法清洗都不能干净的去除含硅的混合物,并且湿法清洗和干法清洗均会引入新的杂质,使得采用选择性外延生长形成外延硅结构109的界面仍不能为纯净的单晶硅,因而形成的外延硅结构109中仍会存在孔洞缺陷。
为此,本发明另一实施例中提供了一种外延层和3D NAND存储器的形成方法、退火设备,其中所述外延层的形成方法,在形成沟道孔和凹槽后,先进行第一退火,以消除堆叠结构中产生的应力,在进行第一退火时,所述凹槽的侧壁和底部表面会形成含硅的混合物,因而第一退火后,进行第二退火,以去除所述凹槽侧壁和底部表面的含硅的混合物,使得后续在形成外延层时的生长界面为纯净的衬底材料界面,防止凹槽中形成的外延层中产生孔洞缺陷。
为使本发明实施例的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时,为便于说明,示意图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本发明的保护范围。此外,在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图5-11为本发明另一实施例外延层的形成过程的结构示意图。
参考图5,提供衬底200,所述衬底200上形成有第一绝缘层202和第二绝缘层203交替层叠的堆叠结构204。
所述衬底200的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC);也可以是绝缘体上硅(SOI),绝缘体上锗(GOI);或者还可以为其它的材料,例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中,所述衬底200的材料为单晶硅(Si)。
本实施例中,所述第一绝缘层202作为牺牲层,后续通过去除第一绝缘层202,在第一绝缘层202所在的位置形成金属栅极。
所述第一绝缘层202的材料和第二绝缘层203的材料不相同,在一实施例中,所述第一绝缘层202的材料和第二绝缘层203的材料为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种。本实施例中,所述第一绝缘层202的材料为氮化硅,第二绝缘层203的材料为氧化硅,所述第一绝缘层202和第二绝缘层203的形成工艺为化学气相沉积工艺。
采用化学气相沉积工艺形成膜层的过程一般包括:向腔室中通入源气体,源气体反应在衬底上形成膜层。以形成氧化硅层(第二绝缘层203)进行具体说明,在一实施例中,采用化学气相沉积工艺形成氧化硅层(第二绝缘层203)的过程包括:向反应腔室中通入源气体,所述源气体包括硅源气体和氧源气体,所述硅源气体为硅烷或TEOS,所述氧源气体为O2、CO或ON2,所述硅源气体和氧源气体的流量为:100标准毫升/分钟~8000标准毫升/分钟,温度为:300摄氏度~800摄氏度,压强为:3托~200托。
化学气相沉积工艺形成所述第一绝缘层202和第二绝缘层203时特别时形成多层的堆叠结构104时,部分源气体(化学气相沉积工艺采用的气体)元素(比如C、H、N、O)和副产物元素(比如C、H、N)会陷在(trap)或残留在形成的第一绝缘层202和第二绝缘层203。具体到本实施例中,在形成氮化硅材料的第一绝缘层202时,C、H中的一种或几种元素可能陷在(trap)或残留第一绝缘层202中,在形成氧化硅材料的第二绝缘层203时,C、H、N、O元素中的一种或几种可能会陷在(trap)或残留第二绝缘层203中。
需要说明的是,第一绝缘层202和第二绝缘层203交替层叠是指在形成一层第一绝缘层202后,相应的在第一绝缘层202表面形成一层第二绝缘层203,后续依次进行形成第一绝缘层202和第二绝缘层203的步骤。
所述第一绝缘层202和第二绝缘层203的层数或者堆叠结构204的层数,根据垂直方向所需形成的存储单元的个数来确定,所述第一绝缘层202和第二绝缘层203的层数或者堆叠结构204的层数可以为8层、32层、64层等,堆叠层的层数越多,越能提高集成度。本实施例中,仅以所述第一绝缘层202和第二绝缘层203的层数或者堆叠结构204的层数为5层作为示例进行说明。
在一实施例中,所述堆叠结构204和衬底200之间还可以形成底层绝缘层201,所述底层绝缘层201的材料为氧化硅,通过热氧化工艺形成,所述底层绝缘层201可以降低堆叠结构204对衬底200的应力作用。
参考图6,刻蚀所述堆叠结构204,形成贯穿堆叠结构204的若干沟道孔205;沿沟道孔205刻蚀沟道孔205底部的衬底200,在衬底200中形成凹槽206。
所述沟道孔205中后续形成存储结构,所述凹槽206中后续形成外延层。
在一实施例中,在刻蚀所述堆叠结构204之前,在所述堆叠结构的表面形成图形化的掩膜层,在刻蚀所述堆叠结构时,以所述图形化的掩膜层作为掩膜。
刻蚀所述堆叠结构204采用各向异性的干法刻蚀工艺,比如可以为等离子刻蚀工艺或反应离子刻蚀工艺,刻蚀时采用的气体包括含碳氟元素的气体。
在一实施例中,所述刻蚀衬底200形成凹槽206的步骤可以是在刻蚀堆叠结构204形成沟道孔205步骤后通过过刻蚀工艺形成。在其他实施例中,所述刻蚀衬底200形成凹槽206的步骤也可以在刻蚀堆叠结构204形成沟道孔205步骤后采用额外的刻蚀工艺形成。刻蚀堆叠结构204形成沟道孔205步骤和刻蚀衬底200形成凹槽206的步骤可以在同一刻蚀腔室中完成也可以在不同刻蚀腔室中完成。
本实施例中,形成的凹槽206侧壁呈弧状,且离衬底200的表面越远,凹槽206的宽度越小。需要说的是,在其他实施例中,所述凹槽206的侧壁可以为其他的形状。
参考图7,在形成凹槽206后,进行第一退火31,在进行第一退火31时,所述凹槽206的侧壁和底部表面形成含硅的混合物207。
进行第一退火31的目的是:消除堆叠结构204中的应力以及堆叠结构204与衬底200之间的应力,以防止堆叠结构由于应力的作用而倒塌。
进行第一退火31的气体氛围为惰性气体氛围,以防止对衬底200造成氧化。本实施例中所述第一退火的气体氛围为N2,N2的不会对衬底造成氧化,并且价格低廉。在其他实施例中,可以采用气体的惰性气体氛围,比如Ar气。
研究发现,在进行第一退火31时,第一绝缘层202和第二绝缘层203或堆叠结构204中陷入(trap)或残留的元素在高温下会被释放,而扩散到凹槽206底部和侧壁表面,与凹槽206底部和侧壁表面的单晶衬底材料反应形成复杂的含硅混合物207。因而,所述含硅的混合物中除了还有硅元素外,还含有形成第一绝缘层的源气体和/或副产物所含的元素、形成第二绝缘层的源气体和/或副产物所含的元素中的一种或几种。
本实施例中,所述含硅的混合物207中除了还有硅元素外,还包括N元素、C元素、H元素和O元素中的一种或几种。
含硅的混合物207的存在使得后续形成外延层的界面(凹槽206的侧壁和底部表面)不是纯净的衬底材料(如单晶硅或单晶锗等)界面,如果直接在凹槽206中形成外延层,外延层中容易形成孔洞缺陷。
结合参考图7和图8,在进行所述第一退火31后,进行第二退火32,以去除所述凹槽206侧壁和底部表面的含硅的混合物207。
所述第二退火32在退火设备的退火腔室中进行,在进行第二退火32时,第二退火32采用的气体与含硅的混合物207反应,形成气态的反应物,被直接排出退火腔室,从而去除凹槽206侧壁和底部表面的含硅的混合物207,使得后续在形成外延层时的生长界面为纯净的衬底材料界面。
本实施例中,所述第二退火的气体氛围为H2,采用H2不仅能去除含硅的混合物207,而且不会对沟槽206暴露的衬底200造成损伤。采用H2去除含硅的混合物207的原理请参考下面的公式:
Si-+Ho→Si-H
在进行第二退火时,H2与含硅混合物207中的Si反应形成Si-H键,Si-H键继续与剩余的混合物反应形成气态的反应物。
本实施例中,采用H2进行第二退火32时,所述第二退火时温度为800~1200摄氏度,时间为1~10小时,腔室的压强小于100托,本实施例中采用高温和长时间的退火,使得含硅的混合物207能更干净和更高效的去除。
在一实施例中,在进行前述参数下的第二退火32后,所述凹槽206的四周侧壁的晶面指数为(111),后续在采用选择性外延工艺在所述凹槽206中形成外延层时,使得形成的外延层与衬底200构成一体的结构,使得两者之间没有接触界面,并且外延层中没有孔洞缺陷。需要说明的是,晶面指数(indices of crystal face)是晶体的常数之一,是晶面在3个结晶轴上的截距系数的倒数比,当化为整数比后,所得出的3个整数称为该晶面的米勒指数(Miller index)。
本发明实施例中,在进行第一退火31后,直接进行第二退火32,中间不进行额外的干法清洗和/或湿法清洗。
所述第一退火31和第二退火32可以在同一退火设备进行,也可以在不同的退火设备中进行。
结合参考图9和图10,进行第二退火32后,采用选择性外延工艺在所述凹槽206中形成外延层210,所述外延层210填充满所述凹槽206。
本实施例中,所述形成的外延层210的材料与衬底200的材料相同,所述外延层的材料为硅,外延层210的表面高于衬底200的表面。在形成外延层210时,由于凹槽206侧壁或底部表面为纯净的单晶硅界面,因而使得该界面上或者该界面一段距离上的硅的成长速率保持一致或相差很小,从而防止形成的外延层210中形成孔洞缺陷。
在一实施例中,所述硅材料的外延层210的形成工艺为:反应气体包括硅源气体、HCl和H2,其中,硅源气体为SiH4、SiH2Cl2、SiHCl3和SiH3Cl中的一种或几种,硅源气体的流量为10sccm至900sccm,HCl流量为8sccm至950sccm,H2流量为150sccm至5000sccm,反应腔室温度为600度至850摄氏度,反应腔室压强为1托至100托。
在其他实施例中,所述外延层可210可以采用与衬底材料不同的半导体材料,比如衬底200材料为单晶硅时,所述外延层210的材料可以为硅或锗硅。所述外延层的高度也可以根据实际需要进行设定。
本发明另一实施例还提供了一种3D NAND存储器的形成方法,具体请参考图10-11。需要说明的是,本实施例中与前述实施例中相同或相似结构的描述或限定,在本实施例中不再赘述,具体请参考前述实施例中相应部分的描述或限定。
参考图10,图10在图9的基础上进行,即采用前述实施例中的方式在形成外延层210后;在所述外延层210上形成存储结构。
所述存储结构至少包括电荷捕获层和沟道层,在本实施例中,电荷捕获层为ONO层,即氧化硅-氮化硅-氧化硅的叠层,沟道层为多晶硅层。在一具体的实施例中,可以在沟道孔220中依次淀积ONO层、多晶硅层以及氧化硅层,来形成存储结构。
参考图11,去除所述第一绝缘层202(参考图10),在第一绝缘层202被去除后对应的位置形成金属栅极211。
去除所述第一绝缘层202采用湿法刻蚀,湿法刻蚀采用的溶液对第一绝缘层202的刻蚀速率远大于对第二绝缘层203和外延层210的刻蚀速率。本实施例中,所述湿法刻蚀采用的刻蚀溶液为磷酸。
本实施例3D NAND存储器的形成方法,由于形成的外延层210中没有孔洞缺陷,因而外延层210与衬底200之间的导电性能不会受到影响,提高了3D NAND存储器的性能。
本发明另一实施例中还提供了一种对前述衬底进行第二退火的退火设备,请参考图12,包括:
反应腔室401;
至于反应腔室401中的晶舟403,所述晶舟403具有向内凹陷的舟体,舟体的内侧壁上具有若干放置晶圆的支撑结构404,所述晶舟403的舟体的拐弯处以及支撑结构404的厚度大于舟体其他部分的厚度;
气体供入端,用于向反应腔室供入反应气体;
加热器402,用于对反应腔室401中的晶舟403上的晶圆200进行加热。
所述晶舟403上具有若干支撑结构404,支撑结构404的材料与晶舟的材料相同,均为石英。若干支撑结构能够同时支撑若干晶圆进行退火。
在一实施例中,所述晶舟可以为一面具有开口的立方体,立方体的三个侧面或者与开口接触的两个相对的侧面上设置有若干支撑结构404。
本实施例中,所述晶舟403的舟体的拐弯处以及支撑结构404的厚度大于舟体其他部分的厚度,以使得晶舟403能经受高温(大于800摄氏度)、长时间(大于1小时)的退火,防止晶舟舟体在脆弱的拐弯处(比如晶舟舟体的侧壁和底部的交接处)以及支撑结构处产生裂痕或碎裂。
在一实施例中,所述舟体的拐弯处以及支撑结构的厚度比舟体其他部分的厚度大0.5~5厘米。在具体的实施例中,所述舟体的拐弯处以及支撑结构的厚度为1.1~10厘米。
所述加热器402加热时反应腔室401中的温度可以为800~1200摄氏度,加热的时间为1~10小时。
所述退火设备还可以包括内部热电偶405和外部热电偶406,内部热电偶405用于测量反应腔室401的温度,外部热电偶406用于测量加热器402的温度。
本实施例中的退火设备可以进行高温(大于800摄氏度)、长时间(大于1小时)的退火,在退火时晶舟不会产生裂痕或碎裂,而且可以实现批量晶圆的退火处理。因而采用本实施例中的退火设备能对前述实施例中的晶圆(衬底)进行第二退火时,在提高效率的同时,去除凹槽侧壁和底部表面的含硅混合物的效果也较好。
采用前述的退火设备进行第二退火时,所述供入的工艺气体包括H2
采用本实施例中的退火设备在进行第二退火时,先将需要退火的晶圆(衬底)200置于晶舟403上的支撑结构404上;然后将晶舟送入反应腔室401;加热器402对反应腔室401加热到800~1200摄氏度,加热的时间为1~10小时,对反应腔室401中晶舟403上的晶圆(衬底)200进行退火。
在另一实施例中,采用前述的退火设备还可以进行第一退火,进行第一退火时,所述供入的工艺气体包括N2。因而通过所述退火设备可以对前述实施例中的所述衬底在进行第一退火后,直接进行第二退火,无需将晶舟移出反应腔室401,节省了工艺步骤。具体的,先将需要退火的晶圆(衬底)200置于晶舟403上的支撑结构404上;然后将晶舟送入反应腔室401;气体供入端向反应腔室401中供入N2,加热器402对反应腔室401加热到第一退火温度,进行第一退火;气体供入端停止向反应腔室401中供入N2,气体供入端向反应腔室401中供入H2,加热器402继续升温,对反应腔室401加热到第二退火温度,进行第二退火。
以上所述仅是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员,在不脱离本发明原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。

Claims (23)

1.一种外延层的形成方法,其特征在于,包括:
提供衬底,所述衬底上形成有第一绝缘层和第二绝缘层交替层叠的堆叠结构;
刻蚀所述堆叠结构,形成贯穿堆叠结构的若干沟道孔;
沿沟道孔刻蚀沟道孔底部的衬底,在衬底中形成凹槽;
在形成凹槽后,进行第一退火,在进行第一退火时,所述凹槽的侧壁和底部表面形成含硅的混合物;
在进行第一退火后,进行第二退火,以去除所述含硅的混合物;
进行所述第二退火后,采用选择性外延工艺在所述凹槽中形成外延层,所述外延层填充满所述凹槽。
2.如权利要求1所述的外延层的形成方法,其特征在于,所述含硅的混合物中除了含有硅元素外,还含有第一退火时采用气体的所含元素、形成第一绝缘层的源气体和/或副产物所含的元素、形成第二绝缘层的源气体和/或副产物所含的元素中的一种或几种。
3.如权利要求1或2所述的外延层的形成方法,其特征在于,所述第一退火的气体氛围为N2,所述第二退火的气体氛围为H2
4.如权利要求1所述的外延层的形成方法,其特征在于,所述第一绝缘层的材料和第二绝缘层的材料为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种,且所述第一绝缘层的材料和第二绝缘层的材料不相同。
5.如权利要求4所述的外延层的形成方法,其特征在于,所述含硅的混合物中除了含有硅元素外,还包括N元素、C元素、H元素和O元素中的一种或几种。
6.如权利要求1所述的外延层的形成方法,其特征在于,所述第二退火时温度为800~1200摄氏度,时间为1~10小时,腔室的压强小于100托。
7.如权利要求1或2所述的外延层的形成方法,其特征在于,进行第二退火时,所述第二退火采用的气体与含硅的混合物反应,形成气态的反应物。
8.如权利要求1所述的外延层的形成方法,其特征在于,进行第二退火后,所述凹槽的侧壁的晶面指数为(111)。
9.一种3D NAND存储器的形成方法,其特征在于,包括:
提供衬底,所述衬底上形成有第一绝缘层和第二绝缘层交替层叠的堆叠结构;
刻蚀所述堆叠结构,形成贯穿堆叠结构的若干沟道孔;
沿沟道孔刻蚀沟道孔底部的衬底,在衬底中形成凹槽;
在形成凹槽后,进行第一退火,在进行第一退火时,所述凹槽的侧壁和底部表面形成含硅的混合物;
在进行第一退火后,进行第二退火,以去除所述含硅的混合物;
进行所述第二退火后,采用选择性外延工艺在所述凹槽中形成外延层,所述外延层填充满所述凹槽;
在所述外延层上的沟道孔中形成存储结构;
去除所述第一绝缘层,在第一绝缘层被去除后对应的位置形成金属栅极。
10.如权利要求9所述的3D NAND存储器的形成方法,其特征在于,所述含硅的混合物中除了含有硅元素外,还含有第一退火时采用气体的所含元素、形成第一绝缘层的源气体和/或副产物所含的元素、形成第二绝缘层的源气体和/或副产物所含的元素中的一种或几种。
11.如权利要求9或10所述的3D NAND存储器的形成方法,其特征在于,所述第一退火的气体氛围为N2,所述第二退火的气体氛围为H2
12.如权利要求9所述的3D NAND存储器的形成方法,其特征在于,所述第一绝缘层的材料和第二绝缘层的材料为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种,且所述第一绝缘层的材料和第二绝缘层的材料不相同。
13.如权利要求12所述的3D NAND存储器的形成方法,其特征在于,所述含硅的混合物中除了含有硅元素外,还包括N元素、C元素和H元素中的一种或几种。
14.如权利要求9所述的3D NAND存储器的形成方法,其特征在于,所述第二退火时温度为800~1200摄氏度,时间为1~10小时,腔室的压强小于100托。
15.如权利要求9或10所述的3D NAND存储器的形成方法,其特征在于,进行第二退火时,所述第二退火采用的气体与含硅的混合物反应,形成气态的反应物。
16.如权利要求9所述的3D NAND存储器的形成方法,其特征在于,进行第二退火后,所述凹槽的侧壁的晶面指数为(111)。
17.一种对权利要求1或9中的衬底进行第二退火的退火设备,其特征在于,包括:
反应腔室;
至于反应腔室中的晶舟,所述晶舟具有向内凹陷的舟体,舟体的内侧壁上具有若干放置晶圆的支撑结构,所述晶舟的舟体的拐弯处以及支撑结构的厚度大于舟体其他部分的厚度;
气体供入端,用于向反应腔室供入工艺气体;
加热器,用于对反应腔室中的晶舟上的晶圆进行加热。
18.如权利要求17所述的退火设备,其特征在于,所述舟体的拐弯处以及支撑结构的厚度比舟体其他部分的厚度大0.5~5厘米。
19.如权利要求18所述的退火设备,其特征在于,所述舟体的拐弯处以及支撑结构的厚度为1.1~10厘米。
20.如权利要求17所述的退火设备,其特征在于,加热器加热时反应腔室中的温度为800~1200摄氏度,加热的时间为1~10小时。
21.如权利要求17所述的退火设备,其特征在于,所述供入的工艺气体包括H2
22.如权利要求18所述的退火设备,其特征在于,所述退火设备还可以用于进行第一退火。
23.如权利要求22所述的退火设备,其特征在于,进行第一退火时,所述供入的工艺气体包括N2
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111952317B (zh) * 2020-08-04 2024-04-09 长江存储科技有限责任公司 三维存储器及其制备方法
CN113228279B (zh) * 2021-03-31 2024-04-09 长江存储科技有限责任公司 用于形成半导体结构的方法
US20230380170A1 (en) * 2022-05-18 2023-11-23 Applied Materials, Inc. Epitaxial silicon channel growth
TW202412280A (zh) * 2022-05-18 2024-03-16 美商應用材料股份有限公司 磊晶矽通道生長

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102800595A (zh) * 2011-05-26 2012-11-28 中芯国际集成电路制造(上海)有限公司 Nmos晶体管形成方法及对应cmos结构形成方法
CN103137462A (zh) * 2011-11-25 2013-06-05 中芯国际集成电路制造(上海)有限公司 自对准金属硅化物的形成方法
CN103498196A (zh) * 2008-09-29 2014-01-08 美格纳半导体有限会社 硅晶片的制造方法
CN107611130A (zh) * 2017-08-23 2018-01-19 长江存储科技有限责任公司 一种3d nand闪存结构中硅外延生长的工艺

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784860B1 (ko) * 2005-10-31 2007-12-14 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR100875163B1 (ko) * 2007-06-26 2008-12-22 주식회사 동부하이텍 수직형 씨모스 이미지 센서 제조 방법
US10354995B2 (en) * 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US9536970B2 (en) * 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
CN104882374B (zh) * 2014-02-27 2018-03-06 旺宏电子股份有限公司 刻蚀方法与刻蚀组成物
KR102323571B1 (ko) * 2014-07-01 2021-11-09 삼성전자주식회사 반도체 장치 및 그 제조방법
JP2017055082A (ja) 2015-09-11 2017-03-16 株式会社東芝 不揮発性記憶装置の製造方法
TWI570838B (zh) * 2015-11-12 2017-02-11 財團法人工業技術研究院 碳化矽基板上的溝槽結構以及其製作方法
JP2018006533A (ja) * 2016-06-30 2018-01-11 東京エレクトロン株式会社 真空処理装置、真空処理方法及び記憶媒体
TWI630709B (zh) * 2017-03-14 2018-07-21 旺宏電子股份有限公司 三維半導體元件及其製造方法
KR102333439B1 (ko) * 2017-04-28 2021-12-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN108807410B (zh) * 2018-07-16 2021-02-05 长江存储科技有限责任公司 3d存储器件及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103498196A (zh) * 2008-09-29 2014-01-08 美格纳半导体有限会社 硅晶片的制造方法
CN102800595A (zh) * 2011-05-26 2012-11-28 中芯国际集成电路制造(上海)有限公司 Nmos晶体管形成方法及对应cmos结构形成方法
CN103137462A (zh) * 2011-11-25 2013-06-05 中芯国际集成电路制造(上海)有限公司 自对准金属硅化物的形成方法
CN107611130A (zh) * 2017-08-23 2018-01-19 长江存储科技有限责任公司 一种3d nand闪存结构中硅外延生长的工艺

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