CN110797077A - 存储器芯片及其数据处理电路和数据处理方法 - Google Patents

存储器芯片及其数据处理电路和数据处理方法 Download PDF

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Abstract

本发明公开了一种存储器芯片及其数据处理电路和数据处理方法，设置存储器芯片内置的数据处理电路包括数据图形产生器、并串转换电路以及端口驱动模块。在测试模式下，数据图形产生器自动启动预设测试命令，基于预设测试命令产生测试数据，测试数据通过并串转换电路进行并串转换生成第一数据信号，第一数据信号用于控制端口驱动模块输出第一结果，基于第一结果监测存储器芯片的功耗参数。无需提前写入数据，缩短了测试时间；而且测试采样区间不受数据最大地址上限的限制，降低了测试难度，有利于提高测试精度。

Description

存储器芯片及其数据处理电路和数据处理方法
技术领域
本发明涉及存储器芯片技术领域，更具体的说，涉及一种存储器芯片及其数据处理电路和数据处理方法。
背景技术
随着科学技术的不断发展，越来越多的电子设备被广泛的应用于人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。存储器芯片是电子设备的一个重要电子元件。存储器芯片需要内置电路用于进行功耗测试。
参考图1和图2所示，图1为现有存储器芯片进行功耗测试时的测试***电路图，图2为存储器芯片中用于进行功耗测试的内置电路的示意图，对存储器芯片进行功耗测试时，需要通过测试机11对存储器芯片12进行控制和供电，及接收存储器芯片12的输出数据，进行处理判断，以确认其功耗。测试机11可以控制存储器芯片12工作在不同的测试模式，以测量存储器芯片12的平均功耗。其中，测试机11包括：电源模块111，用于为存储器芯片12供电；控制模块112，用于为存储器芯片12进行命令输入；数据处理模块113，用于获取存储器芯片12的数据输出，并进行数据处理，以获取功耗数据。存储器芯片12的功耗测试与数据内容相关，可以利用现有用户命令实现。
现有存储器芯片12中，用于进行功耗测试的内置电路如图2所示，通过其他电路121获取命令输入后，触发逻辑控制器126开启并串转换电路124和端口驱动模块125，并使得存储阵列122中存储数据依次通过灵敏放大电路123、并串转换电路124和端口驱动模块125后，实现数据输出。存储器芯片12中至少具有两种电压域，如内核电压域和数据发送电压域，针对于数据发送电压域的功耗测试原理如图3所示。
参考图3，图3为现有存储器芯片进行功耗测试的方法流程图，依次完成写入命令、写入数据后、读出命令和读出数据后，判断数据是否达到最大地址，如果是，数据输出不再滚动，结束数据读出，如果否，持续读出数据，直到达到最大读出地址后，结束数据读出。
通过上述描述可知，现有的存储器芯片12在进行功耗测试时，操作步骤多，需要按照测试规则先写入数据，增加了测试时间，不便于持续测试，测试过程需要读取存储阵列存储数据，功耗测试需要在达到最大读出地址之前完成，增加了测试难度。
发明内容
有鉴于此，本申请提供了一种存储器芯片及其数据处理电路和数据处理方法，方案如下：
一种存储器芯片的数据处理电路，包括：
数据图形产生器、并串转换电路以及端口驱动模块；
在测试模式下，所述数据图形产生器用于自动启动预设测试命令，基于所述预设测试命令产生测试数据，所述测试数据通过所述并串转换电路进行并串转换生成第一数据信号，所述第一数据信号用于控制所述端口驱动模块输出第一结果，基于所述第一结果监测所述存储器芯片的功耗参数。
优选的，在上述数据处理电路中，还包括：灵敏放大电路；
在数据读取模式下，存储阵列中的存储数据依次通过所述灵敏放大电路的放大和所述并串转换电路进行并串转换生成第二数据信号，所述第二数据信号用于控制所述端口驱动模块输出第二结果，所述第二结果用于表征所述存储数据。
优选的，在上述数据处理电路中，所述数据图形产生器以及所述灵敏放大电路通过同一双路选通器与所述并串转换电路连接；
其中，所述双路选通器的第一输入端连接所述数据图形产生器，所述双路选通器的第二输入端连接所述灵敏放大电路，所述双路选通器的输出端与所述并串转换电路的输入端连接。
优选的，在上述数据处理电路中，所述灵敏放大电路包括：第一MOS管、第二MOS管、第三MOS管、存储电容以及锁存器；
所述第一MOS管的控制电极用于输入第一控制信号，其第一电极连接电源，其第二电极连接公共节点；
所述第二MOS管的控制电极用于输入第二控制信号，其第一电极连接所述公共节点，其第二电极连接所述第三MOS管的第一电极；
所述第三MOS管的控制电极用于输入第三控制信号，其第二电极用于连接所述存储阵列；
所述存储电容的一个极板连接所述公共节点，另一个极板接地；
所述锁存器的输入端连接所述公共节点，其输出端用于输出放大后的存储数据。
优选的，在上述数据处理电路中，还包括：逻辑控制器；
在测试模式下，所述逻辑控制器用于执行测试指令，以控制所述双路选通器的第一输入端与所述双路选通器的输出端导通，并控制所述并串转换电路以及所述端口驱动模块开启，以使得所述图形产生器输出的测试数据依次通过所述双路选通器、所述并串转换电路以及所述端口驱动模块后，输出所述第一结果；
在数据读取模式下，所述逻辑控制器还用于执行数据读取指令，以控制所述双路选通器的第二输入端与所述双路选通器的输出端导通，并控制所述并串转换电路以及所述端口驱动模块开启，以使得存储数据依次通过双路选通器、所述并串转换电路以及所述端口驱动模块后，输出所述第二结果。
优选的，在上述数据处理电路中，所述数据图像产生器包括：随机数据产生器、协议数据产生器、极值数据产生器以及三路选通器；
所述随机数据产生器与所述三路选通器的第一输入端连接，所述随机数据产生器用于输出随机数据；
所述协议数据产生器所述三路选通器的第二输入端连接，所述协议数据产生器用于输出遵循通信协议的数据；
所述极值数据产生器与所述三路选通器的第三输入端连接，所述极值数据产生器用于输出极限值数据；
所述三路选通器用于选择其一个输入端输入的数据作为所述测试数据，通过其输出端输出。
优选的，在上述数据处理电路中，所述端口驱动模块包括：D触发器、控制电路、上拉MOS管、下拉MOS管以及负载电容；
所述上拉MOS管的第一电极连接电源，其第二电极连接所述端口驱动模块的输出端；所述下拉MOS管的第一电极连接所述端口驱动模块的输出端；所述上拉MOS管和所述下拉MOS管的控制电极分别连接所述控制电路的一个输出端；所述端口驱动模块的输出端通过所述负载电容接地；
所述D触发器的一个输入端用于输入使能信号，另一个输入端连接所述并串转换电路的输出端，其输出端连接所述控制电路的输入端；
所述控制电路基于所述D触发器输出信号控制上拉MOS管、下拉MOS管的导通，以控制所述端口驱动模块的输出端的输出结果。
本发明还提供了一种存储器芯片，包括：
上述任一项所述的数据处理电路。
本发明还提供了一种存储器芯片的数据处理方法，包括：
采用上述任一项所述的数据处理电路获取所述存储器芯片的测量结果，以确定功耗参数。
通过上述描述可知，本发明技术方案提供的存储器芯片及其数据处理电路和数据处理方法中，设置存储器芯片内置的数据处理电路包括数据图形产生器、并串转换电路以及端口驱动模块。在测试模式下，所述数据图形产生器自动启动预设测试命令，基于所述预设测试命令产生测试数据，所述测试数据通过所述并串转换电路进行并串转换生成第一数据信号，所述第一数据信号用于控制所述端口驱动模块输出第一结果，基于所述第一结果监测所述存储器芯片的功耗参数。这样，数据图形产生器自动启动预设测试命令，无需单独写入命令操作，简化了测试操作步骤，操作简单，缩短了测试时间，提高了功耗测试效率。而且，数据图形产生器可以直接基于预设测试命令产生测试数据，无需通过存储阵列进行存储数据输出过程，不受最大地址上限的限制，降低了测试难度，有利于提高测试精度。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有存储器芯片进行功耗测试时的测试***电路图；
图2为存储器芯片中用于进行功耗测试的内置电路的示意图；
图3为现有存储器芯片进行功耗测试的方法流程图；
图4为本发明实施例提供的一种存储器芯片的数据处理电路的结构示意图；
图5为本发明实施例提供的另一种存储器芯片的数据处理电路的结构示意图；
图6为本发明实施例提供的又一种存储器芯片的数据处理电路的结构示意图；
图7为本发明实施例提供的又一种存储器芯片的数据处理电路的结构示意图；
图8为本发明实施例提供的一种灵敏放大电路的结构示意图；
图9为本发明实施例提供的一种数据图像产生器的结构示意图；
图10为本发明实施例提供的一种端口驱动模块的结构示意图；
图11为本发明实施例提供的一种存储器芯片数据处理方法的方法流程图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。
参考图4，图4为本发明实施例提供的一种存储器芯片的数据处理电路的结构示意图，所述数据处理电路包括：数据图形产生器21、并串转换电路22以及端口驱动模块23。
在测试模式下，所述数据图形产生器21用于自动启动预设测试命令，基于所述预设测试命令，输出测试数据，所述测试数据通过所述并串转换电路22进行并串转换生成第一数据信号，所述第一数据信号用于控制所述端口驱动模块23输出第一结果，基于所述第一结果监测所述存储器芯片的功耗参数。
本发明实施例所述数据处理电路中，数据图形产生器21自动启动预设测试命令，无需单独写入命令操作，简化了测试操作步骤，操作简单，缩短了测试时间，提高了功耗测试效率。而且，数据图形产生器21可以直接基于预设测试命令产生测试数据，无需通过存储器芯片的存储阵列进行存储数据输出过程，不受最大地址上限的限制，降低了测试难度，有利于提高测试精度。
本申请所述数据处理电路适用于测试存储器芯片中数据发送电压域相关电路的功耗测试，即用于测试并串转换电路22和端口驱动模块23的功耗。
参考图5，图5为本发明实施例提供的另一种存储器芯片的数据处理电路的结构示意图，在图4所示方式基础上，还包括：灵敏放大电路24；在数据读取模式下，存储阵列中的存储数据依次通过所述灵敏放大电路24的放大和所述并串转换电路22进行并串转换生成第二数据信号，所述第二数据信号用于控制所述端口驱动模块23输出第二结果，所述第二结果用于表征所述存储数据。
图5所示方式中，可以基于用户操作，选择进行功耗测试模式，使得数据图形产生器21与并串转换电路22导通，进行功耗测试模式，此时，灵敏放大电路24与并串转换电路22断路，或是选择数据读取模式，使得灵敏放大电路24与并串转换电路22导通，进行数据读取，此时，数据图形产生器21与并串转换电路22断路。该方式可以复用相同的并串转换电路22和端口驱动模块23，在测试模式下进行功耗测试，在数据读取模式下进行数据读取，存储器芯片的电路结构简单。
参考图6，图6为本发明实施例提供的又一种存储器芯片的数据处理电路的结构示意图，在图5所示方式基础上，所述数据图形产生器21以及所述灵敏放大电路24通过同一双路选通器25与所述并串转换电路22连接；其中，所述双路选通器25的第一输入端连接所述数据图形产生器21，所述双路选通器25的第二输入端连接所述灵敏放大电路24，所述双路选通器25的输出端与所述并串转换电路22的输入端连接。所述双路选通器25可以基于控制端的控制信号选择其一个输入端与其输出端导通，并使得另一个输入端与其输出端断路。
其他方式中，所述数据图形产生器21以及所述灵敏放大电路24可以分别通过一个开关与所述并串转换电路22连接。
参考图7，图7为本发明实施例提供的又一种存储器芯片的数据处理电路的结构示意图，在图6所示方式基础上，还包括：逻辑控制器26；逻辑控制器26分别连接双路选通器25、22以及所述端口驱动模块23各自的控制端。在测试模式下，所述逻辑控制器26用于执行测试指令，以控制所述双路选通器25的第一输入端与所述双路选通器25的输出端导通，并控制所述并串转换电路22以及所述端口驱动模块23开启，以使得所述图形产生器21输出的测试数据依次通过所述双路选通器25、所述并串转换电路22以及所述端口驱动模块23后，输出所述第一结果；在数据读取模式下，所述逻辑控制器还用于执行数据读取指令，以控制所述双路选通器25的第二输入端与所述双路选通器25的输出端导通，并控制所述并串转换电路22以及所述端口驱动模块23开启，以使得存储数据依次通过双路选通器25、所述并串转换电路22以及所述端口驱动模块23后，输出所述第二结果。
图7所示方式，可以基于用户操作自动触发数据图形产生器21进入测试模式，并为逻辑控制器26输入测试命令，以开始功耗测试，控制所述并串转换电路以及所述端口驱动模块开启。
本发明实施例中，所述灵敏放大电路24可以如图8所示。
参考图8，图8为本发明实施例提供的一种灵敏放大电路的结构示意图，所述灵敏放大电路包括：第一MOS管MPCH、第二MOS管MSEL、第三MOS管MHV、存储电容CSO以及锁存器LATCH；所述第一MOS管MPCH的控制电极用于输入第一控制信号PCH，其第一电极连接电源VDD，其第二电极连接公共节点SO；所述第二MOS管MSEL的控制电极用于输入第二控制信号SEL，其第一电极连接所述公共节点SO，其第二电极连接所述第三MOS管MHV的第一电极；所述第三MOS管MHV的控制电极用于输入第三控制信号HV，其第二电极用于连接所述存储阵列；所述存储电容CSO的一个极板连接所述公共节点SO，另一个极板接地；所述锁存器LATCH的输入端连接所述公共节点SO，其输出端OUT用于输出放大后的存储数据。
其中，存储器芯片的存储阵列具有多个用于存储数据的存储单元。各个MOS管通过其控制电极输入的控制信号控制第一电极和第二电极的开关状态。可选的，第一MOS管MPCH为PMOS，第二MOS管MSEL和第三MOS管MHV为NMOS。所述锁存器LATCH控制端通过锁存控制信号LAT进行锁存控制。所述第三MOS管MHV的第二电极通过位线BL(n)与对应存储单元连接，以获取存储数据。
灵敏放大电路24可以将存储阵列中的微弱信号放大并传输。基本操作流程是选通-预充-放电-检测-锁存输出，具体的，通过第二MOS管MSEL选通存储阵列中的存储单元，通过第一MOS管MPCH预充公共节点SO，通过所述第三MOS管使得存储单元对公共节点SO放电，锁存器LATCH检测到公共节点SO电压变化时，在设定时间内完成数据判断和锁存，并输出。
本发明实施例中，所述数据图像产生器21可以如图9所示。
参考图9，图9为本发明实施例提供的一种数据图像产生器的结构示意图，所述数据图像产生器21包括：随机数据产生器211、协议数据产生器212、极值数据产生器213以及三路选通器214；所述随机数据产生器211与所述三路选通器214的第一输入端连接，所述随机数据产生器211用于输出随机数据；所述协议数据产生器212所述三路选通器214的第二输入端连接，所述协议数据产生器212用于输出遵循通信协议的数据；所述极值数据产生器213与所述三路选通器214的第三输入端连接，所述极值数据产生器213用于输出极限值数据；所述三路选通器214用于选择其一个输入端输入的数据作为所述测试数据，通过其输出端输出，以在不同测试数据下完成不同模式的功耗测试。
数据图像产生器21可以基于输入指令Mode<1:0>选择不同的测试模式，以基于测试模式，提供不同的数据输出。如设定指令Mode<1:0>＝00，调用随机数据产生器211，使得数据图像产生器21的输出信号pdg为随机数据；如设定指令Mode<1:0>＝01，调用协议数据产生器212，使得数据图像产生器21的输出信号pdg遵循协议要求，如5A-AA-A5-55循环；如设定指令Mode<1:0>＝10，调用极值数据产生器213，根据芯片设计，使得数据图像产生器21的输出信号pdg可能是如00-FF循环。其中，A和F为十六进制数字。
逻辑控制器26通过控制信号Bist_en控制双路选通器25选通状态。如可以设定控制信号Bist_en＝1，双路选通器25选择数据图形产生器21的输出信号pgd作为双路选通器25的输出信号gd，设定控制信号Bist_en＝0，双路选通器25选择灵敏放大电路24的输出信号agd作为双路选通器25的输出信号gd。
并串转换电路22将具有一定位宽的输出信号gd串行化，转换为单比特的数据sout输出。逻辑控制器26通过控制信号Bist_en控制并串转换电路22，如控制信号Bist_en＝1时，使能并串转换电路22进行数据转换。
逻辑控制器26可以接受测试命令，进入內建功耗测试模式，设置控制信号Bist_en＝1,设置控制信号io_en＝1。控制信号io_en＝1使能端口驱动模块23。
本发明实施例中，所述端口驱动模块23可以如图10所示。
参考图10，图10为本发明实施例提供的一种端口驱动模块的结构示意图，所述端口驱动模块23包括：D触发器231、控制电路232、上拉MOS管M1、下拉MOS管M2以及负载电容C0；所述端口驱动模块23为IO(输入输出)驱动。
所述上拉MOS管M1的第一电极连接电源VDD，其第二电极连接所述端口驱动模块23的输出端PAD；所述下拉MOS管M2的第一电极连接所述端口驱动模块23的输出端PAD；所述上拉MOS管M1和所述下拉MOS管M2的控制电极分别连接所述控制电路232的一个输出端；所述端口驱动模块23的输出端PAD通过所述负载电容C0接地；所述D触发器231的一个输入端ENDREAD用于输入使能信号enable，另一个输入端DATA#连接所述并串转换电路22的输出端，以获取并串转换电路22的输出信号sout，其输出端连接所述控制电路232的输入端；所述控制电路232基于所述D触发器231输出信号控制上拉MOS管M1、下拉MOS管M2的导通，以控制所述端口驱动模块23的输出端的输出结果。上拉MOS管M1可以为PMOS，下拉MOS管M2可以为NMOS。
功耗测试模式下，所述端口驱动模块23用于将弱信号sout放大，控制信号io_en＝1使能端口驱动模块23，所述端口驱动模块23的输出端PAD进行功耗测试数据输出。
本发明实施例所述存储器芯片，在基于用户输入操作进行测试模式时，可以通过数据图像产生器21选定数据图形，即执行预设测试指令，以基于预设测试指令产生对应测试数据。通过测试命令启动测试，数据图形被选通到全局数据信号，完成并串转换后由端口驱动模块23输出。功耗测试期间可持续进行测试，完成测试后，通过测试命令终止数据输出，退出测试模式运行。
可见，所述数据处理电路的测试数据通过数据图像产生器21设定，无需提前写入数据，缩短了测试时间；而且测试采样区间不受数据最大地址上限的限制，降低了测试难度，有利于提高测试精度。
基于上述实施例，本发明另一实施例还提供了一种存储器芯片，所述存储器芯片包括上述实施例所述的数据处理电路，测试数据通过数据图像产生器设定，无需提前写入数据，缩短了测试时间；而且测试采样区间不受数据最大地址上限的限制，降低了测试难度，有利于提高测试精度。
基于上述实施例，本发明另一实施例还提供了一种存储器芯片的数据处理方法，所述数据处理方法包括：采用上述实施例所述的数据处理电路获取所述存储器芯片的测量结果，以确定功耗参数。
所述数据处理方法采用上述实施例所述的数据处理电路获取所述存储器芯片的测量结果，以确定功耗参数，测试数据通过数据图像产生器设定，无需提前写入数据，缩短了测试时间；而且测试采样区间不受数据最大地址上限的限制，降低了测试难度，有利于提高测试精度
通过所述数据处理电路执行功耗测试的方法如图11所示，图11为本发明实施例提供的一种存储器芯片数据处理方法的方法流程图，设定测试模式后，自动启动测试命令，进而可以连续读出数据，测试命令终止后，结束该过程。其中，在连续读出数据器件，可以通过命令设置不同的测试模式，以进行平均功耗测试。
本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的存储器芯片和数据处理方法而言，由于其与实施例公开的存储器芯片相对应，所以描述的比较简单，相关之处参见存储器芯片对应部分说明即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种存储器芯片的数据处理电路，其特征在于，包括：
数据图形产生器、并串转换电路以及端口驱动模块；
在测试模式下，所述数据图形产生器用于自动启动预设测试命令，基于所述预设测试命令产生测试数据，所述测试数据通过所述并串转换电路进行并串转换生成第一数据信号，所述第一数据信号用于控制所述端口驱动模块输出第一结果，基于所述第一结果监测所述存储器芯片的功耗参数。
2.根据权利要求1所述的数据处理电路，其特征在于，还包括：灵敏放大电路；
在数据读取模式下，存储阵列中的存储数据依次通过所述灵敏放大电路的放大和所述并串转换电路进行并串转换生成第二数据信号，所述第二数据信号用于控制所述端口驱动模块输出第二结果，所述第二结果用于表征所述存储数据。
3.根据权利要求2所述的数据处理电路，其特征在于，所述数据图形产生器以及所述灵敏放大电路通过同一双路选通器与所述并串转换电路连接；
其中，所述双路选通器的第一输入端连接所述数据图形产生器，所述双路选通器的第二输入端连接所述灵敏放大电路，所述双路选通器的输出端与所述并串转换电路的输入端连接。
4.根据权利要求2所述的数据处理电路，其特征在于，所述灵敏放大电路包括：第一MOS管、第二MOS管、第三MOS管、存储电容以及锁存器；
所述第一MOS管的控制电极用于输入第一控制信号，其第一电极连接电源，其第二电极连接公共节点；
所述第二MOS管的控制电极用于输入第二控制信号，其第一电极连接所述公共节点，其第二电极连接所述第三MOS管的第一电极；
所述第三MOS管的控制电极用于输入第三控制信号，其第二电极用于连接所述存储阵列；
所述存储电容的一个极板连接所述公共节点，另一个极板接地；
所述锁存器的输入端连接所述公共节点，其输出端用于输出放大后的存储数据。
5.根据权利要求3所述的数据处理电路，其特征在于，还包括：逻辑控制器；
在测试模式下，所述逻辑控制器用于执行测试指令，以控制所述双路选通器的第一输入端与所述双路选通器的输出端导通，并控制所述并串转换电路以及所述端口驱动模块开启，以使得所述图形产生器输出的测试数据依次通过所述双路选通器、所述并串转换电路以及所述端口驱动模块后，输出所述第一结果；
在数据读取模式下，所述逻辑控制器还用于执行数据读取指令，以控制所述双路选通器的第二输入端与所述双路选通器的输出端导通，并控制所述并串转换电路以及所述端口驱动模块开启，以使得存储数据依次通过双路选通器、所述并串转换电路以及所述端口驱动模块后，输出所述第二结果。
6.根据权利要求1所述的数据处理电路，其特征在于，所述数据图像产生器包括：随机数据产生器、协议数据产生器、极值数据产生器以及三路选通器；
所述随机数据产生器与所述三路选通器的第一输入端连接，所述随机数据产生器用于输出随机数据；
所述协议数据产生器所述三路选通器的第二输入端连接，所述协议数据产生器用于输出遵循通信协议的数据；
所述极值数据产生器与所述三路选通器的第三输入端连接，所述极值数据产生器用于输出极限值数据；
所述三路选通器用于选择其一个输入端输入的数据作为所述测试数据，通过其输出端输出。
7.根据权利要求1所述的数据处理电路，其特征在于，所述端口驱动模块包括：D触发器、控制电路、上拉MOS管、下拉MOS管以及负载电容；
所述上拉MOS管的第一电极连接电源，其第二电极连接所述端口驱动模块的输出端；所述下拉MOS管的第一电极连接所述端口驱动模块的输出端；所述上拉MOS管和所述下拉MOS管的控制电极分别连接所述控制电路的一个输出端；所述端口驱动模块的输出端通过所述负载电容接地；
所述D触发器的一个输入端用于输入使能信号，另一个输入端连接所述并串转换电路的输出端，其输出端连接所述控制电路的输入端；
所述控制电路基于所述D触发器输出信号控制上拉MOS管、下拉MOS管的导通，以控制所述端口驱动模块的输出端的输出结果。
8.一种存储器芯片，其特征在于，包括：
如权利要求1-7任一项所述的数据处理电路。
9.一种存储器芯片的数据处理方法，其特征在于，包括：
采用如权利要求1-7任一项所述的数据处理电路获取所述存储器芯片的测量结果，以确定功耗参数。
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