KR20000017188A - 정적 랜덤 액세스 모듈 및 반도체 모듈 검사 방법 - Google Patents

Abstract

본 발명은 반도체 디바이스에 대한 번인 검사(burn-in test) 속도를 증가시키는 회로와 그 번인 검사 방법을 제공한다. 이를 달성하기 위해 본 발명은 검사 대상인 각 디바이스를 각각의 전력 공급 사이클 동안 여러 차례 검사받게 한다. 전력 공급 사이클 동안 검사 대상인 유닛을 이렇게 다중 사이클링함으로써 전체 검사 시간이 감소된다. 본 발명에 따라 검사된 디바이스가 종래의 검사를 거친 디바이스보다 효율적으로 스트레스 받고 우수한 신뢰도를 갖는다고 조사되었다.

본 발명에 따라, 검사 대상인 메모리 또는 로직 디바이스에는 검사 대상인 각 디바이스가 각각의 전력 공급 사이클 동안에 여러 차례(2 내지 32회) 기록 및 판독 동작을 수행하게 하는 각각의 클럭 수단이 제공된다. 각각의 판독 동작에 데이터 코히어런시(data coherency)를 제공하는 수단과 기록 동작동안 오류가 기록되면 데이터를 반전시키는 수단도 제공한다.

따라서, 본 발명은 메모리 또는 로직 유닛과 같은 반도체 디바이스가 최대 32배까지 보다 효율적으로 스트레스받게 하는 번인 검사를 제공한다. 본 발명은 번인 검사동안 각 외부 클럭의 사이클 기간동안 반도체 내부 클럭을 x 번 사이클링하는 식으로 반도체 디바이스의 내부 클럭을 사용하고, 동시에 이들 내부 사이클을 검사 사이클과 동기화하여 각 내부 사이클에 대해 코히어런트(coherent)한 데이터를 제공한다.

Description

정적 랜덤 액세스 모듈 및 반도체 모듈 검사 방법{AN EFFICIENT SEMICONDUCTOR BURN-IN CIRCUIT AND METHOD OF OPERATION}

본 발명은 전반적으로 반도체 디바이스 검사에 관한 것으로서, 보다 구체적으로는 개시 클럭 신호의 속도보다 상당히 빠른 속도로 반도체 디바이스를 사이클링함으로써 상당히 적은 시간 내에 반도체 메모리 디바이스의 내부 회로 번인 검사를 수행하는 장치와 이러한 검사 장치의 동작 방법에 관한 것이다.

반도체 디바이스는 회로 내의 결함을 가질 수 있고, 이들 결함은 반도체 디바이스의 집적 밀도에 비례하여 증가한다. 반도체 디바이스의 신뢰도를 보장하기위해, 번인(burn-in) 검사를 수행하여 결함이 있는 회로를 제거한 후 출고하는 방법이 당업계에 잘 알려져 있다. 이러한 번인 검사는 내부 회로를 작동 상태에서 구동시키지만, 회로 내의 결함을 찾아서 제거한 후 출고하기 위해 디바이스를 고온 및 고전압으로 유지하는 스트레스 상태에서 수행된다. 구체적으로 번인 검사는 고온으로 유지되고 있는 디바이스에 전압을 인가한다.

이러한 번인 검사에서는 디바이스들을 보드 상의 각각의 적합한 소켓 내에 설치하고, 오븐 내에 넣은 후, 대개 디바이스의 최고 권장 동작 온도보다 상당히 높게 선택된 온도로 가열하며, 디바이스들이 가열되는 동안 되풀이하여 전기적으로 사이클링함으로써 반복하여 전력을 공급하여 켜고, 전력을 차단하여 끈다. 이러한 각각의 전력 사이클에서 디바이스가 턴온되는 경우 그 내부에 오류가 있는지를 검사한다. 예를 들어, 메모리 디바이스에서 전력이 공급되는 동안 메모리 소자 내부의 각 셀이 한 번 기록되거나 판독될 것이고, 판독되든지 또는 기록되든지 임의의 오류가 식별되어 위치가 밝혀질 것이다.

종래 번인 검사의 전형적인 상태는 예를 들어 1994년 3월 15일자로 토루 푸루야마(Tohru Furuyama)에 허여된 미국 특허 제 5,294,776호 및 1995년 10월 24일자로 데버룩스(Devereaux) 등에 허여된 미국 특허 제 5,461,328호에 개시되어 있다. 이들 두 특허에서, 검사중에 있는 디바이스는 각 전력 사이클의 전력 공급 기간동안 단지 한 번 자극되고(stimulated) 검사된다. 적절한 검사는 각 유닛이 최소 횟수 만큼 검사될 것을 필요로 하기 때문에 완전한 번인 검사는 많은 전력 사이클을 필요로하고 그로 인해 이러한 검사가 매우 길어진다. 이렇게 장시간이 걸리므로 이러한 번인 검사는 디바이스의 전체 제조 비용을 상당히 상승시킨다. 그러므로 이들 검사 시간을 줄이는 것이 바람직하며, 그렇게 함으로써 디바이스의 제조 비용을 상당히 줄일 수 있다.

그러므로, JEDEC(joint electron, device and engineering council)은 컴퓨터에서 데이터 계산 등을 저장하고 검색(retrieval)하는 데 사용하는 랜덤 액세스 메모리(random access memory: RAM)와 같은 반도체 디바이스와 응용 주문형 집적 회로(application specific integrated circuit: ASIC), 마이크로프로세서와 같은 로직 유닛들이 이러한 번인 검사를 통과할 것을 요구한다. 이들 메모리 및 로직 유닛은 본 명세서의 이하에서 CMOS 디바이스로 지칭될 것이다.

이러한 번인 비용을 줄이기 위한 시도로서 번인 보드의 크기를 늘여서 각 전력 사이클의 각 전력 공급 기간동안 검사되는 디바이스의 수를 증가시키는 것이 있다. 그러나, 번인 보드의 크기를 증가시키기 위해서는 훨씬 긴 번인 클럭 사이클을 사용해야 하며, 동일한 수의 스트레스 사이클을 유지하는 경우 긴 번인 클럭으로 인해 번인의 지속 시간을 증가시켜야 한다. 정적 CMOS 로직에 스트레스를 주는 데 적절한 이러한 긴 번인 클럭 사이클이 고 성능 자기 리셋 CMOS 회로에 대해서는 효율 문제를 야기시킨다.

예를 들어 정적 CMOS SRAM 회로인 경우에 어레이 주변 디바이스의 전력 사이클은 예를 들어 6 나노초인 시스템 클럭을 따른다. 주변 디바이스란 감지 증폭기 등과 같은 어레이 지원 회로를 형성하는 디바이스들을 의미한다. 이는 이러한 정적 CMOS 회로에서 주변 디바이스는 시스템 또는 외부 클럭 주기의 전반부인 3초 동안 전력이 공급되는 활성 상태가 되고, 시스템 클럭 주기의 후반부인 3초 동안 리셋 또는 전력 차단 모드인 비활성 상태가 된다. 그러므로, 번인 상태에서 SRAM 주변 디바이스에는 균일하게 스트레스가 주어진다. 이는 시스템 클럭 주기의 지속 시간과 무관하게 일정하게 유지된다. 예를 들어, 번인 검사에서 시스템 클럭이 (전형적으로 적절한 번인 동작에 필요한) 200 나노초의 주기를 가지면, 모듈 내의 모든 주변 디바이스가 계속해서 균일하게 스트레스를 받는데, 왜냐하면 이런 경우에 모듈의 주변 디바이스는 시스템 클록 주기의 전반부(100 나노초)동안 활성 상태를 유지하고 시스템 클럭 주기의 후반부(100 나노초)동안 리셋 모드로 비활성 상태를 유지할 것이다.

그러나, 현재의 기술을 사용하는 자기 리셋형(self resetting) CMOS 회로에서는 주변 디바이스가 활성 상태인 시간의 크기는 시스템 클록 주기가 아니라 자기 리셋형 CMOS 회로 내에서의 지연에 의해 결정된다. 그러므로 자기 리셋형 CMOS 회로 어레이 디바이스가 활성 상태인 시간은 시스템 클럭의 듀티 사이클(duty cycle)과 무관하다. 예를 들어 자기 리셋형 CMOS 어레이의 지연 시간이 2 나노초이고, 시스템 클럭의 주기가 6 나노초인 경우에, 자기 리셋형 CMOS 회로 어레이 디바이스는 시스템 클럭 주기의 전반부 3 나노초 중 단지 2 나노초동안만 활성 상태 또는 전력 공급 상태가 되고, 시스템 클럭 주기의 전반부 중 1 나노초와 시스템 클럭 주기의 후반부 3 나노초를 합한 시간인 4 나노초동안 비활성 상태가 될 것이다. 그러나, 전형적으로 적절한 번인 동작에 필요한 바와 같이 200 나노초의 긴 시스템 클럭 주기를 갖는 경우에 이들 자기 리셋형 CMOS 회로의 주변 디바이스는 2 나노초 동안만 활성 상태 또는 전력 공급 상태가 될 것이고 198 나노초동안은 리셋 모드 또는 전력 차단 모드가 되어 비활성 상태가 될 것이다. 주변 디바이스가 최대 백 배까지 더 빠르게 구동될 수 있더라도 이러한 것은 사실이다. 자기 리셋형 CMOS 회로의 주변 디바이스의 활성 시간과 비활성 시간 사이의 이러한 불균형으로 인해 자기 리셋형 CMOS 회로의 주변 디바이스에 적절하게 스트레스가 가해지지 않고, 이에 따라 전체 번인 시간을 증가시킬 필요가 있다. 그러나 자기 리셋형 CMOS 회로와 정적 CMOS 회로에 동등한 번인 스트레스를 부여하기 위해서는 장시간을 필요로 하기 때문에 상당한 비용이 소요된다.

자기 리셋형 회로와 같이 짧은 활성 시간과 긴 리셋 시간을 갖는 디바이스의 번인 스트레스에 고유한 비효율성은 자기 리셋 CMOS 회로의 적절한 번인 검사를 행하는 것에 대한 상당한 제한 요소가 되며, 자기 리셋형 CMOS 회로의 제조 비용을 상당히 증가시킨다.

이러한 번인 효율성 문제를 극복하기 위해 제안된 한 방법은 번인되는 동안 회로의 자기 리셋형 경로(self resetting path)를 쓸모없게 하고 자기 리셋형 회로가 정적 CMOS 회로로 작용하도록 별도의 클럭 입력 및 추가 로직을 제공하는 것이다. 그러나, 이렇게 하려면 검사될 각 회로 내에 로직 회로와 특별한 클럭 네트워크를 추가해야 하며, 이에 따라 회로의 복잡도와 회로 비용의 증가를 수반하게 된다.

그러므로, 이러한 검사 시간을 4배 이상 줄여서 이러한 검사 비용을 줄이고 최대 효율과 낮은 듀티 사이클을 유지할 수 있는 새로운 방법을 개발하는 것이 바람직할 것이다.

본 발명은 번인 클럭 주기의 활성 영역에 있는 동안, 즉 시스템 번인 챔버 클럭이 하이인 동안 이러한 자기 리셋형 CMOS 회로를 여러 차례 자기 리셋하게 하고, 이에 따라 CMOS 회로를 통해 입력 데이터를 여러 차례 사이클링하여 번인 클럭 주기 동안 활성 영역 내에서 회로가 스트레스를 받는 횟수를 증가시킴으로써, 각 회로 단계에 별도의 로직을 필요로 하지 않으면서 자기 리셋형 CMOS 회로의 번인 검사에서 직면하게 되는 전술한 문제를 극복하여, 이러한 번인 검사의 효율을 증가시키는 것이다.

번인 비용은 반도체 디바이스 전체 제조 비용의 상당한 부분을 차지하고, 긴 번인 검사 시간은 번인 비용에서 상당한 비중을 차지한다. 번인 검사 속도를 증가시키는 것은 이미 한계에 도달하고 있다. 보다 높은 전압을 인가함으로써 동작 속도가 증가하지만, 더 높은 전압에 상응하여 온도가 증가하므로 동작이 느려지고 효율이 저하된다. 비록 RAM이 최대 백 배까지 빠르게 동작 가능하지만 전형적인 RAM 번인 주기는 현재 200 나노초보다 크다. 그러므로, 현행 번인 검사의 비교적 느린 속도에 따른 비효율성은 RAM 칩을 빠르게 제조하는 데 상당한 제한 요소가 된다.

본 발명은 번인 시간을 줄임으로써 번인 비용을 줄이는 것이다. 또한 본 발명은 보다 효율적으로 스트레스를 부가하여 RAM 제조물의 신뢰도를 개선하는 것이다. 본 발명은 이를 달성하기 위해 내부 RAM 클럭을 사용하여 더 느린 번인 주기 동안 디바이스를 여러 차례 사이클링하고, 동시에 내부 클럭을 번인 주기에 설정된 외부 클럭에 동시에 동조시킨다. 이러한 동기화에 의해 모든 내부 사이클을 통해 코히어런트(coherent)한 데이터가 제공된다. 결과적으로 본 발명은 번인 검사 시간을 빠르게함으로써 검사 효율을 상당히 증가시키고 최종 제조 비용을 줄이는 것이다.

개략적으로 본 발명은 개별적 디바이스이든 모듈이든, 메모리 또는 로직 유닛과 같은 반도체 디바이스에 있어서 전력 사이클의 수 또는 길이를 증가시키지 않고 각 전력 사이클에서 검사 자극의 횟수를 증가시키는 수단을 제공함으로써 종래의 제안에서 직면된 문제점을 제거하는 번인 검사 회로와 그 번인 검사 방법이다.

그러므로 본 발명은 번인 시간을 줄임으로써 번인 비용을 줄이는 것이다. 본 발명은 또한 보다 효율적으로 스트레스를 부가하여 RAM 제조물의 신뢰도를 개선하는 것이다.

상기 목적을 달성하기 위해 본 발명은 검사 대상인 각 디바이스가 각 전력 사이클 동안 여러 차례(2 내지 32번) 검사받게 한다. 검사 대상인 유닛을 전력 사이클 동안 이렇게 다중 사이클링함으로써 전체 검사 시간이 줄어들 수 있다고 조사되었다. 또한 본 발명에 따라 검사된 디바이스에 보다 효율적으로 스트레스가 부가된 것으로 조사되었다. 본 발명에 따른 검사를 통과한 디바이스는 종래의 검사를 통과한 디바이스보다 우수한 신뢰도를 갖는 것으로 조사되었다.

본 발명에 따라 검사 대상인 메모리 또는 논리 디바이스에는 검사 대상인 디바이스 각각이 각 전력 주기동안 (2 내지 32회의) 여러 차례 기록 및 판독 동작을 수행하게 하는 각각의 클럭 수단이 제공된다. 각각의 판독 동작에 데이터 코히어런시(data coherency)를 제공하는 수단과 판독 동작동안 임의의 오류가 기록되는 경우 데이타를 반전하는 수단도 제공된다.

따라서, 본 발명은 메모리 또는 로직 유닛과 같은 반도체 디바이스에 보다 효율적으로 스트레스를 가하는 번인 검사를 제공하는 것이다.

또한 본 발명은 이러한 반도체 디바이스의 번인 검사를 수행하는 데 필요한 시간을 줄임으로써 번인 비용을 줄일 수 있는 것이다.

또한 본 발명은 각 전원 공급 사이클 동안 내부 클럭의 출력을 여러 차례 사이클링하는 식으로 반도체 디바이스의 내부 클럭을 사용하고, 동시에 이들 내부 클럭을 전원 공급 사이클에 동기화함으로써 각각의 내부 사이클에 코히어런트한 데이터를 제공하는 것이다.

본 발명의 이들 및 다른 목적과 특성은 도면을 참조하여 후술하는 상세한 설명으로부터 명백할 것이다.

도 1은 번인 검사를 받고 있는 동안 구현되게 될 종래의 SRAM 회로의 블럭 다이어그램,

도 2는 번인 검사를 받고 있는 동안 외부 클럭 사이클 동안에 도 1에 도시한 종래 SRAM 내에서의 다양한 펄스를 개략적으로 도시한 도면,

도 3은 번인 검사용 JTAG 검사 장치에 접속된 본 발명에 따른 SRAM 회로의 블럭 다이어그램,

도 4는 번인 검사를 받고 있는 동안 한 외부 클럭 사이클 동안에 도 3에 도시한 SRAM 내에서의 다앵한 펄스를 개략적으로 도시한 도면.

도면의 주요 부분에 대한 부호의 설명

12: 어레이 20: 주소 발생기

21: 내부 자기 리셋 회로

22: 3 입력/1 입력 2:1 멀티플렉서 회로 23: 클럭 수신기

24: 외부 클럭 25: 제 1 제어 수신기

26: 제어 입력 27: 제 2 수신기

28: 주소 입력 29: 설정 회로

30: 데이터 수신기 31: 제 1 데이터 래치

32: 1 입력/1 출력 버퍼/래치

33: 어레이 입력/출력 데이터 노드 35: JTAG 검사 로직 회로

37: 비교 래칭 회로 38: 1 입력/1 출력 계수기

39: 2 입력/1 출력 비교기

40: 2 입력/2출력 리셋 로직 회로

41: 3 입력/1 출력 비교/반전 회로

42: 3 입력/1 출력 룩어사이드 래치 회로

43: 3 입력/1 출력 멀티플렉서

도 1은 종래의 랜덤 액세스 메모리(random access memory: RAM) 회로와 그 회로의 번인 검사를 위해 접속된 검사 장치를 블럭 다이어그램 형태로 도시한다.

도 1에서, 번인 처리되는 RAM 회로(10)는 단지 예시하기 위해 통상적인 워드 및 비트 디코더, 드라이버 회로, 감지 증폭기 등을 구비한 메모리 셀 어레이(12)를 포함하는 종래의 표준 정적 랜덤 액세스 메모리(static random access memory: SRAM)라고 가정한다.

어레이(12)는 또한 내부 주소 라인 입력(14), 데이터인(data-in) 입력(16), 설정 입력(17)을 포함하는 다수의 입력과, 데이터 라인 출력(19), 더미 비트 라인 출력(18)을 포함하는 한 쌍의 출력을 구비한다.

내부 라인 주소 라인 입력(14)은 주소 생성기(20)를 통해 내부 자기 리셋 회로(internal self reset circuit)(21)에 접속되고, 그런 다음 클럭 수신기(23)를 통해 외부 클럭(24)에 접속된다. 전형적으로, 번인 검사 상태에서 외부 클럭이 비교적 느리고, 그 펄스는 200 나노초마다 한 번씩 주기적으로 SRAM(10)과 출력 래치에 전력을 공급하고 차단하여 SRAM(10)과 출력 래치를 턴온 및 턴오프한다.

내부 주소 라인 입력(14)은 또한 주소 생성기(20), 자기 리셋 회로(21), 제 1 제어 수신기(25)를 통해 제어기 입력(26)에 접속된다. 내부 주소 라인 입력(14)은 또한 주소 생성기(20)와 제 2 수신기(27)를 통해 주소 입력(28)에 접속된다. 어레이 입력(16)은 데이터 수신기(30)를 통해 어레이 입력/출력 데이터 노드(33)에 접속된다.

어레이(12)의 설정 입력(17)은 감지 증폭기/설정 회로(29)를 통해 어레이(12)의 더미 비트라인 출력(18)에 접속된다. 감지 증폭기/설정 회로(29)는 또한 제 1 데이터 래치(31)의 제 1 입력에 접속되는 출력(34)(SETG)을 갖는다.

도 1 및 도 2를 참조하여, 종래 SRAM의 번인 검사가 후술될 것이다. 개략적으로 칩(10)이 번인 검사를 받는 방법은, 적절한 가열 장치 또는 오븐 내에 칩을 넣고, 칩을 설정된 온도까지 가열하며, 설정된 일련의 동작을 통해 칩을 동작시키는 것이다. 이러한 번인 검사는 당업계에 잘 알려져 있고 널리 실행되고 있다. 일단 칩이 설정된 번인 온도에 도달하면, 클럭(24)으로부터 다음 외부 클럭 신호 K₀가 시작할 때 도 3에 도시한 바와 같이 자기 리셋 회로(21)의 출력에 자기 리셋형 신호 펄스(CLKI)가 생성된다. 이 펄스 CLKI는 주소 참/보수(true/complement) 생성기 회로(20)의 주소 입력을 스트로브(strobe)하여 자기 리셋형 주소 참/보수 쌍(ADDT/C)(도 2에 도시되지 않음)을 생성하고, 이 ADDT/C는 내부 주소 라인 입력(14)을 통해 SRAM 어레이(12)에 제공되어 어레이 데이터를 액세스한다.

이 경우에 내부 클럭(도시되지 않음)에 의해 구동되는 자기 리셋 회로는 전형적으로 3 내지 5 나노초 내에 스스로 리셋되고, 일단 리셋되면 신규 클럭 신호 K₁가 수신될 때까지 다시 활성화되지 않는다. 어떤 SRAM의 실시예에서는 SRAM 감지 증폭기를 어레이로부터의 데이타 도착과 동기화하기 위해 특정 타이밍 체인을 사용한다. 이 경우에, 어레이(12)는 설정 회로(29)에서 신호 SET과 SETG를 생성하기 위해 사용되는 신호 DUMWL(더미 워드 라인)과 DUMBL(더미 비트 라인)을 내부적으로 생성한다. 신호 SET는 설정 입력(17)에 보내져서 어레이 내에 있는 감지 증폭기를 활성화시키고 그에 따라 데이터가 출력(19)을 통해 데이터 라인(data line: DL)과 그에 후속하는 출력 래치(31, 32)에 전파되게 하고, 그런 다음 노드(33)를 통해 칩 출력(DQ)으로 전파되게 한다.

종래 SRAM(10)의 이러한 번인 검사 순서를 상세하게 후술한다.

외부 클럭(24)이 계속 동작하여 200 나노초 클럭 주기 K를 클럭 수신기 회로(23)에 보낸다. 각 클럭 주기 K는 그 주기의 전반부(100 나노초)동안 양 또는 하이(high)이고, 그 주기의 후반부(100 나노초)동안 음 또는 로우(low)이다. 검사기가 검사가 시작되었음을 나타내는 경우에 클럭 수신 회로(23) 내에서는 클럭(24)으로부터의 다음 클럭 신호 주기 K₀의 양인 전반부의 상승 에지가 자기 리셋 회로(21)로 보내지는 양성 펄스(KCLKI)를 개시한다. 양성 펄스 KCLKI의 상승 에지가 자기 리셋 회로(21)에 수신되는 경우, 제어기(26)에 의해 개시된 단일의 3 나노초 양성 펄스 CLKI를 주소 생성기(20)에 보내도록 자기 리셋 회로(21)가 제어된다.

종래에 알려진 바와 같이, SRAM(10)이 턴온되는 경우, 한 주기가 전형적으로 약 3 내지 5 나노초인 빠른 내부 클럭(도시되지 않음)이 자체 내부에서 활성화되고, 이 내부 클럭 신호가 자기 리셋 회로(21)로 궤환되어 자기 리셋 회로(21)와 전체 SRAM가 리셋되고 신규 외부 클럭 신호를 기다리게 된다. 이 펄스 CLKI는 주소 생성기(20)가 3 나노초동안 선택된 주소 신호 ADDT/C를 주소 입력(28)으로부터 내부 주소 라인 입력(14)를 통해 어레이(12)에 보낼 수 있도록 만들며, 이로 인해 어레이(12) 내의 선택된 디바이스를 활성화시킨다.

선택된 주소와 어레이(12) 내의 더미 워드 라인(12a)이 양성 펄스 DUMWL를 더미 비트 라인(12b)에 보내고, 더미 비트 라인은 음성 펄스 DUMBL을 출력(18)을 통해 감지 증폭기/설정 회로(29)에 보낸다. 펄스 DUMBL에 의해 회로(29)는 신호 SET(도 2에 도시되지 않음)를 입력(17)을 통해 어레이(12)에 보내게 된다. 신호 SET에 의해 어레이(12) 내의 감지 증폭기는 데이터 라인 출력(19)을 통해 데이터를 래치(31)에 보낸다. 동시에 설정 회로(29)는 또한 양성 신호 SETG(도 2에 도시되지 않음)를 제 1 데이터 래치(31)에 보내고, 데이터 래치(31)는 수신된 데이터(펄스 DL)를 양성 펄스 DA에 의해 도시한 바와 같이 하이로 되는 제 2 래칭 회로(32)에 보낸다. SRAM(10)이 자기 리셋하고 그 내부의 각 사이클이 외부 클럭 주기 K의 상승 에지에 의해 개시되기 때문에, 전체 200 나노초 외부 클럭 주기 K₀가 끝나고 신규 클럭 주기 K₁가 시작될 때까지 펄스 순서가 추가되지 않으며, 전술한 검사 순서가 반복된다. 이 신규 클럭 주기 K₁는 또한 동시에 래치(32)에 보내져 래치를 언래치(unlatch)한다. 래치(32)가 언래치되는 경우 데이터가 입력/출력 노드(33)를 통해 칩으로 보내진다. 이 경우에 양성 펄스 DQ는 검사된 주소가 양호함을 나타낸다.

반대로 칩에서 보내진 데이터가 기대 데이터와 같지 않으면 SRAM 내에 오류가 발생했음을 의미한다.

전술한 바와 같이, 어레이 내에서 검사된 디바이스는 시스템 클럭의 전체 200 나노초 주기중의 단지 3 나노초동안만 활성 상태가 되고, 시스템 클럭 주기의 197 나노초동안 리셋 모드로 비활성 상태가 된다. 그러므로 현재 사용될 수 있는 종래의 어레이 디바이스에는 번인 검사 동안 균일하게 스트레스를 가할 수도 없고 가해지지도 않는다.

본 발명은 번인되는 동안 자기 리셋형 디바이스의 이러한 불균일한 스트레스를 완화시키도록 설계되었는데, 이를 달성하기 위해 도 3을 참조하여 후술하는 바와 같이 선택적인 궤환 경로를 갖는 특이한 리셋 및 데이터 비교 회로를 SRAM 회로에 첨가한다.

도 3은 본 발명에 따라 설계된 개선된 랜덤 액세스 메모리(RAM)를 블럭 다이어그램으로 도시한다. 단지 예시를 위해 이 어레이도 역시 정적 랜덤 액세스 어레이라고 가정한다. 그러나 본 발명은 정적이든 동적이든, 로직 유닛이든 마이크로프로세서이든, 모듈 형태이든 칩 형태이든, 모든 유형의 랜덤 액세스 메모리에 사용될 수 있다는 것을 주목해야 할 것이다.

도 3에 도시한 바와 같이 본 발명의 개선된 SRAM은 도 1의 회로 요소와 동일한 다수의 회로 요소를 갖지만, 복원 로직 회로와 비교 래칭 회로를 더 포함한다는 점에서 도 1에 도시한 회로와 상이하다. 도 1의 구성 요소와 동일한 도 3의 구성 요소는 도 1에 사용된 도면 부호와 동일한 부호로 식별된다. 그러므로 이렇게 개선된 SRAM(10a)은 통상적인 워드 및 비트 디코더, 드라이버 회로, 감지 증폭기 등을 내장한 메모리 셀 어레이(12)를 포함한다.

내부 라인 주소 라인 입력(14)은 주소 생성기(20)를 통해 내부 자기 리셋 회로(21)에 접속되고, 그런 다음 새로 추가되는 복원 로직 회로(36)의 일부를 형성하는 3 입력/1 입력 2:1 멀티플렉서 회로(22)를 통해 클럭 수신기(23)와 외부 클럭(24)에 접속된다. 또한, 검사 상태에서 외부 클럭이 비교적 느리고, 그 펄스는 200 나노초마다 한 번씩 주기적으로 SRAM(10)과 출력 래치에 전력을 공급하고 차단함으로써 SRAM(10)과 출력 래치를 턴온 및 턴오프한다.

내부 주소 라인 입력(14)은 또한 주소 생성기(20), 자기 리셋 회로(21), 제 1 제어 수신기(25)를 통해 제어 입력(26)에 접속된다. 내부 주소 라인 입력(14)은 또한 주소 생성기(20)와 제 2 수신기(27)를 통해 주소 입력(28)에 접속된다. 어레이 입력(16)은 데이터 수신기(30)를 통해 어레이 입력/출력 데이터 노드(33)에 접속된다.

어레이(12)의 설정 입력(17)은 감지 증폭기/설정 회로(29)를 통해 어레이(12)의 더미 비트 라인 출력(18)에 접속된다. 그러나 감지 증폭기/설정 회로(29)의 출력(34)(SETG)은 제 1 데이터 래치(31)의 제 1 입력뿐만 아니라 라인(34a)을 통해 복원 로직 회로(36) 내에 있는 멀티플렉서 유닛(22)의 입력(22b)에 접속된다.

도 3에 도시한 바와 같이 복원 로직 회로(36)은 전술한 멀티플렉서 회로(22)는 물론 1 입력/1 출력 계수기(38), 2 입력/1 출력 비교기(39), 2 입력/2 출력 리셋 로직 회로(40)를 더 포함한다. 계수기(38)는 외부 클럭 펄스의 전반부동안에 디바이스가 리사이클링하는 횟수와 동일한 사전 선택된 수로 설정된다. 전형적인 200 나노초 외부 클럭 펄스 동안 이 수는 전형적으로 2 내지 32 사이의 범위에 있지만 32를 초과할 수도 있다. 계수기(38)는 멀티플렉서(22)의 출력(22d)과 제 2 비교 회로(39)의 제 1 입력(39a) 사이에 접속된다. JTAG 검사 로직 회로(35)에서 보내진 차단 계수 라인(35a)은 비교기(39)의 나머지 출력(39b)에 접속된다. 비교기(39)의 출력(39c)은 리셋 로직 회로(40)의 제 1 입력(40a)에 접속된다. JTAG 검사 로직 회로(35)에서 보내진 번인 다중 모드 라인(35b)은 리셋 로직 회로(40)의 제 2 입력(40b)과 멀티플렉서(43)의 입력(43c)에 접속된다. 리셋 로직 회로의 출력(40c)는 멀티플렉서(22)의 입력(22c)에 접속된다.

출력(19)이 데이터 래치(31)에 접속됨은 물론 비교 래칭 회로(37)에도 접속된다. 이 비교 래칭 회로(37)는 3 입력/1 출력 비교/반전 회로(41), 3 입력/1 출력 룩어사이드 래치(look aside latch) 회로(42), 3 입력/1 출력 멀티플렉서(43)을 포함한다. 구체적으로 어레이(12)의 데이터 출력(19)은 제 1 데이터 래치(31)의 입력과 룩어사이드 래치(42)에 접속된다. 두 래치(31, 42)의 출력들은 멀티플렉서(43)와 비교/반전 회로(41)에 접속되고, 비교 반전 회로(41)의 출력은 룩어사이드 래치(42)에 다시 접속된다.

래칭 회로(37)는 1 입력/1 출력 데이터 래치(31), 3 입력/1 출력 룩어사이드 래치(42)를 포함한다. 이들 래치 각각의 출력은 3 입력/1 출력 멀티플렉서(43)와 1 입력/1 출력 버퍼/래치(32)를 통해 노드(33)에 접속된다. 멀티플렉서(43)의 제 1 및 제 2 입력(43a, 43b)은 각각 데이터 래치(31)와 룩어사이드 래치(42)의 상응하는 출력에 접속됨은 물론 비교기/반전기 회로(41)의 입력(41a, 41b)에 각각 추가로 접속된다.

개략적으로 말해서 본 발명의 SRAM(10a)은 도 3 및 도 4를 참조하여 후술하는 바와 같이 검사된다.

본 발명을 설명하기 위해 칩이 번인 처리되고 또한 후술하는 바와 같이 JTAG 검사 로직 회로(35)에는 라인(35a)를 통해 사이클 증가 신호(cycle multiplying signal)에 중지를 알리기 위해 보내지는 계수값(counter value: VSC)이 부과된다고 가정한다. JTAG 검사 로직 회로(35)에는 다른 목적을 위해 설계된 특정 인스트럭션이 부과될 수도 있다.

번인 모드에서 SRAM이 외부 클럭(24)으로부터 200 나노초 클럭 펄스 K₀를 수신하는데, 그 펄스 K₀는 멀티플렉서(22)를 통과하여 자기 리셋 회로(21)의 출력에서 단일 펄스 CLKI를 생성하고, 단일 펄스 CLKI는 입력(26)에서 참/보수 주소 생성기 회로(20)을 통해 주소 입력(26)에서 보낸 주소 입력(ADDI)(도 4에 도시되지 않음)을 스트로브하는 데 사용하여 자기 리셋형 주소 참/보수 쌍(ADDT/C)(도 4에 도시되지 않음)를 생성하며, ADDT/C는 SRAM 어레이(12)에 제공되어 내부 주소 라인 입력(14)에서 어레이(12) 내의 선택된 메모리 셀을 액세스한다. 필요하다면, 특정 타이밍 체인을 사용하여 SRAM의 감지 증폭기를 어레이로부터의 데이터 도착과 동기화시킬 수 있다. 이 경우에 어레이 출력(19)에 나타나는 더미 워드 라인(DUMWL)과 더미 비트 라인(DUMBL) 신호가 설정 회로(29)에 보내지고 설정 회로 내에서 신호 SET(도 4에 도시되지 않음)와 SETG(도 4에 도시되지 않음)를 생성한다. 신호 SET는 어레이 입력(17)에 공급되어 어레이 감지 증폭기를 활성화하는 데 사용되고, 그에 따라 데이터가 출력(19)에서 데이터 라인(data line: DL)으로 전파되도록 하고, 그 다음에 출력 래칭의 두 단계를 거쳐 칩 입력/출력 데이터 노드(33)에 전파되게 한다.

동시에 신호 SETG가 클럭 입력 사이에 위치하는 멀티플렉서(22)에 라인(34a)를 통해 다시 궤환된다. 여기에서 SETG 신호가 주 클럭 신호 K₀와 멀티플렉싱되어 번인 모드 동안 외부 클럭(24)으로부터의 클럭 입력을 대신하게 된다.

본 발명에 대한 요지는 데이터가 어레이로부터 판독되었는지와 또다른 SRAM 사이클이 시작될 수 있는지를 나타내는 신호 SETG의 라우팅이다. SRAM의 정상적인 자기 설정 동작을 사용하여 단일 외부 주기 내에 다중 내부 검사 주기를 개시하기 위해 복원 로직 회로(36)와 함께 사용되는 것이 이 신호 SETG이다. 신호 SETG는 이를 달성하기 위해 SRAM이 복원 로직 회로의 계수기(38) 내에 설정된 사전 결정된 횟수만큼 리사이클링하도록 멀티플렉서를 제어한다.

도 4는 도 3에 도시한 본 발명의 동작을 상세하게 도시한다. JTAG 검사 로직 회로(35)에 부하가 걸리고, 번인 모드가 활성 상태가 되어 선택된 번인 지속 시간동안 활성 상태를 유지한다. 리셋 로직 회로(40) 출력(40c)의 신호 KCONTROL은 초기에 로우로 유지되어, 복원 로직 회로(36)와 함께 도 4에 도시한 바와 같이 주 시스템 클럭(24) 신호 K₀가 2:1 멀티플렉서(22)를 관통하게 하여 양성 신호 KCLKI가 자기 리셋 회로(21)와 복원 로직 회로(36) 내의 계수기(38)에 공급되게 한다. 이 양성 신호 KCLKI는 계수기(38)를 시동시키고 동시에 자기 리셋 회로(21)로 하여금 주소 생성기(20)에 보내지는 일련의 KCLKI 펄스 중 제 1 펄스를 개시하게 한다. 동시에 신호 KCONTROL 및 LOAD가 리셋 로직 회로(40)에 의해 활성화되고, 각각 멀티플렉서(22)와, 룩어사이드 래치(42) 및 비교 반전 회로(41)에 보내진다. 신호 KCONTROL은 멀티플렉서(22)의 출력 신호 KCLKI가 주 시스템 클럭(24)에 의해 제어되지 않고 라인 (34a)를 통해 설정 회로(29)로부터 궤환된 신호 SETG에 의해 제어되도록 멀티플렉서(22)를 설정한다.

신호 KCONTROL가 활성 상태가 되거나 하이인 경우에 신호 SETG가 로우이므로, 신호 KCLKI가 로우가 되어 SRAM의 클럭 입력이 보다 빠른 주기를 갖는 것처럼 보이게 된다. 한편, 제 1 CLKI 펄스는 주소 생성기(20)를 스트로브하여 주소들이 주소 입력(26)으로부터 SRAM어레이 내부 주소 라인 입력(14)으로 보내지게 한다. 어레이(12) 내에서 이들 주소는 더미 워드 라인(DUMWL)과 더미 비트 라인(DUMBL) 신호(도시되지 않음)를 생성하고 궁극적으로는 설정 회로(29)를 통해 신호 SETG를 생성한다. 신호 SETG가 하이로 되는 시점에는 SRAM 어레이(12)는 이미 본 명세서에서 하이 신호 DL로 도시한 데이터가 이미 생성되어 있다. 일단 데이터가 어레이로부터 보내지면, 어레이는 내부 주소 라인 입력(14)에 신규 주소 입력을 받을 준비가 되어 있다. 그러므로, SRAM은 다시 사이클링될 수 있다.

복원 로직 회로가 이를 수행하기 위하여, 클럭 차단 신호 KCONTROL를 멀티플렉서(22)의 입력(22c)에 보내 2:1 클럭 멀티플렉서(22)로 하여금 외부 클럭 신호 K를 차단함으로써 자기 리셋 회로의 제어권을 SETG 신호에 넘겨 준다. 복원 로직 회로가 이를 수행하기 위하여, 계수기(38)로 하여금 비교기(39)를 통해 리셋 로직 회로(40)에 신호를 보내고, 리셋 로직 회로(40)가 클럭 차단 신호를 다시 멀티플렉서(22)에 보낸다. 멀티플렉서(22)가 외부 클럭 신호를 봉쇄하면, 내부 클럭 신호 SETG가 멀티플렉서(22)를 통해 신규 하이 펄스 CLKI를 주소 생성기(20)에 송신함으로써 제 2 주소 신호 ADDT/C를 생성하여 어레이 내에서 또다른 완전한 주소 사이클을 개시하도록 하는 자기 리셋 회로(21)에 보내져서 어레이에 궤환된다. 멀티플렉서(22)의 출력(22d)에 나타나는 SETG 신호는 또한 계수기(38)에 보내진다. 이렇게 내부적으로 생성된 전형적으로 주기가 3 나노초인 클럭 신호 SETG가 존재하기 때문에 어레이(10)가 3 나노초의 주기로 사이클링하게 된다. 이러한 어레이의 사이클은 멀티플렉서(22)의 출력(22d)에서 신호의 수가 계수기(38) 내에 사전 설정된 수와 같아질 때까지 계속된다. 두 수가 같아지는 경우 신규 외부 클럭 신호 K가 신규 KCLKI 신호를 자기 리셋 회로(21)로 보낼 때까지 주소 사이클링이 중단된다.

이런 식으로 어레이(10)는 펄스의 수가 계수기(38) 내에 사전 설정된 수와 같아질 때까지 기본적으로 진동하면서 자신에 대한 사이클링을 계속할 것이다. KCLKI 펄스의 수가 계수기(38)에 저장된 수와 같아지는 경우, 게수기(38)는 신호(도시되지 않음)를 비교기(39)에 보낸다. 비교기(39)가 사전 설정된 값(VSC)과 매칭되었다는 이러한 신호를 수신하는 경우, 리셋 로직 회로(40)이 비활성화되고, 멀티플렉서(22) 입력(22c)의 신호가 로우로 설정되어 멀티플렉서(22)에 대한 제어권을 다시 외부 시스템 클럭(24)에 되돌려 준다.

어레이의 주소 및 제어 입력이 단지 외부 시스템 클럭에 따라 변화한다는 것을 주목해야 한다. 그러므로 멀티플렉서(22)가 신호 SETG를 제어하고 있는 동안 자기 생성된 사이클 각각이 동일한 주소를 반복하여 검사할 것이다.

도 4에 도시한 예에서, 제 1 SRAM 사이클링동안에 어레이(12)로부터, 출력(18)에, 데이터 라인(DL) 상에, 래치(31, 42)에 "1"로 판독된다. 전술한 바와 같이, 룩어사이드 래치(42)와 비교 반전 회로(41)의 LOAD 신호가 활성 상태 또는 하이이므로, 데이터 라인 상의 이 데이터는 데이타 래치(31)과 룩어사이드 래치(42)에 래치되고, 멀티플렉서(43)의 두 입력(43a, 43b)에 각각 접속된 그들의 출력은 하이로 된다. 데이터의 제 1 비트가 룩어사이드 래치 내에 저장된 후, 신호 LOAD가 리셋되어 룩어사이드 래치(42)에 저장된 데이터를 격리시킴으로써, 격리된 데이터가 후속하는 클럭 주기 CLKI에 생성되는 데이터외 비교될 수 있게 된다.

그러므로 외부 시스템 클럭(K)의 다음 상승 에지까지, 래치(31, 42) 내에 있는 데이터가 칩(10)에서 벗어나 노드(33)로 보내지지 않도록 멀티플렉서(43)가 설정된다.

각 CLKI 신호로부터 생성된 모든 데이터가 동일하면, 즉 데이터가 모두 양이거나 모두 음이면, 외부 클럭 K 신호의 다음 상승 에지에서 데이터가 노드(33)에서 칩을 벗어나는 때에 검사된 영역이 양호하다는 것을 나타낼 것이다.

그러나, 제 2 주기 동안에, 즉 도 4에 도시한 바와 같이 신호 KCLKI 및 SETG가 모두 하이로 된 후에 동일한 주소로부터 판독된 데이터가 "0"이면, 이는 번인 오류를 나타내고 어레이 출력(19)으로부터의 데이터 출력 라인(DL)이 로우 또는 비활성 상태가 된다. "1"이 이미 룩어사이드 래치(42) 내에 저장되어 있으므로, 신규 데이터가 룩어사이드 래치(42) 내에 이미 저장된 데이터와 비교되는 경우 매칭되지 않게 되며, 비교 반전 회로(41)로부터의 반전 신호 INV가 하이로 되어 룩어사이드 래치에 저장된 데이터를 반전시킨다. 룩어사이드 데이터가 다음 외부 클럭 주기 K 동안 칩에서 제거되는 경우 데이터 반전에 의해 이 오류가 감지된다. INV 신호는 부여된 시스템 또는 외부 클럭 신호 K에 대해 단지 한 번만 하이로 될 수 있다.

도 4에 도시한 바와 같이, 비록 제 3 주기 내에 어레이가 데이터를 "1"로 판독하더라도, 이미 INV 신호로 설정된 룩어사이드 래치(42)에 의해 제 3 주기 데이터가 판독되지 않으며, 다음 외부 클럭 주기 K가 시작될 때 단지 오류 또는 로우 신호가 노드(33)로 보내질 것이다. 그러므로 다음 외부 클럭 주기 K₁가 시작할 때 DQ가 로우가 되면 오류가 감지될 것이다.

도 3 및 도 4에 도시하고 전술한 바와 같이 본 발명을 사용함으로써, 정상적으로 단지 한 개만 있을 수 있는 외부 클럭 주기 K의 전반부 동안에 여러 차례 사이클링이 종결될 수 있음을 알 수 있다. 외부 클럭 주기 K의 전반부동안에 가능한 사이클링의 총 개수가 주소 사이클링의 길이와 클럭 주기 K의 길이에 의해 결정된다. 예를 들어, 최소 3 나노초인 주소 사이클링을 구비한 SRAM은 전형적인 200 나노초(100 나노초 양성 위상) 번인 주기 내에서 대략 33번을 용이하게 클럭할 수 있다.

번인 설비의 전력 제한은 사이클링의 수를 최대값보다 작은 값으로 제한할 수 있다. 사이클 회수를 증가시킴으로써 번인 효율성이 증가된다.

그러므로, 디바이스 내의 내부 클럭을 사용하여 각 검사 클럭 사이클 동안 디바이스를 여러 차례 사이클링함으로써 반도체 디바이스를 보다 빠르게 검사하는 클럭형 검사 장치를 전술하였다. 그러므로, 본 발명에 따라 검사 대상인 디바이스는 검사 클럭 주기의 배속으로 내부적으로 사이클링하게 된다. 이렇게하여 번인 시간과 검사 비용이 상당히 줄어들게 된다. 본 발명은 또한 검사 대상인 디바이스에 보다 효율적인 스트레스를 제공함으로써 검사된 디바이스의 신뢰도를 향상시킨다.

이로써 본 발명의 바람직한 실시예를 기술하였다. 본 명세서에서 기술한 본 발명의 범위를 벗어나지 않고 전술한 구성과 방법의 변화를 가할 수 있으므로 전술한 설명 내에 포함되거나 첨부한 도면에 도시한 모든 구성 요소는 설명을 위한 것으로 해석되어야 하며 제한적인 것으로 해석되지 않도록 의도된다. 그러므로 당업자라면 후술하는 청구항에 기술된 바와 같은 본 발명의 사상과 범주를 벗어나지 않고서 다른 변형과 수정을 할 수 있음이 명백할 것이다.

본 발명에 따라 반도체 모듈의 번인 검사에 있어서 검사 대상인 각 디바이스를 각각의 전력 공급 사이클 동안 여러 차례 검사받게 함으로써, 전체 검사 시간을 짧게 하면서 검사 비용을 줄이고 효율적으로 스트레스를 받게 하면서 우수한 신뢰도를 갖게 할 수 있다.

Claims (11)

1. 정적 랜덤 액세스 메모리 모듈에 있어서,

   ① 자체 내부에 다수의 메모리 저장 유닛을 갖고 다수의 입력 및 다수의 출력 데이터 라인을 갖는 랜덤 액세스 메모리 어레이와,

   ② 주소 생성기를 통해 상기 어레이의 입력에 접속된 자기 리셋(self reset) 회로와,

   ③ 상기 자기 리셋 회로에 접속된 외부 클럭 입력(external clock input)과,

   ④ 상기 출력 데이터 라인에 접속된 데이터 래치와,

   ⑤ 상기 데이터 래치의 상기 출력에 접속된 모듈 출력과,

   ⑥ 상기 리셋 회로를 제어하여 상기 모듈 내에 생성되는 내부 사이클을 사전 선택된 개수만큼 개시하게 하고, 상기 내부 사이클을 상기 테스트 사이클로 동기화하여 각각의 내부 사이클로부터 코히어런트(coherent)한 데이터를 제공하는 제어 및 동기 수단―상기 선택된 개수가 상기 외부 클럭에 의해 발생된 펄스의 전반부동안 상기 디바이스가 리사이클링(recycling)되는 횟수와 같음―을 포함하는

   정적 랜덤 액세스 메모리 모듈.
2. 제 1 항에 있어서,

   상기 제어 및 동기 수단이,

   상기 자기 리셋 회로와 상기 외부 클럭 출력 사이에 접속된 복원 로직 회로(restore logic circuit)와,

   상기 저장 로직 회로와 상기 데이터 래치의 상기 출력 및 상기 모듈 출력 사이에 접속된 비교 래칭(latchig) 회로를 포함하는

   정적 랜덤 액세스 메모리 모듈.
3. 제 2 항에 있어서,

   상기 복원 로직 회로가,

   상기 외부 클럭과 상기 리셋 회로 사이에 접속된 제 1의 3 입력/1 출력 멀티플렉서 회로와,

   상기 멀티플렉서 회로와 2 입력/1 출력 비교기 사이에 접속된 1 입력/1 출력 계수기와,

   상기 비교기의 상기 출력과 상기 멀티플렉서의 상기 입력 중 한 입력 사이에 접속된 2 입력/2 출력 리셋 로직 회로를 포함하는

   정적 랜덤 액세스 메모리 모듈.
4. 제 3 항에 있어서,

   상기 출력 계수기가 상기 외부 클럭에 의해 발생된 펄스의 전반부동안 상기 디바이스가 리사이클링되는 횟수와 같은 사전 선택된 수로 설정되는

   정적 랜덤 액세스 메모리 모듈.
5. 제 2 항에 있어서,

   상기 모듈이 감지 증폭기/설정 회로를 더 포함하고,

   상기 리셋 회로를 제어하고 상기 내부 사이클을 동기화하는 상기 제어 및 동기 수단이 상기 감지 증폭기/설정 회로에서 상기 복원 로직 회로의 피드백 회로를 포함하는

   정적 랜덤 액세스 메모리 모듈.
6. 제 4 항에 있어서,

   상기 사전 선택된 개수가 2 내지 32의 범위 내인

   정적 랜덤 액세스 메모리 모듈.
7. 제 3 항에 있어서,

   상기 계수기가 상기 제 1 멀티플렉서의 출력과 상기 비교기 회로의 제 1 입력 사이에 접속되고,

   중지 계수 라인을 검사기로부터 상기 비교기 회로의 제 2 입력에 접속하는 수단을 더 제공하는

   정적 랜덤 액세스 메모리 모듈.
8. 제 5 항에 있어서,

   번인(burn-in) 다중 모드 라인을 검사기에서 상기 리셋 로직 회로의 제 2 입력에 접속하는 수단과,

   상기 리셋 로직 회로의 제 1 출력을 상기 제 1 멀티플렉서에 접속하고, 상기 리셋 로직 회로의 제 2 출력을 상기 비교기 래칭 회로에 접속하는 수단을 더 포함하는

   정적 랜덤 액세스 메모리 모듈.
9. 제 1 항에 있어서,

   상기 비교기 래칭 회로가 3 입력/1 출력 비교/반전 회로, 3 입력/1 출력 룩어사이드(look aside) 래치 회로, 제 2 의 3 입력/1 출력 멀티플렉서를 포함하는

   정적 랜덤 액세스 메모리 모듈.
10. 제 5 항에 있어서,

    상기 데이터 출력 라인이 상기 제 1 데이터 래치의 입력과 상기 룩어사이드 래치에 접속되고,

    상기 제 1 데이터 래치와 상기 룩어사이드 래치의 두 출력이 상기 제 2 멀티플렉서와 상기 비교/반전 회로의 선택된 각각의 입력에 접속되며,

    상기 비교/반전 회로의 상기 출력이 상기 룩어사이드 래치의 상기 제 2 입력에 접속되고,

    상기 래칭 회로가 1 입력/1 출력 데이터 래치와 3 입력/1 출력 룩어사이드 래치―이들 각 래치의 출력은 제 2의 3 입력/1 출력 멀티플렉서를 통해 상기 모듈 출력에 접속되고 1 입력/1 출력 버퍼/래치에 접속되며, 상기 제 2 멀티플렉서의 상기 제 1 및 제 2 입력은 각각 상기 비교기/반전기 회로의 각 입력에 각각 추가로 접속됨―를 포함하는

    정적 랜덤 액세스 메모리 모듈.
11. 외부 클럭에 의해 설정된 선택 주기동안에 자체 내부에 내부 클럭, 자기 리셋(self reset) 회로, 설정 회로를 갖는 다수의 회로를 포함하는 반도체 모듈을 검사하는 방법에 있어서,

    ① 외부 클럭으로부터 상기 모듈에 클럭 주기를 보내는 단계와,

    ② 상기 모듈에 데이터를 보내 상기 모듈의 검사를 개시하는 단계와,

    ③ 상기 설정 회로로부터의 신호를 상기 자기 리셋 회로로 궤환하여, 클럭 주기의 활성 상태 동안 상기 자기 리셋 회로로 하여금 여러 차례 자기 리셋하게 하고, 상기 모듈에 보내진 상기 데이터를 클럭 주기동안 모듈을 통해 여러 차례 리사이클링함으로써, 상기 회로가 상기 클럭 주기 동안 상기 활성 영역에서 스트레스를 받은 횟수를 증가시키는 궤환 단계를 포함하는

    반도체 모듈 검사 방법.