KR20060010238A - 비트라인 센스앰프 및 이를 구비하는 반도체 메모리 소자 - Google Patents

비트라인 센스앰프 및 이를 구비하는 반도체 메모리 소자 Download PDF

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Abstract

본 발명은 비트라인 센스앰프 입력라인에 직접 테스트 전위를 인가하는 방식으로, 순수한 비트라인 센스앰프의 옵셋전위를 산출할 수 있는 반도체 메모리 소자를 제공함을 목적으로 한다.
도 2에 도시한 본 실시예의 반도체 메모리 소자는, 다수개의 셀 어레이를 포함하며, 에지부의 셀 어레이의 데이타를 증폭하기 위한 에지부 비트라인 센스앰프(22); 및 상기 에지부 비트라인 센스앰프(22)에 임의의 전위를 인가하기 위한 전위 공급부를 포함하며, 상기 전위 공급부는, 상기 에지부 비트라인 센스앰프의 비트라인에 임의의 전위를 공급하기 위한 제1 전위 공급부(26-1); 및 상기 에지부 비트라인 센스앰프의 반전비트라인에 임의의 전위를 공급하기 위한 제2 전위 공급부(26-2)를 포함하는 것을 특징으로 한다.
비트라인 센스앰프, 옵셋전위, 테스트, 에지부, BLSA

Description

비트라인 센스앰프 및 이를 구비하는 반도체 메모리 소자{BIT LINE SENSE AMPLIFIER AND SEMICONDUCTOR MEMORY DEVICE COMPRISING OF IT}
도 1은 종래의 반도체 메모리 소자의 BLSA어레이 및 셀 어레이의 적층 구조도,
도 2는 본 발명 제1 실시예에 의한 반도체 메모리 소자 내 에지부 비트라인 센스앰프 부근의 구체 회로도,
도 3은 본 발명 제1 실시예에 의한 반도체 메모리 소자의 BLSA어레이 및 셀 어레이의 적층 구조도,
도 4a는 본 발명 제1 실시예에 의한 반도체 메모리 소자 내 X디코더 인에이블 신호(XDEN) 발생기의 구체 회로도,
도 4b는 본 발명 제1 실시예에 의한 반도체 메모리 소자 내 블록 컨트롤(blctl)신호 발생기의 구체 회로도,
도 4c는 본 발명 제1 실시예에 의한 반도체 메모리 소자 내 X디코더 인에이블 신호(XDEN) 발생기의 구체 회로도,
도 4d는 본 발명 제1 실시예에 의한 반도체 메모리 소자 내 비트라인 센싱 제어부에 대한 일례의 구체 회로도,
도 4e는 본 발명 제1 실시예에 의한 반도체 메모리 소자 내 비트라인 센싱 제어부에 대한 다른 예의 구체 회로도,
도 5는 본 발명 제1 실시예에 의한 반도체 메모리 소자 내 에지부 비트라인 센스앰프 제어부의 구체 회로도,
도 6는 본 발명 제2 실시예에 의한 반도체 메모리 소자 내 에지부 비트라인 센스앰프 및 세미에지부 비트라인 센스앰프 부근의 구체 회로도,
도 7은 본 발명 제2 실시예에 의한 반도체 메모리 소자의 BLSA어레이 및 셀 어레이의 적층 구조도,
도 8a는 본 발명 제2 실시예에 의한 반도체 메모리 소자 내 에지부 비트라인 센스앰프 제어부의 구체 회로도,
도 8b는 본 발명 제2 실시예에 의한 반도체 메모리 소자 내 세미에지부 비트라인 센스앰프 제어부의 구체 회로도,
도 9는 도 4d의 비트라인 센싱 제어부를 구비하는 제1 실시예에 따른 신호의 타이밍도,
도 10은 도 4e의 비트라인 센싱 제어부를 구비하는 제1 실시예에 따른 신호의 타이밍도,
도 11은 도 4d의 비트라인 센싱 제어부를 구비하는 제2 실시예에 따른 신호의 타이밍도,
도 12는 도 4e의 비트라인 센싱 제어부를 구비하는 제2 실시예에 따른 신호의 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
22 : 에지부 비트라인 센스앰프 32 : 세미 에지부 비트라인 센스앰프
26-1 : 제1 전위 공급부 26-2 : 제2 전위 공급부
40 : X디코더-앰프 제어부 60 : X경로 지시부
80 : 테스트 모드 결정부
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 센스앰프의 옵셋전위를 용이하게 측정할 수 있는 반도체 메모리 소자에 대한 것이다.
반도체 메모리 소자, 특히 디램에서 각 메모리 셀에 저장된 비트값 데이타를 리드하기 위해서는, 메모리 셀에 저장된 약한 에너지의 데이타를 외부로 출력할 수 있도록 증폭해야 하는데, 이를 위한 구성요소가 비트라인 센스앰프이다.
비트라인 센스앰프는 구성 모스 소자의 문턱전위 차이, 트랜스컨덕턴스의 차이, 비트라인과 반전비트라인의 커패시턴스의 차이 등의 여러 원인에 의해 다소간 옵셋전위를 가지게 된다. 셀 데이타가 비트라인에 인가되어 변동되는 전위차는 상당히 작으므로, 센스앰프의 옵셋전위가 큰 경우, 비트라인 센스앰프의 안정적인 증폭동작을 보장하기 어렵게 된다. 따라서, 반도체 메모리 소자의 안정적인 동작을 보장하기 위해서는 상기 센스앰프의 옵셋전위를 측정해야 한다.
종래에는 센스앰프 옵셋전위를 측정하기 위하여, 셀 스토리지 노드의 반대편 전극의 바이어스 전위(VCP : Voltage of Cell Plate)에 변화를 주고, 데이타를 리드하여 에러여부를 판정한 결과로서, 이론적인 계산식을 적용하여 옵셋전위를 산출하였다.
상기 종래의 방법은 셀 커패시턴스값과 비트라인 커패시턴스값을 정밀하게 측정하기가 어렵기 때문에, 순수한 비트라인 센스앰프의 옵셋전위를 산출하기에는 무리가 있었다.
본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서, 순수한 비트라인 센스앰프의 옵셋전위를 산출할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 비트라인 센스앰프 입력라인에 직접 테스트 전위를 인가하여 옵셋전위를 측정할 수 있는 반도체 메모리 소자를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 비트라인 센스앰프(BLSA)는, 데이타 리드시에 메모리 셀에 기록된 데이타가 실리는 비트라인 및 반전비트라인의 전위차를 증폭하기 위한 비트라인 센스앰프에 있어서,
비트라인에 인가되는 임의의 크기의 제1 전위를 생성하기 위한 제1 전위 공 급부; 반전비트라인에 인가되는 임의의 크기의 제2 전위를 생성하기 위한 제2 전위 공급부; 제1 전위 공급부와 상기 비트라인을 스위칭하는 제1 전위 인가 스위치; 및 제2 전위 공급부와 상기 반전비트라인을 스위칭하는 제2 전위 인가 스위치를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 소자는, 다수개의 셀 어레이를 포함하는 반도체 메모리 소자에 있어서,
에지부의 셀 어레이의 데이타를 증폭하기 위한 에지부 비트라인 센스앰프; 및 에지부 비트라인 센스앰프에 임의의 전위를 인가하기 위한 전위 공급부를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
( 실시예 1)
일반적인 디램 소자의 경우 데이타가 저장되는 전체 셀들의 영역은 다수개의 셀 어레이 블록으로 구분되어 있고, 도 1에 도시한 바와 같이, 각 셀 어레이 블록은 다수개의 셀 어레이들과; 셀 어레이 사이에 위치하는 비트라인 센스앰프 어레이; 및 위/아래 에지(edge)부에 위치하는 에지부 비트라인 센스앰프 어레이로 이루어진다. 하나의 셀 어레이는 다수개의 셀 컬럼으로 이루어지며, 하나의 셀 컬럼은 비트라인쌍을 공유하는 메모리 셀들로 이루어지며, 하나의 비트라인 센스앰프 어레이는 다수개의 비트라인 센스앰프로 이루어진다.
하나의 비트라인 센스앰프 어레이가 위, 아래의 셀 어레이를 담당하고 있는 도시된 구조를 쉐어드 센스앰프(shared sense amp) 구조라고 칭하는데, 쉐어드 센스앰프 구조 내에서 하나의 비트라인 센스앰프는 상위 비트라인 선택 스위치를 경유하여 위쪽 셀 어레이에 속한 셀 컬럼의 비트라인쌍(상위 비트라인쌍)과 연결되며, 하위 비트라인 선택 스위치를 경유하여 아래쪽 셀 어레이에 속한 셀 컬럼의 비트라인쌍(하위 비트라인쌍)에 연결된다.
그런데, 종래의 쉐어드 센스앰프 구조의 반도체 메모리 소자에 있어, 하나의 에지부 비트라인 센스앰프는 그 구조상 위 또는 아래 하나의 셀 컬럼에만 연결이 가능하지만, 다른 비트라인 센스앰프와 구조를 달리 하는 경우에는 그에 따른 성능차이가 발생할 수 있어 바람직하지 않다. 따라서, 에지부 비트라인 센스앰프를 위한 상위 비트라인 스위치와 하위 비트라인 스위치를 형성하고, 상위 또는 하위 비트라인 센스앰프 중 셀 컬럼과 연결되는 스위치에는 항상 턴온 전압(VPP)을 인가하 고, 그렇지 않은 것에는 항상 턴오프 전압(VSS)을 인가하는 구조를 형성한다.
본 실시예는 쉐어드 센스앰프(shared sense amp) 구조의 디램에 본 발명을 적용한 것으로, 도 2 및 도 3에 도시한 바와 같은, 본 실시예의 반도체 메모리 소자는, 다수개의 셀 어레이를 포함하며,
에지부의 셀 어레이(24)의 데이타를 증폭하기 위한 에지부 비트라인 센스앰프(22); 및 에지부 비트라인 센스앰프(22)에 임의의 전위를 인가하기 위한 전위 공급부(26)를 포함하며,
전위 공급부(26)는, 에지부 비트라인 센스앰프(22)의 비트라인에 임의의 전위를 공급하기 위한 제1 전위 공급부(26-1); 및 에지부 비트라인 센스앰프(22)의 반전비트라인에 임의의 전위를 공급하기 위한 제2 전위 공급부(26-2)를 포함하는 것을 특징으로 한다.
또한, 본 실시예의 반도체 메모리 소자는, 접근할 셀을 선택하고 센스앰프 어레이를 제어하기 위한 X디코더-앰프 제어부(40)와; 센스앰프의 옵셋전위 측정 모드를 표시하는 테스트 인에이블 신호(TM_EN)를 출력하기 위한 테스트 모드 설정부(80); 및/또는 로액티브 명령(ratvp), 프리차지 명령(rpcgp), 테스트 인에이블 신호(TM_EN)를 입력받아 상기 X디코더-앰프 제어부(40) 동작의 기준신호를 생성하기 위한 X경로 지시부(60)를 더 포함할 수 있다.
본 실시예의 에지부 비트라인 센스앰프(22) 근방에는 일반적인 비트라인 센스앰프와 마찬가지로, 상위 비트라인쌍과 연결하기 위한 상위 비트라인 선택 스위치(SW0U1, SW0U2) 및 하위 비트라인쌍과 연결하기 위한 하위 비트라인 선택 스위치 (SW0D1, SW0D2)가 배치된다. 도시한 본 실시예의 에지부 비트라인 센스앰프는 하위 비트라인 선택 스위치(SW0D1, SW0D2)를 통해서는 하위 셀 컬럼과 연결되며, 상위 비트라인 선택 스위치(SW0U1, SW0U2)릍 통해 전위 공급부와 연결된다. 외부 전위 공급의 관점에서, 상위 비트라인 선택 스위치(SW0U1, SW0U2)는 상기 에지부 비트라인 센스앰프(22)의 비트라인과 제1 전위 공급부(26-1)를 연결시키기 위한 제1 전위 인가 스위치(SW0U1) 및 에지부 비트라인 센스앰프의 반전비트라인과 제2 전위 공급부(26-2)를 연결시키기 위한 제2 전위 인가 스위치(SW0U2)로 구성된다고 볼 수 있다.
제1 전위 공급부(26-1) 및 제2 전위 공급부(26-2)는 디램 소자내에 별도로 형성한 테스트용 전위 생성기로 구현할 수도 있고, 혹은, 테스트 전위는 디램 소자 외부에서 별도로 공급받아 센스앰프 옵셋 테스트를 수행하는 것이 바람직하므로, 제1 전위 공급부(26-1) 및 제2 전위 공급부(26-2)는 단순히 디램 소자 외부에서 인가되는 전위를 받기 위한 외부 접속 패드로 구현하는 것이 바람직하다.
도 2 및 도 4a 내지 4d에 도시한 X경로 지시부(60)는, 셀의 안정적인 증폭동작을 보장하기 위해 각 신호의 활성화 시점을 결정하는 타이밍제어부(62); X디코더를 활성화되는 타이밍을 제어하는 X디코더 인에이블 신호(XDEN) 발생기(64); 해당 셀 어레이 블록이 활성화되는 타이밍을 제어하기 위한 블록 컨트롤(blctl)신호 발생기(66); 및 에지부 비트라인 센스앰프에 공급선을 통한 임의의 전위가 공급될 수 있게 비트라인 선택 스위치의 스위칭 및 비트라인 센스앰프의 증폭동작을 제어하는 비트라인 센싱 제어부(68, 69)를 포함한다.
타이밍제어부(62), X디코더 인에이블 신호(XDEN) 발생기(64) 및 블록 컨트롤(blctl)신호 발생기(66)의 구현의 일예가 도 4A내지 도 4C에 도시되어 있다. 본 실시예의 특징부 동작의 관점에서 상기 3부분들은, 셀 어레이 블록에 대한 로액티브 명령(ratvp) 및 프리차지 명령(rpcgp)을 입력받아, 안전한 셀 코어의 동작을 위해 이를 도시된 논리소자 로직에 따른 규칙으로 소정시간 지연 및 유지시켜서, 최종적으로 X디코더 인에이블 신호(XDEN) 및 블록 컨트롤 신호(blctl)를 출력한다.
상기 기능을 수행하는 비트라인 센싱 제어부(68, 69)의 구체적인 구조는 다양한 방식으로 구현이 가능한데, 본 명세서에서는 도 4d와 도 4e의 2개의 구조를 구현예로서 설명하기로 한다.
도 4d에 개시된 일실시예에 따른 비트라인 센싱 제어부(68)는, 센스앰프에 대한 액티브/프리차지 명령을 입력받아 센스앰프 인에이블 신호를 생성하는 명령 처리 모듈(68-1)과, 테스트 모드에서 명령 처리 모듈(68-1)을 비활성화시키며, 소정 시간 인에이블되는 블록 컨트롤 신호(blctl)를 생성하는 테스트 처리 모듈(68-2)로 이루어진다.
비트라인 센싱 제어부(68)는, 테스트 모드일 때 테스트 모드 신호(TM_EN)에 제어되어, 블록 컨트롤 신호(blctl)의 인에이블 시점부터 소정시간 활성화되는 비트라인 통제 신호(BL_FORCE)를 생성하며, 또한 비트라인 통제 신호(BL_FORCE)의 활성화 시간동안 센스앰프 인에이블 신호(SAEN)의 출력을 억제한다. 비트라인 통제 신호(BL_FORCE)는 에지부 센스앰프 입력신호로 공급선을 통한 임의의 전위가 공급될 수 있게 제1 전위 인가 스위치 및 제2 전위 인가 스위치(비트라인 선택 스위치) 를 제어한다.
도 dD에 도시한 구조의 비트라인 센싱 제어부의 동작 타이밍은 도 10에 도시한 바와 같으며, 그 세부 동작은 다음과 같다.
먼저 테스트 모드 신호(TM_EN)가 활성화되지 않는 통상적인 동작일 경우, 타이밍 제어부(62)에 의해 설정된 센스앰프 액티브(act_sa)신호가 인에이블되면 일정 지연후에 센스앰프 인에이블 신호(SAEN)가 활성화되고, 비트라인 통제 신호(BL_FORCE)는 통상적인 동작 구간에서는 로우를 유지하여 제1 전위 인가 스위치(SW0U1) 및 제2 전위 인가 스위치(SW0U2)가 턴오프되게 한다.
만약 테스트 모드 결정부(80)에 의해 에지부 비트라인 센스앰프(22)의 옵셋전위를 측정하기 위한 테스트 모드가 설정되면, 테스트 모드 신호(TM_EN)가 하이로 활성화되고, 이에 의해 로우 상태를 유지하던 비트라인 통제 신호(BL_FORCE)가 액티브 명령(ratvp)에 따라 하이가 되면, 센스앰프 락 신호(saen_lock)가 하이가 된다. 이어 비트라인 통제 신호(BL_FORCE)가 하이로 활성화된 후 저항 및 커패시터, 홀수개의 인버터로 구성된 반전 지연기의 지연후에 센스앰프 락 신호(saen_lock)가 로우로 천이되고, 이에 따라 비트라인 통제 신호(BL_FORCE)도 로우로 천이하며, 이 시간에 맞춰 센스앰프 인에이블 신호(SAEN)가 일정지연 후에 하이로 활성화 된다. 이 비트라인 통제 신호(BL_FORCE)와 센스앰프 인에이블 신호(SAEN)의 타이밍에 따라, 후술하는 에지부 센스앰프 제어부가 제1 전위 인가 스위치(SW0U1) 및 제2 전위 인가 스위치(SW0U2)를 제어한다.
도 4e에 개시된 다른 실시예의 비트라인 센싱 제어부(69)도, 센스앰프에 대 한 액티브/프리차지 명령을 입력받아 센스앰프 인에이블 신호를 생성하는 명령 처리 모듈(69-1)과, 테스트 모드에서 상기 명령 처리 모듈을 비활성화시키며, 소정 시간 인에이블되는 블록 컨트롤 신호(blctl)를 생성하는 테스트 처리 모듈(69-2)로 이루어진다.
도 4e에 도시한 다른 구현에 따른 비트라인 센싱 제어부(69)는 각 공급선의 전위를 센스앰프의 각 비트라인쌍에 전달하는 비트라인 선택스위치의 턴온구간을 설정된 반전 지연기에 의해 결정하고, 이후 에지부 센스앰프(22)의 증폭동작시점을 외부에서 클럭에 동기되어 입력되는 신호들의 특정 조합으로 디코딩된 신호(IN_EXT)를 사용하여 결정한다. 따라서, 비트라인 센싱 제어부(69)를 사용하면 센스앰프 인에이블 신호(SAEN)의 활성화 구간을 임의로 정할 수 있게 된다. 여기서 특정 조합으로 디코딩된 신호는 외부에서 인가되는 BST명령일 수 있다. 혹은 특정 어드레스의 조합이다. 혹은 그냥 특정 하나의 입력신호(예: Exit command)로 구성될 수 있다. 비트라인 센싱 제어부(69)에 의한 동작 타이밍을 도시한 도 12에서 센스앰프 락킹 신호(saen_lock)가 외부 신호(exit command)에 의해 제어됨을 알 수 있다.
도 5의 에지부 센스엠프 제어부(42)는 에지부 센스앰프 어레이 내의 각 센스앰프의 비트라인 선택 스위치를 제어하여 제1전위 공급선과 제2전위 공급선을 각 센스엠프에 연결시킨다. 에지부 센스엠프 제어부(42)는 도 2의 X디코더-엠프 제어부(40)의 일부 모듈이다. 도시된 구조의 센스앰프 제어부(42)는 셀 어레이 선택신호(BS0) 및 비트라인 통제 신호(BL_FORCE)로서 제1 및 제2 전위 인가 스위치 턴온 신호(BIS_force_U)를 생성하고, 셀 어레이 선택신호(BS0) 및 센스앰프 인에이블 신호(SAEN)로서 비트라인 센스앰프 드라이빙 신호(ROTENB, SBEN) 및 비트라인 프리차지 신호(BLEQ)를 생성한다.
상기 과정을 상술하면, 에지부 센스앰프 제어부(42)에 입력된 비트라인 통제 신호(BL_FORCE)가 하이이고, 셀 어레이 선택신호(BS0)가 하이이면, 제1 및 제2 전위인가 스위치 턴온신호(BIS_force_U)를 하이로 하여 비트라인 선택스위치를 턴온하여 공급선의 전위(옵셋 테스트 전위)를 각각의 에지부 센스앰프의 출력라인쌍에 전달시켜 놓을 수 있다. 이후 비트라인 통제 신호(BL_FORCE)가 로우가 되면, 이에 동기되어 센스앰프 인에이블 신호(SAEN)가 활성화 되어 각 센스앰프의 출력라인쌍에 유기된 전위차를 증폭하는 증폭동작이 시작된다. 이렇게 증폭된 전위를 리드명령에 의해 외부로 출력된 데이타를 판별함으로써, 의도했던 비트라인 센스앰프의 옵셋전위를 측정할 수 있다.
( 실시예 2)
본 실시예도 쉐어드 센스앰프(shared sense amp) 구조의 디램에 본 발명을 적용한 것으로, 도 6 및 도 7에 도시한 바와 같은, 본 실시예의 반도체 메모리 소자는, 다수개의 셀 어레이를 포함하며,
에지부의 셀어레이 중 일부 셀컬럼(24)의 데이타 증폭을 수행하는 에지부 비트라인 센스앰프(22); 에지부의 셀어레이 중 다른 일부 셀컬럼(34)의 데이타 증폭을 수행하는 세미 에지부 비트라인 센스앰프(32); 에지부 비트라인 센스앰프(22) 에 임의의 전위를 인가하기 위한 전위 공급부(26); 및 에지부 비트라인 센스앰프(22)로 인가된 상기 임의의 전위를 세미 에지부 비트라인 센스앰프(32)로 전달하기 위한 전위 전달 수단(38)을 포함하며,
전위 공급부(26)는, 에지부 비트라인 센스앰프(32)의 비트라인에 임의의 전위를 공급하기 위한 제1 전위 공급 스위치(SWOU1); 및 에지부 비트라인 센스앰프(22)의 반전비트라인에 임의의 전위를 공급하기 위한 제2 전위 공급 스위치(SW0U2)를 포함하며,
전위 전달 수단(38)은, 세미 에지부 비트라인 센스앰프(32)와 세미 에지부 비트라인 센스앰프가 담당하는 셀 컬럼(34)의 비트라인쌍을 연결하기 위한 2개의 비트라인 선택 스위치(SW1U1, SWIU2); 및 에지부 비트라인 센스앰프(22)와 세미 에지부 비트라인 센스앰프(32)가 담당하는 셀 컬럼(34)의 비트라인쌍을 연결하기 위한 전위 전달 스위치(SWT1, SWT2)를 포함하는 것을 특징으로 한다.
또한, 본 실시예의 반도체 메모리 소자는, 접근할 셀을 선택하고, 센스앰프 어레이를 제어하기 위한 X디코더-앰프 제어부(40)와; 센스앰프의 옵셋전위 측정 모드를 표시하는 테스트 인에이블 신호를 출력하기 위한 테스트 모드 설정부(80); 및/또는 X디코더-앰프 제어부(40) 동작의 기준신호를 생성하기 위한 X경로 지시부(60)를 더 포함할 수 있다.
본 실시예의 디램 소자는 쉐어드 센스 앰프 구조를 가지므로, 에지부 센스앰프 어레이의 바로 다음 안쪽에 위치하는 셀 어레이(에지부 셀 어레이라 칭함)는 짝수열(또는 홀수열) 셀 컬럼들의 데이타는 상기 에지부 센스앰프에 의해 증폭되며, 홀수열(또는 짝수열) 셀 컬럼들의 데이타는 상기 에지부 셀 어레이 다음 안쪽에 위치하는 센스앰프(세미 에지부 셀 어레이라 칭함)에 의해 증폭된다.
도시한 본 실시예의 에지부 비트라인 센스앰프(22) 근방에는 일반적인 비트라인 센스앰프와 마찬가지로, 상위 비트라인쌍과 연결하기 위한 상위 비트라인 선택 스위치(SW0U1, SW0U2) 및 하위 비트라인쌍과 연결하기 위한 하위 비트라인 선택스위치(SW101, SW102)가 배치된다. 도시한 본 실시예의 에지부 비트라인 센스앰프(32)는 하위 비트라인 스위치(SW0D1, SW0D2)를 통해서는 하위 셀 컬럼과 연결되며, 상위 비트라인 스위치(SW0U1, SW0U2)를 통해 전위 공급부(26)와 연결된다(따라서, 상기 스위치를 전위 인가 스위치라 칭한다). 또한, 상기 하위 비트라인 스위치(SW0D1, SW0D2)가 연결되는 지점에는 전위 전달 스위치(SWT1, SWT2)의 일단이 연결된다.
본 실시예의 상기 세미 에지부 센스앰프(32)는 상위 비트라인 선택 스위치(SW1U1, SW1U2)를 통해 상위 비트라인쌍과, 하위 비트라인 선택 스위치(SW1D1, SW1D2)를 통해 하위 비트라인쌍과 연결된다. 세미 에지부 센스앰프(32)의 상위 비트라인쌍은 상기 전위 전달 스위치(SWT1, SWT2)의 타단에 연결되므로, 상기 전위 공급부(26)에서 공급되는 테스트 전위는 전위 인가 스위치(SW0U1, SW0U2), 에지부 비트라인 센스앰프(22)의 출력라인쌍, 전위 전달 스위치(SWT1, SWT2), 세미 에지부 센스앰프(32)의 상위 비트라인쌍, 세미 에지부 센스앰프(32)에 연결된 상위 비트라인 선택 스위치(SW1U1, SW1U2)를 경유하여 세미 에지부 센스앰프(32)에 공급된다.
제1 전위 공급부(26-1) 및 제2 전위 공급부(26-2)는 디램 소자내에 별도로 형성한 테스트용 전위 생성기로 구현할 수도 있으나, 테스트 전위는 디램 소자 외부에서 별도로 공급받아 센스앰프 옵셋 테스트를 수행하는 것이 좋으므로, 제1 전위 공급부(26-1) 및 제2 전위 공급부(26-2)는 단순히 디램 소자 외부에서 인가되는 전위를 받기 위한 외부 접속 패드로 구현하는 것이 바람직하다.
X경로 지시부(60)는, 도 4a 내지 도 4c에 도시한, 셀의 안정적인 증폭동작을 보장하기 위해 각 신호의 활성화 시점을 결정하는 타이밍제어부(62); X디코더를 활성화되는 시간 구간을 타이밍 제어하는 X디코더 인에이블 신호(XDEN) 발생기(64); 및/또는 해당 셀 어레이 블록이 활성화되는 시간 구간을 타이밍 제어하기 위한 블록 컨트롤(blctl)신호 발생기(66)를 포함할 수 있으며, 각 구성부분의 구조 및 동작은 상기 제1 실시예의 경우와 동일하다.
또한, X경로 지시부(60)는 도 4d 또는 도 4e에 도시한 구조의 비트라인 센싱 제어부(68, 69)를 더 포함할 수 있음은 상기 제1 실시예의 경우와 동일하나, 다만 제어하는 출력신호로서 전위 전달 스위치 턴온신호(BIS_force_D)가 추가됨이 상기 제1 실시예의 경우와 다르다.
비트라인 센싱 제어부(68, 69)로 도 4d에 도시한 구현을 사용하였을때의 신호들의 타이밍도가 도 13에 도시되어 있고, 도 4e에 도시한 구현을 사용하였을때의 신호들의 타이밍도가 도 14에 도시되어 있다.
도 8a에 개시된 에지부 센스엠프 제어부(44)는 에지부 센스앰프 어레이의 각 센스앰프(22)의 비트라인 선택 스위치(SW0U1, SW0U2, SW0D1, SW0D2) 및 전위 전달 스위치(SWT1, SWT2)를 제어하여 제1전위 공급선과 제2전위 공급선을 연결시킨다. 에지부 센스엠프 제어부(44)는 도 6의 X디코더-엠프 제어부(40)의 일부 모듈이다. 에지부 센스엠프 제어부(44)는 셀 어레이 선택신호(BS0) 및 비트라인 통제 신호(BL_FORCE)로서 제1 및 제2 전위 인가 스위치 턴온신호(BIS_force_U) 및 전위 전달 스위치 턴온신호(BIS_force_D)를 생성하고, 셀 어레이 선택신호(BS0) 및 센스앰프 인에이블 신호(SAEN)로서 비트라인 센스앰프 드라이빙 신호(ROTENB, SBEN) 및 비트라인 프리차지 신호(BLEQ)를 생성한다.
도 8b에 개시된 세미 에지부 센스엠프 제어부(46)는 세미 에지부 센스앰프 어레이의 각 센스앰프(32)의 비트라인 선택 스위치를 제어한다. 세미 에지부 센스엠프 제어부(46)도 도 6의 X디코더-엠프 제어부(40)의 일부 모듈로서, 종래기술의 경우의 센스앰프 제어부와 동일한 구조를 가지는데, 다만, 테스트 모드에서 비트라인 선택신호(BISH1)가 하이값이 되도록 BS0신호의 생성이 조절된다.
상기 과정을 상술하면, 에지부 센스앰프 제어부에 입력된 비트라인 통제 신호(BL_FORCE)가 하이이고, 셀 어레이 선택신호(BS0)가 하이이면, 전위 인가 스위치 턴온신호(BIS_force_U)를 하이로 하여 전위 인가 스위치(SW0U1, SW0U2)를 턴온하여 공급선의 전위(옵셋 테스트 전위)를 각각의 에지부 센스앰프(22)의 출력라인쌍(SA, SAB)에 전달시켜 놓을 수 있다. 에지부 셀 어레이를 담당하는 모든 비트라인 센스앰프에 테스트 전위를 인가하기 위해서는 전위 전달 스위치 턴온신호(BIS_force_D)를 상기 전위 인가 스위치 턴온신호(BIS_force_U)와 함께 하이로 하여, 전위 전달 스위치(SWT1, SWT2) 및 세미 에지부 센스앰프(32)와 연결된 상위 비트라인 선택 스위치(SW1U1, SW1U2)도 함께 턴온(하위 비트라인 선택 스위치는 턴오프)시킨다. 그 결과 에지부 셀 어레이에 연결된 모든 비트라인 센스앰프에 테스트 전위가 공급된다. 이후 비트라인 통제 신호(BL_FORCE)가 로우가 되면, 이에 동기되어 센스앰프 인에이블 신호(SAEN)가 활성화되어 각 비트라인에 유기된 전위차를 증폭하는 증폭동작이 시작된다. 이렇게 증폭된 전위를 리드명령에 의해 외부로 출력된 데이타를 판별함으로써, 의도했던 에지부 셀 어레이를 담당하는 모든 비트라인 센스앰프의 옵셋전위를 측정을 수행한다.
( 실시예 3)
본 실시예는 상기 제1 실시예와 동일한 구조에서, 실시대상을 도 2의 구성 중 제1 전위 공급부(26-1); 제2 전위 공급부(26-2); 제1 전위 인가 스위치(SW0U1); 및 제2 전위 인가 스위치(SW0U2)를 포함하는 신규한 비트라인 센스앰프로 규정할 수도 있다. 세부 동작은 상기 제1 실시예의 경우와 동일하므로 생략한다.
( 실시예 4)
본 실시예는 상기 제2 실시예와 동일한 구조에서, 실시대상을 도 6의 구성 중 제1 전위 공급부(26-1); 제2 전위 공급부(26-2); 제1 전위 인가 스위치(SW0U1); 제2 전위 인가 스위치(SW0U2); 제1 전위 전달 스위치(SW1); 및 제2 전위 전달 스위치(SW2)로 이루어진 신규한 비트라인 센스앰프로 규정한 것이다. 세부 동작은 상기 제2 실시예의 경우와 동일하므로 설명을 생략한다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명에 의한 반도체 메모리 소자를 실시함에 의해, 계산에 의한 추정치가 아닌, 비트라인 센스앰프에 직접 테스트 전위를 인가하여 증폭여부를 판정함으로써, 보다 정확한 비트라인 센스앰프 옵셋전위를 측정할 수 있는 효과가 있다.
또한, 테스트 전위 인가시 비트라인이나 입출력라인을 단절시킬 수 있어, 순수한 비트라인 센스앰프만의 옵셋전위을 측정할 수 있는 효과도 있다.

Claims (20)

  1. 데이타 리드시에 메모리 셀에 기록된 데이타가 실리는 비트라인 및 반전비트라인의 전위차를 증폭하기 위한 비트라인 센스앰프에 있어서,
    상기 비트라인에 인가되는 임의의 제1 전위를 생성하기 위한 제1 전위 공급부;
    상기 반전비트라인에 인가되는 임의의 제2 전위를 생성하기 위한 제2 전위 공급부;
    상기 제1 전위 공급부와 상기 비트라인을 스위칭하는 제1 전위 인가 스위치; 및
    상기 제2 전위 공급부와 상기 반전비트라인을 스위칭하는 제2 전위 인가 스위치를 포함하는 비트라인 센스앰프.
  2. 제1항에 있어서, 상기 비트라인 센스앰프는,
    메모리 셀 어레이 블록의 에지부에 위치하는 비트라인 센스앰프.
  3. 제1항에 있어서,
    다른 비트라인 센스앰프가 담당하는 비트라인에 상기 임의의 제1 전위를 전 달하기 위한 제1 전위 전달 스위치; 및
    다른 비트라인 센스앰프가 담당하는 반전비트라인에 상기 임의의 제2 전위를 전달하기 위한 제2 전위 전달 스위치를 포함하는 비트라인 센스앰프.
  4. 셀 어레이와;
    에지부의 셀 어레이의 데이타를 증폭하기 위한 에지부 비트라인 센스앰프와;
    상기 에지부 비트라인 센스앰프에 임의의 전위를 인가하기 위한 전위 공급부를 포함하는 반도체 메모리 소자.
  5. 제4항에 있어서, 상기 전위 공급부는,
    상기 에지부 비트라인 센스앰프의 비트라인에 임의의 전위를 공급하기 위한 제1 전위 공급부와;
    상기 에지부 비트라인 센스앰프의 반전비트라인에 임의의 전위를 공급하기 위한 제2 전위 공급부를 포함하며,
    상기 제1 전위 공급부 및 제2 전위 공급부는 외부에서 공급된 임의의 전원을 인가하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 에지부 비트라인 센스앰프의 비트라인과 상기 제1 전위 공급부를 연결시키기 위한 제1 전위 인가 스위치와;
    상기 에지부 비트라인 센스앰프의 반전비트라인과 상기 제2 전위 공급부를 연결시키기 위한 제2 전위 인가 스위치를 포함하는 반도체 메모리 소자.
  7. 제5항 또는 제6항에 있어서,
    상기 제1 전위 공급부는, 메모리 소자 외부의 임의의 전위를 입력받기 위한 제1 접속 패드이며,
    상기 제2 전위 공급부는, 메모리 소자 외부의 임의의 전위를 입력받기 위한 제2 접속 패드인 반도체 메모리 소자.
  8. 제6항에 있어서,
    센스앰프의 옵셋전위 측정 모드를 표시하는 테스트 인에이블 신호를 출력하기 위한 테스트 모드 설정부를 더 포함하는 반도체 메모리 소자.
  9. 제6항 또는 제8항에 있어서,
    접근할 셀을 선택하고, 상기 센스앰프 어레이를 제어하기 위한 X디코더-앰프 제어부; 및
    상기 X디코더-앰프 제어부 동작의 기준신호를 생성하기 위한 X경로 지시부를 더 포함하는 반도체 메모리 소자.
  10. 제9항에 있어서, 상기 X경로 지시부는,
    X디코더가 활성화되는 시간구간을 타이밍 제어하는 X디코더 인에이블 신호(XDEN) 발생기;
    해당 셀 어레이 블록이 활성화되는 시간구간을 타이밍 제어하기 위한 블록 컨트롤(blctl)신호 발생기; 및
    에지부 비트라인 센스앰프 증폭부에 공급선을 통한 임의의 전위가 공급될 수 있게 상기 제1 전위 인가 스위치 및 제2 전위 인가 스위치의 절환 및 센스앰프의 증폭동작을 제어하는 비트라인 센싱 제어부를 포함하는 반도체 메모리 소자.
  11. 제10항에 있어서, 상기 비트라인 센싱 제어부는,
    센스앰프에 대한 액티브/프리차지 명령을 입력받아 센스앰프 인에이블 신호를 생성하는 명령 처리 모듈; 및
    테스트 모드에서 상기 명령 처리 모듈을 비활성화시키며, 소정 시간 인에이 블되는 블록 강제 신호를 생성하는 테스트 처리 모듈을 포함하는 반도체 메모리 소자.
  12. 셀어레이;
    에지부의 셀어레이 중 일부 셀컬럼의 데이타 증폭을 담당하는 에지부 비트라인 센스앰프;
    에지부의 셀어레이 중 다른 일부 셀컬럼의 데이타 증폭을 담당하는 세미 에지부 비트라인 센스앰프;
    상기 에지부 비트라인 센스앰프에 임의의 전위를 인가하기 위한 전위 공급부; 및
    상기 에지부 비트라인 센스앰프로 인가된 상기 임의의 전위를 상기 세미 에지부 비트라인 센스앰프로 전달하기 위한 전위 전달 수단을 포함하는 반도체 메모리 소자.
  13. 제12항에 있어서, 상기 전위 공급부는,
    상기 에지부 비트라인 센스앰프의 비트라인에 임의의 전위를 공급하기 위한 제1 전위 공급부와;
    상기 에지부 비트라인 센스앰프의 반전비트라인에 임의의 전위를 공급하기 위한 제2 전위 공급부를 포함하며,
    상기 제1 전위 공급부 및 제2 전위 공급부는 외부에서 공급된 임의의 전원을 인가하는 반도체 메모리 소자.
  14. 제13항에 있어서,
    상기 에지부 비트라인 센스앰프의 비트라인과 상기 제1 전위 공급부를 연결시키기 위한 제1 전위 인가 스위치와;
    상기 에지부 비트라인 센스앰프의 반전비트라인과 상기 제2 전위 공급부를 연결시키기 위한 제2 전위 인가 스위치를 포함하는 반도체 메모리 소자.
  15. 제13항 또는 제14항에 있어서,
    상기 제1 전위 공급부는, 메모리 소자 외부의 임의의 전위를 입력받기 위한 제1 접속 패드이며,
    상기 제2 전위 공급부는, 메모리 소자 외부의 임의의 전위를 입력받기 위한 제2 접속 패드인 반도체 메모리 소자.
  16. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 전위 전달 수단은 상기 세미 에지부 비트라인 센스앰프의 비트라인과 상기 에지부 비트라인 센스앰프의 비트라인을 연결하기 위한 제1 전위 전달 스위치; 및
    상기 세미 에지부 비트라인 센스앰프의 반전비트라인과 상기 에지부 비트라인 센스앰프의 반전비트라인을 연결하기 위한 제2 전위 전달 스위치를 포함하는 반도체 메모리 소자.
  17. 제14항에 있어서,
    센스앰프의 옵셋전위 측정 모드를 표시하는 테스트 인에이블 신호를 출력하기 위한 테스트 모드 설정부를 더 포함하는 반도체 메모리 소자.
  18. 제14항 또는 제17항에 있어서,
    접근할 셀을 선택하고, 상기 센스앰프 어레이를 제어하기 위한 X디코더-앰프 제어부; 및
    상기 X디코더-앰프 제어부 동작의 기준신호를 생성하기 위한 X경로 지시부를 더 포함하는 반도체 메모리 소자.
  19. 제18항에 있어서, 상기 X경로 지시부는,
    X디코더가 활성화되는 시간구간을 타이밍 제어하는 X디코더 인에이블 신호(XDEN) 발생기;
    해당 셀 어레이 블록이 활성화되는 시간구간을 타이밍 제어하기 위한 블록 컨트롤(blctl)신호 발생기; 및
    에지부 비트라인 센스앰프 증폭부에 공급선을 통한 임의의 전위가 공급될 수 있게 상기 제1 전위 인가 스위치 및 제2 전위 인가 스위치의 절환 및 센스앰프의 증폭동작을 제어하는 비트라인 센싱 제어부를 포함하는 반도체 메모리 소자.
  20. 제19항에 있어서, 상기 비트라인 센싱 제어부는,
    센스앰프에 대한 액티브/프리차지 명령을 입력받아 센스앰프 인에이블 신호를 생성하는 명령 처리 모듈; 및
    테스트 모드에서 상기 명령 처리 모듈을 비활성화시키며, 소정 시간 인에이블되는 블록 강제 신호를 생성하는 테스트 처리 모듈을 포함하는 반도체 메모리 소자.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7957213B2 (en) * 2006-02-09 2011-06-07 Hynix Semiconductor, Inc. Semiconductor memory apparatus
KR100738959B1 (ko) * 2006-02-09 2007-07-12 주식회사 하이닉스반도체 반도체 메모리 장치의 센스 앰프 전원 공급 회로 및 방법
KR100753418B1 (ko) * 2006-03-30 2007-08-30 주식회사 하이닉스반도체 로우 및 컬럼 어드레스를 이용하여 비트라인 감지 증폭동작을 제어하는 반도체 메모리 장치
KR100821578B1 (ko) * 2006-06-27 2008-04-15 주식회사 하이닉스반도체 반도체 메모리의 파워 업 신호 생성장치 및 방법
KR100761381B1 (ko) * 2006-09-06 2007-09-27 주식회사 하이닉스반도체 비트라인 센스앰프 미스매치판단이 가능한 메모리장치.
KR100911187B1 (ko) * 2007-03-13 2009-08-06 주식회사 하이닉스반도체 래치 구조 및 그것을 포함하는 비트라인 센스앰프 구조
KR101286237B1 (ko) * 2007-07-10 2013-07-15 삼성전자주식회사 반도체 메모리 장치의 비트라인 센스앰프회로 및 그에 따른제어방법.
US8310859B2 (en) * 2008-09-30 2012-11-13 Samsung Electronics Co., Ltd. Semiconductor memory device having balancing capacitors
KR101053525B1 (ko) * 2009-06-30 2011-08-03 주식회사 하이닉스반도체 감지 증폭기 및 이를 이용한 반도체 집적회로
KR101033486B1 (ko) * 2009-08-31 2011-05-09 주식회사 하이닉스반도체 감지 증폭 회로 및 이를 이용한 반도체 집적회로
KR101027688B1 (ko) * 2009-09-30 2011-04-12 주식회사 하이닉스반도체 반도체 장치
US20110133809A1 (en) * 2009-12-03 2011-06-09 Elpida Memory, Inc. Semiconductor device and method for cancelling offset voltage of sense amplifier
KR101097463B1 (ko) 2009-12-11 2011-12-26 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 구동방법
TW201142869A (en) * 2010-02-09 2011-12-01 Samsung Electronics Co Ltd Memory device from which dummy edge memory block is removed
US9196375B2 (en) * 2013-07-05 2015-11-24 Kabushiki Kaisha Toshiba Semiconductor storage device
US10566036B2 (en) * 2018-06-15 2020-02-18 Micron Technology, Inc. Apparatuses and method for reducing sense amplifier leakage current during active power-down
US11423973B2 (en) * 2020-08-26 2022-08-23 Micron Technology, Inc. Contemporaneous sense amplifier timings for operations at internal and edge memory array mats
US11250904B1 (en) * 2020-09-30 2022-02-15 Piecemakers Technology, Inc. DRAM with inter-section, page-data-copy scheme for low power and wide data access
US11755685B2 (en) 2020-09-30 2023-09-12 Piecemakers Technology, Inc. Apparatus for data processing in conjunction with memory array access

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835436A (en) * 1995-07-03 1998-11-10 Mitsubishi Denki Kabushiki Kaisha Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed
US5923601A (en) 1996-09-30 1999-07-13 Advanced Micro Devices, Inc. Memory array sense amplifier test and characterization
US5920517A (en) 1996-09-30 1999-07-06 Advanced Micro Devices, Inc. Memory array test and characterization using isolated memory cell power supply
US5936892A (en) 1996-09-30 1999-08-10 Advanced Micro Devices, Inc. Memory cell DC characterization apparatus and method
JP3727157B2 (ja) 1997-11-19 2005-12-14 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその試験方法
JP3971032B2 (ja) * 1997-12-10 2007-09-05 富士通株式会社 半導体記憶装置、半導体記憶装置のデータ読み出し方法、及びデータ記憶装置
US6141259A (en) * 1998-02-18 2000-10-31 Texas Instruments Incorporated Dynamic random access memory having reduced array voltage
US5936898A (en) * 1998-04-02 1999-08-10 Vanguard International Semiconductor Corporation Bit-line voltage limiting isolation circuit
US6104653A (en) * 1999-02-13 2000-08-15 Integrated Device Technology, Inc. Equilibration circuit and method using a pulsed equilibrate signal and a level equilibrate signal
KR100328554B1 (ko) * 1999-06-29 2002-03-14 박종섭 반도체 메모리용 비트라인 센스앰프
JP3551858B2 (ja) 1999-09-14 2004-08-11 日本電気株式会社 半導体メモリ装置
US6687175B1 (en) * 2000-02-04 2004-02-03 Renesas Technology Corporation Semiconductor device
JP3805987B2 (ja) 2001-01-15 2006-08-09 株式会社東芝 半導体記憶装置
JP4540889B2 (ja) * 2001-07-09 2010-09-08 富士通セミコンダクター株式会社 半導体メモリ
KR100402245B1 (ko) * 2001-09-18 2003-10-17 주식회사 하이닉스반도체 메모리 장치
JP2003196982A (ja) * 2001-12-27 2003-07-11 Mitsubishi Electric Corp 半導体記憶装置
JP2004178725A (ja) 2002-11-28 2004-06-24 Renesas Technology Corp 半導体記憶装置
DE10323237B4 (de) 2003-05-22 2015-05-21 Qimonda Ag Verfahren und Vorrichtung zur Optimierung der Funktionsweise von DRAM-Speicherelementen

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