JPH095402A - 半導体メモリ試験装置 - Google Patents
半導体メモリ試験装置Info
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- JPH095402A JPH095402A JP7179464A JP17946495A JPH095402A JP H095402 A JPH095402 A JP H095402A JP 7179464 A JP7179464 A JP 7179464A JP 17946495 A JP17946495 A JP 17946495A JP H095402 A JPH095402 A JP H095402A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
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- G—PHYSICS
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体メモリ試験装置において、
アドレス・フェイル・メモリに書き込まれる期待値を、
被試験デバイスのメモリセルの電荷の有／無に対応した
データと同じになる場合と、期待値がデバイスの出力の
データと同じになる場合とを切り換えられるようにし
て、被測定デバイスの不良解析が容易にできる回路。 【構成】 アルゴリズミック・パターン・ジェネレータ
２の領域反転メモリの出力にＡＮＤゲート７を設けて一
端に接続し、他端をレジスタ８に接続してＡＮＤゲート
７のＯＮ／ＯＦＦをおこなえるようにし、その出力をＥ
ＸＣＬＵＳＩＶＥ・ＯＲゲート６の一端に接続する。
アドレス・フェイル・メモリに書き込まれる期待値を、
被試験デバイスのメモリセルの電荷の有／無に対応した
データと同じになる場合と、期待値がデバイスの出力の
データと同じになる場合とを切り換えられるようにし
て、被測定デバイスの不良解析が容易にできる回路。 【構成】 アルゴリズミック・パターン・ジェネレータ
２の領域反転メモリの出力にＡＮＤゲート７を設けて一
端に接続し、他端をレジスタ８に接続してＡＮＤゲート
７のＯＮ／ＯＦＦをおこなえるようにし、その出力をＥ
ＸＣＬＵＳＩＶＥ・ＯＲゲート６の一端に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリの試験装
置において、被試験デバイスの内部のメモリセルに注目
した期待値と、被試験デバイスの出力に注目した期待値
とを切り換えることにより、被試験デバイスの不良解析
を容易にする半導体メモリ試験装置に関する。
置において、被試験デバイスの内部のメモリセルに注目
した期待値と、被試験デバイスの出力に注目した期待値
とを切り換えることにより、被試験デバイスの不良解析
を容易にする半導体メモリ試験装置に関する。
【０００２】
【従来の技術】半導体メモリ試験装置は、半導体メモリ
を試験して、アドレス毎のフェイルをアドレス・フェイ
ル・メモリ（ＡＦＭ）に格納するにあたり、期待値が０
のときのフェイルと、期待値が１のときのフェイルを分
離して格納する機能がある。
を試験して、アドレス毎のフェイルをアドレス・フェイ
ル・メモリ（ＡＦＭ）に格納するにあたり、期待値が０
のときのフェイルと、期待値が１のときのフェイルを分
離して格納する機能がある。
【０００３】半導体メモリのＤＲＡＭは、コンデンサに
蓄えられた電荷の有／無を、データの１／０に対応させ
ることでデータを記憶している。ＤＲＡＭには、外から
みたデバイスの出力データと、内部メモリセルの電荷の
状態が一致しないセル構造のデバイスがある。例えば、
全セルに１を書き込んでも、セル構造上の理由から、半
分のセルがチャージ状態（電荷有り）、残り半分のセル
がディスチャージ状態（電荷無し）になっている場合が
ある。したがって、データの並びかたに意味のある試験
パターンで試験する場合には、このことを考慮して試験
パターンを作成する必要がある。
蓄えられた電荷の有／無を、データの１／０に対応させ
ることでデータを記憶している。ＤＲＡＭには、外から
みたデバイスの出力データと、内部メモリセルの電荷の
状態が一致しないセル構造のデバイスがある。例えば、
全セルに１を書き込んでも、セル構造上の理由から、半
分のセルがチャージ状態（電荷有り）、残り半分のセル
がディスチャージ状態（電荷無し）になっている場合が
ある。したがって、データの並びかたに意味のある試験
パターンで試験する場合には、このことを考慮して試験
パターンを作成する必要がある。
【０００４】ＤＲＡＭの試験において、この電荷の有／
無に注目した試験を行うために、特定のアドレスでデー
タを反転させる領域反転メモリ（ＡＲＩＲＡＭ：area i
nversion RAM）がアルゴリズミック・パターン・ジェネ
レータ（ＡＬＰＧ： Algolithmic Pattern Generator）
に備わっている。アルゴリズミック・パターン・ジェネ
レータはメモリ試験パターンを内部の演算機能を用い
て、演算でパターンを発生するパターン発生器である。
無に注目した試験を行うために、特定のアドレスでデー
タを反転させる領域反転メモリ（ＡＲＩＲＡＭ：area i
nversion RAM）がアルゴリズミック・パターン・ジェネ
レータ（ＡＬＰＧ： Algolithmic Pattern Generator）
に備わっている。アルゴリズミック・パターン・ジェネ
レータはメモリ試験パターンを内部の演算機能を用い
て、演算でパターンを発生するパターン発生器である。
【０００５】従来技術について、図３にブロック図を、
図４にデータの関係を示す図とを参照して説明する。本
装置の構成は、図３に示すように、タイミング・ジェネ
レータ１（ＴＧ）とアルゴリズミック・パターン・ジェ
ネレータ２と、プログラマブル・データ・セレクタ３
（ＰＤＳ）と、論理比較器４と、アドレス・フェイル・
メモリ５（ＡＦＭ）と、ＥＸＣＬＵＳＩＶＥ・ＯＲゲー
ト６とで構成される。
図４にデータの関係を示す図とを参照して説明する。本
装置の構成は、図３に示すように、タイミング・ジェネ
レータ１（ＴＧ）とアルゴリズミック・パターン・ジェ
ネレータ２と、プログラマブル・データ・セレクタ３
（ＰＤＳ）と、論理比較器４と、アドレス・フェイル・
メモリ５（ＡＦＭ）と、ＥＸＣＬＵＳＩＶＥ・ＯＲゲー
ト６とで構成される。
【０００６】タイミング・ジェネレータ１は、試験周期
や試験パターンのタイミング信号を発生する装置であ
る。アルゴリズミック・パターン・ジェネレータ２はタ
イミング・ジェネレータ１からのタイミング信号に同期
してデータ及びアドレス信号を発生し、内部にある領域
反転メモリにより、被試験デバイスに印加するアドレス
の特定の領域でデータを反転して供給し、これに対応し
て期待値データ（Ｄ）も反転して供給することが出来
る。
や試験パターンのタイミング信号を発生する装置であ
る。アルゴリズミック・パターン・ジェネレータ２はタ
イミング・ジェネレータ１からのタイミング信号に同期
してデータ及びアドレス信号を発生し、内部にある領域
反転メモリにより、被試験デバイスに印加するアドレス
の特定の領域でデータを反転して供給し、これに対応し
て期待値データ（Ｄ）も反転して供給することが出来
る。
【０００７】図４に具体的なデータの例として、メモリ
セルの電荷の有／無を示すデータ（Ａ）を（ａ）に、領
域反転メモリのデータを（ｄ）に、デバイス出力の期待
値（Ｄ）を（ｂ）にそれぞれ示す。
セルの電荷の有／無を示すデータ（Ａ）を（ａ）に、領
域反転メモリのデータを（ｄ）に、デバイス出力の期待
値（Ｄ）を（ｂ）にそれぞれ示す。
【０００８】アルゴリズミック・パターン・ジェネレー
タ２から出力されるデータ及びアドレス信号は、被試験
デバイスの期待値（Ｄ）となり、一方プログラマブル・
データ・セレクタ３で選択され、被試験デバイスのピン
に割り当てられる。被試験デバイスの内部メモリセルへ
の書き込みは、プログラマブル・データ・セレクタ３か
ら出力されたデータを書き込むことにより行われる。被
試験デバイスからの読み出しは、プログラマブル・デー
タ・セレクタ３で選択された図４の（ｂ）に示す各ピン
毎の期待値データ（Ｄ）と、被試験デバイスより読みだ
された図４の（ｅ）の試験結果のデータを論理比較器４
で論理比較して良否判定をおこなっている。
タ２から出力されるデータ及びアドレス信号は、被試験
デバイスの期待値（Ｄ）となり、一方プログラマブル・
データ・セレクタ３で選択され、被試験デバイスのピン
に割り当てられる。被試験デバイスの内部メモリセルへ
の書き込みは、プログラマブル・データ・セレクタ３か
ら出力されたデータを書き込むことにより行われる。被
試験デバイスからの読み出しは、プログラマブル・デー
タ・セレクタ３で選択された図４の（ｂ）に示す各ピン
毎の期待値データ（Ｄ）と、被試験デバイスより読みだ
された図４の（ｅ）の試験結果のデータを論理比較器４
で論理比較して良否判定をおこなっている。
【０００９】論理比較器４で良否判定して、フェイルが
発生したアドレスのフェイル情報はアドレス・フェイル
・メモリ５に格納する。格納したアドレス・フェイル・
メモリ５のデータを読みだすことにより、期待値（Ｅ）
に対して被試験デバイスのどのアドレスでフェイルが発
生したかの判断を行う。アドレス・フェイル・メモリ５
の動作モードには、図４の（ｃ）に示す期待値が０のと
きに発生したフェイルの取り込みを行い、対応するアド
レス・フェイル・メモリ５のビットに１を書き込むモー
ド（ＦＺ）と、期待値が１のときに発生したフェイルの
取り込みを行い、対応するアドレス・フェイル・メモリ
５のビットに１を書き込むモード（ＦＯ）がある。
発生したアドレスのフェイル情報はアドレス・フェイル
・メモリ５に格納する。格納したアドレス・フェイル・
メモリ５のデータを読みだすことにより、期待値（Ｅ）
に対して被試験デバイスのどのアドレスでフェイルが発
生したかの判断を行う。アドレス・フェイル・メモリ５
の動作モードには、図４の（ｃ）に示す期待値が０のと
きに発生したフェイルの取り込みを行い、対応するアド
レス・フェイル・メモリ５のビットに１を書き込むモー
ド（ＦＺ）と、期待値が１のときに発生したフェイルの
取り込みを行い、対応するアドレス・フェイル・メモリ
５のビットに１を書き込むモード（ＦＯ）がある。
【００１０】図３に示すように、アドレス・フェイル・
メモリ５で取り込む期待値（Ｅ）のデータは、ＥＸＣＬ
ＵＳＩＶＥ・ＯＲゲート（Ｂ）とＥＸＣＬＵＳＩＶＥ・
ＯＲゲート６により、メモリセルの電荷を表すデータ
（Ａ）と同じとなる。従って、期待値（Ｅ）はメモリセ
ルの電荷の有／無に対応したデータとなる。
メモリ５で取り込む期待値（Ｅ）のデータは、ＥＸＣＬ
ＵＳＩＶＥ・ＯＲゲート（Ｂ）とＥＸＣＬＵＳＩＶＥ・
ＯＲゲート６により、メモリセルの電荷を表すデータ
（Ａ）と同じとなる。従って、期待値（Ｅ）はメモリセ
ルの電荷の有／無に対応したデータとなる。
【００１１】具体的なデータの例を図４を参照して説明
する。期待値（Ｅ）は、メモリセルの電荷の有／無に対
応したデータ（Ａ）と同じ図４の（ａ）に、デバイス出
力と論理比較する期待値（Ｄ）は図４の（ｂ）に、試験
結果を図４の（ｅ）に示す。また、アドレス・フェイル
・メモリ５において、期待値（Ｅ）が０のとき以外をマ
スクして表示したＦＺが図４の（ｃ）であり、期待値
（Ｅ）が１のとき以外をマスクして表示したＦＯが図４
の（ｆ）である。アドレス・フェイル・メモリ５のＦＺ
は期待値（Ｅ）が１の場合のデータをマスクし、ＦＯは
期待値（Ｅ）が０の場合のデータをマスクして表示して
いる。
する。期待値（Ｅ）は、メモリセルの電荷の有／無に対
応したデータ（Ａ）と同じ図４の（ａ）に、デバイス出
力と論理比較する期待値（Ｄ）は図４の（ｂ）に、試験
結果を図４の（ｅ）に示す。また、アドレス・フェイル
・メモリ５において、期待値（Ｅ）が０のとき以外をマ
スクして表示したＦＺが図４の（ｃ）であり、期待値
（Ｅ）が１のとき以外をマスクして表示したＦＯが図４
の（ｆ）である。アドレス・フェイル・メモリ５のＦＺ
は期待値（Ｅ）が１の場合のデータをマスクし、ＦＯは
期待値（Ｅ）が０の場合のデータをマスクして表示して
いる。
【００１２】
【発明が解決しようとする課題】上記説明のように、ア
ルゴリズミック・パターン・ジェネレータ２に領域反転
メモリを使用する場合、図４の（ｂ）に示す論理比較器
４で比較されるデバイスの出力に対する期待値（Ｄ）と
図４の（ａ）に示すアドレス・フェイル・メモリ５に書
き込まれる期待値（Ｅ）とが異なるため、図４の（ｃ）
と（ｆ）とに示すように、被試験デバイスのフェイルモ
ードが、デバイス出力の０に対して期待値の１出力なの
か、またはデバイス出力の１に対して期待値の０出力な
のかを解析することが出来ない実用上の不便があった。
ルゴリズミック・パターン・ジェネレータ２に領域反転
メモリを使用する場合、図４の（ｂ）に示す論理比較器
４で比較されるデバイスの出力に対する期待値（Ｄ）と
図４の（ａ）に示すアドレス・フェイル・メモリ５に書
き込まれる期待値（Ｅ）とが異なるため、図４の（ｃ）
と（ｆ）とに示すように、被試験デバイスのフェイルモ
ードが、デバイス出力の０に対して期待値の１出力なの
か、またはデバイス出力の１に対して期待値の０出力な
のかを解析することが出来ない実用上の不便があった。
【００１３】そこで、本発明が解決しようとする課題
は、アドレス・フェイル・メモリに書き込まれる期待値
（Ｅ）を、被試験デバイスのメモリセルの電荷の有／無
に対応したデータ（Ａ）と同じになる場合と、期待値
（Ｅ）がデバイスの出力のデータ（Ｄ）と同じになる場
合とを切り換えられるようにして、被測定デバイスの不
良解析が容易にできる回路にすることを目的とする。
は、アドレス・フェイル・メモリに書き込まれる期待値
（Ｅ）を、被試験デバイスのメモリセルの電荷の有／無
に対応したデータ（Ａ）と同じになる場合と、期待値
（Ｅ）がデバイスの出力のデータ（Ｄ）と同じになる場
合とを切り換えられるようにして、被測定デバイスの不
良解析が容易にできる回路にすることを目的とする。
【００１４】
【課題を解決する為の手段】図１と図２は、本発明によ
る解決手段を示している。上記課題を解決するために、
本発明の構成では、アルゴリズミック・パターン・ジェ
ネレータ２の領域反転メモリの出力にＡＮＤゲート７を
設けて一端に接続し、他端をレジスタ８（Ｒｅｇ）に接
続してＡＮＤゲート７のＯＮ／ＯＦＦをおこなえるよう
にし、その出力をＥＸＣＬＵＳＩＶＥ・ＯＲゲート６の
一端に接続する構成手段にする。
る解決手段を示している。上記課題を解決するために、
本発明の構成では、アルゴリズミック・パターン・ジェ
ネレータ２の領域反転メモリの出力にＡＮＤゲート７を
設けて一端に接続し、他端をレジスタ８（Ｒｅｇ）に接
続してＡＮＤゲート７のＯＮ／ＯＦＦをおこなえるよう
にし、その出力をＥＸＣＬＵＳＩＶＥ・ＯＲゲート６の
一端に接続する構成手段にする。
【００１５】
【作用】図１に示すレジスタ８により、ＡＮＤゲート７
はＯＮ／ＯＦＦが出来るスイッチとして作用する。従っ
て、レジスタ８を１にしたときはＡＮＤゲート７はＯＮ
となり、従来の回路と同じになるので、期待値（Ｅ）は
メモリセルの電荷の有／無に対応するデータ（Ａ）と同
じにする働きをする。一方、レジスタ８を０にしたとき
は、ＡＮＤゲート７はＯＦＦとなり、ＥＸＣＬＵＳＩＶ
Ｅ・ＯＲゲート６は一端が０となるので他端のデータは
スルーで出力する働きをする。この場合、期待値（Ｅ）
はデバイス出力に対応する期待値（Ｄ）と同じになる。
はＯＮ／ＯＦＦが出来るスイッチとして作用する。従っ
て、レジスタ８を１にしたときはＡＮＤゲート７はＯＮ
となり、従来の回路と同じになるので、期待値（Ｅ）は
メモリセルの電荷の有／無に対応するデータ（Ａ）と同
じにする働きをする。一方、レジスタ８を０にしたとき
は、ＡＮＤゲート７はＯＦＦとなり、ＥＸＣＬＵＳＩＶ
Ｅ・ＯＲゲート６は一端が０となるので他端のデータは
スルーで出力する働きをする。この場合、期待値（Ｅ）
はデバイス出力に対応する期待値（Ｄ）と同じになる。
【００１６】
【実施例】本発明の実施例について図１と図２と図４と
を参照して説明する。本装置の構成は、図１に示すよう
に、タイミング・ジェネレータ１とアルゴリズミック・
パターン・ジェネレータ２と、プログラマブル・データ
・セレクタ３と、論理比較器４と、アドレス・フェイル
・メモリ５と、ＥＸＣＬＵＳＩＶＥ・ＯＲゲート６との
構成にレジスタ８と、ＡＮＤゲート７とを追加した構成
で成る。
を参照して説明する。本装置の構成は、図１に示すよう
に、タイミング・ジェネレータ１とアルゴリズミック・
パターン・ジェネレータ２と、プログラマブル・データ
・セレクタ３と、論理比較器４と、アドレス・フェイル
・メモリ５と、ＥＸＣＬＵＳＩＶＥ・ＯＲゲート６との
構成にレジスタ８と、ＡＮＤゲート７とを追加した構成
で成る。
【００１７】アルゴリズミック・パターン・ジェネレー
タ２（ＡＬＰＧ）からの出力をＡＮＤゲート７で受け
て、ＡＮＤゲートのＯＮ／ＯＦＦを制御するレジスタ８
の出力を１にすることにより、領域反転メモリの値との
ＥＸＣＵＬＵＳＩＶＥ・ＯＲゲート（Ｂ）出力と、該出
力と領域反転メモリの値とのＥＸＣＵＬＵＳＩＶＥ・Ｏ
Ｒゲート６によりアルゴリズミック・パターン・ジェネ
レータ２からのデータ（Ａ）がそのまま期待値（Ｅ）と
して、アドレス・フェイル・メモリ５へ入力され、従来
の技術と同様の試験方法となる。
タ２（ＡＬＰＧ）からの出力をＡＮＤゲート７で受け
て、ＡＮＤゲートのＯＮ／ＯＦＦを制御するレジスタ８
の出力を１にすることにより、領域反転メモリの値との
ＥＸＣＵＬＵＳＩＶＥ・ＯＲゲート（Ｂ）出力と、該出
力と領域反転メモリの値とのＥＸＣＵＬＵＳＩＶＥ・Ｏ
Ｒゲート６によりアルゴリズミック・パターン・ジェネ
レータ２からのデータ（Ａ）がそのまま期待値（Ｅ）と
して、アドレス・フェイル・メモリ５へ入力され、従来
の技術と同様の試験方法となる。
【００１８】レジスタ８の出力を０にすることにより、
領域反転メモリの値に関わらずＡＮＤゲート７はＯＦＦ
の状態になり、図２の（ｂ）に示すように、期待値
（Ｅ）とプログラマブル・データ・セレクタ３から論理
比較器４への期待値（Ｄ）が同じデータになる。図２の
（ｃ）と（ｆ）に示すように、被測定デバイスのフェイ
ルモードはデバイス出力が０のときに発生したフェイル
がアドレス・フェイル・メモリ５のＦＺの１となる、ま
たデバイス出力が１のときに発生したフェイルがアドレ
ス・フェイル・メモリのＦＯの１となり、デバイス出力
の期待値（Ｄ）に対応した試験ができる。
領域反転メモリの値に関わらずＡＮＤゲート７はＯＦＦ
の状態になり、図２の（ｂ）に示すように、期待値
（Ｅ）とプログラマブル・データ・セレクタ３から論理
比較器４への期待値（Ｄ）が同じデータになる。図２の
（ｃ）と（ｆ）に示すように、被測定デバイスのフェイ
ルモードはデバイス出力が０のときに発生したフェイル
がアドレス・フェイル・メモリ５のＦＺの１となる、ま
たデバイス出力が１のときに発生したフェイルがアドレ
ス・フェイル・メモリのＦＯの１となり、デバイス出力
の期待値（Ｄ）に対応した試験ができる。
【００１９】
【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。Ａ
ＮＤゲート７をレジスタ８によりＯＮにすることにより
従来と同じメモリセルの電荷の有／無に注目した試験結
果のフェイル解析ができ、またＡＮＤゲート７をレジス
タ８によりＯＦＦにすることによりデバイス出力に注目
した試験結果のフェイル解析ができるので、領域反転メ
モリ使用時の被測定デバイスの不良解析が容易になる利
点がある。
ているので、下記に記載されるような効果を奏する。Ａ
ＮＤゲート７をレジスタ８によりＯＮにすることにより
従来と同じメモリセルの電荷の有／無に注目した試験結
果のフェイル解析ができ、またＡＮＤゲート７をレジス
タ８によりＯＦＦにすることによりデバイス出力に注目
した試験結果のフェイル解析ができるので、領域反転メ
モリ使用時の被測定デバイスの不良解析が容易になる利
点がある。
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例でＡＮＤゲートがＯＦＦのとき
のデータの関係を示す図である。
のデータの関係を示す図である。
【図３】従来の実施例のブロック図である。
【図４】従来の実施例と本発明でＡＮＤゲートがＯＮの
ときのデータの関係を示す図である。
ときのデータの関係を示す図である。
１ タイミング・ジェネレータ（ＴＧ） ２ アルゴリズミック・パターン・ジェ
ネレータ ３ プログラマブル・データ・セレクタ
（ＰＤＳ） ４ 論理比較器 ５ アドレス・フェイル・メモリ（ＡＦ
Ｍ） ６ ＥＸＣＵＬＵＳＩＶＥ・ＯＲゲート ７ ＡＮＤゲート ８ レジスタ
ネレータ ３ プログラマブル・データ・セレクタ
（ＰＤＳ） ４ 論理比較器 ５ アドレス・フェイル・メモリ（ＡＦ
Ｍ） ６ ＥＸＣＵＬＵＳＩＶＥ・ＯＲゲート ７ ＡＮＤゲート ８ レジスタ
Claims (1)
- 【請求項１】 領域反転メモリ（ＡＲＩＲＡＭ）を有す
る半導体メモリ試験装置において、 領域反転メモリが出力する期待値反転信号を禁止する領
域反転禁止手段を設け、 以上を具備していることを特徴とした半導体メモリ試験
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7179464A JPH095402A (ja) | 1995-06-22 | 1995-06-22 | 半導体メモリ試験装置 |
| KR1019960022523A KR100203207B1 (ko) | 1995-06-22 | 1996-06-20 | 반도체 메모리 시험 장치 |
| US08/667,655 US5757815A (en) | 1995-06-22 | 1996-06-21 | Semiconductor memory test system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7179464A JPH095402A (ja) | 1995-06-22 | 1995-06-22 | 半導体メモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH095402A true JPH095402A (ja) | 1997-01-10 |
Family
ID=16066316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7179464A Pending JPH095402A (ja) | 1995-06-22 | 1995-06-22 | 半導体メモリ試験装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5757815A (ja) |
| JP (1) | JPH095402A (ja) |
| KR (1) | KR100203207B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009141849A1 (ja) * | 2008-05-21 | 2009-11-26 | 株式会社アドバンテスト | パターン発生器 |
| CN110956998A (zh) * | 2019-12-02 | 2020-04-03 | 江苏芯盛智能科技有限公司 | 一种存储器测试装置与*** |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324657B1 (en) * | 1998-06-11 | 2001-11-27 | Micron Technology, Inc. | On-clip testing circuit and method for improving testing of integrated circuits |
| US6442724B1 (en) | 1999-04-02 | 2002-08-27 | Teradyne, Inc. | Failure capture apparatus and method for automatic test equipment |
| US6536005B1 (en) | 1999-10-26 | 2003-03-18 | Teradyne, Inc. | High-speed failure capture apparatus and method for automatic test equipment |
| US6510398B1 (en) * | 2000-06-22 | 2003-01-21 | Intel Corporation | Constrained signature-based test |
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| CN110956998B (zh) * | 2019-12-02 | 2022-01-04 | 江苏芯盛智能科技有限公司 | 一种存储器测试装置与*** |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970002370A (ko) | 1997-01-24 |
| KR100203207B1 (ko) | 1999-06-15 |
| US5757815A (en) | 1998-05-26 |
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