JP2794134B2 - Ｄｒａｍ - Google Patents
ＤｒａｍInfo
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- JP2794134B2 JP2794134B2 JP2204119A JP20411990A JP2794134B2 JP 2794134 B2 JP2794134 B2 JP 2794134B2 JP 2204119 A JP2204119 A JP 2204119A JP 20411990 A JP20411990 A JP 20411990A JP 2794134 B2 JP2794134 B2 JP 2794134B2
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- bit line
- type transistor
- memory cell
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は１トランジスタおよび１キャパシタからな
るメモリセルを有し、さらにテストモード機能を備えた
DRAM（Dynamic Random Accese Memory）に関するもので
ある。
るメモリセルを有し、さらにテストモード機能を備えた
DRAM（Dynamic Random Accese Memory）に関するもので
ある。
一般にDRAMは、マトリクス状に配置されたメモリセル
アレイの各１行のメモリセルに対して１本のワード線が
設けられ各１列のメモリセルに対してビット数が設けら
れている。
アレイの各１行のメモリセルに対して１本のワード線が
設けられ各１列のメモリセルに対してビット数が設けら
れている。
第５図は従来の一般的なDRAMの一部を示すブロック図
であり、ここでは代表的に１つのメモリセルに関連する
周辺回路のみを示している。図において、（１）はメモ
リセルアレイ、（２）は電源電圧の半分のレベルを発生
する回路（以下VBLとGenと呼ぶ）、（３）はVBLパッ
ド、（４）は電源電圧の1/2レベルを発生する回路（以
下VSGGenと呼ぶ）、（５）はVSGパッド、（６）はセン
スアンプ、（７），（８），（16）は信号、（９）はワ
ード線、（10），（11）はビット線対を形成するビット
線、（12）〜（14）はＮ型トランジスタ、（15）はキャ
パシタである。
であり、ここでは代表的に１つのメモリセルに関連する
周辺回路のみを示している。図において、（１）はメモ
リセルアレイ、（２）は電源電圧の半分のレベルを発生
する回路（以下VBLとGenと呼ぶ）、（３）はVBLパッ
ド、（４）は電源電圧の1/2レベルを発生する回路（以
下VSGGenと呼ぶ）、（５）はVSGパッド、（６）はセン
スアンプ、（７），（８），（16）は信号、（９）はワ
ード線、（10），（11）はビット線対を形成するビット
線、（12）〜（14）はＮ型トランジスタ、（15）はキャ
パシタである。
第６図は、第５図における信号（７）ψHD、信号
（８）ψEQを▲▼信号（36）によって発生する回
路を示すブロック図、第７図は第５図における信号（1
6）ψSAをワード線（９）W.L.より発生する回路を示す
ブロック図である。図において（35）はビット線イコラ
イズホールド信号発生回路、（34）はセンスアンプ活性
化信号発生回路である。
（８）ψEQを▲▼信号（36）によって発生する回
路を示すブロック図、第７図は第５図における信号（1
6）ψSAをワード線（９）W.L.より発生する回路を示す
ブロック図である。図において（35）はビット線イコラ
イズホールド信号発生回路、（34）はセンスアンプ活性
化信号発生回路である。
メモリセルアレイ（１）はマトリクス状に配列された
１つのＮ型トランジスタ（14）と１つのキャパシタ（1
5）からなり、１メモリセルには、特定行のメモリセル
を選択するためのワード線（９）W.L.と各メモリセルに
つながるビット線（10），（11）とビット線（10），
（11）にはセンスアンプ（６）が接続されている。キャ
パシタ（15）のセルプレートはVSGGen（４）に接続され
る。ビット数（10），（11）の間には動作しない期間に
ビット線（10），（11）相互を同電位にするためのＮ型
トランジスタ（13）が設けられ、Ｎ型トランジスタ（1
3）は信号（８）ψEQによって制御される。さらに、動
作しない期間のビット線（10），（11）の電位を電源電
圧の半分のレベルに保持するために、信号（７）ψHDに
よって制御されるＮ型トランジスタ（12）を介して、V
BLGen（２）に接続される。
１つのＮ型トランジスタ（14）と１つのキャパシタ（1
5）からなり、１メモリセルには、特定行のメモリセル
を選択するためのワード線（９）W.L.と各メモリセルに
つながるビット線（10），（11）とビット線（10），
（11）にはセンスアンプ（６）が接続されている。キャ
パシタ（15）のセルプレートはVSGGen（４）に接続され
る。ビット数（10），（11）の間には動作しない期間に
ビット線（10），（11）相互を同電位にするためのＮ型
トランジスタ（13）が設けられ、Ｎ型トランジスタ（1
3）は信号（８）ψEQによって制御される。さらに、動
作しない期間のビット線（10），（11）の電位を電源電
圧の半分のレベルに保持するために、信号（７）ψHDに
よって制御されるＮ型トランジスタ（12）を介して、V
BLGen（２）に接続される。
メモリセルを構成するＮ型トランジスタ（14）は、ビ
ット線（10）（あるいは（11））とキャパシタ（15）を
接続するためのもので、ワード線（９）W.L.によって制
御される。センスアンプ（６）は信号（16）ψSAによっ
て、活性化され、信号（16）ψSAはワード線（９）W.L.
をトリガとして発生される。また、信号（８）ψEQ,信
号（７）ψHDは共に、DRAMの基本となる▲▼信号
（36）をトリガとして発生される。さらに、VBLG
en（２）およびVSGGen（４）のレベルをそれぞれモニタ
ーする役目のパッドすなわちVBLパッド（３）とVSGパッ
ド（５）が設けられる場合が多い。
ット線（10）（あるいは（11））とキャパシタ（15）を
接続するためのもので、ワード線（９）W.L.によって制
御される。センスアンプ（６）は信号（16）ψSAによっ
て、活性化され、信号（16）ψSAはワード線（９）W.L.
をトリガとして発生される。また、信号（８）ψEQ,信
号（７）ψHDは共に、DRAMの基本となる▲▼信号
（36）をトリガとして発生される。さらに、VBLG
en（２）およびVSGGen（４）のレベルをそれぞれモニタ
ーする役目のパッドすなわちVBLパッド（３）とVSGパッ
ド（５）が設けられる場合が多い。
次に第８図に示すタイミングチャートを用い、第５図
の回路の動作について説明する。
の回路の動作について説明する。
まず、DRAMの基本信号である▲▼信号（36）が
Lowレベルになると信号（７）ψHD信号（８）ψEQが順
次Lowレベルになりビット線（10），（11）とVSGG
en（２）およびVBLGen（４）とが切り離され、さらに、
ビット線対のビット線（10），（11）同士のイコライズ
を中止する。その後、あるワード線（９）W.L.が立ち上
がり、そのワード線（９）W.L.につながる各Ｎ型トラン
ジスタ（14）がONし、メモリセルの電荷がビット線（1
0），（11）上に読み出される。第８図では、メモリセ
ルにLowデータが書かれている場合を示す。その後、セ
ンスアンプ（６）を動作させる信号（16）ψSAが発生
し、ワード線（９）W.L.によって生じたビット線（1
0），（11）の微小電位を増幅させる。VBL,VSGのレベル
は1/2 Vccとなっている。
Lowレベルになると信号（７）ψHD信号（８）ψEQが順
次Lowレベルになりビット線（10），（11）とVSGG
en（２）およびVBLGen（４）とが切り離され、さらに、
ビット線対のビット線（10），（11）同士のイコライズ
を中止する。その後、あるワード線（９）W.L.が立ち上
がり、そのワード線（９）W.L.につながる各Ｎ型トラン
ジスタ（14）がONし、メモリセルの電荷がビット線（1
0），（11）上に読み出される。第８図では、メモリセ
ルにLowデータが書かれている場合を示す。その後、セ
ンスアンプ（６）を動作させる信号（16）ψSAが発生
し、ワード線（９）W.L.によって生じたビット線（1
0），（11）の微小電位を増幅させる。VBL,VSGのレベル
は1/2 Vccとなっている。
従来のDRAMは以上のように構成されていたので、例え
ばあるメモリセルキャパシタの絶縁膜が欠陥により、リ
ークが生じた場合、そのリークを測定するためにはリー
クセルを選択するワード線をHighレベルにし、センスア
ンプは動作させずに、ビット線をイコライズした状態
で、さらに、VBLGen,VSGGenをビット線、メモリセルプ
レートから切り離し、VBLパッドとVSGパッド間のリーク
を測定しなければならない。すなわち、これらを実施す
るのは困難であるという問題点があった。
ばあるメモリセルキャパシタの絶縁膜が欠陥により、リ
ークが生じた場合、そのリークを測定するためにはリー
クセルを選択するワード線をHighレベルにし、センスア
ンプは動作させずに、ビット線をイコライズした状態
で、さらに、VBLGen,VSGGenをビット線、メモリセルプ
レートから切り離し、VBLパッドとVSGパッド間のリーク
を測定しなければならない。すなわち、これらを実施す
るのは困難であるという問題点があった。
この発明は上記のような問題点を解決するためになさ
れたもので、欠陥のもつメモリセルキャパシタの絶縁膜
リークの測定が容易にできるDRAMを得ることを目的とす
る。
れたもので、欠陥のもつメモリセルキャパシタの絶縁膜
リークの測定が容易にできるDRAMを得ることを目的とす
る。
この発明に係るDRAMは選択されたワード線W.L.がHigh
レベルになっても、ビット線対はイコライズされたまま
でセンスアンプも動作しないようにさせ、さらにVSGGen
およびVBLGenを切り離すことができるようにしたもので
ある。
レベルになっても、ビット線対はイコライズされたまま
でセンスアンプも動作しないようにさせ、さらにVSGGen
およびVBLGenを切り離すことができるようにしたもので
ある。
この発明においては、テストモード時に、ワード線は
選択されても、センスアンプを動作させず、VSGGenおよ
びVBLGenを切り離し、ビット線対はイコライズしたまま
にしておく。
選択されても、センスアンプを動作させず、VSGGenおよ
びVBLGenを切り離し、ビット線対はイコライズしたまま
にしておく。
以下、この発明の一実施例を図について説明する。第
１図はDRAMの１メモリセルの周辺回路を示すブロック図
である。図において（１）〜（16）は第５図の従来例に
示したものと同等であるので説明を省略する。
１図はDRAMの１メモリセルの周辺回路を示すブロック図
である。図において（１）〜（16）は第５図の従来例に
示したものと同等であるので説明を省略する。
（17），（18）はＮ型トランジスタ、（19）はクロッ
ク信号である。ビット線（10），（11）を1/2 VCCレベ
ルに保持するためのVBLGen（２）とVBLのレベルをモニ
ターするためのVBLパッド（３）との間にクロック信号
（19）▲▼によって制御されるＮ型トランジスタ
（１つ）を挿入し、また、キャパシタ（15）のセルプレ
ートを1/2 VCCレベルに保持するための発生回路であるV
SGGen.（４）との間にクロック信号（19）▲▼で制
御されるＮ型トランジスタ（18）を挿入している。
ク信号である。ビット線（10），（11）を1/2 VCCレベ
ルに保持するためのVBLGen（２）とVBLのレベルをモニ
ターするためのVBLパッド（３）との間にクロック信号
（19）▲▼によって制御されるＮ型トランジスタ
（１つ）を挿入し、また、キャパシタ（15）のセルプレ
ートを1/2 VCCレベルに保持するための発生回路であるV
SGGen.（４）との間にクロック信号（19）▲▼で制
御されるＮ型トランジスタ（18）を挿入している。
第２図は第１図に示すセンス活性化信号である信号
（16）ψSAをワード線（９）W.L.によって発生する回路
を示すブロック図、第３図は第１図に示す信号（８）ψ
EQ,信号（７）ψHDを▲▼信号（36）によって発
生する回路を示すブロック図である。
（16）ψSAをワード線（９）W.L.によって発生する回路
を示すブロック図、第３図は第１図に示す信号（８）ψ
EQ,信号（７）ψHDを▲▼信号（36）によって発
生する回路を示すブロック図である。
図において、（７），（８），（９），（16），（1
9）は第１図に示したものと同等である。（20），（2
3），（25），（28），（29），（32）はＮ型トランジ
スタ、（21），（22），（26），（27），（30），（3
1）はＰ型トランジスタ、（24），（33）はCMOSインバ
ータ、（34）はセンスアンプ活性化信号発生回路、（3
5）はビット線イコライズホールド信号発生回路であ
る。
9）は第１図に示したものと同等である。（20），（2
3），（25），（28），（29），（32）はＮ型トランジ
スタ、（21），（22），（26），（27），（30），（3
1）はＰ型トランジスタ、（24），（33）はCMOSインバ
ータ、（34）はセンスアンプ活性化信号発生回路、（3
5）はビット線イコライズホールド信号発生回路であ
る。
まず、センスアンプ活性化信号発生回路（35）と信号
（16）ψSAとの間にＮ型トランジスタ（20）とＰ型トラ
ンジスタ（21）を設け、さらに、信号（16）とGNDとの
間にＮ型トランジスタ（23）とＰ型トランジスタ（22）
を設け、Ｎ型トランジスタ（20）およびＰ型トランジス
タ（22）の各ゲートにはクロック信号▲▼が入り、
Ｐ型トランジスタ（21）およびＮ型トランジスタ（23）
のゲートにはクロック信号（19）▲▼のCMOSインバ
ータ（24）１段後の反転信号が入る。
（16）ψSAとの間にＮ型トランジスタ（20）とＰ型トラ
ンジスタ（21）を設け、さらに、信号（16）とGNDとの
間にＮ型トランジスタ（23）とＰ型トランジスタ（22）
を設け、Ｎ型トランジスタ（20）およびＰ型トランジス
タ（22）の各ゲートにはクロック信号▲▼が入り、
Ｐ型トランジスタ（21）およびＮ型トランジスタ（23）
のゲートにはクロック信号（19）▲▼のCMOSインバ
ータ（24）１段後の反転信号が入る。
次に第３図について説明する。ビット線イコライズホ
ールド信号発生回路（35）と信号（８）ψEQとの間には
Ｎ型トランジスタ（25）とＰ型トランジスタ（26）が挿
入されＮ型トランジスタ（25）のゲートにはクロック信
号（19）▲▼が、Ｐ型トランジスタ（26）のゲート
にはクロック信号（19）TMのCMOSインバータ（33）の１
段後の反転信号が入る。
ールド信号発生回路（35）と信号（８）ψEQとの間には
Ｎ型トランジスタ（25）とＰ型トランジスタ（26）が挿
入されＮ型トランジスタ（25）のゲートにはクロック信
号（19）▲▼が、Ｐ型トランジスタ（26）のゲート
にはクロック信号（19）TMのCMOSインバータ（33）の１
段後の反転信号が入る。
さらにVCCと信号（８）ψEQとの間にもＰ型トランジ
スタ（27）およびＮ型トランジスタ（28）が入り、それ
ぞれのゲートには、上記と同様、クロック信号（19）お
よび反転信号が入る。
スタ（27）およびＮ型トランジスタ（28）が入り、それ
ぞれのゲートには、上記と同様、クロック信号（19）お
よび反転信号が入る。
また、信号（７）ψHDに関しても以上の信号（８）ψ
EQと同様である。
EQと同様である。
次に、第４図を用いて動作について説明する。まず、
デバイスがテストモードになると、図中の実線に示すよ
うな波形となる。テストモード時、クロック信号（19）
TMがLowレベルになる。そこで、DRAMの基本信号である
▲▼信号（36）がLowレベルになるとある選択ワ
ード線（９）W.L.が立ち上がるが、ビット線（10），
（11）のイコライズの信号（８）ψEQおよびホールドの
信号（７）ψHDは共にHighレベルのままで、さらにセン
スアンプ（６）を動作させる信号ψSA（16）がLowレベ
ルのままとなる。またVBLGen（２）およびVSGGen（４）
はそれぞれＮ型トランジスタ（17）およびＮ型トランジ
スタ（18）がOFFとなるので、ビット線（10），（11）
およびメモリセルのセルプレートがフローティング状態
となる。
デバイスがテストモードになると、図中の実線に示すよ
うな波形となる。テストモード時、クロック信号（19）
TMがLowレベルになる。そこで、DRAMの基本信号である
▲▼信号（36）がLowレベルになるとある選択ワ
ード線（９）W.L.が立ち上がるが、ビット線（10），
（11）のイコライズの信号（８）ψEQおよびホールドの
信号（７）ψHDは共にHighレベルのままで、さらにセン
スアンプ（６）を動作させる信号ψSA（16）がLowレベ
ルのままとなる。またVBLGen（２）およびVSGGen（４）
はそれぞれＮ型トランジスタ（17）およびＮ型トランジ
スタ（18）がOFFとなるので、ビット線（10），（11）
およびメモリセルのセルプレートがフローティング状態
となる。
一方、テストモードでない状態ではクロック（19）▲
▼がHighレベルであるので、第４図の破線で示す波
形のように全く従来と同様の動作が可能となる。
▼がHighレベルであるので、第４図の破線で示す波
形のように全く従来と同様の動作が可能となる。
以上のようにこの発明によれば、あるワード線W.L.が
選択されHighレベルになっても、センスアンプが動作せ
ず、さらに、VBLGenおよびVSGGen.がビット線およびセ
ルプレートから切り離されるので、あるメモリセル絶縁
膜にリークが生じた場合でも、VBLパッドとVSGパッド間
の電流を測定することにより、容易に絶縁膜リーク電流
が測定可能となる効果がある。
選択されHighレベルになっても、センスアンプが動作せ
ず、さらに、VBLGenおよびVSGGen.がビット線およびセ
ルプレートから切り離されるので、あるメモリセル絶縁
膜にリークが生じた場合でも、VBLパッドとVSGパッド間
の電流を測定することにより、容易に絶縁膜リーク電流
が測定可能となる効果がある。
第１図ないし第３図はこの発明の一実施例を示すもの
で、第１図はDRAMのブロック図、第２図は第１図に示す
信号ψSAをワード線W.L.によって発生する回路を示すブ
ロック図、第３図は第１図に示す信号ψEQ,ψHDを▲
▼信号によって発生する回路を示すブロック図、第
４図は第１図ないし第３図の回路の各部の信号波形を示
すタイミングチャート図、第５図ないし第７図は従来の
DRAMを示すもので、第５図はDRAMのブロック図、第６図
は第５図における信号ψHD,ψEQを▲▼信号によ
って発生する回路を示すブロック図、第７図は第５図に
おける信号ψSAをワードラインWLより発生する回路を示
すブロック図、第８図は第５図ないし第７図の回路の各
部の信号波形を示すタイミングチャート図である。 図において、（１）はメモリセルアレイ、（２）はVBLG
en.、（３）はVBLパッド、（４）はVSGGen.、（５）はV
SGパッド、（６）はセンスアンプ、（７），（８），
（16）は信号、（19）はクロック信号、（９）はワード
線、（24），（33）はCMOSインバータ、（12），（1
3），（14），（17），（18），（20），（23），（2
5），（28），（29），（32）はＮ型トランジスタ、（2
1），（22），（26），（27），（30），（31）はＰ型
トランジスタ、（15）はキャパシタ、（10），（11）は
ビット線、（34）はセンスアンプ活性化信号発生回路、
（35）はビット線イコライズホールド信号発生回路、
（36）は▲▼信号である。 尚、図中、同一符号は同一又は相当部分を示す。
で、第１図はDRAMのブロック図、第２図は第１図に示す
信号ψSAをワード線W.L.によって発生する回路を示すブ
ロック図、第３図は第１図に示す信号ψEQ,ψHDを▲
▼信号によって発生する回路を示すブロック図、第
４図は第１図ないし第３図の回路の各部の信号波形を示
すタイミングチャート図、第５図ないし第７図は従来の
DRAMを示すもので、第５図はDRAMのブロック図、第６図
は第５図における信号ψHD,ψEQを▲▼信号によ
って発生する回路を示すブロック図、第７図は第５図に
おける信号ψSAをワードラインWLより発生する回路を示
すブロック図、第８図は第５図ないし第７図の回路の各
部の信号波形を示すタイミングチャート図である。 図において、（１）はメモリセルアレイ、（２）はVBLG
en.、（３）はVBLパッド、（４）はVSGGen.、（５）はV
SGパッド、（６）はセンスアンプ、（７），（８），
（16）は信号、（19）はクロック信号、（９）はワード
線、（24），（33）はCMOSインバータ、（12），（1
3），（14），（17），（18），（20），（23），（2
5），（28），（29），（32）はＮ型トランジスタ、（2
1），（22），（26），（27），（30），（31）はＰ型
トランジスタ、（15）はキャパシタ、（10），（11）は
ビット線、（34）はセンスアンプ活性化信号発生回路、
（35）はビット線イコライズホールド信号発生回路、
（36）は▲▼信号である。 尚、図中、同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】１トランジスタと１キャパシタからなるメ
モリセルを複数個備え動作しない期間、ビット線のレベ
ルを電源電圧の半分の値に保持し、さらにそのレベルを
保証する発生回路を有し、また、上記メモリセルのセル
プレートの電位を電源電圧の半分の値にするための発生
回路を有する半導体記憶装置において、 テストモード時に、上記ビット線と電源電圧の半分の値
を発生する回路を切り離し、またセルプレートとその電
位を発生する回路も切り離し、さらに、ワード線が選択
されても、センスアンプを動作させず、ビット線対をイ
コライズした状態のままで、ビット線のレベルおよびセ
ルプレートの電位を外部から任意に変更することを特徴
とするDRAM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2204119A JP2794134B2 (ja) | 1990-07-30 | 1990-07-30 | Ｄｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2204119A JP2794134B2 (ja) | 1990-07-30 | 1990-07-30 | Ｄｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0487100A JPH0487100A (ja) | 1992-03-19 |
| JP2794134B2 true JP2794134B2 (ja) | 1998-09-03 |
Family
ID=16485134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2204119A Expired - Lifetime JP2794134B2 (ja) | 1990-07-30 | 1990-07-30 | Ｄｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2794134B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339588A (ja) * | 2004-05-24 | 2005-12-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の検査方法と半導体記憶装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2768130B2 (ja) * | 1992-03-26 | 1998-06-25 | 住友金属工業株式会社 | 半導体メモリ回路のリーク電流測定方法 |
| JP2006323949A (ja) * | 2005-05-20 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びそのテスト方法 |
| JP2010118095A (ja) * | 2008-11-11 | 2010-05-27 | Elpida Memory Inc | 半導体記憶装置及びそのテスト方法 |
-
1990
- 1990-07-30 JP JP2204119A patent/JP2794134B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339588A (ja) * | 2004-05-24 | 2005-12-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の検査方法と半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0487100A (ja) | 1992-03-19 |
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