JP2843481B2 - リフレッシュアドレステスト回路を備えた半導体メモリ装置 - Google Patents
リフレッシュアドレステスト回路を備えた半導体メモリ装置Info
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- JP2843481B2 JP2843481B2 JP5095973A JP9597393A JP2843481B2 JP 2843481 B2 JP2843481 B2 JP 2843481B2 JP 5095973 A JP5095973 A JP 5095973A JP 9597393 A JP9597393 A JP 9597393A JP 2843481 B2 JP2843481 B2 JP 2843481B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【0001】
【産業上の利用分野】本発明は自己リフレッシュ(self
refresh)機能を有するダイナミックメモリ装置に関
し、特にリフレッシュアドレスカウンタによって発生す
る内部アドレス信号を利用してリフレッシュ動作を行う
半導体メモリ装置に関するものである。
refresh)機能を有するダイナミックメモリ装置に関
し、特にリフレッシュアドレスカウンタによって発生す
る内部アドレス信号を利用してリフレッシュ動作を行う
半導体メモリ装置に関するものである。
【0002】
【従来の技術】ダイナミックメモリ装置は、ローに配列
された多数のワード線と、カラムに配列された多数のビ
ット線と、該ワード線及びビット線に接続する多数のメ
モリセルからなるメモリセルアレイと、メモリセルにデ
ータを書き込み、あるいはメモリセルからデータを読み
出すための周辺回路とを有する。このようなメモリ装置
におけるメモリセルの保有するデータの判別は、例えば
ダイナミックRAMのメモリセルの場合、メモリセルの
キャパシタに充電される電荷の量によってなされるよう
になっている。
された多数のワード線と、カラムに配列された多数のビ
ット線と、該ワード線及びビット線に接続する多数のメ
モリセルからなるメモリセルアレイと、メモリセルにデ
ータを書き込み、あるいはメモリセルからデータを読み
出すための周辺回路とを有する。このようなメモリ装置
におけるメモリセルの保有するデータの判別は、例えば
ダイナミックRAMのメモリセルの場合、メモリセルの
キャパシタに充電される電荷の量によってなされるよう
になっている。
【0003】メモリセルに一旦貯蔵された電荷は、新た
なデータに更新されるまでその時の状態を維持しなけれ
ばならないが、ダイナミックRAMの動作中に反復され
る読出し及び書込み動作や基板のリーク電流等のために
元の電荷量を維持することが難しくなっている。このよ
うな問題点を解決するため、ダイナミックRAMでは、
スタティックRAM等とは異なり、リフレッシュ装置を
設ける必要がある。このようなダイナミックRAMの待
機状態においては、メモリセルに書き込まれたデータを
維持するために周期的なリフレッシュ動作が必須的であ
り、また、全てのメモリセルに対してリフレッシュ動作
が行われなければならない。
なデータに更新されるまでその時の状態を維持しなけれ
ばならないが、ダイナミックRAMの動作中に反復され
る読出し及び書込み動作や基板のリーク電流等のために
元の電荷量を維持することが難しくなっている。このよ
うな問題点を解決するため、ダイナミックRAMでは、
スタティックRAM等とは異なり、リフレッシュ装置を
設ける必要がある。このようなダイナミックRAMの待
機状態においては、メモリセルに書き込まれたデータを
維持するために周期的なリフレッシュ動作が必須的であ
り、また、全てのメモリセルに対してリフレッシュ動作
が行われなければならない。
【0004】このようなリフレッシュ動作を行う半導体
メモリ装置について、最近では、半導体メモリ装置の集
積されたチップ外部からの制御でリフレッシュ動作を実
行するのではなく、半導体メモリ装置の内部で行われる
自己リフレッシュモードを採用するようになっている。
こうした自己リフレッシュについて、従来技術の一例が
1986年に公開された日本特許公開番号昭61−57
097号「ダイナミック半導体メモリ装置」に詳細に開
示されている。ここに開示されている自己リフレッシュ
動作は、半導体メモリ装置のCBR(バーCAS Befo
re バーRAS)モードが始まった後、予め設定された
一定の時間後に自動的に自己リフレッシュモードを実行
する方式である。
メモリ装置について、最近では、半導体メモリ装置の集
積されたチップ外部からの制御でリフレッシュ動作を実
行するのではなく、半導体メモリ装置の内部で行われる
自己リフレッシュモードを採用するようになっている。
こうした自己リフレッシュについて、従来技術の一例が
1986年に公開された日本特許公開番号昭61−57
097号「ダイナミック半導体メモリ装置」に詳細に開
示されている。ここに開示されている自己リフレッシュ
動作は、半導体メモリ装置のCBR(バーCAS Befo
re バーRAS)モードが始まった後、予め設定された
一定の時間後に自動的に自己リフレッシュモードを実行
する方式である。
【0005】すなわち、カラムアドレスストローブ信号
バーCASが論理“ロウ”状態のアクティブサイクルの
状態で、ローアドレスストローブ信号バーRASを論理
“ロウ”状態に活性化することにより、半導体メモリ装
置のCBRモードが始まり、その後、所定時間、例えば
16μs以上の間、ローアドレスストローブ信号バーR
ASが論理“ロウ”状態のアクティブサイクルを維持す
ると、これを検出して内部的に自己リフレッシュモード
を設定し、それによって生じる内部アドレス信号により
自動的にリフレッシュ動作を行うようになっている。
バーCASが論理“ロウ”状態のアクティブサイクルの
状態で、ローアドレスストローブ信号バーRASを論理
“ロウ”状態に活性化することにより、半導体メモリ装
置のCBRモードが始まり、その後、所定時間、例えば
16μs以上の間、ローアドレスストローブ信号バーR
ASが論理“ロウ”状態のアクティブサイクルを維持す
ると、これを検出して内部的に自己リフレッシュモード
を設定し、それによって生じる内部アドレス信号により
自動的にリフレッシュ動作を行うようになっている。
【0006】図5に、上記公知技術のような自己リフレ
ッシュ機能を実行するダイナミックRAMの概略構成を
示す。このダイナミックRAMは、ローアドレスストロ
ーブ信号バーRAS、カラムアドレスストローブ信号バ
ーCAS、及び書込み信号バーWを受けて制御信号発生
回路20から発生されるCBRモード信号に従って、自
己リフレッシュ動作に必要なリフレッシュクロックφR
FSHを出力するリフレッシュ制御回路22と、このリ
フレッシュクロックφRFSHを基に多数のリフレッシ
ュアドレス信号Q0 〜Qn-1 を出力するリフレッシュア
ドレスカウンタ24とを有してなるリフレッシュ装置を
備えている。
ッシュ機能を実行するダイナミックRAMの概略構成を
示す。このダイナミックRAMは、ローアドレスストロ
ーブ信号バーRAS、カラムアドレスストローブ信号バ
ーCAS、及び書込み信号バーWを受けて制御信号発生
回路20から発生されるCBRモード信号に従って、自
己リフレッシュ動作に必要なリフレッシュクロックφR
FSHを出力するリフレッシュ制御回路22と、このリ
フレッシュクロックφRFSHを基に多数のリフレッシ
ュアドレス信号Q0 〜Qn-1 を出力するリフレッシュア
ドレスカウンタ24とを有してなるリフレッシュ装置を
備えている。
【0007】図6に、このようにして発生されるリフレ
ッシュクロックφRFSHとリフレッシュアドレス信号
Q0 〜Qn-1 の波形を示す。CBRモードが始まってか
ら一定の時間が経過した後に自己リフレッシュモードと
なると、同図に示すように、リフレッシュ制御回路22
に内蔵された発振器(図示せず)からリフレッシュクロ
ックφRFSHが生じ、リフレッシュアドレスカウンタ
24は、このリフレッシュクロックφRFSHを基に多
数のリフレッシュアドレス信号Q0 〜Qn-1 を発生す
る。この多数のリフレッシュアドレス信号Q0 〜Qn-1
は、アドレスバッファ14を介してローデコーダ12及
びカラムデコーダ16に供給され、メモリセルアレイ1
0内のメモリセルを順次に指定するためのアドレス信号
として使用される。そして、メモリセルアレイ10内の
ワード線が順次にこれらn個のリフレッシュアドレス信
号Q0 〜Qn-1 によって選択される。このような自己リ
フレッシュ動作は、ダイナミックRAMが待機状態の間
には一定周期で数回にかけて繰り返される。
ッシュクロックφRFSHとリフレッシュアドレス信号
Q0 〜Qn-1 の波形を示す。CBRモードが始まってか
ら一定の時間が経過した後に自己リフレッシュモードと
なると、同図に示すように、リフレッシュ制御回路22
に内蔵された発振器(図示せず)からリフレッシュクロ
ックφRFSHが生じ、リフレッシュアドレスカウンタ
24は、このリフレッシュクロックφRFSHを基に多
数のリフレッシュアドレス信号Q0 〜Qn-1 を発生す
る。この多数のリフレッシュアドレス信号Q0 〜Qn-1
は、アドレスバッファ14を介してローデコーダ12及
びカラムデコーダ16に供給され、メモリセルアレイ1
0内のメモリセルを順次に指定するためのアドレス信号
として使用される。そして、メモリセルアレイ10内の
ワード線が順次にこれらn個のリフレッシュアドレス信
号Q0 〜Qn-1 によって選択される。このような自己リ
フレッシュ動作は、ダイナミックRAMが待機状態の間
には一定周期で数回にかけて繰り返される。
【0008】上記のような従来の自己リフレッシュ方式
には、一つのダイナミックRAMに対する自己リフレッ
シュ動作のサイクル時間を正確に測定することができな
いという短所がある。すなわち、メモリチップの製品規
格に規定された所定の時間以内に自己リフレッシュ動作
が完了するようにリフレッシュの特性を設計する必要が
あり、これを満足させることが、メモリ製品の信頼度と
いう側面で非常に重要な要素であるが、上記のような従
来技術によるリフレッシュ回路においては、自己リフレ
ッシュのサイクル時間を測定し、その結果を出力できる
構成を持っていないため、規定の時間内に、全てのリフ
レッシュ用の内部アドレスが発生されてその内部アドレ
スにより自己リフレッシュが完了するかどうかを測定す
ることができない。したがって、メモリ製品の規格に合
致する自己リフレッシュサイクル時間に対する信頼性を
保障することができない。
には、一つのダイナミックRAMに対する自己リフレッ
シュ動作のサイクル時間を正確に測定することができな
いという短所がある。すなわち、メモリチップの製品規
格に規定された所定の時間以内に自己リフレッシュ動作
が完了するようにリフレッシュの特性を設計する必要が
あり、これを満足させることが、メモリ製品の信頼度と
いう側面で非常に重要な要素であるが、上記のような従
来技術によるリフレッシュ回路においては、自己リフレ
ッシュのサイクル時間を測定し、その結果を出力できる
構成を持っていないため、規定の時間内に、全てのリフ
レッシュ用の内部アドレスが発生されてその内部アドレ
スにより自己リフレッシュが完了するかどうかを測定す
ることができない。したがって、メモリ製品の規格に合
致する自己リフレッシュサイクル時間に対する信頼性を
保障することができない。
【0009】
【発明が解決しようとする課題】したがって本発明の目
的は、自己リフレッシュ機能を有する半導体メモリ装置
について、自己リフレッシュ用として使用される内部ア
ドレスの状態を感知できるような回路を提供することに
ある。また、本発明の他の目的は、自己リフレッシュサ
イクル時間を測定できるような半導体メモリ装置を提供
することにある。
的は、自己リフレッシュ機能を有する半導体メモリ装置
について、自己リフレッシュ用として使用される内部ア
ドレスの状態を感知できるような回路を提供することに
ある。また、本発明の他の目的は、自己リフレッシュサ
イクル時間を測定できるような半導体メモリ装置を提供
することにある。
【0010】
【課題を解決するための手段】このような目的を達成す
るために本発明は、自己リフレッシュ機能を有するダイ
ナミックメモリ装置、特にダイナミック型の半導体メモ
リ装置について、所定の外部制御信号に応答してリフレ
ッシュクロックを発生するリフレッシュ制御回路と、こ
のリフレッシュクロックを基に自己リフレッシュ用の多
数の内部アドレス信号を発生するリフレッシュアドレス
カウンタと、これら内部アドレス信号の論理状態を感知
することにより、1サイクルの前記内部アドレス信号の
発生完了を検出してメモリ装置外部へ知らせるリフレッ
シュアドレステスト回路とを備えるようにし、そのリフ
レッシュアドレステスト回路を、内部アドレス信号の初
期の論理状態を記憶する第1サブ経路と、内部アドレス
信号を直接的に伝送する第2サブ経路と、これら第1サ
ブ経路及び第2サブ経路を経由した各信号の論理状態を
比較し、その結果を出力する比較器とを有する多数のア
ドレステスト経路、及び、これら各アドレステスト経路
の出力を入力としてアドレステスト信号を出力するテス
ト出力回路を有する構成とすることを特徴としている。
るために本発明は、自己リフレッシュ機能を有するダイ
ナミックメモリ装置、特にダイナミック型の半導体メモ
リ装置について、所定の外部制御信号に応答してリフレ
ッシュクロックを発生するリフレッシュ制御回路と、こ
のリフレッシュクロックを基に自己リフレッシュ用の多
数の内部アドレス信号を発生するリフレッシュアドレス
カウンタと、これら内部アドレス信号の論理状態を感知
することにより、1サイクルの前記内部アドレス信号の
発生完了を検出してメモリ装置外部へ知らせるリフレッ
シュアドレステスト回路とを備えるようにし、そのリフ
レッシュアドレステスト回路を、内部アドレス信号の初
期の論理状態を記憶する第1サブ経路と、内部アドレス
信号を直接的に伝送する第2サブ経路と、これら第1サ
ブ経路及び第2サブ経路を経由した各信号の論理状態を
比較し、その結果を出力する比較器とを有する多数のア
ドレステスト経路、及び、これら各アドレステスト経路
の出力を入力としてアドレステスト信号を出力するテス
ト出力回路を有する構成とすることを特徴としている。
【0011】
【実施例】以下、本発明の好適な一実施例を添付の図面
を参照して詳細に説明する。尚、以下の説明において、
“リフレッシュ”は“自己リフレッシュ”をいう。ま
た、従来と共通の部分には同じ符号を付し、重複する説
明は省略する。
を参照して詳細に説明する。尚、以下の説明において、
“リフレッシュ”は“自己リフレッシュ”をいう。ま
た、従来と共通の部分には同じ符号を付し、重複する説
明は省略する。
【0012】図1に、本発明によるリフレッシュアドレ
ステスト回路を備えた半導体メモリ装置の好適な実施例
の機能ブロック図を示す。リフレッシュアドレステスト
回路30は、リフレッシュアドレスカウンタ24で発生
されるn個の内部アドレス信号Q0 〜Qn-1 を入力と
し、この内部アドレス信号Q0 〜Qn-1 が全部発生され
たのを感知してその結果を表すアドレステスト信号をデ
ータ出力バッファ28に出力する。このリフレッシュア
ドレステスト回路30を除いたその他の構成について
は、図5の装置と同様とされている。すなわち、制御信
号発生回路20は、ローアドレスストローブ信号バーR
AS、カラムアドレスストローブ信号バーCAS、及び
書込み信号バーWを入力としてCBRモード信号と入出
力制御信号を発生する。該CBRモード信号は、リフレ
ッシュ制御回路22、アドレスバッファ14、ローデコ
ーダ12、及びセンスアンプ18に供給される。アドレ
スバッファ14は、CBRモード信号が活性化される自
己リフレッシュモードの場合、外部アドレスA0 〜A
n-1 のかわりにリフレッシュアドレスカウンタ24で発
生される内部アドレス信号Q0 〜Qn-1 を入力とする。
データ入力バッファ26と共に入出力制御信号によって
制御されるデータ出力バッファ28は、リフレッシュア
ドレステスト回路30から出力されるアドレステスト信
号をチップ外部への出力信号として出力する。
ステスト回路を備えた半導体メモリ装置の好適な実施例
の機能ブロック図を示す。リフレッシュアドレステスト
回路30は、リフレッシュアドレスカウンタ24で発生
されるn個の内部アドレス信号Q0 〜Qn-1 を入力と
し、この内部アドレス信号Q0 〜Qn-1 が全部発生され
たのを感知してその結果を表すアドレステスト信号をデ
ータ出力バッファ28に出力する。このリフレッシュア
ドレステスト回路30を除いたその他の構成について
は、図5の装置と同様とされている。すなわち、制御信
号発生回路20は、ローアドレスストローブ信号バーR
AS、カラムアドレスストローブ信号バーCAS、及び
書込み信号バーWを入力としてCBRモード信号と入出
力制御信号を発生する。該CBRモード信号は、リフレ
ッシュ制御回路22、アドレスバッファ14、ローデコ
ーダ12、及びセンスアンプ18に供給される。アドレ
スバッファ14は、CBRモード信号が活性化される自
己リフレッシュモードの場合、外部アドレスA0 〜A
n-1 のかわりにリフレッシュアドレスカウンタ24で発
生される内部アドレス信号Q0 〜Qn-1 を入力とする。
データ入力バッファ26と共に入出力制御信号によって
制御されるデータ出力バッファ28は、リフレッシュア
ドレステスト回路30から出力されるアドレステスト信
号をチップ外部への出力信号として出力する。
【0013】図2は、図1に示すようなリフレッシュア
ドレステスト回路30の具体的な回路の実施例を示す回
路図である。同図に示すように、リフレッシュアドレス
カウンタ24から供給されるリフレッシュ用の内部アド
レス信号Q0 〜Qn-1 をそれぞれ入力とするn個のアド
レステスト経路PQ0 〜PQn-1 と、このn個のアドレ
ステスト経路PQ0 〜PQn-1 から出力される信号を入
力としてアドレステスト信号を出力するテスト出力回路
32とを有する構成とされている。アドレステスト経路
PQ0 〜PQn-1 は全部同様の構成とされる。
ドレステスト回路30の具体的な回路の実施例を示す回
路図である。同図に示すように、リフレッシュアドレス
カウンタ24から供給されるリフレッシュ用の内部アド
レス信号Q0 〜Qn-1 をそれぞれ入力とするn個のアド
レステスト経路PQ0 〜PQn-1 と、このn個のアドレ
ステスト経路PQ0 〜PQn-1 から出力される信号を入
力としてアドレステスト信号を出力するテスト出力回路
32とを有する構成とされている。アドレステスト経路
PQ0 〜PQn-1 は全部同様の構成とされる。
【0014】代表的に、第1のアドレステスト経路PQ
0 の構成を説明する。第1のアドレステスト経路PQ0
は、第1及び第2サブ経路DA0 、DA0 ′と、第1及
び第2サブ経路DA0 、DA0 ′に入力側が接続される
第1比較器CP0 とを有する構成とされる。
0 の構成を説明する。第1のアドレステスト経路PQ0
は、第1及び第2サブ経路DA0 、DA0 ′と、第1及
び第2サブ経路DA0 、DA0 ′に入力側が接続される
第1比較器CP0 とを有する構成とされる。
【0015】第1比較器CP0 の出力は、制御クロック
φ2の制御によりテスト出力回路32に供給される。ま
た、第2サブ経路DA0 ′は、第1の内部アドレス信号
Q0を第1比較器CP0 の一方の入力に直接的に供給す
る。そして、第1サブ経路DA0 は、制御クロックφ1
の制御により第1の内部アドレスQ0 を第1比較器CP
0 の他方の入力に伝送する第1伝送ゲートTG0 と、こ
の第1伝送ゲートTG0 と第1比較器CP0 の他方の入
力との間に接続された第1ラッチ手段LC0 とから構成
される。この他のアドレステスト経路についても、同様
に、伝送ゲート及びラッチ手段で構成された第1サブ経
路と、第2サブ経路と、及び比較器とを有する構成とさ
れている。
φ2の制御によりテスト出力回路32に供給される。ま
た、第2サブ経路DA0 ′は、第1の内部アドレス信号
Q0を第1比較器CP0 の一方の入力に直接的に供給す
る。そして、第1サブ経路DA0 は、制御クロックφ1
の制御により第1の内部アドレスQ0 を第1比較器CP
0 の他方の入力に伝送する第1伝送ゲートTG0 と、こ
の第1伝送ゲートTG0 と第1比較器CP0 の他方の入
力との間に接続された第1ラッチ手段LC0 とから構成
される。この他のアドレステスト経路についても、同様
に、伝送ゲート及びラッチ手段で構成された第1サブ経
路と、第2サブ経路と、及び比較器とを有する構成とさ
れている。
【0016】一方、テスト出力回路32は、n個のアド
レステスト経路PQ0 〜PQn-1 からの出力、すなわち
これらアドレステスト経路PQ0 〜PQn-1 のそれぞれ
に備えられたn個の比較器CP0 〜CPn-1 の出力を入
力とするNANDゲート34と、このNANDゲート3
4の出力を反転させてアドレステスト信号を出力するイ
ンバータ36とから構成される。
レステスト経路PQ0 〜PQn-1 からの出力、すなわち
これらアドレステスト経路PQ0 〜PQn-1 のそれぞれ
に備えられたn個の比較器CP0 〜CPn-1 の出力を入
力とするNANDゲート34と、このNANDゲート3
4の出力を反転させてアドレステスト信号を出力するイ
ンバータ36とから構成される。
【0017】図3に、図2に示すような比較器(C
P0 、…CPn-2 又はCPn-1 )の実施例を詳細に示す
論理回路図を示す。比較器CPi(i=0、1、…、n
−1)は、第1及び第2サブ経路DAi、DAi′に入
力端が接続されたNANDゲート48及び第1NORゲ
ート52と、NANDゲート48の出力を反転させるイ
ンバータ50と、このインバータ50の出力と第1NO
Rゲート52の出力とを入力とする第2NORゲート5
4と、この第2NORゲート54の出力とインバータ5
6を介して反転された制御クロックφ2とを入力とする
第3NORゲート58とから構成される。
P0 、…CPn-2 又はCPn-1 )の実施例を詳細に示す
論理回路図を示す。比較器CPi(i=0、1、…、n
−1)は、第1及び第2サブ経路DAi、DAi′に入
力端が接続されたNANDゲート48及び第1NORゲ
ート52と、NANDゲート48の出力を反転させるイ
ンバータ50と、このインバータ50の出力と第1NO
Rゲート52の出力とを入力とする第2NORゲート5
4と、この第2NORゲート54の出力とインバータ5
6を介して反転された制御クロックφ2とを入力とする
第3NORゲート58とから構成される。
【0018】第1サブ経路DAiは、ラッチ手段LCi
によって保持されるリフレッシュ用の内部アドレス信号
Qiの最初の論理状態を比較器CPiに供給し、第2サ
ブ経路DAi′は、変化する内部アドレス信号Qiを比
較器CPiに直接的に供給する。一方、制御クロックφ
2が論理“ロウ”状態を維持するときには、第3NOR
ゲート58の出力は常に論理“ロウ”状態になる。した
がって、比較器CPiは、制御クロックφ2が論理“ハ
イ”状態の場合にのみ第1及び第2サブ経路DAi、D
Ai′からの入力信号の処理が可能となる。
によって保持されるリフレッシュ用の内部アドレス信号
Qiの最初の論理状態を比較器CPiに供給し、第2サ
ブ経路DAi′は、変化する内部アドレス信号Qiを比
較器CPiに直接的に供給する。一方、制御クロックφ
2が論理“ロウ”状態を維持するときには、第3NOR
ゲート58の出力は常に論理“ロウ”状態になる。した
がって、比較器CPiは、制御クロックφ2が論理“ハ
イ”状態の場合にのみ第1及び第2サブ経路DAi、D
Ai′からの入力信号の処理が可能となる。
【0019】図4に、本発明に係るリフレッシュアドレ
ステスト回路を用いてのリフレッシュアドレステスト動
作についてのタイミング図を示す。この図4及び前述の
図2、図3を参照して本発明に係るリフレッシュアドレ
ステスト動作を説明する。
ステスト回路を用いてのリフレッシュアドレステスト動
作についてのタイミング図を示す。この図4及び前述の
図2、図3を参照して本発明に係るリフレッシュアドレ
ステスト動作を説明する。
【0020】図4において、カラムアドレスストローブ
信号バーCASが論理“ロウ”状態を維持するときにロ
ーアドレスストローブ信号バーRASが論理“ロウ”状
態に遷移する時刻tlでCBRリフレッシュモードが始
まると、リフレッシュ制御回路22の有する発振器から
リフレッシュクロックφRFSHが発生される。それに
よって、リフレッシュアドレスカウンタ24からリフレ
ッシュクロックφRFSHを基にリフレッシュ用の内部
アドレス信号Q0 〜Qn-1 が発生される。同図に示すよ
うに、リフレッシュ用の内部アドレス信号Q0 〜Qn-1
は、最初に発生されるときに全部論理“ハイ”状態で発
生される(尚、これとは逆に、リフレッシュ用の内部ア
ドレス信号が最初に全部論理“ロウ”状態で発生される
場合にも本発明が適用できることは、この分野で通常の
知識を有する者であれば容易に理解できるであろう)。
リフレッシュ用の内部アドレス信号Q0 〜Qn-1 はアド
レスバッファ14に供給され、ローデコーダ12がワー
ド線を選択し、カラムデコーダ16がビット線を順次に
選択して自己リフレッシュが進められる。
信号バーCASが論理“ロウ”状態を維持するときにロ
ーアドレスストローブ信号バーRASが論理“ロウ”状
態に遷移する時刻tlでCBRリフレッシュモードが始
まると、リフレッシュ制御回路22の有する発振器から
リフレッシュクロックφRFSHが発生される。それに
よって、リフレッシュアドレスカウンタ24からリフレ
ッシュクロックφRFSHを基にリフレッシュ用の内部
アドレス信号Q0 〜Qn-1 が発生される。同図に示すよ
うに、リフレッシュ用の内部アドレス信号Q0 〜Qn-1
は、最初に発生されるときに全部論理“ハイ”状態で発
生される(尚、これとは逆に、リフレッシュ用の内部ア
ドレス信号が最初に全部論理“ロウ”状態で発生される
場合にも本発明が適用できることは、この分野で通常の
知識を有する者であれば容易に理解できるであろう)。
リフレッシュ用の内部アドレス信号Q0 〜Qn-1 はアド
レスバッファ14に供給され、ローデコーダ12がワー
ド線を選択し、カラムデコーダ16がビット線を順次に
選択して自己リフレッシュが進められる。
【0021】CBRリフレッシュモードが始まった後、
予め設定された所定の時間ローアドレスストローブ信号
バーRASが論理“ロウ”状態を維持すると、リフレッ
シュ制御回路22がこれを感知して自己リフレッシュモ
ードへ転換するようになる。図4の時刻t2は自己リフ
レッシュモードが始まる時刻を表す。自己リフレッシュ
モードが始まると、リフレッシュ制御回路22からリフ
レッシュクロックφRFSHが出力される。そしてリフ
レッシュアドレスカウンタ24が、リフレッシュクロッ
クφRFSHを基にリフレッシュ用の内部アドレス信号
Q0 〜Qn-1 を発生する。
予め設定された所定の時間ローアドレスストローブ信号
バーRASが論理“ロウ”状態を維持すると、リフレッ
シュ制御回路22がこれを感知して自己リフレッシュモ
ードへ転換するようになる。図4の時刻t2は自己リフ
レッシュモードが始まる時刻を表す。自己リフレッシュ
モードが始まると、リフレッシュ制御回路22からリフ
レッシュクロックφRFSHが出力される。そしてリフ
レッシュアドレスカウンタ24が、リフレッシュクロッ
クφRFSHを基にリフレッシュ用の内部アドレス信号
Q0 〜Qn-1 を発生する。
【0022】このとき、伝送ゲートTG0 〜TGn-1 を
制御する制御クロックφ1は、リフレッシュクロックφ
RFSHの一番目のパルスの論理“ハイ”状態から論理
“ロウ”状態への遷移に対して論理“ロウ”状態から論
理“ハイ”状態に遷移し、自己リフレッシュサイクルが
終わるまでその状態を継続して維持する。したがって、
伝送ゲートTG0 〜TGn-1 は、少なくとも最初の内部
アドレス信号Q0 〜Qn-1 の全部論理“ハイ”状態での
発生時には導通とされているので、ラッチ手段LC0 〜
LCn-1 には、内部アドレス信号Q0 〜Qn-1 がそれぞ
れ最初に論理“ハイ”状態で入力される。その後、制御
クロックφ1の論理“ハイ”状態への遷移に従って伝送
ゲートTG0 〜TGn-1 は全部遮断とされるので、全て
のラッチ手段LC0 〜LCn-1 には論理“ハイ”状態の
内部アドレス信号Q0 〜Qn-1 がそれぞれ保持される。
制御する制御クロックφ1は、リフレッシュクロックφ
RFSHの一番目のパルスの論理“ハイ”状態から論理
“ロウ”状態への遷移に対して論理“ロウ”状態から論
理“ハイ”状態に遷移し、自己リフレッシュサイクルが
終わるまでその状態を継続して維持する。したがって、
伝送ゲートTG0 〜TGn-1 は、少なくとも最初の内部
アドレス信号Q0 〜Qn-1 の全部論理“ハイ”状態での
発生時には導通とされているので、ラッチ手段LC0 〜
LCn-1 には、内部アドレス信号Q0 〜Qn-1 がそれぞ
れ最初に論理“ハイ”状態で入力される。その後、制御
クロックφ1の論理“ハイ”状態への遷移に従って伝送
ゲートTG0 〜TGn-1 は全部遮断とされるので、全て
のラッチ手段LC0 〜LCn-1 には論理“ハイ”状態の
内部アドレス信号Q0 〜Qn-1 がそれぞれ保持される。
【0023】一方、比較器CP0 〜CPn-1 の動作制御
信号である制御クロックφ2は最初に論理“ロウ”状態
を維持してから、リフレッシュクロックφRFSHの二
番目のパルスの論理“ハイ”状態への遷移に応じて論理
“ハイ”状態に遷移する。その結果、比較器CP0 〜C
Pn-1 が動作するようになる。これにより、各比較器C
P0 〜CPn-1 は、第2サブ経路DAi′を介して入力
される変化する内部アドレス信号Qiの論理状態に応じ
て論理“ハイ”又は“ロウ”状態の信号を発生できるよ
うになる。
信号である制御クロックφ2は最初に論理“ロウ”状態
を維持してから、リフレッシュクロックφRFSHの二
番目のパルスの論理“ハイ”状態への遷移に応じて論理
“ハイ”状態に遷移する。その結果、比較器CP0 〜C
Pn-1 が動作するようになる。これにより、各比較器C
P0 〜CPn-1 は、第2サブ経路DAi′を介して入力
される変化する内部アドレス信号Qiの論理状態に応じ
て論理“ハイ”又は“ロウ”状態の信号を発生できるよ
うになる。
【0024】テスト出力回路32は、NANDゲート3
4を介してアドレステスト経路PQ0 〜PQn-1 の出
力、すなわち比較器CP0 〜CPn-1 の出力を入力とす
る。そして、比較器CP0 〜CPn-1 の出力信号が全部
論理“ハイ”状態で入力される場合にのみ論理“ハイ”
状態のアドレステスト信号を発生する。言い換えれば、
比較器CP0 〜CPn-1 の出力の中でいずれか一つが論
理“ロウ”状態ならば、論理“ロウ”状態のアドレステ
スト信号が発生される。比較器CP0 〜CPn−1の出
力が全部論理“ハイ”状態となるためには、第2サブ経
路DAi′を通じて入力されるリフレッシュ用の内部ア
ドレス信号Q0 〜Qn-1 が全部論理“ハイ”状態で入
力されなければならない。この内部アドレス信号Q0 〜
Qn-1 が全部論理“ハイ”状態になる時間は、次の自己
リフレッシュサイクルにおけるリフレッシュクロックφ
RFSHの一番目のパルスの上昇点から二番目のパルス
の上昇点までの時間、すなわちリフレッシュクロックφ
RFSHの最初の一周期の時間λφ程である。
4を介してアドレステスト経路PQ0 〜PQn-1 の出
力、すなわち比較器CP0 〜CPn-1 の出力を入力とす
る。そして、比較器CP0 〜CPn-1 の出力信号が全部
論理“ハイ”状態で入力される場合にのみ論理“ハイ”
状態のアドレステスト信号を発生する。言い換えれば、
比較器CP0 〜CPn-1 の出力の中でいずれか一つが論
理“ロウ”状態ならば、論理“ロウ”状態のアドレステ
スト信号が発生される。比較器CP0 〜CPn−1の出
力が全部論理“ハイ”状態となるためには、第2サブ経
路DAi′を通じて入力されるリフレッシュ用の内部ア
ドレス信号Q0 〜Qn-1 が全部論理“ハイ”状態で入
力されなければならない。この内部アドレス信号Q0 〜
Qn-1 が全部論理“ハイ”状態になる時間は、次の自己
リフレッシュサイクルにおけるリフレッシュクロックφ
RFSHの一番目のパルスの上昇点から二番目のパルス
の上昇点までの時間、すなわちリフレッシュクロックφ
RFSHの最初の一周期の時間λφ程である。
【0025】したがって、1サイクルの自己リフレッシ
ュ動作が完了した後、次のサイクルにおけるリフレッシ
ュクロックφRFSHの最初の周期の間にアドレステス
ト信号が論理“ハイ”状態で発生される。この論理“ハ
イ”状態のアドレステスト信号により、一つの自己リフ
レッシュサイクルに必要なn個の内部アドレス信号Q0
〜Qn-1 が全部発生されて1サイクルの自己リフレッシ
ュ動作が終了したことを確認できる。結果的に、このよ
うなアドレステスト信号をデータ出力バッファ28を介
してメモリ装置の外部で感知することで、自己リフレッ
シュモードで全メモリセルに対する自己リフレッシュ動
作の実行にかかる時間を測定できる。したがって、自己
リフレッシュモードに規定された時間内で自己リフレッ
シュ動作が全部行われるかどうかを測定できる。
ュ動作が完了した後、次のサイクルにおけるリフレッシ
ュクロックφRFSHの最初の周期の間にアドレステス
ト信号が論理“ハイ”状態で発生される。この論理“ハ
イ”状態のアドレステスト信号により、一つの自己リフ
レッシュサイクルに必要なn個の内部アドレス信号Q0
〜Qn-1 が全部発生されて1サイクルの自己リフレッシ
ュ動作が終了したことを確認できる。結果的に、このよ
うなアドレステスト信号をデータ出力バッファ28を介
してメモリ装置の外部で感知することで、自己リフレッ
シュモードで全メモリセルに対する自己リフレッシュ動
作の実行にかかる時間を測定できる。したがって、自己
リフレッシュモードに規定された時間内で自己リフレッ
シュ動作が全部行われるかどうかを測定できる。
【0026】以上の実施例では、図4に示すように、制
御クロックφ2がリフレッシュクロックφRFSHの二
番目のパルスの上昇点に応答して論理“ハイ”状態に遷
移するようにした。しかしながら、比較器CP0 〜CP
n-1 の駆動による不必要な電力消費を減少させるため、
制御クロックφ2が論理“ハイ”状態に遷移する時刻
を、少なくともリフレッシュクロックφRFSHのn−
1番目のパルスの上昇点以前に設定することもできる。
すなわち、制御クロックφ2は、内部アドレス信号Q0
〜Qn-1 の初期状態と末期状態とを比較処理できる程度
に比較器CP0 〜CPn-1 を駆動できればよいので、全
ての内部アドレス信号Q0 〜Qn-1 の入力が完了する時
点、例えば上記のようにリフレッシュクロックφRFS
Hのn−1番目のパルスの上昇点以前に少なくとも論理
“ハイ”状態に遷移し、アドレステスト信号が出力され
た後には論理“ロウ”状態に遷移しても問題はない。
御クロックφ2がリフレッシュクロックφRFSHの二
番目のパルスの上昇点に応答して論理“ハイ”状態に遷
移するようにした。しかしながら、比較器CP0 〜CP
n-1 の駆動による不必要な電力消費を減少させるため、
制御クロックφ2が論理“ハイ”状態に遷移する時刻
を、少なくともリフレッシュクロックφRFSHのn−
1番目のパルスの上昇点以前に設定することもできる。
すなわち、制御クロックφ2は、内部アドレス信号Q0
〜Qn-1 の初期状態と末期状態とを比較処理できる程度
に比較器CP0 〜CPn-1 を駆動できればよいので、全
ての内部アドレス信号Q0 〜Qn-1 の入力が完了する時
点、例えば上記のようにリフレッシュクロックφRFS
Hのn−1番目のパルスの上昇点以前に少なくとも論理
“ハイ”状態に遷移し、アドレステスト信号が出力され
た後には論理“ロウ”状態に遷移しても問題はない。
【0027】また、図面には示していないが、リフレッ
シュアドレスカウンタ24で発生されるn個の内部アド
レス信号Q0 〜Qn-1 が、一周期の間に論理“ハイ”状
態で印加されるパルス幅が非常に狭い先鋭なパルス形態
の場合、比較器CP0 〜CPn-1 に入力される第2サブ
経路DA0 ′〜DAn-1 ′を介する信号が、該比較器で
の比較動作が完了される以前に消滅してしまい誤動作を
起こす可能性がある。このときには、第2サブ経路DA
0 ′〜DAn-1 ′に第1サブ経路DA0 〜DAn-1 のそ
れぞれに設けられるようなラッチ手段を備えるようにす
ると、このような問題点が解決され、正確なアドレステ
ストが可能になる。
シュアドレスカウンタ24で発生されるn個の内部アド
レス信号Q0 〜Qn-1 が、一周期の間に論理“ハイ”状
態で印加されるパルス幅が非常に狭い先鋭なパルス形態
の場合、比較器CP0 〜CPn-1 に入力される第2サブ
経路DA0 ′〜DAn-1 ′を介する信号が、該比較器で
の比較動作が完了される以前に消滅してしまい誤動作を
起こす可能性がある。このときには、第2サブ経路DA
0 ′〜DAn-1 ′に第1サブ経路DA0 〜DAn-1 のそ
れぞれに設けられるようなラッチ手段を備えるようにす
ると、このような問題点が解決され、正確なアドレステ
ストが可能になる。
【0028】
【発明の効果】以上述べたきたように本発明によれば、
自己リフレッシュモードで全てのメモリセルをリフレッ
シュするためのリフレッシュ用の内部アドレス信号が発
生されるサイクル時間を正確に測定できるテスト回路が
提供されるので、自己リフレッシュ動作にかかる時間を
正確に測定でき、またリフレッシュ動作のテストが非常
に容易となり、テスト時間が短縮される。また、リフレ
ッシュの不良、特にリフレッシュ用の内部アドレス信号
の不良発生を予め正確に検出できるリフレッシュアドレ
ステスト回路を提供でき、メモリ装置の信頼性向上に大
きく寄与できるという効果がある。
自己リフレッシュモードで全てのメモリセルをリフレッ
シュするためのリフレッシュ用の内部アドレス信号が発
生されるサイクル時間を正確に測定できるテスト回路が
提供されるので、自己リフレッシュ動作にかかる時間を
正確に測定でき、またリフレッシュ動作のテストが非常
に容易となり、テスト時間が短縮される。また、リフレ
ッシュの不良、特にリフレッシュ用の内部アドレス信号
の不良発生を予め正確に検出できるリフレッシュアドレ
ステスト回路を提供でき、メモリ装置の信頼性向上に大
きく寄与できるという効果がある。
【図1】本発明によるリフレッシュアドレステスト回路
を備えた半導体メモリ装置の実施例を示す機能ブロック
図。
を備えた半導体メモリ装置の実施例を示す機能ブロック
図。
【図2】図1中のリフレッシュアドレステスト回路の回
路図。
路図。
【図3】図2中の比較器の回路図。
【図4】本発明に係るリフレッシュアドレステスト動作
を説明するタイミング図。
を説明するタイミング図。
【図5】リフレッシュ機能を有する半導体メモリ装置の
従来例を示す概略ブロック図。
従来例を示す概略ブロック図。
【図6】図5の回路におけるリフレッシュクロックと内
部アドレス信号の波形を示すタイミング図。
部アドレス信号の波形を示すタイミング図。
10 メモリセルアレイ 12 ローデコーダ 14 アドレスバッファ 16 カラムデコーダ 18 センスアンプ 20 制御信号発生回路 22 リフレッシュ制御回路 24 リフレッシュアドレスカウンタ 26 データ入力バッファ 28 データ出力バッファ 30 リフレッシュアドレステスト回路
Claims (4)
- 【請求項1】 自己リフレッシュ機能を有する半導体メ
モリ装置において、所定の外部制御信号に応答してリフ
レッシュクロックを発生するリフレッシュ制御回路と、
このリフレッシュクロックを基に自己リフレッシュ用の
多数の内部アドレス信号を発生するリフレッシュアドレ
スカウンタと、これら内部アドレス信号の論理状態を感
知することにより、1サイクルの前記内部アドレス信号
の発生完了を検出してメモリ装置外部へ知らせるリフレ
ッシュアドレステスト回路とをもち、そのリフレッシュ
アドレステスト回路は、前記内部アドレス信号の初期の
論理状態を記憶する第1サブ経路と、前記内部アドレス
信号を直接的に伝送する第2サブ経路と、これら第1サ
ブ経路及び第2サブ経路を経由した各信号の論理状態を
比較し、その結果を出力する比較器とを有する多数のア
ドレステスト経路、及び、これら各アドレステスト経路
の出力を入力としてアドレステスト信号を出力するテス
ト出力回路を備えてなることを特徴とする半導体メモリ
装置。 - 【請求項2】 第1サブ経路は、リフレッシュ用の内部
アドレス信号の初期の論理状態を保持するラッチ手段を
有してなる請求項1記載の半導体メモリ装置。 - 【請求項3】 自己リフレッシュ機能を有する半導体メ
モリ装置において、多数のメモリセルを有するメモリセ
ルアレイと、このメモリセルアレイ内のメモリセルを選
択するロー及びカラムデコーダと、これらロー及びカラ
ムデコーダに、メモリセルを選択するためのアドレス信
号を供給するアドレスバッファと、データ入力及び出力
バッファと、所定の外部制御信号に応答してリフレッシ
ュクロックを発生するリフレッシュ制御回路と、このリ
フレッシュクロックを基に自己リフレッシュ用の多数の
内部アドレス信号を前記アドレスバッファに供給するリ
フレッシュアドレスカウンタと、これら内部アドレス信
号の論理状態を感知することにより、1サイクルの前記
内部アドレス信号の発生完了を検出してこれを示すアド
レステスト信号を前記データ出力バッファに供給するリ
フレッシュアドレステスト回路とをもち、そのリフレッ
シュアドレステスト回路は、前記内部アドレス信号の初
期の論理状態を記憶する第1サブ経路と、前記内部アド
レス信号を直接的に伝送する第2サブ経路と、これら第
1サブ経路及び第2サブ経路を経 由した各信号の論理状
態を比較し、その結果を出力する比較器とを有する多数
のアドレステスト経路、及び、これら各アドレステスト
経路の出力を入力としてアドレステスト信号を出力する
テスト出力回路を備えてなることを特徴とする半導体メ
モリ装置。 - 【請求項4】 第1サブ経路は、リフレッシュ用の内部
アドレス信号の初期の論理状態を保持するラッチ手段を
有してなる請求項3記載の半導体メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1992P6728 | 1992-04-22 | ||
KR1019920006728A KR950009390B1 (ko) | 1992-04-22 | 1992-04-22 | 반도체 메모리장치의 리프레시 어드레스 테스트회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06103757A JPH06103757A (ja) | 1994-04-15 |
JP2843481B2 true JP2843481B2 (ja) | 1999-01-06 |
Family
ID=19332103
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5095973A Expired - Fee Related JP2843481B2 (ja) | 1992-04-22 | 1993-04-22 | リフレッシュアドレステスト回路を備えた半導体メモリ装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US5299168A (ja) |
EP (1) | EP0567104B1 (ja) |
JP (1) | JP2843481B2 (ja) |
KR (1) | KR950009390B1 (ja) |
CN (1) | CN1032337C (ja) |
DE (1) | DE69319372T2 (ja) |
TW (1) | TW212251B (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06150646A (ja) * | 1992-11-13 | 1994-05-31 | Nec Corp | 半導体メモリ |
JP3001342B2 (ja) * | 1993-02-10 | 2000-01-24 | 日本電気株式会社 | 記憶装置 |
JP3244340B2 (ja) * | 1993-05-24 | 2002-01-07 | 三菱電機株式会社 | 同期型半導体記憶装置 |
US5450364A (en) * | 1994-01-31 | 1995-09-12 | Texas Instruments Incorporated | Method and apparatus for production testing of self-refresh operations and a particular application to synchronous memory devices |
JP3426693B2 (ja) * | 1994-03-07 | 2003-07-14 | 株式会社日立製作所 | 半導体記憶装置 |
KR100372245B1 (ko) * | 1995-08-24 | 2004-02-25 | 삼성전자주식회사 | 워드라인순차제어반도체메모리장치 |
JPH09161478A (ja) * | 1995-12-12 | 1997-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6392948B1 (en) | 1996-08-29 | 2002-05-21 | Micron Technology, Inc. | Semiconductor device with self refresh test mode |
KR100363108B1 (ko) * | 1998-12-30 | 2003-02-20 | 주식회사 하이닉스반도체 | 반도체 메모리장치와 그 장치의 리프레쉬주기 조절방법 |
JPH11345486A (ja) * | 1998-06-01 | 1999-12-14 | Mitsubishi Electric Corp | セルフ・リフレッシュ制御回路を備えたdramおよびシステムlsi |
KR100363103B1 (ko) * | 1998-10-20 | 2003-02-19 | 주식회사 하이닉스반도체 | 셀프 리프레쉬 발진기 |
KR100364128B1 (ko) * | 1999-04-08 | 2002-12-11 | 주식회사 하이닉스반도체 | 셀프리프레쉬 발진주기 측정장치 |
US6330203B1 (en) | 2000-12-26 | 2001-12-11 | Vanguard International Semiconductor Corporation | Test mode for verification of on-chip generated row addresses |
JP2002214296A (ja) * | 2001-01-16 | 2002-07-31 | Toshiba Corp | 半導体装置 |
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KR101130378B1 (ko) | 2004-09-09 | 2012-03-27 | 엘지전자 주식회사 | 식기세척기 및 그 제어방법 |
US7599711B2 (en) | 2006-04-12 | 2009-10-06 | Adc Telecommunications, Inc. | Systems and methods for analog transport of RF voice/data communications |
DE102006020098A1 (de) * | 2006-04-29 | 2007-10-31 | Infineon Technologies Ag | Speicherschaltung und Verfahren zum Auffrischen von dynamischen Speicherzellen |
KR20100128045A (ko) | 2009-05-27 | 2010-12-07 | 삼성전자주식회사 | 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법 |
KR101752154B1 (ko) | 2010-11-02 | 2017-06-30 | 삼성전자주식회사 | 로우 어드레스 제어 회로, 이를 포함하는 반도체 메모리 장치 및 로우 어드레스 제어 방법 |
KR101974108B1 (ko) * | 2012-07-30 | 2019-08-23 | 삼성전자주식회사 | 리프레쉬 어드레스 생성기, 이를 포함하는 휘발성 메모리 장치 및 휘발성 메모리 장치의 리프레쉬 방법 |
KR102194791B1 (ko) * | 2013-08-09 | 2020-12-28 | 에스케이하이닉스 주식회사 | 메모리, 이를 포함하는 메모리 시스템 및 메모리의 동작방법 |
EP3108627A4 (en) | 2014-02-18 | 2017-10-11 | CommScope Technologies LLC | Selectively combining uplink signals in distributed antenna systems |
CN105338131B (zh) * | 2015-11-30 | 2019-05-31 | 上海斐讯数据通信技术有限公司 | 一种dhcp服务器地址池容量的测试方法及*** |
CN114121074B (zh) * | 2020-08-31 | 2023-09-01 | 长鑫存储技术有限公司 | 存储阵列自刷新频率测试方法与存储阵列测试设备 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS6035398A (ja) * | 1983-08-05 | 1985-02-23 | Nec Corp | ダイナミック型半導体記憶装置 |
JPS6083294A (ja) * | 1983-10-13 | 1985-05-11 | Nec Corp | 自動リフレツシユ回路 |
JPH087995B2 (ja) * | 1985-08-16 | 1996-01-29 | 富士通株式会社 | ダイナミツク半導体記憶装置のリフレツシユ方法および装置 |
EP0239916B1 (en) * | 1986-03-24 | 1994-06-08 | Nec Corporation | Semiconductor memory device having a test mode and a standard mode of operation |
US4933908A (en) * | 1988-10-28 | 1990-06-12 | Unisys Corporation | Fault detection in memory refreshing system |
-
1992
- 1992-04-22 KR KR1019920006728A patent/KR950009390B1/ko not_active IP Right Cessation
-
1993
- 1993-04-20 TW TW082103030A patent/TW212251B/zh not_active IP Right Cessation
- 1993-04-21 EP EP93106502A patent/EP0567104B1/en not_active Expired - Lifetime
- 1993-04-21 DE DE69319372T patent/DE69319372T2/de not_active Expired - Lifetime
- 1993-04-22 CN CN93105919.4A patent/CN1032337C/zh not_active Expired - Lifetime
- 1993-04-22 US US08/050,780 patent/US5299168A/en not_active Expired - Lifetime
- 1993-04-22 JP JP5095973A patent/JP2843481B2/ja not_active Expired - Fee Related
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EP0567104A2 (en) | 1993-10-27 |
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