KR100630716B1 - 다양한 패턴 데이터를 쓸 수 있는 반도체 메모리 소자 및그 전기적 검사방법 - Google Patents

다양한 패턴 데이터를 쓸 수 있는 반도체 메모리 소자 및그 전기적 검사방법 Download PDF

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Abstract

동일하지 않은 데이터 비트 정보를 쓸 수 있는 반도체 메모리 소자 및 그 전기적 검사방법에 관해 개시한다. 이를 위해 본 발명은 반도체 메모리 소자의 메모리 셀 어레이에 대한 검사모드에서 메모리 셀 어레이로 데이터의 쓰기 동작을 수행할 때에 통합형 입출력 단자에서 각각의 입출력 단자에 동일하지 않은 데이터를 쓸 수 있는 제어신호 발생단자를 포함하는 것을 특징으로 하는 반도체 메모리 소자 및 그 검사방법을 제공한다.
반도체 메모리 소자, 전기적 검사, 쓰기 검사, 병렬검사.

Description

다양한 패턴 데이터를 쓸 수 있는 반도체 메모리 소자 및 그 전기적 검사방법{Semiconductor memory device capable of writing a versatile pattern data and method for testing the same}
도 1은 종래 기술에 의한 반도체 메모리 소자의 검사모드에서 메모리 셀 어레이에 데이터를 쓰는 것을 설명하기 위해 도시한 블록도(block diagram)이다.
도 2는 도 1의 반도체 메모리 소자에 대한 전기적 검사방법을 설명하기 위해 도시한 플로차트(flowchart)이다.
도 3은 본 발명에 따라서 반도체 메모리 소자의 검사모드에서 메모리 셀 어레이에 데이터를 쓰는 것을 설명하기 위해 도시한 블록도(block diagram)이다.
도 4는 상기 도 3에서 DINMUX에서 PAD0 ~ PAD4를 선택하기 위해 클럭(clock)을 인가하는 일 예를 설명하기 위해 도시한 타이밍 차트(timing chart)이다.
도 5는 본 발명에 의한 반도체 메모리 소자에 대한 전기적 검사방법을 설명하기 위해 도시한 플로 차트(flowchart)이다.
본 발명은 반도체 소자 및 그 전기적 검사방법에 관한 것으로, 더욱 상세하 게는 반도체 메모리 소자의 쓰기 검사와 관련한 반도체 메모리 소자의 구조 및 그 전기적 검사방법에 관한 것이다.
반도체 메모리 소자의 기능을 전기적으로 검사하기 위해서는 반도체 메모리 소자에 있는 어드레스 단자(address pin), 입출력 단자(Data pin) 및 컨트롤 단자(control pin)가 필요하다. 그러나 테스터(tester)는 일정 개수의 제한된 채널을 보유하고 있기 때문에 한번에 동시에 검사할 수 있는 반도체 메모리 소자의 개수, 즉 병렬검사 개수는 제한적일 수밖에 없다. 테스터의 채널 중에서도 입출력 채널(I/O channel)은 병렬 검사되는 반도체 소자의 개수를 제한하는 가장 결정적인 요인이다.
따라서 반도체 메모리 소자의 병렬검사 공정에서는 반도체 메모리 소자에 포함된 입출력 단자와 연결되는 테스터의 I/O 채널(I/O channel)의 수를 효율적으로 줄이는 것이 병렬 검사되는 반도체 메모리 소자의 개수를 증가시킨다. 이에 따라 반도체 메모리 소자의 전기적 검사를 효율적으로 수행함으로써 검사에 소요되는 비용을 최소화할 수 있다.
이에 대한 선행기술이 미합중국 특허 US 6,323,664호(Date of Patent: Nov.27, 2001)에 "Semiconductor memory device capable of accurately testing for defective memory cells at a wafer level"이란 제목으로 Samsung Electronics.,Ltd에 의해 등록된 바가 있다.
도 1은 종래 기술에 의한 반도체 메모리 소자의 검사모드에서 메모리 셀 어레이에 데이터를 쓰는 것을 설명하기 위해 도시한 블록도(block diagram)이고, 도 2는 도 1의 반도체 메모리 소자에 대한 전기적 검사방법을 설명하기 위해 도시한 플로차트(flowchart)이다.
도 1 및 도 2를 참조하면, 반도체 메모리 소자 내부(semiconductor memory device)에는 어드레스 단자(A0~AN), 입출력 단자(PAD0~31) 및 컨트롤 단자(CLK0~CLKN)가 있고 데이터를 쓰고 읽을 수 있는 메모리 셀 어레이(18)가 있다. 이러한 반도체 메모리 소자는 전기적 기능 검사를 위하여 프로브 카드 혹은 DUT(Device Under Test) 보드(14)를 통해 테스터(16)와 각각 연결된다.
이때 병렬 검사중 테스터에서 반도체 메모리 소자의 입출력 단자로 할당되는 입출력 채널(10) 수를 줄이기 위해 반도체 메모리 소자에 있는 4개의 입출력 단자, 예를 들면 PAD 0, PAD 1, PAD 2 및 PAD 3이 MDQ0으로 통합되어 대표 패드인 PAD 0에 의해 프로브카드/DUT보드(14)를 통해 테스터(16)에 있는 하나의 입출력 채널(10)과 연결(12)되어 있다.
그러므로 이러한 설계 도식(scheme)에 의해 전기적 검사가 진행되는 흐름(flow)은, 먼저 일반적인 DC 검사 및 메모리 고유의 기능 검사를 수행하고, 메모리 셀 어레이(18)에 대한 쓰기 검사를 시작한다. 그 후, 테스터(16)에 있는 입출력 채널(10)에서 반도체 메모리 소자의 어드레스 단자에 의하여 지정된 메모리 셀 들로 쓰기(write)를 할 정보를 보낸다. 상기 정보는 프로브 카드 혹은 DUT 보드(14)를 통해 대표패드(PAD 0, 4,,,, 28)로 전달되어 도면에서 점선으로 표시된 데이터 전송로(the data transfer path for test mode)를 타고 각각의 메모리 셀 어레이(18)로 쓰여진다(S10). 물론 이때 각각의 입출력 단자(PAD0 ~ PAD31)들은 반도체 메모리 소자 내부에 있는 입력 버퍼(DIN_BUF0 ~ DIN_BUF31) 및 입출력 드라이버(IO DRV0 ~IO DRV31)를 통해 메모리 셀 어레이(18)로 데이터를 전송한다.
그 후 다시 메모리 셀 어레이(18)로부터 쓰여진 데이터를 읽어들여(S20), 반도체 메모리 소자의 메모리 셀 어레이에 정보가 제대로 쓰여질 수 있는지 여부를 확인하게 된다.
그러나 종래 기술은, 한 개의 대표 패드(PAD 0, 4, .. , 28)를 통해서 메모리 셀 어레이(18)로 데이터가 쓰여질때, 한 개의 대표패드(PAD 0, PAD 4, .., PAD 28)로부터 4개의 입출력 단자(PAD0, PAD1, PAD2, PAD3)로 동일한 데이터밖에 보낼 수 없다. 따라서 4개의 입출력 단자(PAD0, PAD1, PAD2, PAD3)로 모두 1이 들어가거나, 모두 0이 들어가게 된다.
이 경우, 인접하는 입출력 단자에서 다른 형태의 데이터를 쓸 때에 불량이 발생할 경우 이를 확인하는 것이 불가능하다. 가령 메모리 셀 어레이(18)에서 인접하는 메모리 셀들로 입출력 단자, 가령 PAD0 ~ PAD3을 통해 1, 1, 1, 1의 데이터가 쓰여질 때는 쓰기 검사에 문제가 없으나, 1, 0, 1, 0의 형태로 데이터가 쓰여질 때 불량이 발생한다고 가정하면 이에 대한 확인이 불가능하다.
이로 인하여 종래 기술에 의한 반도체 메모리 소자에서는 테스터의 입출력 채널의 숫자를 줄여서 효과적인 병렬검사를 하는 것은 가능하지만 보다 다양한 데이터를 사용하여 정확하게 메모리 셀 어레이(18)의 쓰기 검사를 수행하는 데에는 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점들을 해결할 수 있도록 검사모드에서 쓰기 동작을 수행할 때에 통합형 입출력 단자에서 각각의 입출력 단자에 동일하지 않은 데이터를 쓸 수 있는 제어신호 발생단자를 포함하는 반도체 메모리 소자를 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점들을 해결할 수 있도록 검사모드에서 쓰기 동작을 수행할 때에 통합형 입출력 단자에서 각각의 입출력 단자에 동일하지 않은 데이터를 쓸 수 있는 제어신호 발생단자를 사용하는 반도체 메모리 소자의 전기적 검사방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명에 의한 반도체 메모리 소자는, 데이터 정보를 저장하는 메모리 셀 어레이와, 상기 메모리 셀 어레이를 지정하는데 사용되는 어드레스 단자와, 상기 각각의 메모리 셀 어레이에 데이터 정보를 읽고 쓸(read/write) 수 있고 메모리 셀 어레이 검사모드에서 N개의 입출력 단자가 하나로 통합될 수 있는 통합형 입출력 단자와, 상기 메모리 셀 어레이 검사모드에서 상기 메모리 셀 어레이로 데이터의 쓰기 동작을 수행할 때에 상기 통합된 각각의 입출력 단자에 동일하지 않은 데이터를 쓸 수 있는 제어신호 발생단자를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 제어신호 발생단자는 반도체 메모리 소자 내부에 있는 데이터 입력 멀티플렉서(DINMUX)와 연결된 것이 적합하고, 데이터 입력 멀티플렉서(DINMUX)는 제어신호의 토글링(toggling) 클럭에 의하여 입출력 단자의 지정이 제어되는 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 제어신호 발생단자는 상기 반도체 메모리 소자에서 상기 메모리 셀 어레이 검사모드에서 사용되지 않는 반도체 메모리 소자의 제어 단자를 사용하여 구현하는 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명에 의한 반도체 메모리 소자의 전기적 검사방법은, 반도체 메모리 소자에 대한 메모리 셀 어레이 쓰기 검사를 시작하는 단계와, 상기 반도체 메모리 소자에서 N개의 입출력 단자를 하나로 통합시키는 단계와, 상기 통합된 입출력 단자에서 데이터 쓰기 동작을 수행할 때에 통합된 각각의 입출력 단자에 다른 형태의 데이터를 쓸 수 있는 제어신호 발생 단자를 동작(enable)시키는 단계와, 상기 입출력 단자에 대한 제어신호 발생 단자를 이용하여 상기 반도체 메모리 소자의 메모리 셀 어레이에 각각 동일하지 않은 데이터를 쓰는 단계와, 상기 반도체 메모리 소자의 메모리 셀 어레이에서 쓰여진 데이터를 확인하는 단계와, 상기 반도체 메모리 소자에 대한 메모리 셀 어레이 쓰기 검사를 종료하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 반도체 메모리 소자에 대한 메모리 셀 어레이 쓰기 검사는 EDS(Electrical Die Sort) 검사에 포함되거나 최종검사(Final Test)에 포함되는 것이 적합하다.
본 발명에 따르면, 반도체 메모리 소자를 전기적으로 검사할 때에 테스터에서 사용되는 입출력 채널의 개수를 효과적으로 줄일 수 있음과 동시에, 줄여진 테스터의 입출력 채널을 통하여 반도체 메모리 소자의 셀 어레이에 다양한 형태의 데 이터 패턴을 쓸 수 있기 때문에, 반도체 메모리 소자에 대한 전기적 검사의 정확도를 더욱 높일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
도 3은 본 발명에 따라서 반도체 메모리 소자의 검사모드에서 메모리 셀 어레이에 데이터를 쓰는 것을 설명하기 위해 도시한 블록도(block diagram)이다.
본 발명에 의한 다양한 형태의 패턴 데이터를 쓸 수 있는 반도체 메모리 소자는, 데이터 정보를 저장하는 메모리 셀 어레이(106)와, 상기 메모리 셀 어레이(106)를 지정하는데 사용되는 어드레스 단자(A0 ~ AN, 104)와, 상기 각각의 메모리 셀 어레이(106)에 데이터 정보를 읽고 쓸(read/write) 수 있으며, 메모리 셀 어레이(106) 검사모드에서 N개의 입출력 단자(PAD0 ~ PAD31)가 하나로 통합될 수 있는 통합형 입출력 단자(MDQ0~MDQ7)와, 상기 메모리 셀 어레이(106) 검사모드에서 상기 메모리 셀 어레이로 데이터의 쓰기 동작을 수행할 때에 상기 통합된 각각의 입출력 단자(PAD0~PAD31)에 동일하지 않은 데이터를 쓸 수 있는 제어신호 발생단자(CLK1, 100)를 포함한다.
이때, 쓰기 및 읽기 검사모드에서 4 개의 입출력 단자가 하나로 통합된 통합형 입출력 단자(MDQ0 ~ MDQ7)에서 각각의 입출력 단자(PAD0 ~ PAD31)로 동일하지 않은 데이터를 쓸 수 있도록 하는 수단은, 상기 제어신호 발생 단자(100)와 연결된 DINMUX(Data Input Multiplex, 102)이다. 상기 제어신호 발생 단자(100)는 메모리 셀 어레이(106)에 대한 쓰기 및 읽기 검사모드에서 사용하지 않은 임의의 제어핀을 사용하여 구현할 수 있다.
상기 제어신호 발생단자(100)는 입출력 단자(PAD0 ~ PAD31)의 대표패드(PAD0, PAD4, .., PAD28)와 테스터(108)의 입출력 채널(110)이 연결되는 선로(112)에 각각 연결된다. 그 후 데이터 입출력 멀티플렉서(102)에서 발생시키는 클럭(clock)의 토글링(toggling) 횟수에 의하여 통합된 4개의 입출력 단자, 예를 들면 MDQ0에서는 PAD0, PAD1, PAD2, PAD3이 테스터의 입출력 채널(110)과 하나씩 연결되어 지정된다. 물론 동일한 방식으로 MDQ1 ~ MDQ7에서도 입출력 단자(PAD4 ~ PAD 31)가 각각 지정된다.
상기 제어신호 발생단자(100)에 의해 입출력 단자(PAD0 ~ PAD31)가 지정되면, 테스터(108)의 입출력 채널(110)에서, 프로브 카드(probe card) 혹은 DUT 보드(114)와, 통합형 입출력 단자(MDQ0~7)와, 각각의 지정된 입출력 단자(PAD0~PAD31) 및 이와 연결된 데이터 전송선로(the data transfer path for test mode)를 통해 데이터 입력 버퍼(DIN_BUF0 ~ DIN_BUF31)와 입출력 드라이버(IO DRV0~ IO DRV31)를 걸쳐 메모리 셀 어레이(106)로 동일하지 않은 형태의 데이터를 쓰게 된다.
이때 본 실시예에서 MDQ0 ~ MDQ7에 의해 통합되는 입출력 단자(PAD0 ~ PAD 31)의 개수를 4개로 설명하였으나, 이는 2개 혹은 8개 등의 2의 배수로 변형이 가능하다. 또한 제어신호 발생단자(100)가 메모리 셀 어레이(106) 검사모드에서 사 용하지 않는 제어 핀을 사용하는 것을 일 예로 설명하였으나, 이는 반도체 메모리 소자 내에서 사용하지 않는 단자(NC: Not Connection)를 이용하여 제어신호 발생 단자를 만들 수 있고, 반도체 메모리 소자의 회로 설계자에 의하여 여러 가지 다른 형태로 변형 적용이 가능하다.
도 4는 상기 도 3에서 DINMUX(102)에서 PAD0 ~ PAD4를 선택하기 위해 클럭을 인가하는 일 예를 설명하기 위해 도시한 타이밍 차트(timing chart)이다.
도 4를 참조하면, 도 3의 제어신호 발생단자(100)를 통해 통합형 입출력 단자(MDQ0 ~ MDQ7)로 보내지는 제어신호를 보여준 것이다. (a)의 경우 T1 구간에서만 토글링이 발생하여 첫 번째 입출력 패드 예를 들면 PAD 0이 동작(enable)되고, (b)의 경우 T1및 T2 구간에서 2회의 토글링이 발생하여 첫 번째 입출력 패드 예를 들면 PAD 1이 동작(enable)되고, (c)의 경우 T1~T3 구간에서 3회의 토글링이 발생하여 세 번째 입출력 패드 예를 들면 PAD 2가 동작(enable)되고, (d)의 경우 T1~T4 구간에서 4회의 토글링이 발생하여 네 번째 입출력 패드 예를 들면 PAD 3이 동작(enable)된다.
마지막 T1~T5구간에서 5회의 토글링이 발생할 경우는 2개의 입출력 단자가 쌍(pair)으로 동작되도록 할 수도 있다. 예를 들면 5회의 토글링이 발생할 경우에는 PAD0/PAD1이 선택되거나 반대로 PAD2/PAD3이 동시에 선택되도록 할 수도 있다. 그러나 이러한 제어신호 클럭(a) ~(e)에 의해 입출력 단자(PAD0~PAD31)를 선택하는 방식은 반도체 메모리 소자의 회로 설계자에 의해 다른 방식으로 얼마든지 실현이 가능하며, 본 실시예에서는 단지 하나의 예만을 보여준다.
도 5는 본 발명에 의한 반도체 메모리 소자에 대한 전기적 검사방법을 설명하기 위해 도시한 플로 차트(flowchart)이다.
도 5를 참조하면, 반도체 메모리 소자에 대한 전기적 검사를 시작한다. 이때 통상적으로 진행되는 DC 특성 검사 및 다른 기능 검사가 진행된다. 그 후 메모리 셀 어레이 쓰기 검사를 시작한다. 상기 메모리 셀 어레이 쓰기 검사에서 반도체 메모리 소자의 N개의 입출력 단자를 한 개로 통합시킨다(S100). 상기 N은 2의 배수로서 2개 혹은 4개 혹은 8개가 될 수 있다. 이어서 상기 N개가 통합된 반도체 메모리 소자의 입출력 단자를 테스터에 있는 하나의 입출력 채널과 연결(S110)시킨다.
상기 통합형 입출력 단자에서 각각의 입출력 단자를 통해 메모리 셀에 동일하지 않은 데이터를 쓸 수 있는 제어신호 발생단자를 도4와 같이 동작(enable)시킨다(S120). 그 후 상기 제어신호 발생단자를 이용하여 메모리 셀 어레이로 동일하지 않은 데이터, 예를 들면 1, 0, 1, 0과 같이 인접하는 입출력 단자에서 서로 동일하지 않은 데이터를 쓰는 동작을 수행(S130)한다. 그리고 쓰여진 데이터, 예컨대 동일하지 않은 데이터를 확인하는 과정(S140)을 통해 반도체 메모리 소자의 메모리 셀 어레이 기능을 점검한 후, 검사를 종료한다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 반도체 메모리 소자를 전기적으로 검사할 때에 테스터에서 사용되는 입출력 채널의 개수를 효과적으로 줄일 수 있음과 동시에, 줄여진 테스터의 입출력 채널을 통하여 반도체 메모리 소자의 셀 어레이에 다양한 형태의 데이터 패턴을 쓸 수 있기 때문에, 반도체 메모리 소자에 대한 전기적 검사의 정확도를 더욱 높일 수 있다.

Claims (18)

  1. 데이터 정보를 저장하는 메모리 셀 어레이;
    상기 메모리 셀 어레이와 연결되어 특정 메모리 셀을 지정하는데 사용되는 어드레스 단자;
    상기 각각의 메모리 셀 어레이와 입출력 드라이버 및 데이터 입력 버퍼를 통해 연결되고 상기 메모리 셀 어레이에 데이터 정보를 읽고 쓸(read/write) 수 있는 입출력 단자:
    상기 입출력 단자중 선택된 하나로서 메모리 셀 어레이 검사모드에서 N 개의 입출력 단자를 하나로 통합할 수 있는 통합형 입출력 단자; 및
    상기 통합형 입출력 단자와 연결되어 메모리 셀 어레이 검사모드에서 상기 메모리 셀 어레이로 데이터의 쓰기 동작을 수행할 때에 상기 통합된 각각의 입출력 단자에 동일하지 않은 데이터를 쓸 수 있는 제어신호 발생단자를 구비하는 것을 특징으로 하는 제어신호 발생단자와 연결된 통합형 입출력 단자를 갖는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제어신호 발생단자는 반도체 메모리 소자 내부에 있는 데이터 입력 멀티플렉서(DINMUX)와 연결된 것을 특징으로 하는 제어신호 발생단자와 연결된 통합형 입출력 단자를 갖는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 데이터 입력 멀티플렉서는 제어신호의 토글링(toggling) 회수에 의하여 입출력 단자의 지정이 제어되는 것을 특징으로 하는 제어신호 발생단자와 연결된 통합형 입출력 단자를 갖는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 제어신호 발생단자는 상기 반도체 메모리 소자에서 상기 메모리 셀 어레이 검사모드에서 사용되지 않는 반도체 메모리 소자의 제어 단자를 사용하여 구현하는 것을 특징으로 하는 제어신호 발생단자와 연결된 통합형 입출력 단자를 갖는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 통합된 입출력 단자는 상기 메모리 셀 어레이를 검사할 때에 테스터에 있는 하나의 입출력 채널(I/O channel)과 연결되는 것을 특징으로 하는 제어신호 발생단자와 연결된 통합형 입출력 단자를 갖는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 통합형 입출력 단자에서 N은 2의 배수인 것을 특징으로 하는 제어신호 발생단자와 연결된 통합형 입출력 단자를 갖는 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 메모리 셀 어레이의 검사모드는 2m(m=자연수) 개의 메모리 셀에 대한 쓰기 기능을 검사하는 것을 특징으로 하는 제어신호 발생단자와 연결된 통합형 입출력 단자를 갖는 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 메모리 셀 어레이의 검사모드는 EDS(Electrical Die Sort) 검사에 포함된 것을 특징으로 하는 제어신호 발생단자와 연결된 통합형 입출력 단자를 갖는 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 메모리 셀 어레이의 검사모드는 최종검사(Final Test) 검사에 포함된 것을 특징으로 하는 제어신호 발생단자와 연결된 통합형 입출력 단자를 갖는 반도체 메모리 소자.
  10. 반도체 메모리 소자에 대한 전기적 검사중 메모리 셀 어레이 쓰기 검사를 시작하는 단계;
    상기 반도체 메모리 소자에서 N개의 입출력 단자를 하나로 통합시키는 단계;
    상기 통합형 입출력 단자에서 데이터 쓰기 동작을 수행할 때에 통합된 각각의 입출력 단자에 다른 형태의 데이터를 쓸 수 있는 제어신호 발생 단자를 동작(enable)시키는 단계;
    상기 입출력 단자에 대한 제어신호 발생 단자를 이용하여 상기 반도체 메모리 소자의 메모리 셀 어레이에 각각 동일하지 않은 데이터를 쓰는 단계;
    상기 반도체 메모리 소자의 메모리 셀 어레이에서 쓰여진 데이터를 확인하는 단계; 및
    상기 반도체 메모리 소자에 대한 전기적 검사에서 메모리 셀 어레이 쓰기 검사를 종료하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 전기적 검사방법.
  11. 제10항에 있어서,
    상기 N개의 입출력 단자를 하나로 통합시키는 단계 후에,
    상기 통합형 입출력 단자를 테스터에 있는 하나의 입출력 채널(I/O channel)과 연결하는 단계를 더 구비하는 것을 특징으로 반도체 메모리 소자의 전기적 검사방법.
  12. 제10항에 있어서,
    상기 N개의 입출력 단자는 2의 배수인 것을 특징으로 하는 반도체 메모리 소자의 전기적 검사방법.
  13. 제10항에 있어서,
    상기 제어신호 발생 단자는 반도체 메모리 소자 내부에 있는 데이터 입력 멀티플렉서(DINMUX)와 연결된 것을 특징으로 하는 반도체 메모리 소자의 전기적 검사방법.
  14. 제10항에 있어서,
    상기 입출력 단자에 대한 제어신호 발생 단자를 이용하여 상기 반도체 메모리 셀 어레이로 각각 동일하지 않은 데이터를 쓰는 방법은, 상기 제어신호의 토글 링(toggling)을 이용하여 각각의 입출력 단자를 지정하여 실현하는 것을 특징으로 하는 반도체 메모리 소자의 전기적 검사방법.
  15. 제10항에 있어서,
    상기 반도체 소자의 기능 검사는 2m(m=자연수) 개의 메모리 셀 어레이에 대한 쓰기 검사인 것을 특징으로 하는 반도체 메모리 소자의 전기적 검사방법.
  16. 제15항에 있어서,
    상기 제어신호 발생 단자는 상기 2m 개의 메모리 셀에 대한 쓰기 검사에서 사용되지 않는 반도체 메모리 소자의 제어단자를 사용하여 구현하는 것을 특징으로 하는 반도체 메모리 소자의 전기적 검사방법.
  17. 제10항에 있어서,
    상기 반도체 메모리 소자에 대한 메모리 셀 어레이 쓰기 검사는 EDS 검사에 포함된 것을 특징으로 하는 반도체 메모리 소자의 전기적 검사방법.
  18. 제10항에 있어서,
    상기 반도체 메모리 소자에 대한 메모리 셀 어레이 쓰기 검사는 최종 검사(Final Test)에 포함된 것을 특징으로 하는 반도체 메모리 소자의 전기적 검사방법.
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