JP2880678B2 - 集積回路メモリをテストするための方法および回路 - Google Patents
集積回路メモリをテストするための方法および回路Info
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【0001】
【発明の属する技術分野】本発明は集積回路の形態に作
製されたメモリのテストに関するものである。本発明
は、基本セルがフローティングゲートトランジスタであ
る電気的にプログラム可能なメモリ(EPROM、E2
PROM、フラッシュEPROM)に、限定的にではな
いが特に適用することができる。メモリセルの特性を表
すことはそのカーブi=f(v)をプロットすることを
意味する。そのために用いられる方法は、ダイレクトア
クセスモードと呼ばれる、セルへの特殊なアクセス方式
である。
製されたメモリのテストに関するものである。本発明
は、基本セルがフローティングゲートトランジスタであ
る電気的にプログラム可能なメモリ(EPROM、E2
PROM、フラッシュEPROM)に、限定的にではな
いが特に適用することができる。メモリセルの特性を表
すことはそのカーブi=f(v)をプロットすることを
意味する。そのために用いられる方法は、ダイレクトア
クセスモードと呼ばれる、セルへの特殊なアクセス方式
である。
【0002】
【従来の技術】集積回路メモリのセルはマトリクス形に
配列されていることを思い出されたい。ワードラインは
(直接または選択トランジスタを介して)同一の1つの
行に位置するセルのゲートを活性化させる。セルの状態
は、当該セルが置かれた同一の1つの列において当該セ
ルのドレインに接続されたビットライン上で読み出され
る。セルが読み出されなければならない場合には、その
アドレスがメモリのデコーダに与えられて、そのデコー
ダが対応するワードラインを選択し、セルのゲートに読
み出し電圧を印加し、対応するビットラインを選択して
このビットラインをプリチャージおよび読み出し装置に
接続する。
配列されていることを思い出されたい。ワードラインは
(直接または選択トランジスタを介して)同一の1つの
行に位置するセルのゲートを活性化させる。セルの状態
は、当該セルが置かれた同一の1つの列において当該セ
ルのドレインに接続されたビットライン上で読み出され
る。セルが読み出されなければならない場合には、その
アドレスがメモリのデコーダに与えられて、そのデコー
ダが対応するワードラインを選択し、セルのゲートに読
み出し電圧を印加し、対応するビットラインを選択して
このビットラインをプリチャージおよび読み出し装置に
接続する。
【0003】このプリチャージおよび読み出し装置は一
般に、電流−電圧変換器を備え、この電流−電圧変換器
は、入力電流で大きく変化する電圧レベルを出力する。
簡単に言うならば、セルの導電性が低いならば、変換器
の出力電圧は高くなる。セルの導電性が高ければこの出
力電圧は低くなる。この出力電圧は、例えば2進情報を
与える差動増幅器を備えた読み出し回路に印加される。
プリチャージおよび読み出し装置はさらに、プリチャー
ジ要素(抵抗またはトランジスタ)を備えている。この
プリチャージ要素は、アドレスのロードが検出される
と、活性化され、電流−電圧変換器に電流を注入し、従
ってこの電流−電圧変換器が(容量性の)ビットライン
をプリチャージ電圧にプリチャージする。このようにし
て読み出しアクセス時間が加速される。
般に、電流−電圧変換器を備え、この電流−電圧変換器
は、入力電流で大きく変化する電圧レベルを出力する。
簡単に言うならば、セルの導電性が低いならば、変換器
の出力電圧は高くなる。セルの導電性が高ければこの出
力電圧は低くなる。この出力電圧は、例えば2進情報を
与える差動増幅器を備えた読み出し回路に印加される。
プリチャージおよび読み出し装置はさらに、プリチャー
ジ要素(抵抗またはトランジスタ)を備えている。この
プリチャージ要素は、アドレスのロードが検出される
と、活性化され、電流−電圧変換器に電流を注入し、従
ってこの電流−電圧変換器が(容量性の)ビットライン
をプリチャージ電圧にプリチャージする。このようにし
て読み出しアクセス時間が加速される。
【0004】メモリーセルを特徴付けるには、外部から
の妨害を防ぐために、このセルが通常接続されている要
素からこのセルを分離しなければならない。つまり可変
の試験電圧をビットラインに直接印加するために、プリ
チャージおよび読み出し装置が分離される。このライン
上の対応する電流を測定する。そのため、電流は一般
に、試験中のプリチャージおよび読み出し装置を禁止す
るように構成されている。この回路が活性化された時、
セルが読み出しモードでアドレスされるならば(アドレ
ス信号、メモリ選択、読み出し制御)、ビットラインに
印加される試験電圧の関数としてビットライン上の電流
の直接読み出しを行うことができる。特性曲線i=f
(v)はセルの固有のパラメータの関数として得られ
る。このことによって、あるかもしれない欠陥を検出す
ることが可能となり、必要であればメモリを廃棄するこ
とができる。ビットラインのテストポイントに当てたプ
ローブを用いて、試験電圧の印加および電流の測定を行
うことが可能である。プリチャージおよび読み出し装置
を短絡させてビットラインをメモリのアクセスパッドに
直接接続させるために、少なくとも1つのトランジスタ
を使用するのが好ましい。つまり、試験電圧が印加され
て、試験対象であるプリチャージおよび読み出し装置に
付属する入/出力ピンの位置で電流が直接測定される。
実際、この特性決定はある種のメモリの誤動作を防ぐに
は十分ではないことが分かっている。
の妨害を防ぐために、このセルが通常接続されている要
素からこのセルを分離しなければならない。つまり可変
の試験電圧をビットラインに直接印加するために、プリ
チャージおよび読み出し装置が分離される。このライン
上の対応する電流を測定する。そのため、電流は一般
に、試験中のプリチャージおよび読み出し装置を禁止す
るように構成されている。この回路が活性化された時、
セルが読み出しモードでアドレスされるならば(アドレ
ス信号、メモリ選択、読み出し制御)、ビットラインに
印加される試験電圧の関数としてビットライン上の電流
の直接読み出しを行うことができる。特性曲線i=f
(v)はセルの固有のパラメータの関数として得られ
る。このことによって、あるかもしれない欠陥を検出す
ることが可能となり、必要であればメモリを廃棄するこ
とができる。ビットラインのテストポイントに当てたプ
ローブを用いて、試験電圧の印加および電流の測定を行
うことが可能である。プリチャージおよび読み出し装置
を短絡させてビットラインをメモリのアクセスパッドに
直接接続させるために、少なくとも1つのトランジスタ
を使用するのが好ましい。つまり、試験電圧が印加され
て、試験対象であるプリチャージおよび読み出し装置に
付属する入/出力ピンの位置で電流が直接測定される。
実際、この特性決定はある種のメモリの誤動作を防ぐに
は十分ではないことが分かっている。
【0005】
【発明が解決しようとする課題】本発明の目的はメモリ
セルのテスト方法を改良することにある。なぜならば、
現在のテスト方法は、使用された製造方法によって生じ
る技術的なばらつきを考慮していないことがわかってい
るからである。ところで、読み出しモードにおいては、
メモリーセルは線形動作領域でバイアスされている(例
えばフラッシュEPROMメモリセルではそのゲートに
は約5ボルトが印加されドレインには1ボルトが印加さ
れる)。この動作領域においては、ドレイン電圧の(ビ
ットライン上での)小さな変動は、電流の大きな変動が
生じる。
セルのテスト方法を改良することにある。なぜならば、
現在のテスト方法は、使用された製造方法によって生じ
る技術的なばらつきを考慮していないことがわかってい
るからである。ところで、読み出しモードにおいては、
メモリーセルは線形動作領域でバイアスされている(例
えばフラッシュEPROMメモリセルではそのゲートに
は約5ボルトが印加されドレインには1ボルトが印加さ
れる)。この動作領域においては、ドレイン電圧の(ビ
ットライン上での)小さな変動は、電流の大きな変動が
生じる。
【0006】このドレイン電圧は、プリチャージおよび
読み出し装置によって、さらに特定するならば電流−電
圧変換器によって指示されている。しかしながら、電流
−電圧変換器のサーボ制御特性は、集積回路メモリの製
造方法に固有の技術的なばらつきのために正確に規定さ
れていない。ここで、例えばドレイン電圧がわずかに高
い場合、セルおよびビットライン上により多くの電流が
流れる。最終的にこれは、読み取りモードでのアクセス
が繰り返された後、セルを損傷してメモリの寿命を縮め
ることになる。技術上のばらつきはさらにプリチャージ
要素の電流応答にも影響を与える。本発明は、メモリセ
ルの動作挙動に影響を与える可能性のあるこれら各種の
ファクタを考慮する試験回路を含むプリチャージおよび
読み出し装置を備える集積回路メモリを対象とする。
読み出し装置によって、さらに特定するならば電流−電
圧変換器によって指示されている。しかしながら、電流
−電圧変換器のサーボ制御特性は、集積回路メモリの製
造方法に固有の技術的なばらつきのために正確に規定さ
れていない。ここで、例えばドレイン電圧がわずかに高
い場合、セルおよびビットライン上により多くの電流が
流れる。最終的にこれは、読み取りモードでのアクセス
が繰り返された後、セルを損傷してメモリの寿命を縮め
ることになる。技術上のばらつきはさらにプリチャージ
要素の電流応答にも影響を与える。本発明は、メモリセ
ルの動作挙動に影響を与える可能性のあるこれら各種の
ファクタを考慮する試験回路を含むプリチャージおよび
読み出し装置を備える集積回路メモリを対象とする。
【0007】
【課題を解決するための手段】本発明によれば、複数
行、複数列のマトリクス状に構成され、1つまたはそれ
以上の行に付属する少なくとも1つのプリチャージおよ
び読み出し装置を備えており、上記少なくとも1つのプ
リチャージおよび読み出し装置が、プリチャージ要素、
電流−電圧変換器および読み出し回路を備えており、行
の選択によって、プリチャージ要素が活性化されて、電
流−電圧変換器の入力が当該行に接続され、電流−電圧
変換器の出力がプリチャージ要素と読み出し回路の入力
とに接続される集積回路メモリにおいて、本発明によれ
ば、プリチャージおよび読み出し装置はさらに、電流−
電圧変換器の出力をプリチャージ要素と読み出し回路か
ら分離し、電流−電圧変換器の出力に試験電圧を印加
し、さらにこの出力における電流を測定するための試験
回路を備えている。
行、複数列のマトリクス状に構成され、1つまたはそれ
以上の行に付属する少なくとも1つのプリチャージおよ
び読み出し装置を備えており、上記少なくとも1つのプ
リチャージおよび読み出し装置が、プリチャージ要素、
電流−電圧変換器および読み出し回路を備えており、行
の選択によって、プリチャージ要素が活性化されて、電
流−電圧変換器の入力が当該行に接続され、電流−電圧
変換器の出力がプリチャージ要素と読み出し回路の入力
とに接続される集積回路メモリにおいて、本発明によれ
ば、プリチャージおよび読み出し装置はさらに、電流−
電圧変換器の出力をプリチャージ要素と読み出し回路か
ら分離し、電流−電圧変換器の出力に試験電圧を印加
し、さらにこの出力における電流を測定するための試験
回路を備えている。
【0008】本発明のもう1つの特徴によるならば、メ
モリセルのプリチャージおよび読み出し装置を備えてお
り、このプリチャージおよび読み出し装置が、プリチャ
ージ要素、電流−電圧変換器および読み出し回路を備
え、セルの選択によって、プリチャージ要素が活性化さ
れて、電流−電圧変換器の入力が行に接続され、電流−
電圧変換器の出力がプリチャージ要素と読み出し回路の
入力とに接続される、集積回路メモリのセルの電流を測
定するための方法であって、プリチャージ要素および読
み出し回路を不活性状態に設定して、電流−電圧変換器
の出力に、試験電圧を印加してその中の電流測定を行う
ことを特徴とする方法が提供される。好ましくはさら
に、プリチャージ要素のみの電流−電圧特性を読み出す
ようになっている。以下、添付した図を参照しながら行
う説明によって本発明のその他の特徴および利点が明ら
かとなろう。以下の説明は単に例示のためのものであっ
てなんら本発明を限定するものではない。
モリセルのプリチャージおよび読み出し装置を備えてお
り、このプリチャージおよび読み出し装置が、プリチャ
ージ要素、電流−電圧変換器および読み出し回路を備
え、セルの選択によって、プリチャージ要素が活性化さ
れて、電流−電圧変換器の入力が行に接続され、電流−
電圧変換器の出力がプリチャージ要素と読み出し回路の
入力とに接続される、集積回路メモリのセルの電流を測
定するための方法であって、プリチャージ要素および読
み出し回路を不活性状態に設定して、電流−電圧変換器
の出力に、試験電圧を印加してその中の電流測定を行う
ことを特徴とする方法が提供される。好ましくはさら
に、プリチャージ要素のみの電流−電圧特性を読み出す
ようになっている。以下、添付した図を参照しながら行
う説明によって本発明のその他の特徴および利点が明ら
かとなろう。以下の説明は単に例示のためのものであっ
てなんら本発明を限定するものではない。
【0009】
【発明の実施の形態】図1には、複数のビットラインと
複数のワードラインによりマトリクス状に構成されたメ
モリセルのアレイ1と、論理ゲート回路2とが示されて
いる。その論理ゲート回路2は、ビットラインデコーダ
(DECY)によって制御されて1つまたはそれ以上の
ビットライン(この実施例では8個)を選択し(sely)、
その選択されたビットラインの1つ1つを、付属するプ
リチャージおよび読み出し装置(Cl0、・・・、Cl
7)に接続させる。メモリアレイはさらに、ワードライ
ンを選択するための(selx)のワードラインデコーダ(D
ECX)によって制御されている。メモリ選択信号/C
EとアドレスバスADからの信号とを受けるアドレス遷
移検出回路3は、新たなアドレスが検出されるやいな
や、プリチャージおよび読み出し装置(Cl0、・・
・、Cl7)を活性化またはトリガするための信号Ck
rを出力する。
複数のワードラインによりマトリクス状に構成されたメ
モリセルのアレイ1と、論理ゲート回路2とが示されて
いる。その論理ゲート回路2は、ビットラインデコーダ
(DECY)によって制御されて1つまたはそれ以上の
ビットライン(この実施例では8個)を選択し(sely)、
その選択されたビットラインの1つ1つを、付属するプ
リチャージおよび読み出し装置(Cl0、・・・、Cl
7)に接続させる。メモリアレイはさらに、ワードライ
ンを選択するための(selx)のワードラインデコーダ(D
ECX)によって制御されている。メモリ選択信号/C
EとアドレスバスADからの信号とを受けるアドレス遷
移検出回路3は、新たなアドレスが検出されるやいな
や、プリチャージおよび読み出し装置(Cl0、・・
・、Cl7)を活性化またはトリガするための信号Ck
rを出力する。
【0010】プリチャージおよび読み出し装置の詳細を
図2に示す。このプリチャージおよび読み出し装置は、
論理電源電圧Vccと電流−電圧変換器5の出力Sとの間
に接続されたプリチャージ要素4と、電流−電圧変換器
の出力Sに接続された読み出し回路6とを備えている。
この読み出し回路6とは、集積回路メモリの入/出力ピ
ンD0に付属する出力レジスタR0に2進信号を出力す
る。従来の方法では、プリチャージ要素4は抵抗要素を
有する。ここに示した簡単な例では、プリチャージ要素
はP型MOSトランジスタであり、そのソースは論理電
源電圧Vccに接続され、そのドレインは電流−電圧変換
器の出力Sに接続されている。この要素は、図の例では
そのゲートに直接印加される活性化信号Ckrによって
ON状態にされる。電流−電圧変換器5は従来、電流−
電圧変換器の入力Eと出力Sとの間に直列に接続された
トランジスタ7を含み、さらに、電流−電圧変換器の入
力とトランジスタ7のゲートとの間にインバータ8を含
む。この簡単な回路は、サーボリンクであって、電流−
電圧変換器の入力で、トランジスタ7とインバータ8と
の技術的な特性に関連するプリチャージ電圧を実現す
る。図の例では、トランジスタ7はN型MOSトランジ
スタであって、そのソースは入力Eに接続され、ドレイ
ンは出力Sに接続されている。
図2に示す。このプリチャージおよび読み出し装置は、
論理電源電圧Vccと電流−電圧変換器5の出力Sとの間
に接続されたプリチャージ要素4と、電流−電圧変換器
の出力Sに接続された読み出し回路6とを備えている。
この読み出し回路6とは、集積回路メモリの入/出力ピ
ンD0に付属する出力レジスタR0に2進信号を出力す
る。従来の方法では、プリチャージ要素4は抵抗要素を
有する。ここに示した簡単な例では、プリチャージ要素
はP型MOSトランジスタであり、そのソースは論理電
源電圧Vccに接続され、そのドレインは電流−電圧変換
器の出力Sに接続されている。この要素は、図の例では
そのゲートに直接印加される活性化信号Ckrによって
ON状態にされる。電流−電圧変換器5は従来、電流−
電圧変換器の入力Eと出力Sとの間に直列に接続された
トランジスタ7を含み、さらに、電流−電圧変換器の入
力とトランジスタ7のゲートとの間にインバータ8を含
む。この簡単な回路は、サーボリンクであって、電流−
電圧変換器の入力で、トランジスタ7とインバータ8と
の技術的な特性に関連するプリチャージ電圧を実現す
る。図の例では、トランジスタ7はN型MOSトランジ
スタであって、そのソースは入力Eに接続され、ドレイ
ンは出力Sに接続されている。
【0011】読み出し回路6は通常、基準値refを有
する比較器型の回路9を備えている。この読み出し回路
は、比較器の後に、増幅器またはインバータ(図示せ
ず)を含んでいてもよい。読み出し回路6は従来、その
出力が、入/出力ピンD0に付属する3状態出力レジス
タR0に接続されている。つまり出力確認信号/OEの
不活性状態(“1”)が、レジスタの出力を高インピー
ダンス状態に設定する。活性な状態(“0”)は読み出
し回路の出力における論理情報を入/出力ピンD0に転
送する。動作時、電流−電圧変換器の入力Eは、図1の
論理ゲート回路2(ビットラインデコーダDECY(図
1)の信号selyi によって制御される)のトランジスタ
10によって選択されたビットラインに接続される。この
同じ入力Eに接続されたその他のビットラインがある場
合には、それらは必然的に非選択とされる。
する比較器型の回路9を備えている。この読み出し回路
は、比較器の後に、増幅器またはインバータ(図示せ
ず)を含んでいてもよい。読み出し回路6は従来、その
出力が、入/出力ピンD0に付属する3状態出力レジス
タR0に接続されている。つまり出力確認信号/OEの
不活性状態(“1”)が、レジスタの出力を高インピー
ダンス状態に設定する。活性な状態(“0”)は読み出
し回路の出力における論理情報を入/出力ピンD0に転
送する。動作時、電流−電圧変換器の入力Eは、図1の
論理ゲート回路2(ビットラインデコーダDECY(図
1)の信号selyi によって制御される)のトランジスタ
10によって選択されたビットラインに接続される。この
同じ入力Eに接続されたその他のビットラインがある場
合には、それらは必然的に非選択とされる。
【0012】読み出しモード(selxi) で選択されたビッ
トラインのセルCiは、そのゲートに印加される対応す
る読み出し電圧(フラッシュEPROMセルについては
5ボルト程度)を有する。セルが読み出しモードでアド
レスされると、このセルは選択され、一方、活性化また
はトリガ信号krが発生される。つまりプリチャージ回
路が電流−電圧変換器に注入電流を与え、この電流−電
圧変換器が選択されたビットライン(li)をプリチャ
ージ電圧にプリチャージする。セルCiはその状態(プ
ログラムされているか否か)に応じた或る電流を与え
る。この電流が電流−電圧変換器を反応させる。電流−
電圧変換器の出力に電圧が設定される。この電圧が比較
器によって基準値と比較され、この比較器が対応する2
進情報要素“0”または“1”を出力する。この2進情
報要素が、出力可能化信号/OEによる活性化によって
ピンD0に伝送される。
トラインのセルCiは、そのゲートに印加される対応す
る読み出し電圧(フラッシュEPROMセルについては
5ボルト程度)を有する。セルが読み出しモードでアド
レスされると、このセルは選択され、一方、活性化また
はトリガ信号krが発生される。つまりプリチャージ回
路が電流−電圧変換器に注入電流を与え、この電流−電
圧変換器が選択されたビットライン(li)をプリチャ
ージ電圧にプリチャージする。セルCiはその状態(プ
ログラムされているか否か)に応じた或る電流を与え
る。この電流が電流−電圧変換器を反応させる。電流−
電圧変換器の出力に電圧が設定される。この電圧が比較
器によって基準値と比較され、この比較器が対応する2
進情報要素“0”または“1”を出力する。この2進情
報要素が、出力可能化信号/OEによる活性化によって
ピンD0に伝送される。
【0013】従来の技術によれば、図2に示すように、
セルの曲線i=f(v)をプロットするために、読み出
しプリチャージ回路は通常切り離される。そのため通常
は電流−電圧変換器のインバータ8の前に論理ゲートが
具備される。図2の実施例では、電流−電圧変換器のト
ランジスタ7はN型トランジスタであるために、それを
オフにするためにはそのゲートをゼロに設定しなければ
ならない。この場合論理ゲートはORゲート11であっ
て、このORゲートはその入力に、電流−電圧変換器の
入力Eと試験信号DMAとを受ける。試験信号DMAの
活性化(“1”とする)によって電流−電圧変換器8の
トランジスタ7がオフ状態にされ、入力が電流−電圧変
換器の出力から切り離される(図2)。試験信号DMA
として使用される信号は一般に“1”に設定されたメモ
リ選択信号/CEである。
セルの曲線i=f(v)をプロットするために、読み出
しプリチャージ回路は通常切り離される。そのため通常
は電流−電圧変換器のインバータ8の前に論理ゲートが
具備される。図2の実施例では、電流−電圧変換器のト
ランジスタ7はN型トランジスタであるために、それを
オフにするためにはそのゲートをゼロに設定しなければ
ならない。この場合論理ゲートはORゲート11であっ
て、このORゲートはその入力に、電流−電圧変換器の
入力Eと試験信号DMAとを受ける。試験信号DMAの
活性化(“1”とする)によって電流−電圧変換器8の
トランジスタ7がオフ状態にされ、入力が電流−電圧変
換器の出力から切り離される(図2)。試験信号DMA
として使用される信号は一般に“1”に設定されたメモ
リ選択信号/CEである。
【0014】プリチャージおよび読み出し装置に付属す
る入/出力ピンを試験端子として使用するために、試験
モードにおいて、プリチャージおよび読み出し装置を短
絡させるためのトランジスタ12が具備されている。実際
には、付属する出力レジスタR0を短絡させるために第
2の短絡トランジスタ13が使用される。プリチャージお
よび読み出し装置と出力レジスタによって構成されるユ
ニット全体を短絡させるために単一のトランジスタを使
用することができる。しかしながら2つの短絡トランジ
スタ12および13を使用するのが有利である。実際、プリ
チャージおよび読み出し装置は一般に、平面幾何学的に
見て、集積回路の中心に位置するメモリセルの近くに配
置され、一方、出力レジスタはむしろ周辺部分の入/出
力ピンの近くに配置される。長い接続を多数作製するの
は好ましいことではなく、そのため異なる要素を局地的
に短絡させるのが好ましい。
る入/出力ピンを試験端子として使用するために、試験
モードにおいて、プリチャージおよび読み出し装置を短
絡させるためのトランジスタ12が具備されている。実際
には、付属する出力レジスタR0を短絡させるために第
2の短絡トランジスタ13が使用される。プリチャージお
よび読み出し装置と出力レジスタによって構成されるユ
ニット全体を短絡させるために単一のトランジスタを使
用することができる。しかしながら2つの短絡トランジ
スタ12および13を使用するのが有利である。実際、プリ
チャージおよび読み出し装置は一般に、平面幾何学的に
見て、集積回路の中心に位置するメモリセルの近くに配
置され、一方、出力レジスタはむしろ周辺部分の入/出
力ピンの近くに配置される。長い接続を多数作製するの
は好ましいことではなく、そのため異なる要素を局地的
に短絡させるのが好ましい。
【0015】最後に、テストを行うには、出力可能化信
号/OEをハイレベルにして出力レジスタR0の出力を
高インピーダンス状態とする。その場合、入/出力ピン
に試験電圧(可変)Vtestを印加してその電流を測定す
ることが可能である。本発明では、図3に示すように、
ユニット全体を短絡させようとするのではなく、プリチ
ャージ要素と読み出し回路を切り離すことによって、電
流−電圧変換器の出力Sに試験電圧を印加してその電流
を測定することを可能にする試験回路が具備されてい
る。図3の実施例では、試験回路はさらに、プリチャー
ジ要素4に印加される活性化信号Ckrを不活性状態
(この場合は“0”)とするための論理ゲート13を有す
る。この例では、第1の試験信号DMA1 と活性化信号
Ckrを受けてCkr’で表されるプリチャージおよび
読み出し装置用の可能化された活性化信号を出力するの
はORゲートである。メモリ全体について1つの論理ゲ
ートで十分であることに注意されたい。つまり信号Ck
r’が全てのプリチャージ素子に印加される。
号/OEをハイレベルにして出力レジスタR0の出力を
高インピーダンス状態とする。その場合、入/出力ピン
に試験電圧(可変)Vtestを印加してその電流を測定す
ることが可能である。本発明では、図3に示すように、
ユニット全体を短絡させようとするのではなく、プリチ
ャージ要素と読み出し回路を切り離すことによって、電
流−電圧変換器の出力Sに試験電圧を印加してその電流
を測定することを可能にする試験回路が具備されてい
る。図3の実施例では、試験回路はさらに、プリチャー
ジ要素4に印加される活性化信号Ckrを不活性状態
(この場合は“0”)とするための論理ゲート13を有す
る。この例では、第1の試験信号DMA1 と活性化信号
Ckrを受けてCkr’で表されるプリチャージおよび
読み出し装置用の可能化された活性化信号を出力するの
はORゲートである。メモリ全体について1つの論理ゲ
ートで十分であることに注意されたい。つまり信号Ck
r’が全てのプリチャージ素子に印加される。
【0016】試験回路はさらに、電流−電圧変換器5の
出力Sから読み出し回路を分離するためのトランジスタ
14を備えている。このトランジスタは、例えば論理電源
電圧Vccと読み出し回路との間に接続されており、図中
DMAと表される試験信号によって制御される。好まし
くは、入/出力ピンD0を試験端子として使用するため
に、電流−電圧変換器の出力SとピンD0との間に接続
されて同じ試験信号DMAによって制御されるトランジ
スタ15が具備されている。図2を参照してすでに説明し
たように、図3に示すトランジスタ15の代わりに、読み
出し回路と並列に接続された第1のトランジスタと、付
属する出力レジスタと並列に接続された第2のトランジ
スタとを使用することも可能である。
出力Sから読み出し回路を分離するためのトランジスタ
14を備えている。このトランジスタは、例えば論理電源
電圧Vccと読み出し回路との間に接続されており、図中
DMAと表される試験信号によって制御される。好まし
くは、入/出力ピンD0を試験端子として使用するため
に、電流−電圧変換器の出力SとピンD0との間に接続
されて同じ試験信号DMAによって制御されるトランジ
スタ15が具備されている。図2を参照してすでに説明し
たように、図3に示すトランジスタ15の代わりに、読み
出し回路と並列に接続された第1のトランジスタと、付
属する出力レジスタと並列に接続された第2のトランジ
スタとを使用することも可能である。
【0017】本発明によれば、電流を測定するための方
法は以下の操作で構成される。 メモリセルCiをアドレスする(これは、活性化信
号Ckrを発生し、セルを選択する(selxi, selyi)。 プリチャージ要素(DMA1 )および読み出し回路
(DMA)を禁止するために試験信号を印加する、 試験電圧(Vtest)を電流−電圧変換器5の出力に
印加してその電流を測定する。 入/出力ピンD0を用いて試験電圧の印加および電流の
測定を行う好ましい事例では、出力確認信号/OEを不
活性状態(“1”)に保持して出力レジスタの出力を高
インピーダンス状態とし、試験信号DMAを用いて読み
出し回路6と出力レジスタR0とを短絡させる。
法は以下の操作で構成される。 メモリセルCiをアドレスする(これは、活性化信
号Ckrを発生し、セルを選択する(selxi, selyi)。 プリチャージ要素(DMA1 )および読み出し回路
(DMA)を禁止するために試験信号を印加する、 試験電圧(Vtest)を電流−電圧変換器5の出力に
印加してその電流を測定する。 入/出力ピンD0を用いて試験電圧の印加および電流の
測定を行う好ましい事例では、出力確認信号/OEを不
活性状態(“1”)に保持して出力レジスタの出力を高
インピーダンス状態とし、試験信号DMAを用いて読み
出し回路6と出力レジスタR0とを短絡させる。
【0018】読み出し回路を禁止あるいはそれを短絡さ
せる試験信号DMAおよびプリチャージ要素を禁止する
ための試験信号DMA1 は、上記のようにして印加され
る試験電圧の関数としてプリチャージ要素の電流を測定
することを可能にするためには、異なっているのが好ま
しい。この場合、試験回路は更に、電流−電圧変換器の
トランジスタのゲートにロック電圧を印加するための論
理ゲート16を含む。例えば、ORゲート16が電流−電圧
変換器のインバータ8の前に置かれる。このORゲート
は、電流−電圧変換器の入力と、この例ではプリチャー
ジ要素のテスト中、“1”に設定される試験信号DMA
2 とを受ける。
せる試験信号DMAおよびプリチャージ要素を禁止する
ための試験信号DMA1 は、上記のようにして印加され
る試験電圧の関数としてプリチャージ要素の電流を測定
することを可能にするためには、異なっているのが好ま
しい。この場合、試験回路は更に、電流−電圧変換器の
トランジスタのゲートにロック電圧を印加するための論
理ゲート16を含む。例えば、ORゲート16が電流−電圧
変換器のインバータ8の前に置かれる。このORゲート
は、電流−電圧変換器の入力と、この例ではプリチャー
ジ要素のテスト中、“1”に設定される試験信号DMA
2 とを受ける。
【0019】この改良方法によって、試験信号DMAと
DMA1 とを活性化して電流−電圧変換器を介して選択
およびバイアスされたメモリセルの電流を測定すること
によって第1の試験を行い、信号DMAとDMA2 とを
活性化してプリチャージ要素のみの電流を測定すること
によって第2の試験を行うことができる。試験信号DM
A、DMA1 およびDMA2 はプローブによって印加さ
れる。少なくとも1つ、例えば両方の試験で用いられる
信号DMAがメモリの選択ピンによって制御されてもよ
い(/CE)。こうして集積回路メモリの各セルの真の
挙動を知ることができる。このことによってメモリの信
頼性が向上し、より完全な試験が実現する。
DMA1 とを活性化して電流−電圧変換器を介して選択
およびバイアスされたメモリセルの電流を測定すること
によって第1の試験を行い、信号DMAとDMA2 とを
活性化してプリチャージ要素のみの電流を測定すること
によって第2の試験を行うことができる。試験信号DM
A、DMA1 およびDMA2 はプローブによって印加さ
れる。少なくとも1つ、例えば両方の試験で用いられる
信号DMAがメモリの選択ピンによって制御されてもよ
い(/CE)。こうして集積回路メモリの各セルの真の
挙動を知ることができる。このことによってメモリの信
頼性が向上し、より完全な試験が実現する。
【図1】 集積回路型メモリの構成例を示す。
【図2】 集積回路メモリのビットラインに付属するプ
リチャージおよび読み出し装置と従来技術の試験回路と
を示す。
リチャージおよび読み出し装置と従来技術の試験回路と
を示す。
【図3】 本発明による試験回路を備えたプリチャージ
および読み出し装置を示す。
および読み出し装置を示す。
4 プリチャージ要素 5 電流−電圧変換器 6 読み出し回路 13、16 論理ゲート 14、15 トランジスタ D0 入/出力ピン DMA、DMA1 、DMA2 試験信号 E 電流−電圧変換器の入力 li ビットライン S 電流−電圧変換器の出力 Vtest 試験電圧 Vcc 論理電源電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エミリオ ミギュエル イエロ フランス国 13100 エクサン−プロヴ ァンス アヴニュ ルネ カサン 7 バチモン セ レジダンス ル シャン ボール (58)調査した分野(Int.Cl.6,DB名) G11C 29/00 G01R 31/28
Claims (7)
- 【請求項1】 複数行、複数列のマトリクス状に構成さ
れ、1つまたはそれ以上の行に付属する少なくとも1つ
のプリチャージおよび読み出し装置を備えており、上記
少なくとも1つのプリチャージおよび読み出し装置が、
プリチャージ要素、電流−電圧変換器および読み出し回
路を備えており、行の選択によって、プリチャージ要素
が活性化されて、電流−電圧変換器の入力が当該行に接
続され、電流−電圧変換器の出力がプリチャージ要素と
読み出し回路の入力とに接続される、集積回路メモリで
あって、 プリチャージおよび読み出し装置はさらに、電流−電圧
変換器の出力をプリチャージ要素と読み出し回路から分
離し、電流−電圧変換器の出力に試験電圧(Vtest)を
印加し、さらにこの出力における電流を測定するための
試験回路を備えていることを特徴とする集積回路メモ
リ。 - 【請求項2】 試験回路が、試験信号によって制御され
て、読み出し回路の論理電源電圧(Vcc)を切り離すト
ランジスタを備えることを特徴とする請求項1に記載の
メモリ。 - 【請求項3】 試験回路が、試験信号を受けてプリチャ
ージ要素を不活性状態とする論理ゲートを備えることを
特徴とする請求項1に記載のメモリ。 - 【請求項4】 試験回路が、試験信号によって制御され
て電流−電圧変換器の入力をその出力から切り離すもう
1つの論理ゲートを備え、上記試験回路が、読み出し回
路を上記電流−電圧変換器の出力から切り離すことによ
って、この出力に試験電圧を印加することを可能にし、
さらに上記出力においてプリチャージ要素からの電流を
測定することを可能にすることを特徴とする請求項1ま
たは2に記載のメモリ。 - 【請求項5】 プリチャージ素子がメモリの入/出力ピ
ンに接続され、上記試験回路が電流−電圧変換器の出力
と上記ピンとの間に接続された少なくとも1つのトラン
ジスタを備えており、このトランジスタは読み出し回路
の電源を切り離すためにこのトランジスタに印加される
試験信号によって制御されるもので、上記試験回路が上
記入/出力ピンに試験電圧を印加してその電流を測定す
ることを特徴とする請求項1〜4のいずれか一項に記載
のメモリ。 - 【請求項6】 メモリセルのプリチャージおよび読み出
し装置を備えており、プリチャージおよび読み出し装置
が、プリチャージ要素、電流−電圧変換器および読み出
し回路を備え、セルの選択によって、プリチャージ要素
が活性化されて、電流−電圧変換器の入力が行に接続さ
れ、電流−電圧変換器の出力がプリチャージ要素と読み
出し回路の入力とに接続される、集積回路メモリのセル
の電流を測定するための方法であって、プリチャージ要
素および読み出し回路を不活性状態に設定して、電流−
電圧変換器の出力に、試験電圧を印加してその中の電流
測定を行うことを特徴とする方法。 - 【請求項7】 読み出し回路を不活性にし、且つ上記電
流−電圧変換器の入力をその出力から分離して、電流−
電圧変換器の出力に印加された試験電圧の関数としてプ
リチャージ要素における電流を測定することを特徴とす
る請求項6に記載の方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR9415430 | 1994-12-21 | ||
FR9415430A FR2728717B1 (fr) | 1994-12-21 | 1994-12-21 | Procede et circuit de test pour memoire en circuit integre |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08263998A JPH08263998A (ja) | 1996-10-11 |
JP2880678B2 true JP2880678B2 (ja) | 1999-04-12 |
Family
ID=9470077
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7349885A Expired - Fee Related JP2880678B2 (ja) | 1994-12-21 | 1995-12-21 | 集積回路メモリをテストするための方法および回路 |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP0718850B1 (ja) |
JP (1) | JP2880678B2 (ja) |
DE (1) | DE69501662T2 (ja) |
FR (1) | FR2728717B1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0833348B1 (en) * | 1996-09-30 | 2003-07-09 | STMicroelectronics S.r.l. | Method and circuit for checking multilevel programming of floating-gate nonvolatile memory cells, particlarly flash cells |
US6754094B2 (en) * | 2002-01-31 | 2004-06-22 | Stmicroelectronics, Inc. | Circuit and method for testing a ferroelectric memory device |
US9502106B2 (en) | 2014-12-10 | 2016-11-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of controlling semiconductor memory device |
US10043564B2 (en) | 2014-12-10 | 2018-08-07 | Toshiba Memory Corporation | Semiconductor memory device and method of controlling semiconductor memory device |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2663774B1 (fr) * | 1990-06-21 | 1992-09-25 | Sgs Thomson Microelectronics | Circuit de test de cellules memoires electriquement programmables. |
US5361232A (en) * | 1992-11-18 | 1994-11-01 | Unisys Corporation | CMOS static RAM testability |
-
1994
- 1994-12-21 FR FR9415430A patent/FR2728717B1/fr not_active Expired - Fee Related
-
1995
- 1995-12-14 EP EP19950402815 patent/EP0718850B1/fr not_active Expired - Lifetime
- 1995-12-14 DE DE1995601662 patent/DE69501662T2/de not_active Expired - Fee Related
- 1995-12-21 JP JP7349885A patent/JP2880678B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
EP0718850B1 (fr) | 1998-02-25 |
FR2728717B1 (fr) | 1997-01-31 |
DE69501662T2 (de) | 1998-06-18 |
EP0718850A1 (fr) | 1996-06-26 |
JPH08263998A (ja) | 1996-10-11 |
DE69501662D1 (de) | 1998-04-02 |
FR2728717A1 (fr) | 1996-06-28 |
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