CN111292797A - 存储芯片及其测试电路与测试方法 - Google Patents

Abstract

本发明公开了一种存储芯片及其测试电路与测试方法，复用存储芯片的微处理器作为存储芯片中测试电路的控制器，复用存储芯片的页缓冲器作为测试电路的比较电路，只需在存储芯片中增加一测试向量生成电路，即可实现在存储芯片中内建自测试电路，相对于单独增加控制器、比较电路以及测试向量生成电路的传统方案，大大缩小了测试电路尺寸，便于存储芯片小型化设计，降低了制作成本。

Description

存储芯片及其测试电路与测试方法

技术领域

本发明涉及存储芯片技术领域，更具体的说，涉及一种存储芯片及其测试电路与测试方法。

背景技术

随着科学技术的不断发展，越来越多的电子设备被广泛的应用于人们的日常生活与工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。

电子设备需要通过存储芯片存储数据。随着电子设备性能越来越强大，所需存储与处理的数据也越来越多，为了保证电子设备的安全可靠运行，电子设备需要在存储芯片内部集成测试电路，以检测存储芯片是否存在故障。

现有技术中，一般需要在存储芯片的芯片结构中额外增加测试电路，制作成本高，且不便于芯片小型化设计。

发明内容

有鉴于此，本申请提供了一种存储芯片及其测试电路与测试方法，方案如下：

一种存储芯片的测试电路，所述存储芯片包括微处理器以及存储结构，所述存储结构包括存储阵列以及页缓冲器；所述微处理器至少用于通过所述页缓冲器读取所述存储阵列中的存储数据；

所述测试电路包括：

比较电路，所述比较电路复用所述页缓冲器；

测试向量生成电路，所述测试向量生成电路用于基于地址信息生成测试向量；

控制器，所述控制器复用所述微处理器；所述控制器用于执行测试指令，基于所述地址信息以及所述测试向量，控制所述比较电路向所述存储阵列写入测试数据后，控制所述比较电路从所述存储阵列读取所述测试数据，通过所述比较电路获取所述测试数据与标准数据的比较结果。

优选的，在上述测试电路中，所述微处理器包括只读存储器，用于存储读取指令；所述微处理器用于执行所述读取指令，以通过所述页缓冲器读取所述存储阵列中的存储数据；

所述只读存储器还存储有所述测试指令，所述控制器用于基于指令指针，从所述只读存储器中读取与所述指令指针适配的所述测试指令。

优选的，在上述测试电路中，，所述控制器用于对所述测试指令进行译码后，判断是否执行到操作结束指令，如果是，结束对所述存储芯片的测试，如果否，执行译码后的所述测试指令，以获得所述比较结果。

优选的，在上述测试电路中，所述比较电路用于对测试数据与标准数据进行异或逻辑运算，以获取所述比较结果；

所述控制器还用于基于所述比较结果，确定所述存储芯片的故障信息。

优选的，在上述测试电路中，所述控制器用于获取当前地址信息对应的比较结果，进行地址递增，判断递增后的地址信息是否达到最大地址，如果未达到最大地址，获取递增后的地址信息对应的比较结果。

本发明还提供了一种存储芯片，所述存储芯片包括：

微处理器以及存储结构，所述存储结构包括存储阵列以及页缓冲器；所述微处理器至少用于通过所述页缓冲器读取所述存储阵列中的存储数据；

还包括测试电路，所述测试电路为上述任一项所述的测试电路。

本发明还提供了一种存储芯片的测试方法，所述存储芯片包括为微处理器以及存储结构，所述存储结构包括存储阵列以及页缓冲器；所述微处理器至少用于通过所述页缓冲器读取所述存储阵列中的存储数据；

复用所述微处理器执行所述测试方法，所述测试方法包括：

获取测试指令；

对所述测试指令

进行解码；

完成解码后，启动测试向量生成电路，以基于地址信息生成测试向量；

执行译码后的所述测试指令，包括：

基于所述地址信息以及所述测试向量，复用所述页缓冲器，向所述存储阵列写入测试数据；

复用所述页缓冲器，从所述存储阵列中读取所述测试数据，获取所述测试数据与标准数据的比较结果。

优选的，在上述测试方法中，所述微处理器包括只读存储器，用于存储读取指令；所述微处理器用于执行所述读取指令，以通过所述页缓冲器读取所述存储阵列中的存储数据；

所述只读存储器还存储有所述测试指令，所述获取测试指令包括：基于指令指针，从所述只读存储器中读取与所述指令指针适配的所述测试指令。

优选的，在完成解码后，启动所述测试向量生成电路之前，还包括：

判断是否执行到操作结束指令，如果是，结束对所述存储芯片的测试，如果否，执行译码后的所述测试指令，以获得所述比较结果。

优选的，在上述测试方法中，获取所述比较结果的方法包括：对测试数据与标准数据进行异或逻辑运算，以获取所述比较结果；

或，所述测试方法还包括：基于所述比较结果，确定所述存储芯片的故障信息；

或，所述测试方法包括：获取当前地址信息对应的比较结果，进行地址递增，判断递增后的地址信息是否达到最大地址，如果未达到最大地址，获取递增后的地址信息对应的比较结果。

通过上述描述可知，本发明技术方案提供的存储芯片及其测试电路与测试方法中，复用存储芯片的微处理器作为存储芯片中测试电路的控制器，复用存储芯片的页缓冲器作为测试电路的比较电路，只需在存储芯片中增加一测试向量生成电路，即可实现在存储芯片中内建自测试电路，相对于单独增加控制器、比较电路以及测试向量生成电路的传统方案，大大缩小了测试电路尺寸，便于存储芯片小型化设计，降低了制作成本。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。

图1为NAND存储芯片的电路图；

图2为一种存储芯片中内建自测试电路的结构示意图；

图3为另一种存储芯片中内建自测试电路的结构示意图；

图4为一种存储芯片的结构示意图；

图5为本发明实施例提供的一种测试电路结构示意图；

图6为本发明实施例提供的一种存储芯片微处理器的结构示意图；

图7为本发明实施例提供的一种测试方法的流程图；

图8为本发明实施例提供的另一种测试方法的流程示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。

由于3D NAND存储芯片主要由阵列组成，而存储容量依靠于阵列的面积，因此为了减少芯片成本，需要尽可能压缩内建自测试电路。适用于3D NAND存储芯片的内建自测试算法的难点在于设计测试序列，使其覆盖干扰故障的多种模式，增加测试效率，降低测试成本。

如图1所示，图1为NAND存储芯片的电路图，包括：微处理器(MCU)、存储结构、数据通路、接口组件以及内部寄存器。数据通路分别与存储结构、接口组件以及内部寄存器连接，数据通路用于获取用户数据、地址信息以及指令，发送给所连接的对应部件。接口组件与MCU连接。存储结构包括存储阵列、页缓冲器、列解码器和字线解码器。内部寄存器通过一个单独的端口与页缓冲器连接，通过一个单独端口的依次通过模拟电路和字线开关与字线解码器连接，通过一个单独的端口与接口组件连接，通过一个单独的端口与MCU连接。

MCU包括指令获取电路，MCU通过单独的端口与只读存储器连接(ROM)，还通过单独的端口与随机存取控制器连接，还通过单独的端口与解码器连接。MCU中，解码器与执行电路连接，执行电路分别与数据回写电路、总线控制电路以及算术逻辑运算器连，随机存储器(RAM)控制器与RAM连接。MCU的主要功能包括：基于预设算法和指令，对存储阵列中数据进行编程、擦除和读取；对内部寄存器进行控制；以及控制MCU和数据通路之间的数据。

参考图2，图2为一种存储芯片中内建自测试电路的结构示意图，该方式中，需要单独在存储芯片中增加内建自测试电路，该内建自测试电路包括测试向量生成电路以及比较电路，还需要单独的增加内建自测试电路的控制器。所述控制器需要接入使能信号CE、OE和WE。该内建自测试电路需要接入接口信号BSI、BSO、BMS、BRS、CLK和BNS。所述内建自测试电路和所述控制器均通过测试接口与存储芯片的存储结构连接。该方式中，存储结构至少包括地址缓冲器、X解码器、测试模拟寄存器、电源模块、存储阵列、Y解码器和灵敏放大器。

参考图3，图3为一种存储芯片中内建自测试电路的结构示意图，该方式中，内建自测试电路包括：控制器、测试向量生成电路以及比较电路，三者均通过测试接口与存储芯片中的RAM连接，测试接口还连接存储芯片中的RAM控制器。内建自测试电路的控制器包括硬件FSM(有限状态机)。

由图2和图3所示方式可知，一般的，在存储芯片中集成测试电路，需要单独的增加控制器、测试向量生成电路以及比较电路这三部分结构，硬件面积很大，一般约为0.1863mm²，测试成本较高，且不便于存储芯片的小型化设计。

为了解决上述问题，本发明实施例提供了一种存储芯片的测试电路，所述存储芯片如图4所示，图4为一种存储芯片的结构示意图，所述存储芯片至少包括微处理器11以及存储结构12，所述存储结构12包括存储阵列121以及页缓冲器122；所述微处理器11至少用于通过所述页缓冲器122读取所述存储阵列121中的存储数据。所述微处理器11可以为存储芯片中固有的专用微处理器或是通用处理器。

本发明实施例中，存储芯片以3D NAND存储芯片为例进行说明，需要说明的是，本发明实施例中所述存储芯片不局限于为3D NAND存储芯片，也可以为其他类型的存储芯片。

所述测试电路如图5所示，图5为本发明实施例提供的一种测试电路结构示意图，该测试电路包括：

比较电路21，所述比较电路21复用所述页缓冲器；

测试向量生成电路22，所述测试向量生成电路22用于基于地址信息生成测试向量；

控制器23，所述控制器23复用所述微处理器11；所述控制器23用于执行测试指令，基于所述地址信息以及所述测试向量，控制所述比较电路21向所述存储阵列121写入测试数据后，控制所述比较电路21从所述存储阵列121读取所述测试数据，通过所述比较电路21获取所述测试数据与标准数据的比较结果。

在存储芯片中，页缓冲器122具有数据读取电路以及比较电路，故可以复用所述页缓冲器122作为所述比较电路21，通过所述数据读取电路对存储阵列121进行测试数据的写入以及从所述存储阵列121读取测试电路，通过所述比较电路获取所述测试数据与标准数据的比较结果，无需额外设置比较电路21。

在存储芯片中，可以基于预设指令使得所述微处理器11处于测试模式，或处于数据读写模式，在所述测试模式下，复用所述微处理器11作为所述控制器21执行本发明实施例测试方法，对存储芯片进行测试，在数据读写模式下，可以对存储芯片的存储单元进行常规编程、数据读取以及擦除等操作，无需单独增加测试电路的控制器。

本发明技术方案提供的存储芯片及其测试电路与测试方法中，复用存储芯片的微处理器作为存储芯片中测试电路的控制器13，复用存储芯片的页缓冲器作为测试电路的比较电路11，相对于单独增加控制器、比较电路以及测试向量生成电路的传统方案，只需在存储芯片中增加一测试向量生成电路12，即可实现在存储芯片中内建自测试电路，大大缩小了测试电路尺寸，便于存储芯片小型化设计，降低了制作成本。

所述存储芯片中，所述微处理器11包括只读存储器，用于存储读取指令；所述微处理器11用于执行所述读取指令，以通过所述页缓冲器122读取所述存储阵列121中的存储数据。可选的，所述只读存储器还存储有所述测试指令，复用所述只读存储器存储所述测试指令，以便于所述控制器23执行所述测试指令，对所述存储芯片进行故障测试。在执行所述测试指令对所述存储芯片进行故障测试时，所述控制器23用于基于指令指针，从所述只读存储器中读取与所述指令指针适配的所述测试指令。所述测试指令包括测试数据写入指令，所述控制器23执行该指令，以控制所述比较电路21，在所述存储阵列121中写入测试数据，所述测试指令还包括测试数据读取指令，所述控制器23执行该指令，以控制所述比较电路21，在所述存储阵列121中读取测试数据。

在所述存储芯片进行测试时，所述控制器23用于对所述测试指令进行译码后，判断是否执行到操作结束指令，如果是，结束对所述存储芯片的测试，如果否，执行译码后的所述测试指令，以获得所述比较结果。

在所述存储芯片进行测试时，所述比较电路21用于对测试数据与标准数据进行异或逻辑运算，以获取所述比较结果；如果测试数据与标准数据的值不相同，则异或结果为1。如果测试数据与标准数据的值相同，异或结果为0。所述控制器23还用于基于所述比较结果，确定所述存储芯片的故障信息。如果比较结果表征测试数据与标准数据的值相同，表征无故障，反之则表明存在故障。

在所述存储芯片进行测试时，执行当前测试指令时，所述控制器23用于获取当前地址信息对应的比较结果，进行地址递增，判断递增后的地址信息是否达到最大地址，如果未达到最大地址，获取递增后的地址信息对应的比较结果。

本发明实施例所述微处理器的结构如图6所示，图6为本发明实施例提供的一种存储芯片微处理器的结构示意图，包括：微码存储模块231、指令指针获取模块232、地址生成模块234和读写控制模块233。微码存储模块231包括存储芯片的ROM。存储有读取指令和测试指令。

微码存储模块231分别与测试向量生成电路22、指令指针获取模块232、地址生成模块234和读写控制模块233连接。比较电路21、测试向量生成电路22、地址生成模块234和读写控制模块233均与存储阵列121连接。

如果指令指针获取模块232的指令指针用于启动所述存储芯片进行数据读写的操作，则从所述微码存储模块231读取对应数据读写操作的控制指令，执行该控制指令，地址生成模块234和读写控制模块233为页缓冲器提供地址信息和读写命令，以对存储阵列121进行数据读写操作。

如果指令指针获取模块232的指令指针用于启动所述存储芯片进行测试的操作，此时微处理器11复用为控制器23，从所述微码存储模块231读取对应测试操作的测试指令，执行测试指令，控制测试向量生成电路22基于地址信息生成测试向量，控制地址生成模块234和读写控制模块233为比较电路21提供地址信息和测试命令，以在存储这列121内存储测试数据，再通过比较电路21读取存储阵列中的测试数据以及进行所述测试数据与标准数据的比对。

所述测试电路还包括与所述比较电路21连接的故障输出模块24，所述控制器23还用于基于所述比较电路的比较结果，输出故障检测结果。

通过上述描述可知，本发明实施例所述测试电路，复用存储芯片固有微处理器11构成芯片的内建测试电路，对芯片进行测试，复用微处理器11中已有数据读写擦除算法的硬件，可以控制存储芯片的不同测试序列，无需单独设置控制器11。测试电路中比较电路21复用存储芯片固有页缓冲器122，进行异或逻辑运算，判断故障信息，无需单独设置比较电路21。本发明实施例技术方案，增加的面积损耗只有测试向量生成电路22和算法所占用的RAM容量，测试向量生成电路22电路面积约为7000μm²，测试序列和原有硬件的和不超过芯片中固有RAM容量，该部分结构不增大芯片尺寸，可以大幅度的缩小测试电路对芯片面积的占用，有效降低存储芯片的测试面积和测试时间，还可以通过更改内部硬件进行多种测试算法的实现。

基于上述实施例，本发明另一实施例还提供了一种存储芯片，所述存储芯片包括：微处理器以及存储结构，所述存储结构包括存储阵列以及页缓冲器；所述微处理器至少用于通过所述页缓冲器读取所述存储阵列中的存储数据。述存储芯片还包括测试电路，所述测试电路为上述实施例所述的测试电路。所述存储芯片以及所述测试电路的结构可以参考上述实施例描述，在此不再赘述。

所述存储芯片中，所述测试电路的控制器可以复用存储芯片的固有微处理器，所述测试电路的比较电路可以复用存储芯片的固有页缓冲器，可以大幅度的缩小测试电路对芯片面积的占用。

基于上述实施例，本发明另一实施例还提供了一种存储芯片的测试方法，所述存储芯片包括为微处理器以及存储结构，所述存储结构包括存储阵列以及页缓冲器；所述微处理器至少用于通过所述页缓冲器读取所述存储阵列中的存储数据。所述存储芯片的结构可以参考上述描述，在此不再赘述。

所述测试方法，复用所述微处理器执行所述测试方法，可以基于上述测试电路实现所述测试方法。

所述测试方法如图7所示，图7为本发明实施例提供的一种测试方法的流程图，该方法包括：

步骤S11：获取测试指令。

步骤S12：对所述测试指令进行解码；

步骤S13：完成解码后，启动测试向量生成电路，以基于地址信息生成测试向量。

步骤S14：执行译码后的所述测试指令。

其中，步骤S14中，执行译码后的所述测试指令包括：

步骤S141：基于所述地址信息以及所述测试向量，复用所述页缓冲器，向所述存储阵列写入测试数据。

步骤S142：复用所述页缓冲器，从所述存储阵列中读取所述测试数据，获取所述测试数据与标准数据的比较结果。

该测试方法中，所述微处理器包括只读存储器，用于存储读取指令；所述微处理器用于执行所述读取指令，以通过所述页缓冲器读取所述存储阵列中的存储数据。所述只读存储器还存储有所述测试指令。所述获取测试指令包括：基于指令指针，从所述只读存储器中读取与所述指令指针适配的所述测试指令。

该测试方法中，在完成解码后，启动所述测试向量生成电路之前，还包括：判断是否执行到操作结束指令，如果是，结束对所述存储芯片的测试，如果否，执行译码后的所述测试指令，以获得所述比较结果。

该测试方法中，获取所述比较结果的方法包括：对测试数据与标准数据进行异或逻辑运算，以获取所述比较结果。

该测试方法中，所述测试方法还包括：基于所述比较结果，确定所述存储芯片的故障信息。

该测试方法中，所述测试方法包括：获取当前地址信息对应的比较结果，进行地址递增，判断递增后的地址信息是否达到最大地址，如果未达到最大地址，获取递增后的地址信息对应的比较结果。

参考图8，图8为本发明实施例提供的另一种测试方法的流程示意图，该测试方法包括：

步骤S21：从存储芯片的ROM中读取测试指令.

步骤S22：对所读取的测试指令进行解码。

步骤S23：解码完成后，判断是否执行操作结束指令，如果是，结束测试操作，如果否，执行后续测试，进行步骤S24。

步骤S24：启动测试向量生成电路，以基于所述地址信息生成测试向量。

步骤S25：生成测试向量后，执行解码后的测试指令，基于预设的程序算法，以获取当前指令对应的比较结果，进行地址递增。

步骤S26：完成地址递增后，判断是否达到最大地址。

如果否，返回步骤S25，持续执行当前指令，直至获取所有地址对应的比较结果，达到最大地址。如果是，进入步骤S27。

步骤S27：判断当前测试指令是否完成，如果是，返回步骤S21，以获取下一测试指令，如果否，返回步骤S25，直至获取前测试指令下，所有地址对应的比较结果，达到最大地址。

通过上述描述可知，所述测试方法可以复用存储芯片的固有微处理器和固有页缓冲器构架芯片的内建自测试电路，可以大幅度的缩小测试电路对芯片面积的占用。

本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的存储器芯片和测试方法而言，由于其与实施例公开的测试电路相对应，所以描述的比较简单，相关之处参见测试电路对应部分说明即可。

需要说明的是，在本发明的描述中，需要理解的是，术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种存储芯片的测试电路，其特征在于，所述存储芯片包括微处理器以及存储结构，所述存储结构包括存储阵列以及页缓冲器；所述微处理器至少用于通过所述页缓冲器读取所述存储阵列中的存储数据；

所述测试电路包括：

比较电路，所述比较电路复用所述页缓冲器；

测试向量生成电路，所述测试向量生成电路用于基于地址信息生成测试向量；

控制器，所述控制器复用所述微处理器；所述控制器用于执行测试指令，基于所述地址信息以及所述测试向量，控制所述比较电路向所述存储阵列写入测试数据后，控制所述比较电路从所述存储阵列读取所述测试数据，通过所述比较电路获取所述测试数据与标准数据的比较结果。

2.根据权利要求1所述的测试电路，其特征在于，所述微处理器包括只读存储器，用于存储读取指令；所述微处理器用于执行所述读取指令，以通过所述页缓冲器读取所述存储阵列中的存储数据；

所述只读存储器还存储有所述测试指令，所述控制器用于基于指令指针，从所述只读存储器中读取与所述指令指针适配的所述测试指令。

3.根据权利要求1所述的测试电路，其特征在于，所述控制器用于对所述测试指令进行译码后，判断是否执行到操作结束指令，如果是，结束对所述存储芯片的测试，如果否，执行译码后的所述测试指令，以获得所述比较结果。

4.根据权利要求1所述的测试电路，其特征在于，所述比较电路用于对测试数据与标准数据进行异或逻辑运算，以获取所述比较结果；

所述控制器还用于基于所述比较结果，确定所述存储芯片的故障信息。

5.根据权利要求1-4任一项所述的测试电路，其特征在于，执行当前测试指令时，所述控制器用于获取当前地址信息对应的比较结果，进行地址递增，判断递增后的地址信息是否达到最大地址，如果未达到最大地址，获取递增后的地址信息对应的比较结果。

6.一种存储芯片，其特征在于，所述存储芯片包括：

微处理器以及存储结构，所述存储结构包括存储阵列以及页缓冲器；所述微处理器至少用于通过所述页缓冲器读取所述存储阵列中的存储数据；

还包括测试电路，所述测试电路为如权利要求1-5任一项所述的测试电路。

7.一种存储芯片的测试方法，其特征在于，所述存储芯片包括为微处理器以及存储结构，所述存储结构包括存储阵列以及页缓冲器；所述微处理器至少用于通过所述页缓冲器读取所述存储阵列中的存储数据；

复用所述微处理器执行所述测试方法，所述测试方法包括：

获取测试指令；

对所述测试指令进行解码；

完成解码后，启动测试向量生成电路，以基于地址信息生成测试向量；

执行译码后的所述测试指令，包括：

基于所述地址信息以及所述测试向量，复用所述页缓冲器，向所述存储阵列写入测试数据；

复用所述页缓冲器，从所述存储阵列中读取所述测试数据，获取所述测试数据与标准数据的比较结果。

8.根据权利要求1所述的测试方法，其特征在于，所述微处理器包括只读存储器，用于存储读取指令；所述微处理器用于执行所述读取指令，以通过所述页缓冲器读取所述存储阵列中的存储数据；

所述只读存储器还存储有所述测试指令，所述获取测试指令包括：基于指令指针，从所述只读存储器中读取与所述指令指针适配的所述测试指令。

9.根据权利要求1所述的测试方法，其特征在于，在完成解码后，启动所述测试向量生成电路之前，还包括：

判断是否执行到操作结束指令，如果是，结束对所述存储芯片的测试，如果否，执行译码后的所述测试指令，以获得所述比较结果。

10.根据权利要求1所述的测试方法，其特征在于，获取所述比较结果的方法包括：对测试数据与标准数据进行异或逻辑运算，以获取所述比较结果；

或，所述测试方法还包括：基于所述比较结果，确定所述存储芯片的故障信息；

或，所述测试方法包括：获取当前地址信息对应的比较结果，进行地址递增，判断递增后的地址信息是否达到最大地址，如果未达到最大地址，获取递增后的地址信息对应的比较结果。

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