CN101614789A - 一种集成电路的测试图形生成器及其测试方法 - Google Patents

Abstract

本发明涉及集成电路测试领域，公开了一种集成电路的低功耗测试图形生成器及其测试方法。该集成电路的低功耗测试图形生成器基于可重构Johnson计数器，与传统的测试图形生成器相比，所生成的测试序列可在空间域和时间域同时减少测试图形转换次数，在空间域测试图形生成频率低，在时间域对每条扫描链生成不相同的单输入变化序列，从而大大降低被测集成电路的组合逻辑电路部分的功耗和扫描链的扫描功耗。

Description

一种集成电路的测试图形生成器及其测试方法

技术领域

本发明涉及集成电路测试领域，特别涉及一种集成电路的低功耗测试图形生成器(Reconfigurable Johnson-Linear Feedback Shift Register TPG，简称RJ-LFSR型TPG)及其测试方法。该集成电路的低功耗测试图形生成器基于可重构Johnson计数器(Reconfigurable Johnson Counter)。

背景技术

集成电路的内建自测试(Built-in-Self Test，简称BIST)结构中的测试图形生成器(Test Pattern Generator，简称TPG)一般采用线性反馈移位寄存器(Linear Feedback Shift Register，简称LFSR)实现。目前BIST结构和扫描设计相结合的测试方法可以降低测试复杂度以及测试费用。然而这一测试方法会导致被测电路内部节点跳变增加，从而增加测试功耗。平均功耗或者峰值功耗的增加会导致电路良品率及电路寿命的下降，同时也会在电路中形成热点(hot-spot)，并且增加电路性能验证的难度。为了降低功耗，人们进行了广泛的研究并提出了一系列的解决方案。这些方案主要可以分为减少测试数据量和降低被测电路测试模式下的功耗，后者包括通过改进TPG及其测试时序设计、一级门控、静态压缩等技术来实现。

单跳变(Single Input Change，简称SIC)序列在降低测试功耗方面有着很好的应用前景。SIC序列能将输入跳变降低到最小，进而降低内部电路跳变活动，现有方法的缺点在于SIC序列生成器会导致硬件开销和延时的增加。

发明内容

本发明的一个目的在于提供一种集成电路的低功耗测试图形生成器，基于可重构Johnson计数器的线性反馈移位寄存器，同时能够在不增加硬件开销的情况下降低集成电路的测试功耗。

本发明的另一个目的在于提供上述集成电路的低功耗测试图形生成器的测试方法。

技术方案1：一种集成电路的低功耗测试图形生成器，包括线性反馈移位寄存器，线性移相器，Johnson计数器，异或门网络；所述线性反馈移位寄存器的时钟频率为f₁，生成序列Q＝[Q₁Q₂...Q_m]，其中m为自然数；所述Johnson计数器的时钟频率为f₂，其生成序列J＝[J₁J₂...J_l]，其中l为自然数；所述线性移相器的输出序列S＝[S₁S₂...S_lS_l+1...S_N]，其中N为自然数，且N＞m，N＞l；所述异或门网络输出测试序列X＝[X₁X₂...X_lX_l+1...X_N]，其中[X₁X₂...X_lX_l+1...X_N]为被测集成电路的组合逻辑电路部分的测试序列，[X₁X₂...X_l]为被测集成电路的扫描链输入序列；所述线性反馈移位寄存器、线性移相器、Johnson计数器以及异或门网络满足以下逻辑关系：

(a)S＝VQ 其中V为根据线性反馈移位寄存器的本原多项式确定的变换矩阵；

(b)[X₁X₂...X_l]＝[J₁J₂...J_l]⊕[S₁S₂...S_l]

   [X_l+1X_l+2...X_N]＝[S_l+1S_l+2...S_N]；

其特征在于，

所述Johnson计数器为可重构Johnson计数器，所述可重构Johnson计数器包含依次首尾串接的l个D触发器，一个二输入多路选择器，一个二输入与门逻辑电路，以及TPG_MOD使能控制端和Init使能控制端；多路选择器的输出端连接第一个D触发器的输入端，其输入端分别连接第l个D触发器的

输出端和与门逻辑电路的输出端；第l个D触发器的Q输出端和Init使能控制端分别连接到与门逻辑电路的两个输入端；TPG_MOD使能控制端控制多路选择器的选择输出；l个D触发器的Q输出构成可重构Johnson计数器的生成序列J＝[J₁J₂...J_l]。

技术方案2：一种集成电路的低功耗测试图形生成器的测试方法，其特征在于，包括以下步骤：

(1)将TPG_MOD使能控制端置为高电平，Init使能控制端置为低电平时，多路选择器选通与门逻辑电路的输出端，可重构Johnson计数器输出设置为全零状态，即J＝[00...0]；

(2)线性反馈移位寄存器运行一个时钟频率为f₁的CLK1时钟周期，生成序列Q＝[Q₁Q₂...Q_m]，进而线性移相器输出序列S＝[S₁S₂...S_lS_l+1...S_N]；

(3)将TPG_MOD使能控制端设置为低电平，可重构Johnson计数器运行一个时钟频率为f₂的CLK2时钟周期，生成一个Johnson序列J＝[J₁J₂...J_l]；

(4)将TPG_MOD使能控制端设置为高电平，Init使能控制端设置为高电平，可重构Johnson计数器构成环形移位寄存器方式，对应CLK2时钟周期依次运行2l周期，产生2l个Johnson序列J＝[J₁J₂...J_l]，对应2l个Johnson序列J＝[J₁J₂...J_l]，异或门网络相应地输出2l个测试序列X＝[X₁X₂...X_lX_l+1...X_N]；

(5)重复步骤3和步骤4，异或门网络输出2Nl个测试序列X＝[X₁X₂...X_lX_l+1...X_N]，在test-per-clock模式下，[X₁X₂...X_lX_l+1...X_N]为被测集成电路的组合逻辑电路部分的测试序列；在test-per-scan模式下，[X₁X₂...X_l]为集成电路的扫描链输入序列。

本发明的集成电路的低功耗测试图形生成器与传统的测试图形生成器相比，所生成的测试序列可在空间域和时间域同时减少测试图形转换次数，在空间域测试图形生成频率低，在时间域对每条扫描链生成不相同的单输入变化序列，从而大大降低被测集成电路的组合逻辑电路部分(平均和峰值)功耗和扫描功耗(平均和峰值)。同时，本发明的可重构Johnson计数器的位宽l或种子电路的位宽m远小于被测集成电路的原始输入端个数N，因此硬件开销小，测试长度短，故障覆盖率高。与传统伪随机测试图形器比较，测试数据量少，测试硬件开销相当，但测试功耗大大降低，可以有效地提高测试质量和产品良品率。

附图说明

图1为RJ-LFSR的结构示意图；

图2为RJ-LFSR中可重构Johnson计数器结构示意图；

图3为应用RJ-LFSR进行测试时的时序图；

图4为应用于一个4位原始输入的集成电路的RJ-LFSR逻辑结构示意图；

图5为图4所示逻辑结构中种子序列‘0000’在时间方向上生成SIC序列的对比示意图；图中：1为种子序列发生器；101为线性反馈移位寄存器；102为线性移相器；2为可重构Johnson计数器；3为异或门网络。

具体实施方式

参照图1，RJ-LFSR主要包括：可重构的Johnson计数器(ReconfigurableJohnson Counter)2，线性反馈移位寄存器(LFSR)101，线性移相器(Linear PhaseShifter)102以及异或门网络(XOR-Network)3。

种子序列发生器(Seed Generator)1由线性反馈移位寄存器101和线性移相器102共同组成，用来产生种子序列。其中，线性反馈移位寄存器101的时钟(CLK1)频率f₁，生成序列Q＝[Q₁Q₂...Q_m]，m为自然数；在本发明中，允许LFSR的输出为全0状态。线性移相器102将序列Q＝[Q₁Q₂...Q_m]逻辑扩展为N位的输出序列S＝[S₁S₂...S_mS_m+1...S_N]，即种子序列，并且满足N＞m。

对于具有N位位宽的线性移相器和线性反馈移位寄存器满足以下逻辑关系：

                   S＝VQ    (1)

其中变换矩阵V根据LFSR对应的本原多项式来确定。以测试序列位宽N＝20为例，对应本原多项式为1+x+x¹⁵的LFSR，其序列Q与序列S满足：

       S₁＝Q₁

       S₂＝Q₃⊕Q₆⊕Q₁₀⊕Q₁₃

       S₃＝Q₁⊕Q₂⊕Q₄⊕Q₅⊕Q₇⊕Q₉⊕Q₁₁⊕Q₁₂⊕Q₁₄

       S₄＝Q₈⊕Q₁₅

       S₅＝Q₂，S₆＝Q₃，S₇＝Q₄

       S₈＝0，S₉＝Q₅，S₁₀＝Q₆

       …

       S₁₆＝0

       S₁₇＝Q₁₂，S₁₈＝Q₁₃，S₁₉＝Q₁₄，S₂₀＝Q₁₅

其中Q_i(i＝1，2，3，...，15)表示LFSR的第i个输出。根据上述逻辑关系可确定对应的变换矩阵V。

可重构的Johnson计数器的时钟(CLK2)频率f₂，其生成Johnson序列J＝[J₁J₂...J_l]，其中l为自然数；异或门网络的输出序列即为测试图形生成器输出的测试序列X＝[X₁X₂...X_mX_m+1...X_N]，其中[X₁X₂...X_lX_l+1...X_N]为被测集成电路的组合逻辑电路部分的测试序列，[X₁X₂...X_l]为被测集成电路的扫描链输入序列。其中，线性移相器、可重构Johnson计数器的和异或门网络满足以下逻辑关系：

      [X₁X₂...X_l]＝[J₁J₂...J_l]⊕[S₁S₂...S_l]

      [X_l+1X_l+2...X_N]＝[S_l+1S_l+2...S_N]    (2)

按照上述逻辑关系，连接电路形成集成电路的测试图形生成器。

在集成电路自测试模式下，线性反馈移位寄存器在时钟CLK1的驱动下生成序列Q＝[Q₁Q₂...Q_m]，线性移相器将其扩展为N位的种子序列S＝[S₁S₂...S_mS_m+1...S_N]。l位可重构的Johnson计数器在时钟CLK2的驱动下生成序列J＝[J₁J₂...J_l]。异或网络包含l个两输入异或门，用于对线性移相器的低位输出S＝[S₁S₂...S_l]和可重构Johnson计数器的输出[J₁J₂...J_l]按位异或，得到测试序列X＝[X₁X₂...X_lX_l+1...X_N]。

测试序列按照不同的测试模式分别加到被测集成电路的组合逻辑电路部分(Combinational Logic)的原始输入端和扫描链输入端，然后从被测集成电路的原始输出端和扫描链的输出端得到输出响应，将输出响应连接到多输入特征寄存器(multiple-input signature register，简称MISR)，最终由MISR的输出结果判断电路是否正常工作。

在test-per-clock模式下，测试序列X＝[X₁X₂...X_lX_l+1...X_N]被加到被测集成电路的组合逻辑电路部分(Combinational Logic)的原始输入端。种子序列的位宽N等于被测集成电路的原始输入数目，Johnson计数器的位宽l可以远小于N。时钟CLK1运行一个周期，对应时钟CLK2运行2N个周期，在时钟CLK1一个周期时间内可生成长度为2N的SCI序列。在test-per-scan模式下，序列[X₁X₂...X_l]分别加到扫描链SC1-SCl(Scan Chain，简称SC)的输入端。种子序列的位宽N等于被测电路的原始输入数目，可重构Johnson计数器的位宽l等于扫描链数目。

参照图2，可重构Johnson计数器包含依次首尾串接的l个D触发器，一个二输入多路选择器，一个二输入与门逻辑电路，以及TPG_MOD使能控制端和Init使能控制端；多路选择器的输出端连接第一个D触发器的输入端，其输入端分别连接接第l个D触发器的

输出端和与门逻辑电路的输出端；第l个D触发器的Q输出端和Init使能控制端连接与门逻辑电路的两个输入端；TPG_MOD使能控制端控制多路选择器的选择输出；l个D触发器的Q输出构成可重构Johnson计数器的生成序列J＝[J₁J₂...J_l]。TPG_MOD使能控制端为高电平选通与门逻辑电路的输出端，低电平选通第l个D触发器的

输出端。

在可重构Johnson计数器结构中，设置TPG_MOD使能控制端和Init使能控制端，可以对可重构Johnson计数器进行初始化，并在测试过程中设置电路的工作模式。当TPG_MOD为高电平，Init为低电平时，电路工作在初始化模式，可重构Johnson计数器将被设置为全零状态，即J＝[00...0]；当TPG_MOD为低电平时，可重构Johnson计数器工作在正常模式下，电路工作模式与Init无关，对应的时钟CLK2每运行一个周期就产生一个Johnson序列；当TPG_MOD为高电平，Init为高电平时，可重构Johnson计数器的功能为环形移位寄存器，对应的时钟CLK2运行l周期就产生l个测试序列。

参照图3，本发明的测试方法，基于上述集成电路的低功耗测试图形生成器，包括以下步骤：

(1)将TPG_MOD使能控制端置为高电平，Init使能控制端置为低电平时，多路选择器选通与逻辑电路的输出端，可重构Johnson计数器输出设置为全零状态，即J＝[00...0]；

(2)线性反馈移位寄存器运行一个时钟频率为f₁的CLK1时钟周期，生成序列Q＝[Q₁Q₂...Q_m]，进而线性移相器输出序列S＝[S₁S₂...S_lS_l+1...S_N]；

(3)将TPG_MOD使能控制端设置为低电平，电路工作模式与Init无关，可重构Johnson计数器运行一个时钟频率为f₂的CLK2时钟周期，生成一个Johnson序列J＝[J₁J₂...J_l]；

(4)将TPG_MOD使能控制端设置为高电平，Init使能控制端设置为高电平，可重构Johnson计数器为环形移位寄存器，对应CLK2时钟周期依次运行2l周期，产生2l个Johnson序列J＝[J₁J₂...J_l]，对应2l个Johnson序列J＝[J₁J₂...J_l]异或门网络的输出2l个测试序列X＝[X₁X₂...X_lX_l+1...X_N]；

(5)重复步骤(3)和步骤(4)，异或门网络的输出2Nl个测试序列X＝[X₁X₂...X_lX_l+1...X_N]，在test-per-clock模式下，[X₁X₂...X_lX_l+1...X_N]为被测集成电路的组合逻辑电路部分的测试序列；在test-per-scan模式下，[X₁X₂...X_l]为被测集成电路的扫描链输入序列。或者重复步骤(3)和步骤(4)，直至故障覆盖率或测试长度满足要求。

参照图4，应用于4位位宽集成电路的RJ-LFSR型TPG逻辑结构示意图。选用1位的线性反馈移位寄存器(LFSR)101能够产生2个1位无重复的序列，由线性移相器102扩展为4位的种子序列。

$\left[\begin{array}{c}{S}_1\\ S_2\\ S_3\\ S_4\end{array}\right]=\left[\begin{array}{cccc}1& 0& 0& 0\\ 0& 0& 0& 0\\ 1& 0& 0& 0\\ 0& 0& 0& 0\end{array}\right]\left[Q_1\right]---\left(3\right)$

按照(3)式所示序列Q和序列S的逻辑关系，构造线性移相器102，线性移相器102将2个1位无重复的序列‘0’和‘1’扩展为2个4位的种子序列‘0000’和‘0101’。种子序列S与可重构Johnson计数器2输出的Johnson序列在异或门网络(XOR-Network)3中按位异或，从而得到测试序列X。

在test-per-clock模式下，LFSR运行一个CLK1周期，可重构Johnson计数器工作在正常方式，对应运行6个CLK2周期，从而产生一个SIC序列。种子序列‘0000’对应的SIC序列为{0000，1000，1100，1110，0110，0010}，而种子序列‘0101’对应的SIC序列为{0101，1101，1001，1011，0011，0111}。两个种子序列共产生无重复的12个测试序列。

在test-per-scan模式下，对应每个Johnson序列，可重构Johnson计数器以环形移位寄存器的方式工作，从而在时间方向上为扫描链SC1-SC3产生SIC序列。结合图5，来说明RJ-LFSR型TPG以序列‘0000’为种子在时间方向上生成的SIC序列。以扫描链SC3为例，对应的SIC序列为[000_001_011_111_110_100]。将这些SIC序列连续加到被测集成电路的扫描链上，引起的平均输入跳变密度为1/3。

对于单个扫描链，l级可重构Johnson计数器的平均输入跳变密度可近似为：

$\frac{2(l-1)}{l^2}\≈\frac{2}{l}---\left(4\right)$

而对于被测集成电路的原始输入端而言，平均输入跳变密度通常为

由此得出组合逻辑电路部分的平均输入跳变密度为：

$\frac{1+2(l-1)l}{{2l}^2(l+N)}\≈\frac{1}{l+N}---\left(5\right)$

由(4)，(5)两式可以从理论上得出结论，RJ-LFSR能同时降低被测集成电路的原始输入端和扫描链输入端的跳变密度。

本实施例中，线性反馈移位寄存器(LFSR)根据本原多项式进行设计；同时，为了***全0图形，线性反馈移位寄存器(LFSR)的反馈电路中引入一个或非门，输入是线性反馈移位寄存器(LFSR)所有触发器的输出信号；由本原多项式确定的第一级触发器的反馈信号与该或非门的输出信号异或，即可得到***全0图形的LFSR的反馈信号。为了避免生成的测试图形之间出现重复，根据具体LFSR的本原多项式设计线性移相器。

发明人将本发明的RJ-LFSR型TPG应用于标准测试集电路ISCAS’85以及ISCAS’89的实验中。对于ISCAS’89测试集电路，应用全扫描设计并设计扫描链数目为20，对应的LFSR本原多项式为1+x+x¹⁵，线性移相器按照如下方式实现：

S₁＝Q₁

S₂＝Q₃⊕Q₆⊕Q₁₀⊕Q₁₃

S₃＝Q₁⊕Q₂⊕Q₄⊕Q₅⊕Q₇⊕Q₉⊕Q₁₁⊕Q₁₂⊕Q₁₄

S₄＝Q₈⊕Q₁₅

S₅＝Q₂，S₆＝Q₃，S₇＝Q₄

S₈＝0，S₉＝Q₅，S₁₀＝Q₆

…

S₁₆＝0

S₁₇＝Q₁₂，S₁₈＝Q₁₃，S₁₉＝Q₁₄，S₂₀＝Q₁₅

其中Q_i(i＝1，2，3，...，15)表示LFSR的第i个输出。

实验得到RJ-LFSR型TPG和采用普通LFSR的TPG(简称为LFSR型TPG)的功耗数据如表1、表2所示。

     表1 RJ-LFSR型TPG与LFSR型TPG的各项功耗比较表

表2 RJ-LFSR型TPG与LFSR型TPG的总功耗比较表

表1、2中：A代表RJ-LFSR型TPG，B代表LFSR型TPG，并且比例数据均以LFSR型TPG为比较基准，其中ΔP_avg表示RJ-LFSR型TPG测试平均功耗下降的百分比，ΔP_peak表示RJ-LFSR型TPG测试峰值功耗下降的百分比。平均测试图形移入功耗表示RJ-LFSR型TPG在将测试图形串行移入扫描链过程中下降的功耗，扫描链中平均功耗降低42.4％-47.2％，组合逻辑电路部分平均功耗降低67.8％-75.1％。移位功耗考虑到了测试图形移入和测试响应移出对被测电路内部节点跳变的影响，RJ-LFSR型TPG能将移位功耗降低23.8％-39.0％，峰值功耗降低范围较大24.4％-52.3％。总功耗考虑了测试图形移入、测试响应移出以及组合逻辑电路的功耗，RJ-LFSR型TPG能将平均功耗降低25.4％-41.6％，峰值功耗降低16.2％-39.7％。总体而言，RJ-LFSR型TPG能够显著降低扫描设计测试中平均功耗和峰值功耗。

实验得到RJ-LFSR型TPG和LFSR型TPG故障覆盖率及硬件开销的比较数据如表3所示。

表3：RJ-LFSR型TPG和LFSR型TPG故障覆盖率及硬件开销比较数据表

表3中：A代表RJ-LFSR型TPG，B代表LFSR型TPG，并且比例数据均以LFSR型TPG为比较基准；其中SFC表示固定型故障覆盖率，N_p表示RJ-LFSR型TPG生成的序列长度。对于标准测试集电路ISCAS’85中的电路，RJ-LFSR型TPG可以达到并高于LFSR型TPG的固定故障覆盖率。对于标准测试集电路ISCAS’89中的电路，RJ-LFSR型TPG能以接近甚至少于LFSR型TPG所需的测试图形数目达到相同的固定故障覆盖率。由此可以得出RJ-LFSR型TPG对测试长度的影响可以忽略。

实验中LFSR型TPG中D触发器包含Q和两个输出端口，而可重构Johnson计数器中的D触发器被简化为仅有一个Q输出端口，这样可以降低RJ-LFSR型TPG的硬件开销。RJ-LFSR型TPG硬件开销用其相对于标准测试集电路面积的百分比来表示。对于标准测试集电路ISCAS’85中的电路，硬件开销变化较大：RJ-LFSR型TPG硬件开销在7.2％-98.0％的范围内变化，而LFSR型TPG的硬件开销在13.6％-183.6％之间。对于标准测试集电路ISCAS’89中的电路，硬件开销变化较小：RJ-LFSR型TPG硬件开销在1.1％-6.8％的范围内变化，而LFSR型TPG的硬件开销在0.7％-15.0％之间。

实验结果表明，RJ-LFSR型TPG所产生的测试序列能够有效降低测试图形移入功耗及组合逻辑功耗，而其对测试长度和硬件开销的基本没有影响。

Claims (2)

1、一种集成电路的低功耗测试图形生成器，包括线性反馈移位寄存器，线性移相器，Johnson计数器，异或门网络；所述线性反馈移位寄存器的时钟频率为f₁，生成序列Q＝[Q₁Q₂...Q_m]，其中m为自然数；所述Johnson计数器的时钟频率为f₂，其生成序列J＝[J₁J₂...J_l]，其中l为自然数；所述线性移相器的输出序列S＝[S₁S₂...S_lS_l+1...S_N]，其中N为自然数，且N＞m，N＞l；所述异或门网络输出测试序列X＝[X₁X₂...X_lX_l+1...X_N]，其中[X₁X₂...X_lX_l+1...X_N]为被测集成电路的组合逻辑电路部分的测试序列，[X₁X₂...X_l]为被测集成电路的扫描链输入序列；所述线性反馈移位寄存器、线性移相器、Johnson计数器以及异或门网络满足以下逻辑关系：

(a)S＝VQ    其中V为根据线性反馈移位寄存器的本原多项式确定的变换矩阵；

(b) $[X_1{X}_2...X_l]=[J_1{J}_2...J_l]\⊕[S_1{S}_2...S_l]$

[X_l+1X_l+2...X_N]＝[S_l+1S_l+2...S_N]；

其特征在于，

所述Johnson计数器为可重构Johnson计数器，所述可重构Johnson计数器包含依次首尾串接的l个D触发器，一个二输入多路选择器，一个二输入与门逻辑电路，以及TPG_MOD使能控制端和Init使能控制端；多路选择器的输出端连接第一个D触发器的输入端，其输入端分别连接第l个D触发器的Q输出端和与门逻辑电路的输出端；第l个D触发器的Q输出端和Init使能控制端分别连接到与门逻辑电路的两个输入端；TPG_MOD使能控制端控制多路选择器的选择输出；l个D触发器的Q输出构成可重构Johnson计数器的生成序列J＝[J₁J₂...J_l]。

2、根据权利要求1所述的一种集成电路的低功耗测试图形生成器的测试方法，其特征在于，包括以下步骤：

(1)将TPG_MOD使能控制端置为高电平，Init使能控制端置为低电平时，多路选择器选通与门逻辑电路的输出端，可重构Johnson计数器输出设置为全零状态，即J＝[00...0]；

(2)线性反馈移位寄存器运行一个时钟频率为f₁的CLK1时钟周期，生成序列Q＝[Q₁Q₂...Q_m]，进而线性移相器输出序列S＝[S₁S₂...S_lS_l+1...S_N]；

(3)将TPG_MOD使能控制端设置为低电平，可重构Johnson计数器运行一个时钟频率为f₂的CLK2时钟周期，生成一个Johnson序列J＝[J₁J₂...J_l]；

(4)将TPG_MOD使能控制端设置为高电平，Init使能控制端设置为高电平，可重构Johnson计数器构成环形移位寄存器方式，对应CLK2时钟周期依次运行2l周期，产生2l个Johnson序列J＝[J₁J₂...J_l]，对应2l个Johnson序列J＝[J₁J₂...J_l]，异或门网络相应地输出2l个测试序列X＝[X₁X₂...X_lX_l+1...X_N]；

(5)重复步骤3和步骤4，异或门网络输出2Nl个测试序列X＝[X₁X₂...X_lX_l+1...X_N]，在test-per-clock模式下，[X₁X₂...X_lX_l+1...X_N]为被测集成电路的组合逻辑电路部分的测试序列；在test-per-scan模式下，[X₁X₂...X_l]为集成电路的扫描链输入序列。

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