KR20150025495A - 불휘발성 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치는 기판과 수직한 방향으로 적층된 복수의 메모리 셀들, 복수의 메모리 셀들과 기판의 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함하는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이; 워드 라인들을 통해 상기 복수의 메모리 셀들과 연결되고, 스트링 선택 라인들을 통해 스트링 선택 트랜지스터들과 연결되고, 그리고 접지 선택 라인을 통해 접지 선택 트랜지스터들과 연결되는 어드레스 디코더; 비트 라인들을 통해 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들과 연결되는 읽기 및 쓰기 회로; 그리고 복수의 셀 스트링들에 포함된 복수의 메모리 셀들 중 적어도 하나의 읽기 동작시 접지 선택 트랜지스터들의 문턱 전압들이 임계값보다 높아지도록 상기 기판으로 인가되는 기판 전압을 조절하는 제어 로직을 포함한다.

Description

불휘발성 메모리 장치 및 그것의 동작 방법{NONVOLATILE MEMROY DEVICE AND OPERATING METHOD FOR THE SAME}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 구조를 갖는 반도체 메모리 장치가 연구되고 있다. 3차원 반도체 메모리 장치는 기존의 2차원 반도체 메모리 장치와 다른 구조적 특징을 갖는다. 3차원 반도체 메모리 장치와 2차원 반도체 메모리 장치의 구조적 차이로 인해, 3차원 반도체 메모리를 구동하기 위한 다양한 구동 방법들이 연구되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판의 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이; 워드 라인들을 통해 상기 복수의 셀 스트링들의 복수의 메모리 셀들과 연결되고, 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들과 연결되고, 그리고 접지 선택 라인을 통해 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들과 연결되는 어드레스 디코더; 비트 라인들을 통해 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들과 연결되는 읽기 및 쓰기 회로; 그리고 상기 복수의 셀 스트링들의 복수의 메모리 셀들 중 적어도 하나의 읽기 동작동안 상기 접지 선택 트랜지스터들의 문턱 전압들이 임계값보다 높아지도록 상기 기판으로 인가되는 기판 전압을 조절하는 제어 로직을 포함한다.
실시 예로서, 상기 임계값은 상기 복수의 메모리 셀들의 소거 상태의 문턱 전압 산포 또는 프로그램 상태의 문턱 전압 산포보다 높은 값이다.
실시 예로서, 상기 제어 로직은 상기 기판이 P 도전형인 경우 상기 기판 전압을 음전압으로 조절한다.
실시 예로서, 제어 로직은 상기 기판이 N 도전형인 경우 상기 기판 전압을 양전압으로 조절한다.
실시 예로서, 상기 읽기 동작은 상기 워드 라인들 중 선택 워드 라인에 선택 읽기 전압을 인가하고, 상기 워드 라인들 중 비선택 워드 라인에 비선택 읽기 전압을 인가하는 동작 및 상기 인가된 선택 읽기 전압 및 상기 인가된 비선택 읽기 전압을 전지 전압으로 낮추는 회복 동작을 포함한다.
실시 예로서, 상기 제어 로직은 상기 회복 동작 전에 상기 조절된 기판 전압을 상기 기판에 공급한다.
실시 예로서, 상기 제어 로직은 상기 회복 동작이 완료된 이 후에 상기 조절된 기판 전압을 접지 전압으로 조절한다.
실시 예로서, 상기 제어 로직은 상기 회복 동작동안 접지 선택 라인에 공급되는 전압을 음전압으로 낮춘다.
실시 예로서, 상기 제어 로직은 상기 회복 동작 이전에 상기 접지 선택 라인에 공급되는 전압을 음전압으로 낮춘다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 셀 스트링은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트라인들 사이에 제공되는 스트링 선택 트랜지스터를 포함한다. 상기 불휘발성 메모리 장치의 동작 방법은 상기 복수의 메모리 셀들 중 적어도 하나에 대하여 읽기 동작을 수행하는 단계; 그리고 상기 읽기 동작 동안 상기 접지 선택 트랜지스터의 문턱 전압이 임계값보다 높아지도록 기판으로 공급되는 기판 전압을 조절하는 단계를 포함한다.
본 발명의 실시 예들에 따르면, 읽기 동작이 수행된 후 전압들이 복원될 때(예를 들어, 읽기 동작의 회복 구간), 접지 선택 트랜지스터의 문턱 전압이 상승하도록 기판 전압을 조절함으로써 읽기 디스터번스가 발생하는 것이 방지된다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 제 1 메모리 블록을 예시적으로 보여주는 사시도이다.
도 3은 도 2에 도시된 제 1 메모리 블록의 등가회로도이다.
도 4는 도 1에 도시된 불휘발성 메모리 장치의 읽기 동작을 보여주는 타이밍도이다.
도 5는 도 4에 따른 읽기 동작이 수행되는 셀 스트링을 예시적으로 보여주는 도면이다.
도 6은 도 4에 도시된 회복 구간을 상세하게 보여주는 도면이다.
도 7은 도 6에 도시된 제 7 시점에서 셀 스트링의 채널들의 상태를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 동작을 보여주는 순서도이다.
도 9는 도 8에 도시된 읽기 동작을 보여주는 타이밍도이다.
도 10은 도 9에 따른 읽기 동작이 수행되는 셀 스트링의 채널들의 상태를 예시적으로 보여주는 도면이다.
도 11은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 읽기 동작을 보여주는 타이밍도이다.
도 12는 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치의 읽기 동작을 보여주는 타이밍도이다.
도 13은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치의 읽기 동작을 보여주는 타이밍도이다.
도 14는 본 발명에 따른 읽기 동작시 읽기 디스터번스의 감소 효과를 설명하기 위한 그래프이다.
도 15 및 도 16은 본 발명에 또 다른 실시 예에 따른 메모리 셀 어레이를 예시적으로 보여주는 도면들이다.
도 17은 본 발명에 따른 불휘발성 메모리 장치가 적용된 메모리 카드를 예시적으로 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다.
도 19는 도 18에 도시된 SSD 컨트롤러의 구성을 예시적으로 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 데이터 저장 장치를 전자 장치로 구현한 예를 보여주는 블록도이다.
도 21은 본 발명에 따른 불휘발성 메모리 장치가 적용된 모바일 시스템을 예시적으로 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여 본 발명의 실시 예들을 첨부된 도면들을 참조하여 설명하기로 한다.
예시적으로, 낸드 플래시 메모리를 참조하여 본 발명의 실시 예들이 설명될 수 있다. 그러나, 본 발명의 기술적 사상은 낸드 플래시 메모리에 한정되지 않는다. 본 발명의 기술적 사상은 EEPROM (Electrically Erasable and Programmable ROM), 노어 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들에 적용될 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 읽기 동작 동안 접지 선택 트랜지스터의 문턱 전압을 임계값보다 높아지도록 기판으로 인가되는 기판 전압을 조절한다. 이에 따라 셀 스트링 내의 채널들 간 전위차가 감소하여 읽기 디스터번스가 방지된다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 및 제어 로직(150)를 포함한다.
메모리 셀 어레이(110)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 그리고 접지 선택 라인들(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)에 연결되고, 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)에 연결될 수 있다. 각 메모리 블록의 메모리 셀들은 기판과 수직한 방향으로 적층되어 3차원 구조를 형성할 수 있다. 각 메모리 블록의 메모리 셀들은 하나 또는 그 이상의 비트를 저장할 수 있다.
어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부 장치로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 선택한다. 어드레스 디코더(120)는 전압 발생기(130)로부터 다양한 전압들을 수신하고, 수신된 전압들을 선택 및 비선택된 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)에 각각 전달할 수 있다.
어드레스 디코더(120)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(130)에 전달된다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함한다.
전압 발생기(130)는 불휘발성 메모리(100)에서 요구되는 다양한 전압들을 생성하도록 구성된다. 예를 들어, 전압 발생기(130)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 및 메모리 셀 어레이(110)의 기판으로 제공되는 기판 전압(VBB)을 생성할 수 있다. 예시적으로, 전압 발생기(130)는 제어 로직(150)의 제어에 따라 음전압 및 양전압 중 어느 하나의 기판 전압(VBB)을 생성할 수 있다.
읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 외부와 데이터(Data)를 교환한다. 읽기 및 쓰기 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(140)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신하도록 구성된다. 디코딩된 열 어드레스(DCA)를 이용하여, 읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 선택할 수 있다.
예시적으로, 읽기 및 쓰기 회로(140)는 외부로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 외부에 전달한다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 예를 들면, 읽기 및 쓰기 회로(130)는 카피-백(copy-back) 동작을 수행하도록 구성된다.
예시적으로, 읽기 및 쓰기 회로(140)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함한다. 다른 예로서, 읽기 및 쓰기 회로(140)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함한다.
제어 로직(150)는 어드레스 디코더(120)와 읽기 및 쓰기 회로(130)에 연결된다. 제어 로직(150)는 불휘발성 메모리(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(150)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다. 예시적으로, 제어 로직(150)은 읽기 동작동안 기판 전압(VBB)을 조절할 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 읽기 동작동안 기판 전압(VBB)을 조절하여 리드 디스터번스를 방지할 수 있다. 예를 들어, 제어 로직(150)은 접지 선택 트랜지스터의 문턱 전압이 임계값보다 높아지도록 기판 전압을 제어할 수 있다. 예시적으로, 이하의 도면들을 참조하여 불휘발성 메모리 장치(100)의 읽기 동작 방법이 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 불휘발성 메모리 장치의 프로그램 검증 동작, 소거 검증 동작에 사용될 수 있다.
도 2는 도 1에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다. 도 2를 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성되어 있다. 기판(SUB)은 제 1 도전형(conductive type)을 갖는 웰(well)일 수 있다. 예를 들어, 기판(SUB)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰일 수 있다. 예를 들어, 기판(SUB)은 N 웰 내에 제공되는 포켓 P 웰일 수 있다. 이하에서, 기판은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(SUB)은 P 도전형을 갖는 것으로 한정되지 않는다. 기판(SUB) 상부에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다.
게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다. 정보 저장막은 터널 절연막(tunnel insulation layer), 전하 저장막(charge storage layer), 그리고 블록킹 절연막(blocking insulation layer)로 구성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.
예시적으로, 접지 선택 트랜지스터(GST)는 기판(SUB) 상에 형성되어 기판 전압(VBB)의 변화에 따라 몸통 효과(body effect)를 적용받을 수 있다. 즉, 기판 전압(VBB)을 조절하여 접지 선택 트랜지스터(GST)의 문턱 전압이 조절될 수 있다. 예를 들어, 기판(SUB)이 P 도전형이고 기판 전압(VBB)이 음전압인 경우, 접지 선택 트랜지스터(GST)의 문턱 전압은 상승할 것이다. 기판(SUB)이 N 도전형이고 기판 전압(VBB)이 양전압인 경우, 접지 선택 트랜지스터(GST)의 문턱 전압은 상승할 것이다. 이 때, 메모리 셀들은 기판과 전기적으로 분리되어 있으므로, 메모리 셀들은 기판 전압의 영향을 받지 않을 것이다.
예시적으로, 접지 선택 트랜지스터(GST)는 기판 전압(VBB)의 변화에 따라 임계값 이상의 문턱 전압을 가질 수 있다. 이 때, 임계값은 복수의 메모리 셀들의 소거 상태의 문턱 전압 산포 또는 프로그램 상태의 문턱 전압 산포보다 높은 레벨일 수 있다.
메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1~WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인(BL1~BL3)과 연결될 수 있다. 도 3에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1~WL8), 그리고 3개의 비트 라인(BL1~BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 3은 도 2에 도시된 메모리 블록(BLK1)의 등가회로도이다. 도 3을 참조하면, 도 4를 참조하면, 비트 라인들(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(CS11~CS33)이 연결되어 있다. 각각의 셀 스트링(예를 들면, CS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함한다. 여기에서, 셀 스트링(cell string)은 낸드 스트링(nand string)이라고 하기도 한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; String Selection Line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 내지 제 3 스트링 선택 라인(SSL1~SSL3)으로 분리되어 있다. 복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결된다. 동일 높이의 워드 라인(예를 들면, WL4)은 공통으로 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링의 접지 선택 라인(GSL)은 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결된다.
도 2 및 도 3에 도시된 메모리 블록(BLK1)은 예시적인 것이다. 본 발명의 기술적 사상은 도 2 및 도 3에 도시된 메모리 블록(BLK1)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 메모리 셀들의 수는 증가 또는 감소될 수 있다. 셀 스트링들 각각에 적층되는 메모리 셀들의 수가 변경됨에 따라, 워드 라인들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수는 증가될 수 있다. 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 접지 선택 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 증가되면, 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들은 메모리 셀들(MC1~MC8)과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 읽기는 셀 스트링들(CS11~CS33)의 행의 단위로 수행될 수 있다. 스트링 선택 라인들(SSL1~SSL3)에 의해 셀 스트링들(CS11~CS33)이 하나의 행 단위로 선택될 수 있다.
셀 스트링들(CS11~CS33)의 선택된 행에서, 쓰기 및 읽기는 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드 라인에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CS11~CS33)의 선택된 행에서, 메모리 셀들은 워드 라인들(WL1~WL8)에 의해 페이지의 단위로 선택될 수 있다.
도 4는 도 1에 도시된 불휘발성 메모리 장치의 읽기 동작을 보여주는 타이밍도이다. 도 3 및 도 4를 참조하면, 제 1 시점(T1)에서, 선택된 스트링 선택 라인(Selected SSL)에 제 1 턴-온 전압(VON1)이 인가된다. 제 1 턴-온 전압(VON1)은 고전압일 수 있다. 제 1 턴-온 전압(VON1)은 비선택 읽기 전압(VREAD)일 수 있다. 비선택 읽기 전압(VREAD)은 메모리 셀들(MC1~MC6)의 문턱 전압들에 관계없이, 메모리 셀들(MC1~MC6)을 모두 턴-온 하는 레벨을 가질 수 있다.
비선택된 스트리인 선택 라인(Unseleced SSL)에 턴-오프 전압(VOFF)이 인가된다. 턴-오프 전압(VOFF)은 접지 전압(VSS)일 수 있다.
선택된 워드 라인(Selected WL)에 제 2 턴-온 전압(VON2)이 인가된다. 제 2 턴-온 전압(VON2)은 비선택 읽기 전압(VREAD)일 수 있다. 또는 제 2 턴-온 전압(VON2)은 비선택 읽기 전압(VREAD)보다 낮은 레벨을 갖는 고전압일 수 있다.
비선택된 워드 라인들(Unselected WL)에 제 3 턴-온 전압(VON3)이 인가된다. 제 3 턴-온 전압(VON3)은 비선택 읽기 전압(VREAD)일 수 있다.
접지 선택 라인(GSL)에 제 4 턴-온 전압(VON4)이 인가된다. 제 4 턴-온 전압(VON4)은 비선택 읽기 전압(VREAD)일 수 있다.
제 2 시점(T2)에서, 선택된 워드 라인에 접지 전압(VSS)으로 낮아지기 시작한다.
제 3 시점(T3)에서, 비트 라인들(BL)에 비트 라인 전압(VBL)이 인가된다. 비트 라인 전압(VBL)은 양의 전압일 수 있다. 비트 라인 전압(VBL)은 프리 차지 전압일 수 있다.
제 4 시점(T4)에서, 선택된 워드 라인에 선택 읽기 전압(VRD)이 인가된다. 선택 읽기 전압(VRD)은 메모리 셀들(MC1~MC8)이 갖는 문턱 전압 산포 범위들 사이의 레벨을 가질 수 있다. 예시적으로, 선택 읽기 전압(VRD)은 불휘발성 메모리 장치의 프로그램 검증 전압일 수 있다.
제 5 시점(T5) 내지 제 6 시점(T6) 사이에서, 스트링 선택 라인들(SSL1~SSL3), 워드 라인들(WL1~WL8), 그리고 접지 선택 라인(GSL)이 방전된다. 예를 들어, 스트링 선택 라인들(SSL1~SSL3), 워드 라인들(WL1~WL8), 그리고 접지 선택 라인(GSL)에 접지 전압(VSS)이 인가될 수 있다. 스트링 선택 라인들(SSL1, SSL2), 워드 라인들(WL1~WL6), 및 접지 선택 라인(GSL)이 방전되는 구간은 회복(recovery) 구간일 수 있다.
예시적으로, 선택된 워드 라인에 인가되는 제 2 턴-온 전압(VON2)은 프리-펄스일 수 있다. 프리-펄스는 읽기가 수행되기 전에, 셀 스트링들(CS11~CS33)의 채널들의 전위를 균일하게 조절하기 위한 전압일 수 있다. 예시적으로, 프리-펄스는 생략될 수 있다. 즉, 선택된 워드 라인에, 제 2 턴-온 전압(VON2)이 인가되지 않고 선택 읽기 전압(VRD)이 바로 인가될 수 있다. 예시적으로, 제 2 턴-온 전압(VON2)이 인가된 후 선택된 워드 라인이 방전되지 않고, 선택 읽기 전압(VRD)이 바로 인가될 수 있다.
도 5는 도 4에 따른 읽기 수행되는 셀 스트링을 예시적으로 보여주는 도면이다. 예시적으로, 셀 스트링(CS11)이 도 5에 도시되어 있다. 도 5를 참조하면, 셀 스트링(CS11)은 제 1 내지 제 8 메모리 셀들(MC1~MC8), 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터(GST)를 포함한다. 제 1 내지 제 8 메모리 셀들(MC1~MC8)은 각각 제 1 내지 제 8 워드 라인들(WL1~WL8)과 연결된다. 이 때, 제 1 내지 제 3 메모리 셀들 및 제 8 메모리 셀(MC1~MC3, MC8)은 소거 상태(E)이고, 제 4 내지 제 7 메모리 셀들(MC4~MC7)은 프로그램 상태(P)인 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 셀들은 2-비트 이상의 데이터를 저장하는 멀티-레벨 셀(MLC; Multi-Level Cell)로 제공될 수 있다. 예시적으로, 제 4 메모리 셀(MC4)은 선택 메모리 셀일 수 있다.
도 6은 도 4의 회복구간을 상세하게 보여주는 타이밍도이다. 도 4 및 도 6을 참조하면, 제 5 시점(T5)에 비선택된 워드라인들의 전압은 제 3 턴-온 전압(VON3)이고, 선택 워드 라인의 전압은 선택 읽기 전압(VRD)이고, 접지 선택 라인의 전압은 제 4 턴-온 전압(VON4)이다. 제 5 시점(T5)에 비선택된 워드 라인들, 선택 워드 라인, 및 접지 선택 라인의 전압들은 접지 전압(VSS)으로 방전되기 시작한다.
예시적으로, 프로그램 상태의 메모리 셀들(MC4~MC7)의 문턱 전압은 Vth_P일 수 있다. 회복 구간(T5~T6)에서 선택된 메모리 셀(MC4)은 턴-오프 상태를 유지할 것이다. 제 3 턴-온 전압(VON3)이 문턱 전압(Vth_P)보다 낮아지는 제 7 시점(T7)에, 메모리 셀들(MC5, MC6, MC7)은 턴-오프될 수 있다. 소거 상태의 메모리 셀들(MC1, MC2, MC3, MC8)은 턴-온 상태를 유지할 수 있다.
기판(SUB)에 수직한 방향으로 적층된 메모리 셀들(MC1~MC8)은 얇은 필름 형태의 채널들을 갖는다. 메모리 셀들(MC1~MC8)의 채널들은 기판(SUB)에 직접 연결되지 않고, 접지 선택 트랜지스터(GST)를 통해 연결된다. 따라서, 제 7 시점(T7) 시점에, 메모리 셀들(MC5~MC7)이 턴-오프 되면, 메모리 셀들(MC4~MC7)의 채널들은 다른 메모리 셀들(MC1~MC3, MC8)의 채널들과 전기적으로 분리된다. 즉, 제 7 시점(T7)에, 턴-오프된 메모리 셀들(MC4~MC7)의 채널들은 다른 메모리 셀들(MC1~MC3, MC8)의 채널들과 분리될 수 있다. 메모리 셀들(MC3~MC5)의 채널들은 분리되어 플로팅될 수 있다.
제 7 시점(T7)부터 제 6 시점(T6) 까지, 메모리 셀들(MC5~MC7)에 인가되는 제 3 턴-온 전압(VON3)은 전압 차이(△V) 만큼 감소한다. 플로팅된 메모리 셀들(MC5~MC7)의 채널들은 전압 차이(△V)만큼 음의 방향으로 네거티브 부스팅될 수 있다.
도 7은 제 7 시점(T7)의 셀 스트링(CS11)의 채널들의 상태를 예시적으로 보여주는 도면이다. 도 6 및 도 7을 참조하면, 접지 선택 트랜지스터(GST) 및 메모리 셀들(MC1~MC3)은 턴-온 상태이고, 제 1 채널(CH1)을 형성한다. 메모리 셀들(MC4~MC7)은 턴-오프 상태이고, 제 2 채널(CH2)을 형성한다.
제 1 채널(CH1)에 공통 소스 라인(CSL)으로부터 저전압 또는 접지 전압(VSS)이 공급된다. 따라서, 제 7 시점(T7) 내지 제 6 시점(T6) 동안, 제 1 채널(CH1)의 전위는 저전압 또는 접지 전압(VSS)을 유지한다. 제 2 채널(CH2)은 플로팅 상태이다. 따라서, 제 7 시점(T7) 내지 제 6 시점(T6) 동안, 제 2 채널(CH2)의 전위는 음의 전압으로 네거티브 부스팅된다.
제 1 채널(CH1)과 제 2 채널(CH2)의 사이에 경계 영역(BZ, boundary zone)이 존재한다. 경계 영역(BZ)에서, 제 1 및 제 2 채널들(CH1, CH2)의 전위차에 의해 강한 전기장이 발생할 수 있다. 경계 영역(BZ)에서 발생하는 전기장은 열전자를 생성할 수 있다. 생성된 열전자는 인접한 메모리 셀들(MC3, MC4)로 주입되어, 인접한 메모리 셀들(MC3, MC4)의 문턱 전압들을 변화시킬 수 있다. 즉, 인접한 메모리 셀들(MC3, MC4)의 프로그램 상태를 변화시켜, 읽기 디스터번스가 발생할 수 있다.
도 8은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다. 도 1, 도 4, 도 6 및 도 8을 참조하면, S110 단계에서, 불휘발성 메모리 장치(100)는 읽기 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 도 4를 참조하여 설명된 읽기 동작을 기반으로 읽기 동작을 수행할 수 있다.
S120 단계에서, 불휘발성 메모리 장치(100)는 읽기 동작 도중에 기판 전압(VBB)을 제어할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)의 기판(SUB)이 P 도전층인 경우, 불휘발성 메모리 장치(100)는 회복 구간(T5~T6) 전에 기판 전압(VBB)을 음전압으로 조절할 수 있다. 예시적으로, 기판(SUB)이 N 도전층인 경우, 기판 전압(VBB)은 양전압으로 조절될 수 있다.
기판 전압(VBB)을 조절함으로써, 기판(SUB)상에 형성된 접지 선택 트랜지스터(GST)의 문턱 전압은 몸통 효과(body effect)에 의해 상승될 것이다. 즉, 제 7 시점(T7)에 제 1 채널(CH1)을 플로팅시킴으로써, 제 1 채널(CH1)의 전위는 네거티브 부스팅되어 음전압으로 낮아질 것이다. 따라서, 제 1 및 제 2 채널(CH1, CH2)이함께 네거티브 부스팅되므로, 제 1 및 제 2 채널들(CH1, CH2)의 전위차가 감소할 것이다. 따라서, 열전자 발생이 줄어들고, 읽기 디스터번스가 개선될 수 있다.
도 9는 도 8에 도시된 불휘발성 메모리 장치의 동작을 상세하게 보여주는 타이밍도이다. 도 9를 참조하면, 선택된 스트링 선택 라인, 비선택된 스트링 선택 라인, 선택된 워드 라인, 비선택된 워드 라인들, 비트 라인들, 및 접지 선택 라인으로 공급되는 전압들은 도 4를 참조하여 설명되었으므로, 이에 대한 설명은 생략된다.
도 4를 참조하여 설명된 동작 방법과 달리, 불휘발성 메모리 장치(100)는 제 8 시점(T8)에 기판 전압(VBB)를 음전압(-VBB)으로 조절한다. 예시적으로, 제 8 시점(T8)은 회복구간(T5~T6) 이전의 시점일 수 있다. 기판 전압(VBB)을 음전압(-VBB)으로 조절함으로써, 기판(SUB) 상에 형성된 접지 선택 트랜지스터(GST)의 문턱전압은 몸통 효과에 의해 상승될 수 있다. 예시적으로, 접지 선택 트랜지스터(GST)의 문턱 전압은 프로그램된 메모리 셀들의 문턱 전압들만큼 상승할 수 있다.
예시적으로, 기판(SUB)의 도전형에 따라 기판 전압(VBB)은 음전압 또는 양전압으로 조절될 수 있다.
도 10은 도 9에 따른 읽기 동작이 수행되는 셀 스트링의 채널들의 상태를 예시적으로 보여주는 도면이다. 도 9 및 도 10을 참조하면, 셀 스트링(CS11)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 제 1 내지 제 8 메모리 셀들(MC1~MC8)을 포함할 수 있다.
예시적으로, 음전압의 기판전압이 인가된 경우 접지 선택 트랜지스터(GST')의 문턱 전압은 소거 상태의 메모리 셀들의 문턱 전압 산포보다 높을 수 있다. 예시적으로, 음전압의 기판전압이 인가된 경우 접지 선택 트랜지스터(GST')의 문턱 전압은 프로그램 상태의 메모리 셀들의 문턱 전압 산포보다 높을 수 있다.
즉, 제 7 시점(T7, 도 6 참조)에서, 접지 선택 트랜지스터(GST')가 턴-오프 상태이므로, 도 10의 제 1 채널(CH1)은 공통 소스 라인(CSL)과 분리된다. 즉, 제 1 및 제 2 채널들(CH1, CH2)은 제 7 시점(T7)에서 플로팅 상태이고, 제 7 시점(T7) 내지 제 6 시점(T6) 동안 제 1 및 제 2 채널들(CH1, CH2)의 전위는 함께 네거티브 부스팅되어 음전압으로 낮아질 것이다. 즉, 경계영역(BZ)에서 전위차가 미비하거나, 전위차가 없을 것이다. 따라서, 열전자가 발생하지 않고 읽기 디스터번스가 방지된다.
도 11은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 동작을 보여주는 타이밍도이다. 도 11을 참조하면, 선택된 스트링 선택 라인, 비선택된 스트링 선택 라인, 선택된 워드 라인, 비선택된 워드 라인들, 비트 라인들, 및 접지 선택 라인으로 공급되는 전압들은 도 4를 참조하여 설명되었으므로, 이에 대한 설명은 생략된다.
도 11에 도시된 기판 전압(VBB)은 도 10의 기판 전압과 달리 제 1 시점(T1)에 음전압(-VBB)으로 조절된다. 이 때, 기판(SUB) 상에 형성된 접지 선택 트랜지스터(GST)의 문턱 전압은 몸통 효과에 의해 상승할 것이다. 그러나, 메모리 셀들 및 스트링 선택 트랜지스터들은 기판과 격리되어 형성되기 때문에 기판 전압(VBB)의 변화에 영향을 받지 않는다. 또한, 접지 선택 트랜지스터(GST)의 문턱 전압이 상승하더라도 접지 선택 라인(GSL)에 공급되는 제 4 턴-온 전압(VON4)은 접지 선택 트랜지스터(GST)의 상승된 문턱 전압보다 높기 때문에 접지 선택 트랜지스터(GST)는 턴-온 상태일 것이다.
즉, 회복 구간(T5~T6) 이전에 기판 전압(VBB)이 제어될 경우, 불휘발성 메모리 장치의 읽기 동작에 영향을 미치지 않을 뿐만 아니라, 회복 구간(T5~T5)에서 공통 소스 라인(CSL)과 셀 스트링들 내부의 채널들을 분리함으로써 읽기 디스터번스가 방지된다.
예시적으로, 기판 전압(VBB)의 제어 시점(예를 들어, 기판 전압(VBB)이 바뀌는 시점)은 제 1 시점(T1) 내지 제 5 시점(T5) 사이에 포함될 수 있다.
도 12는 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 타이밍도이다. 도 12를 참조하면, 선택된 스트링 선택 라인, 비선택된 스트링 선택 라인, 선택된 워드 라인, 비선택된 워드 라인들, 및 비트 라인들로 공급되는 전압들은 도 4를 참조하여 설명되었으므로, 이에 대한 설명은 생략된다.
도 12에 도시된 바와 같이 기판 전압(VBB)은 제 8 시점(T8)에서 음전압(-VBB)으로 낮아진다. 또한, 회복 구간이 시작되는 제 5 시점(T5)에서, 접지 선택 라인의 전압은 제 3 턴-온 전압(VON3)에서 음전압(-VN)으로 낮아진다. 이 때, 접지 선택 라인(GSL)의 전압이 음전압(-VN)에 도달하는 시점은 회복 구간이 종료되는 제 6 시점(T6)보다 빠를 수 있다.
회복 구간(T5~T6)에서 접지 선택 라인(GSL)의 전압을 음전압(-VN)으로 낮춤으로써 접지 선택 트랜지스터(GST)의 문턱 전압을 상승시키는 효과를 가질 수 있다. 예를 들어, 접지 선택 라인(GSL)의 전압의 하강 기울기가 크기 때문에 접지 선택 트랜지스터(GST)의 턴-오프 시점이 빨라질 수 있다. 다시 말해서, 공통 소스 라인(CSL)과 연결된 채널을 빨리 격리시킴으로써, 채널들간 전위 차이를 감소시켜, 열전자의 발생을 방지할 수 있다.
도 13은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 타이밍도이다. 도 13을 참조하면, 선택된 스트링 선택 라인, 비선택된 스트링 선택 라인, 선택된 워드 라인, 비선택된 워드 라인들, 및 비트 라인들로 공급되는 전압들은 도 4를 참조하여 설명되었으므로, 이에 대한 설명은 생략된다.
도 12에 도시된 바와 같이 기판 전압(VBB)은 제 8 시점(T8)에서 음전압(-VBB)으로 낮아진다. 다만, 도 12에 도시된 바와 달리 제 9 시점(T9)에서, 접지 선택 라인(GSL)의 전압은 음전압(-VN)으로 낮아진다. 제 9 시점(T9)은 선택된 메모리 셀의 상태를 판별한 후의 시점 내지 제 5 시점(T5) 사이에 포함될 수 있다.
접지 선택 라인(GSL)의 전압이 제 9 시점(T9)에 음전압(-VN)으로 낮아짐으로써, 접지 선택 트랜지스터(GST)는 문턱 전압이 상승하는 효과를 갖는다. 따라서, 접지 선택 트랜지스터(GST)가 턴-오프 되는 시점이 빨라지므로, 공통 소스 라인으로부터 인접한 채널의 플로팅 시점이 빨라지게 된다. 이로 인하여, 채널들 간 전위차가 감소하고 열전자 발생이 방지된다.
도 14는 본 발명에 따른 읽기 동작시 읽기 디스터번스의 감소 효과를 설명하기 위한 그래프이다. 예시적으로, 도 14에 도시된 그래프의 X축은 읽기 횟수를 가리키고, Y축은 인접 메모리 셀의 문턱 전압 변화를 가리킨다. 간결한 설명을 위하여, 선택 메모리 셀은 도 5에 도시된 제 4 메모리 셀(MC4)이고, 인접 메모리 셀은 도 5에 도시된 제 3 메모리 셀(MC3)인 것으로 가정한다.
도 5 및 도 14를 참조하면, 제 1 라인(L01)은 기판 전압(VBB)이 접지 전압(VSS)인 경우를 보여주고, 제 2 라인(L02)은 기판 전압(VBB)이 음전압(-VBB)으로 조절된 경우를 보여준다. 도 14에 도시된 바와 같이, 선택 메모리 셀(MC4)의 읽기 횟수가 증가할수록 열전자 발생으로 인하여 인접 메모리 셀(MC3)의 문턱 전압이 변화할 것이다. 이 때, 제 1 라인(L01)과 같이 기판 전압(VBB)이 제어되지 않은 경우, 특정 읽기 횟수 이후에 인접 메모리 셀(MC3)의 문턱 전압이 급격히 변화한다. 이로 인하여 소거 상태인 인접 메모리 셀(MC3)이 프로그램 상태인 것으로 판단될 수 있다.
이와 반대로, 제 2 라인(L02)과 같이 기판 전압(VBB)이 음전압으로 제어되는 경우, 제 1 라인(L01)의 경우보다 인접 메모리 셀(MC3)의 문턱 전압의 변화량이 작다. 다시 말해서, 읽기 디스터번스가 감소된다.
예시적으로, 본 발명의 기술적 사상은 3차원 플래시 장치에 국한되지 않는다. 예를 들어, 본 발명의 기술적 사상은 기판과 전기적으로 분리된 채널막, 채널막 상에 형성된 메모리 셀들, 채널막과 비트 라인 및 공통 소스 라인을 연결하고, 기판 상에 형성된 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 포함하는 불휘발성 메모리 장치에 적용될 수 있을 것이다. 도 15 및 도 16을 참조하여 상술된 구성의 예시적인 실시 예가 설명된다.
도 15 및 도 16은 본 발명에 또 다른 실시 예에 따른 메모리 셀 어레이를 예시적으로 보여주는 도면들이다. 간결한 설명을 위하여 하나의 셀 스트링이 도 16 및 도 17에 도시된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 셀 어레이는 복수의 셀 스트링들을 포함할 수 있다.
먼저, 도 16을 참조하면, 메모리 셀 어레이(210)는 셀 스트링(211)을 포함한다. 셀 스트링(211)은 기판(SUB) 상에 형성된다. 셀 스트링(211)은 제 1 내지 제 8 메모리 셀들(MC1~MC8), 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST)를 포함한다.
기판(SUB) 상부에 절연막(221)이 형성되고, 절연막(221) 상부에 채널막(222)이 형성될 수 있다. 즉, 채널막(222)은 기판(SUB)과 전기적으로 격리되어 제공될 수 있다. 절연막(221)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 채널막(222)은 기판과 동일한 도전형을 갖는 반도체 물질로 제공될 수 있다. 예시적으로, 채널막(222)은 얇은 필름 형태의 반도체 물질(예를 들어, thin-poly)로 제공될 수 있다.
채널막(222) 상부에는 복수의 메모리 셀들(MC1~MC8)이 형성될 수 있다. 복수의 메모리 셀들(MC1~MC8)은 전하 트랩형 메모리 셀로 제공될 수 있다.
스트링 선택 트랜지스터(SST)는 채널막(222)의 일단과 비트 라인(BL) 사이에 제공될 수 있다. 스트링 선택 트랜지스터(SST)는 기판(SUB) 상에 형성될 수 있다.
접지 선택 트랜지스터(GST)는 채널막(222)의 타단과 공통 소스 라인(CSL) 사이에 제공될 수 있다. 접지 선택 트랜지스터(GST)는 기판(SUB) 상에 형성될 수 있다.
다음으로, 도 17을 참조하면, 메모리 셀 어레이(310)는 셀 스트링(311)을 포함한다. 셀 스트링(311)은 기판(SUB) 상에 제공된다. 셀 스트링(311)은 제 1 내지 제 8 메모리 셀들(MC1~MC8), 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST)를 포함한다.
제 1 내지 제 8 메모리 셀들(MC1~MC8)은 기판(SUB)과 수직한 방향으로 적층되고, 제 1 내지 제 8 메모리 셀들(MC1~MC8)은 채널막(322)을 통해 서로 연결될 수 있다. 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)는 기판(SUB) 상에 형성된다. 접지 선택 트랜지스터(GST)는 제 1 메모리 셀(MC1) 및 기판(SUB) 사이에 제공되고, 스트링 선택 트랜지스터(SST)는 제 8 메모리 셀(MC8) 및 기판(SUB) 사이에 제공될 수 있다. 예시적으로, 채널막(322)은 얇은 필름 형태의 반도체 물질(예를 들어, thin-poly)로 제공될 수 있다.
도 15 및 도 16을 참조하여 설명된 바와 같이 셀 스트링들(211, 311)은 얇은 필름 형태의 채널막을 포함하고, 채널막은 기판과 전기적으로 분리된 구조를 갖는다. 또한, 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST) 중 적어도 하나는 채널막과 기판 사이에 제공된다. 상술된 구조를 갖는 셀 스트링의 경우, 도 4 내지 도 7을 참조하여 설명된 바와 같은 읽기 디스터번스(예를 들어, 채널들의 전위차로 인한 열전자 발생)가 발생할 것이다. 이 때, 도 8 내지 도 14를 참조하여 설명된 바와 같이 기판 전압을 조절할 경우, 읽기 디스터번스가 감소될 것이다. 이 때, 채널막은 기판과 전기적으로 분리되므로, 메모리 셀들은 기판 전압의 변화에 따른 영향이 없을 것이다.
도 15 및 도 16을 참조하여 본 발명에 또 다른 실시 예들에 따른 셀 스트링의 구조가 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 본 발명에 따른 불휘발성 메모리 장치는 복수의 셀 스트링들을 포함하고, 복수의 셀 스트링들 각각은 기판과 격리된 채널막, 채널막 상에 형성된 복수의 메모리 셀들, 상기 채널막과 비트 라인 사이에 제공된 스트링 선택 트랜지스터, 채널막 및 공통 소스 라인 사이에 제공되는 접지 선택 트랜지스터를 포함하고, 스트링 선택 트랜지스터 및 접지 선택 트린지스터 중 적어도 하나는 기판 상에 형성된다. 상술된 바와 같은 구조로 형성되거나 포함하는 불휘발성 메모리 장치에는 도 1 내지 도 15를 참조하여 설명된 본 발명의 기술적 사상이 적용될 수 있다.
도 17은 본 발명의 실시 예에 따른 데이터 저장 장치를 메모리 카드에 적용한 예를 보여준다. 도 17을 참조하면, 메모리 카드 시스템(1000)은 호스트(1100)와 메모리 카드(1200)를 포함한다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속 유닛(1120)을 포함한다. 메모리 카드(1200)는 카드 접속 유닛(1210), 카드 컨트롤러(1220), 그리고 플래시 메모리(1230)를 포함한다. 여기에서, 플래시 메모리(1230)는 도 1 내지 도 14을 참조하여 설명된 3차원 플래시 메모리로 구현된다.
호스트(1100)는 메모리 카드(1200)에 데이터를 쓰거나, 메모리 카드(1200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(1110)는 커맨드(예를 들면, 읽기 커맨드), 호스트(1100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(1120)을 통해 메모리 카드(1200)로 전송한다.
카드 컨트롤러(1220)는 카드 접속 유닛(1210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리(1230)에 저장한다. 플래시 메모리(1230)는 호스트(1100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(1100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
도 18는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다. 도 18을 참조하면, SSD 시스템(2000)은 호스트(2100)와 SSD(2200)를 포함한다.
SSD(2200)는 신호 커넥터(signal connector, 2211)를 통해 호스트(2100)와 신호를 주고 받으며, 전원 커넥터(power connector, 2221)를 통해 전원을 입력받는다. SSD(2200)는 복수의 플래시 메모리(2201~220n), SSD 컨트롤러(2210), 그리고 보조 전원 장치(2220)를 포함할 수 있다.
복수의 플래시 메모리(2201~220n)는 SSD(2200)의 저장 매체로서 사용된다. SSD(2200)는 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다. 복수의 플래시 메모리(2201~220n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 플래시 메모리가 연결될 수 있다. 하나의 채널에 연결되는 플래시 메모리는 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(2210)는 신호 커넥터(2211)를 통해 호스트(2100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(2210)는 호스트(2100)의 커맨드에 따라 해당 플래시 메모리 에 데이터를 쓰거나 해당 플래시 메모리로부터 데이터를 읽어낸다. SSD 컨트롤러(4210)의 내부 구성은 도 20을 참조하여 상세하게 설명된다.
보조 전원 장치(2220)는 전원 커넥터(2221)를 통해 호스트(2100)와 연결된다. 보조 전원 장치(2220)는 호스트(2100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(2220)는 SSD(2200) 내에 위치할 수도 있고, SSD(2200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(2220)는 메인 보드에 위치하며, SSD(2200)에 보조 전원을 제공할 수도 있다.
도 19는 도 18에 도시된 SSD 컨트롤러(2210)의 구성을 예시적으로 보여주는 블록도이다. 도 19를 참조하면, SSD 컨트롤러(2210)는 NVM 인터페이스(2211), 호스트 인터페이스(2212), ECC 회로(2213), 중앙 처리 장치(CPU, 4214), 그리고 버퍼 메모리(2215)를 포함한다.
NVM 인터페이스(2211)는 버퍼 메모리(2215)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(2211)는 플래시 메모리(2201~220n)로부터 읽은 데이터를 버퍼 메모리(2215)로 전달한다. 여기에서, NVM 인터페이스(2211)는 플래시 메모리의 인터페이스 방식을 사용할 수 있다. 즉, SSD 컨트롤러(2210)는 플래시 메모리 인터페이스 방식에 따라 프로그램, 읽기, 또는 소거 동작 등을 수행할 수 있다.
호스트 인터페이스(2212)는 호스트(2100)의 프로토콜에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 호스트 인터페이스(2212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), UFS(Universal Flash Storage) 인터페이스 등을 이용하여 호스트(2100)와 통신할 수 있다. 또한, 호스트 인터페이스(2212)는 호스트(2100)가 SSD(2200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 회로(2213)는 플래시 메모리(2201~220n)로 전송되는 데이터를 이용하여, 에러 정정 코드(ECC)를 생성한다. 그렇게 생성된 에러 정정 코드(ECC)는 플래시 메모리(2201~220n)의 스페어 영역(spare area)에 저장된다. ECC 회로(2213)는 플래시 메모리(2201~220n)로부터 읽은 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 용량 내이면, ECC 회로(2213)는 검출된 에러를 정정한다.
중앙 처리 장치(2214)는 호스트(2100, 도 18 참조)로부터 입력된 신호(SGL)를 분석하고 처리한다. 중앙 처리 장치(4214)는 호스트 인터페이스(2212)나 NVM 인터페이스(2211)를 통해 호스트(2100)나 플래시 메모리(2201~220n)를 제어한다. 중앙 처리 장치(2214)는 SSD(2200)을 구동하기 위한 펌웨어에 따라서 플래시 메모리(2201~220n)의 동작을 제어한다.
버퍼 메모리(2215)는 호스트(2100)로부터 제공되는 쓰기 데이터 또는 플래시 메모리로부터 읽은 데이터를 임시로 저장한다. 또한, 버퍼 메모리(2215)는 플래시 메모리(2201~220n)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 버퍼 메모리(2215)에 저장된 메타 데이터나 캐시 데이터는 플래시 메모리(2201~420n)에 저장된다. 버퍼 메모리(2215)에는 DRAM, SRAM 등이 포함될 수 있다.
도 20은 본 발명의 실시 예에 따른 데이터 저장 장치를 전자 장치로 구현한 예를 보여주는 블록도이다. 여기에서, 전자 장치(3000)는 UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등과 같은 컴퓨팅 시스템들 중 하나로 제공될 수 있다.
도 20을 참조하면, 전자 장치(3000)는 메모리 시스템(3100), 전원 장치(3200), 보조 전원 장치(3250), 중앙처리장치(3300), 램(3400), 그리고 사용자 인터페이스(3500)를 포함한다. 메모리 시스템(3100)은 플래시 메모리(3110) 및 메모리 컨트롤러(3120)를 포함한다. 여기에서, 플래시 메모리(3110)는 도 1 내지 도 14를 참조하여 설명된 3차원 메모리 구조를 갖는 불휘발성 메모리 장치일 수 있다.
도 21은 본 발명에 따른 불휘발성 메모리 장치가 적용된 모바일 시스템을 예시적으로 보여주는 블록도이다. 도 21를 참조하면, 모바일 시스템(4000)은 프로세서(4100), 메모리(4200), 스토리지(4300), 모뎀(4400), 그리고 사용자 인터페이스(4500)를 포함한다.
프로세서(4100)는 모바일 시스템(4000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 어플리케이션 프로세서(4100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(4100)는 범용 프로세서 또는 어플리케이션 프로세서일 수 있다.
메모리(4200)는 프로세서(4100)와 통신할 수 있다. 메모리(4200)는 프로세서(4100) 또는 모바일 시스템(4000)의 동작 메모리(또는 메인 메모리)일 수 있다. 메모리(4200)는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지(4300)는 모바일 시스템(4000)에서 장기적으로 저장하고자 하는 데이터를 저장할 수 있다. 스토리지(4300)는 하드 디스크 드라이브(HDD, Hard Disk Drive) 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지(4300)는 도 1 내지 도 16를 참조하여 설명된 불휘발성 메모리 장치일 수 있다. 스토리지(4300)는 도 1 내지 도 16을 참조하여 설명된 바와 같이, 스토리지(4300)는 읽기 동작동안 접지 선택 트랜지스터들의 문턱 전압이 상승되도록 기판 전압(VBB)을 조절할 수 있다. 스토리지(4300)는 접지 선택 라인의 전압을 다른 라인들의 전압들보다 먼저 회복시킬 수 있다. 스토리지(4300)는 접지 선택 라인에 음의 전압을 인가할 수 있다.
예시적으로, 메모리(4200) 및 스토리지(4300)는 동일한 종류의 불휘발성 메모리로 구성될 수 있다. 이때, 메모리(4200) 및 스토리지(4300)는 하나의 반도체 집적 회로로 구성될 수 있다.
모뎀(4400)은 프로세서(4100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(4400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(5400)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SCSI (Small Computer Small Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(4500)는 프로세서(4100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
상술된 본 발명의 실시 예들 및 적용 예들에 따르면, 불휘발성 메모리 장치는 읽기 동작동안 접지 선택 트랜지스터의 문턱전압이 상승하도록 기판전압을 제어할 수 있다. 이에 따라, 읽기 동작의 회복구간에서 공통 소스 라인과 채널들을 분리시킴으로써 로컬 부스팅된 채널들의 전위차를 줄일 수 있다. 이로 인하여 채널들 사이의 경계 영역에서 발생하는 열전자가 줄어들어 읽기 디스터번스를 감소시킬 수 있다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법이 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100 : 불휘발성 메모리 장치
110 : 메모리 셀 어레이
120 : 어드레스 디코더
130 : 전압 발생기
140 : 읽기 및 쓰기 회로
150 : 제어 로직
VBB : 기판 전압
SSL : 스트링 선택 라인
SST : 스트링 선택 트랜지스터
GSL : 접지 선택 라인
GST : 접지 선택 트랜지스터
MC1~MC8 : 메모리 셀들

Claims (10)

  1. 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판의 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    워드 라인들을 통해 상기 복수의 셀 스트링들의 복수의 메모리 셀들과 연결되고, 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들과 연결되고, 그리고 접지 선택 라인을 통해 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들과 연결되는 어드레스 디코더;
    비트 라인들을 통해 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들과 연결되는 읽기 및 쓰기 회로; 그리고
    상기 복수의 셀 스트링들의 복수의 메모리 셀들 중 적어도 하나의 읽기 동작 동안 상기 접지 선택 트랜지스터들의 문턱 전압들이 임계값보다 높아지도록 상기 기판으로 인가되는 기판 전압을 조절하는 제어 로직을 포함하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 임계값은 상기 복수의 메모리 셀들의 소거 상태의 문턱 전압 산포 또는 프로그램 상태의 문턱 전압 산포보다 높은 값인 불휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어 로직은 상기 기판이 P 도전형인 경우 상기 기판 전압을 음전압으로 조절하는 불휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제어 로직은 상기 기판이 N 도전형인 경우 상기 기판 전압을 양전압으로 조절하는 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 읽기 동작은 상기 워드 라인들 중 선택 워드 라인에 선택 읽기 전압을 인가하고, 상기 워드 라인들 중 비선택 워드 라인에 비선택 읽기 전압을 인가하는 동작 및 상기 인가된 선택 읽기 전압 및 상기 인가된 비선택 읽기 전압을 접지 전압으로 낮추는 회복 동작을 포함하는 불휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제어 로직은 상기 회복 동작 전에 상기 조절된 기판 전압을 상기 기판에 공급하는 불휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제어 로직은 상기 회복 동작이 완료된 이 후에 상기 조절된 기판 전압을 접지 전압으로 조절하는 불휘발성 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제어 로직은 상기 회복 동작 동안 상기 접지 선택 라인에 공급되는 전압을 음전압으로 낮추는 불휘발성 메모리 장치.
  9. 제 5 항에 있어서,
    상기 제어 로직은 상기 회복 동작 이전에 상기 접지 선택 라인에 공급되는 전압을 음전압으로 낮추는 불휘발성 메모리 장치.
  10. 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 셀 스트링은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트라인들 사이에 제공되는 스트링 선택 트랜지스터를 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    상기 복수의 셀 스트링들의 복수의 메모리 셀들 중 적어도 하나에 대하여 읽기 동작을 수행하는 단계; 그리고
    상기 읽기 동작 동안 상기 접지 선택 트랜지스터의 문턱 전압이 임계값보다 높아지도록 기판으로 공급되는 기판 전압을 조절하는 단계를 포함하는 동작 방법.
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