CN108122761A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底包括衬底和位于所述衬底上的鳍部；形成栅极结构；形成源漏掺杂区；在所述栅极结构朝向所述源漏掺杂区的侧壁上形成前驱侧墙；形成位于所述前驱侧墙侧壁的伪侧墙；形成介质层；对所述前驱侧墙进行减薄处理，露出所述栅极结构的部分侧壁，剩余的所述前驱侧墙用于形成拐角侧墙；去除所述伪侧墙，在所述栅极结构和所述介质层之间形成真空侧墙。本发明技术方有利于改善晶体管导通电阻和导通电流性能退化问题，有利于提高所形成半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的尺寸也越来越小。小尺寸下的短沟道效应和栅极漏电流的问题，使晶体管的性能变坏，因此通过缩小传统晶体管的物理尺寸来提高性能面临一系列的困难。
Ⅲ-Ⅴ族半导体材料(例如，InGaAs)由于其出色的电子输运性能，成为当前研究的热点。为了解决传统半导体器件物理尺寸难以进一步减小的困难，现有技术提出了利用Ⅲ-Ⅴ族半导体材料形成晶体管沟道的技术方案，以改善晶体管的性能。
但是现有技术中，Ⅲ-Ⅴ族半导体材料作为沟道材料的半导体结构性能依旧有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以改善半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
提供基底，所述基底包括衬底和位于所述衬底上的鳍部；形成位于所述鳍部上的栅极结构，所述栅极结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面；在所述栅极结构两侧鳍部内形成源漏掺杂区；在所述栅极结构朝向所述源漏掺杂区的侧壁上形成前驱侧墙；形成位于所述前驱侧墙侧壁的伪侧墙；在所述栅极结构、所述前驱侧墙以及所述伪侧墙露出的基底上形成介质层，所述介质层露出所述栅极结构、所述前驱侧墙以及所述伪侧墙；对所述前驱侧墙进行减薄处理，露出所述栅极结构的部分侧壁，剩余的所述前驱侧墙用于形成拐角侧墙；去除所述伪侧墙，在所述栅极结构和所述介质层之间形成真空侧墙。
可选的，形成所述前驱侧墙的步骤中，所述前驱侧墙的材料为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的一种或多种。
可选的，形成所述前驱侧墙的步骤包括：在所述栅极结构和所述基底上形成侧墙材料层；去除所述栅极结构上以及所述基底上的侧墙材料层，形成位于所述栅极结构侧壁的前驱侧墙。
可选的，去除所述栅极结构上以及所述基底上侧墙材料层的步骤包括：对所述栅极结构上以及所述基底上侧墙材料层进行第一等离子体处理；通过湿法的方式去除经等离子体处理的部分材料，形成所述前驱侧墙。
可选的，形成前驱侧墙之后，形成所述伪侧墙之前，所述形成方法还包括：对远离所述衬底的部分前驱侧墙进行第二等离子体处理；对所述前驱侧墙进行减薄处理的步骤包括：通过湿法的方式去除经等离子体处理的部分材料。
可选的，形成所述前驱侧墙的步骤中，所述前驱侧墙的材料为氮化硅；所述第一等离子体处理的步骤和所述第二等离子体处理的步骤中的一个或两个步骤包括：采用H2或He等离子体进行离子体处理。
可选的，采用H2或He等离子体进行离子体处理的步骤中，工艺参数包括：工艺气体压强在2mTorr到100mTorr范围内，H2或He流量在50sccm到500sccm范围内，工艺温度在0℃到100℃范围内。
可选的，形成所述前驱侧墙的步骤中，所述前驱侧墙的材料为氮化硅；通过湿法的方式去除经等离子体处理的部分材料的步骤包括：采用氢氟酸去除经等离子体处理的部分材料。
可选的，形成所述真空侧墙的步骤中，沿垂直所述基底表面的方向上，所述真空侧墙尺寸与所述拐角侧墙尺寸之比在5:4到5:1范围内。
可选的，形成源漏掺杂区的步骤中，沿所述鳍部延伸方向，所述源漏掺杂区之间的距离大于所述栅极结构的尺寸；形成前驱侧墙的步骤包括：在所述源漏掺杂区和所述栅极结构之间的鳍部上形成所述前驱侧墙。
可选的，形成所述伪侧墙的步骤中，所述伪侧墙的材料为多晶硅。
可选的，去除所述伪侧墙的步骤包括：通过化学扩散刻蚀的方式去除所述伪侧墙。
可选的，通过化学扩散刻蚀的方式去除所述伪侧墙的步骤包括：采用NH3去除所述伪侧墙。
可选的，提供所述基底的步骤中，所述鳍部的材料为Ⅲ-Ⅴ族半导体材料。
可选的，提供所述基底的步骤中，所述鳍部的材料为InGaAs。
相应的，本发明还提供一种半导体结构，包括：
基底，所述基底包括衬底和位于所述衬底上的鳍部；位于所述基底上的介质层；位于所述介质层内鳍部上的栅极结构，所述栅极结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面；位于所述栅极结构两侧鳍部内的源漏掺杂区；位于所述栅极结构朝向所述源漏掺杂区侧壁上的拐角侧墙；位于所述栅极结构和所述介质层之间的真空侧墙。
可选的，所述拐角侧墙的材料为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的一种或多种。
可选的，沿垂直所述基底表面的方向上，所述真空侧墙尺寸与所述拐角侧墙尺寸之比在5:4到5:1范围内。
可选的，所述鳍部的材料为Ⅲ-Ⅴ族半导体材料。
可选的，所述源漏掺杂区之间的距离大于所述栅极结构的尺寸；所述拐角侧墙位于在所述源漏掺杂区和所述栅极结构之间的鳍部上。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案通过在栅极结构朝向源漏掺杂区的侧壁上形成拐角侧墙，且所述拐角侧墙材料的介电常数大于真空的介电常数，所以所述拐角侧墙的设置能够有效的增大所述拐角侧墙和所述真空侧墙的平均介电常数，从而既有利于维持较小的边缘电容，也有利于改善晶体管导通电阻和导通电流性能退化问题，有利于提高所形成半导体结构的性能。
附图说明
图1至图13是本发明半导体结构形成方法一实施例各个步骤所对应的结构示意图。
具体实施方式
由背景技术可知，现有技术中Ⅲ-Ⅴ族半导体材料作为沟道材料的半导体结构存在性能较差的问题。现结合Ⅲ-Ⅴ族半导体材料的特性分析其性能较差问题的原因：
Ⅲ-Ⅴ族半导体材料所形成的沟道会出现较显著的量子限制效应和子带***现象。因此随着沟道长度的减小，Ⅲ-Ⅴ族半导体材料作为沟道材料的半导体结构容易出现栅介质层电隔离性能退化，栅极隧穿电流增大的问题。
为了抑制栅极漏电，Ⅲ-Ⅴ族半导体材料作为沟道材料的半导体结构中，需要设置厚度较大的栅介质层。为了改善栅介质层厚度增大对器件性能的影响，在半导体结构中引入了真空侧墙(vacuum spacer)的结构，即栅极结构与介质层之间以空气实现电绝缘。
但是由于空气的介电常数较小(Kvacuum＝1)，所以真空侧墙的设置会减小器件的边缘电容(Fringing Capacitance)，但是同时造成晶体管导通电阻和导通电流性能的退化，影响所形成半导体结构的性能。
为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：
提供基底，所述基底包括衬底和位于所述衬底上的鳍部；形成位于所述鳍部上的栅极结构，所述栅极结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面；在所述栅极结构两侧鳍部内形成源漏掺杂区；在所述栅极结构朝向所述源漏掺杂区的侧壁上形成前驱侧墙；形成位于所述前驱侧墙侧壁的伪侧墙；在所述栅极结构、所述前驱侧墙以及所述伪侧墙露出的基底上形成介质层，所述介质层露出所述栅极结构、所述前驱侧墙以及所述伪侧墙；对所述前驱侧墙进行减薄处理，露出所述栅极结构的部分侧壁，剩余的所述前驱侧墙用于形成拐角侧墙；去除所述伪侧墙，在所述栅极结构和所述介质层之间形成真空侧墙。
本发明技术方案通过在栅极结构朝向源漏掺杂区的侧壁上形成拐角侧墙，且所述拐角侧墙材料的介电常数大于真空的介电常数，所以所述拐角侧墙的设置能够有效的增大所述拐角侧墙和所述真空侧墙的平均介电常数，从而既有利于维持较小的边缘电容，也有利于改善晶体管导通电阻和导通电流性能退化问题，有利于提高所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图1至图13，示出了本发明半导体结构形成方法一实施例各个步骤所对应的结构示意图。
如图1至图3所示，提供基底，所述基底包括衬底100和位于所述衬底100上的鳍部130。
其中图1是所述基底的三维结构示意图，图2是图1中沿AA线的剖面结构示意图；图3是图1中沿BB线的剖面结构示意图。
所述衬底100用于提供工艺操作平台。
本实施例中，所述衬底100的材料为单晶硅。本发明其他实施例中，所述衬底还可以是多晶硅衬底、非晶硅衬底或者锗硅衬底、碳硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III－V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部130用于提供所述鳍式场效应晶体管的沟道。
本实施例中，所述鳍部130的材料为Ⅲ-Ⅴ族半导体材料。具体的，所述鳍部130的材料为InGaAs。本发明其他实施例中，所述鳍部的材料也可以为其他Ⅲ-Ⅴ族半导体材料。Ⅲ-Ⅴ族半导体材料以其较高的低场电子迁移率成为晶体管理想的沟道材料，有利于减小晶体管的沟道长度，提高半导体结构的集成度。
形成所述衬底100和所述鳍部130的步骤包括：提供衬底100；在所述衬底100上形成鳍部材料层；在所述鳍部材料层上形成图形化的鳍部掩膜层；以所述鳍部掩膜层为掩膜刻蚀所述鳍部材料层形成鳍部130。
所述鳍部材料层用于刻蚀以形成鳍部130。
本实施例中，所述鳍部130的材料为InGaAs。所以所述鳍部材料层的材料也为InGaAs，可以通过化学气相沉积、物理气相沉积或者原子层沉积的方式形成。
需要说明的是，本实施例中，所述基底还包括位于所述衬底100和所述鳍部130之间的氧化层110。所述氧化层110用于为所述鳍部材料层提供良好的界面基础，以改善所形成鳍部材料层的质量。所以提供衬底100之后，形成鳍部材料层之前，所述形成方法还包括：在所述衬底100上形成氧化层。
所述鳍部掩膜层用于定义所述鳍部130的尺寸和位置。
形成所述鳍部掩膜层的步骤包括：在所述鳍部材料层上形成掩膜材料层；在所述掩膜材料层上形成图形层；以所述图形层为掩膜，刻蚀所述掩膜材料层，露出所述鳍部材料层，以形成所述鳍部掩膜层。
所述图形层用于对所述掩膜材料层进行图形化，以定义所述鳍部的尺寸和位置。
本实施例中，所述图形层为图形化的光刻胶层，可以通过涂布工艺和光刻工艺形成。本发明其他实施例中，所述图形层还可以为多重图形化掩膜工艺所形成的掩膜，以缩小鳍部的特征尺寸以及相邻鳍部之间的距离，提高所形成半导体结构的集成度。其中多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。
继续参考图1至图3，形成位于所述鳍部130上的栅极结构，所述栅极结构横跨所述鳍部130且覆盖所述鳍部130部分顶部和部分侧壁的表面。
本实施例中，所述栅极结构为用于为后续所形成金属栅极结构占据空间位置的伪栅结构121。本发明其他实施例中，所述栅极结构还可以是所形成半导体结构的栅极结构。
本实施例中，所述伪栅结构121可以为叠层结构，包括位于所述基底上的伪氧化层以及位于所述伪氧化层上的伪栅极。所述伪栅极的材料为多晶硅，所述伪氧化层的材料可以为氧化硅和氮氧化硅。
本发明其他实施例中，所述伪栅极的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。本发明另一些实施例中，所述伪栅结构还可以为单层结构，材料可以选自多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料中的一种或几种。
形成所述伪栅结构121的步骤包括：在所述基底上形成伪栅材料层；在所述伪栅材料层上形成伪栅掩膜层，以所述伪栅掩膜层为掩膜，刻蚀所述伪栅材料层，形成所述伪栅结构121。
继续参考图1至图3，在所述栅极结构两侧鳍部130内形成源漏掺杂区131。
具体的，本实施例中，所述栅极结构为伪栅结构121。所以形成源漏掺杂区131的步骤包括：在所述伪栅结构121两侧鳍部130内形成源漏掺杂区131。
本实施例中，所述半导体结构为NMOS晶体管，所以所述源漏掺杂区131的掺杂离子为N型离子，例如P、As或Sb。本发明其他实施例中，所述半导体结构也可以为PMOS晶体管，所以所述源漏掺杂区的掺杂离子为P型离子，例如B、Ga或In。
本实施例中，沿所述鳍部130延伸方向，所述源漏掺杂区131之间的距离大于所述伪栅结构121的尺寸，也就是说，所述半导体结构具有底部露出源区/漏区(gate-to-source/drain underlap)的结构。这种结构有利于降低所形成半导体结构中漏端的边缘电容，从而提高所形成半导体结构的性能。所以所述源漏掺杂区131之间用于形成沟道的部分鳍部130未被所述伪栅结构121覆盖，也就是说，所述伪栅结构121露出部分源漏掺杂区131之间用于形成沟道的鳍部130。
本实施例中形成所述源漏掺杂区131的步骤包括：通过向所述伪栅结构121两侧的鳍部130进行离子注入的方式形成所述源漏掺杂区131。但是本发明其他实施例中，所述源漏掺杂区也可以通过外延生长的方式形成于所述鳍部内。
参考图4至图7，在所述栅极结构朝向所述源漏掺杂区131的侧壁上形成前驱侧墙144。
其中图4和图6是图2所对应的剖面结构示意图；图5和图7是图3所对应的剖面结构示意图。
本实施例中，所述栅极结构为伪栅结构121。所以形成前驱侧墙144的步骤包括：在所述伪栅结构121朝向所述源漏掺杂区131的侧壁上形成前驱侧墙144。
所述前驱侧墙144用于为后续真空侧墙的形成占据空间，还用于刻蚀形成拐角侧墙。此外，本实施例中，所述栅极结构为伪栅结构121，所以所述前驱侧墙144还用于定义后续所形成栅极结构的尺寸和位置。
本实施例中，所述源漏掺杂区131之间的距离大于所述栅极结构的尺寸。所以形成所述前驱侧墙144的步骤包括：在所述源漏掺杂区131和所述栅极结构之间的鳍部130上形成所述前驱侧墙144。
所述前驱侧墙144的材料为氮化硅。本发明其他实施例中，所述前驱侧墙的材料还可以为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的一种或多种
形成所述前驱侧墙144的步骤包括：在所述栅极结构和所述基底上形成侧墙材料层143；去除所述栅极结构上以及所述基底上的侧墙材料层，形成位于所述栅极结构侧壁的前驱侧墙144。
本实施例中，形成所述前驱侧墙144的步骤包括：如图4所示，在所述伪栅结构121和所述基底上形成侧墙材料层143；如图5所示，去除所述伪栅结构121上以及所述基底上的侧墙材料层，形成位于所述伪栅结构121侧壁的前驱侧墙144。
去除所述栅极结构上以及所述基底上侧墙材料层143的步骤包括：对所述栅极结构上以及所述基底上侧墙材料层143进行第一等离子体处理210；通过湿法的方式去除经所述第一等离子体处理210的部分材料，形成所述前驱侧墙144。
具体的，去除所述伪栅结构121上以及所述基底上侧墙材料层143的步骤包括：对所述伪栅结构121上以及所述基底上侧墙材料层143进行第一等离子体处理210；通过湿法的方式去除经第一等离子体处理的部分材料，形成所述前驱侧墙144。
其中，本实施例中，所述前驱侧墙的材料为氮化硅。所以所述第一等离子体处理210的步骤中，采用H2或He等离子体进行离子体处理，工艺参数包括：工艺气体压强在2mTorr到100mTorr范围内，H2或He气体流量在50sccm到500sccm范围内，Ar气体流量在0sccm到200sccm范围内，工艺温度在0℃到100℃范围内；所述湿法刻蚀的方式去除经等离子体处理的部分材料的步骤包括：采用氢氟酸去除经等离子体处理的部分材料，其中氢氟酸为稀氢氟酸，即按体积百分比，氢氟酸的浓度在1/2000到1/100范围内。
采用等离子体处理与湿法刻蚀的方式相结合的方法对所述侧墙材料层143具有较高的刻蚀选择比，所以能够有效的减少形成所述前驱侧墙144的工艺步骤对基底上其他半导体结构的影响，有利于提高良率，有利于提高所形成半导体结构的性能。
结合参考图8和图9，形成位于所述前驱侧墙144侧壁的伪侧墙145。
其中，图8是图6所对应的剖面结构示意图，图9是图7所对应的剖面结构示意图。
所述伪侧墙145用于为后续真空侧墙的形成占据空间。
具体的，本实施例中，所述伪侧墙145的材料为多晶硅。形成所述伪侧墙145的步骤包括：在所述基底、所述伪栅结构121(如图6所示)以及所述前驱侧墙144的表面形成伪侧墙材料层；去除所述基底、所述伪栅结构121以及所述前驱侧墙144上的伪侧墙材料层，位于所述前驱侧墙144侧壁剩余的伪侧墙材料层用于形成所述伪侧墙145。
需要说明的是，如图7所示，形成前驱侧墙144之后，形成所述伪侧墙145之前，所述形成方法还包括：对远离所述衬底100的部分前驱侧墙144进行第二等离子体处理220。
所述第二等离子体处理220用于为后续形成拐角侧墙提供工艺基础，从而减少所述拐角侧墙的形成对基底上其他半导体结构的影响。
具体的，所述第二等离子体处理220的步骤中，采用H2或He等离子体进行离子体处理，工艺参数包括：工艺气体压强在2mTorr到100mTorr范围内，H2或He气体流量在50sccm到500sccm范围内，Ar气体流量在0sccm到200sccm范围内，工艺温度在0℃到100℃范围内。
需要说明的是，本实施例中，所述第一等离子体处理210的步骤和所述第二等离子体处理220的步骤均采用相同的方式进行处理。这种做法仅为一示例，本发明其他实施例中，所述第一等离子体处理的步骤和所述第二等离子体处理的步骤也采用不同的方式进行处理。
继续参考图8和图9，在所述栅极结构、所述前驱侧墙144以及所述伪侧墙145露出的基底上形成介质层150，所述介质层150露出所述栅极结构、所述前驱侧墙144以及所述伪侧墙145。
所述介质层150用于实现相邻半导体结构之间的电隔离，还用于定义后续所形成真空侧墙的尺寸和位置。
本实施例中，所述介质层150为层间介质层，材料为氧化硅。本发明其他实施例中，所述介质层的材料还可以选自氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。
形成所述介质层150的步骤包括：通过化学气相沉积(例如：流体化学气相沉积)等方法在所述伪栅结构121、所述前驱侧墙144以及所述伪侧墙145露出的基底上上形成介质材料层，所述介质材料层覆盖所述伪栅结构121；去除高于所述伪栅结构121的介质材料层，露出所述伪栅结构121、所述前驱侧墙144以及所述伪侧墙145。
需要说明的是，本实施例中，所述栅极结构为伪栅结构121，所以继续参考图8和图9，形成所述介质层150之后，去除所述伪栅结构121(如图6所示)形成开口并在所述开口内形成金属栅极结构120。
本实施例中，所述半导体结构具有“高K金属栅”结构；所以去除所述伪栅结构121的步骤用于形成金属栅极结构。
所述伪栅结构121横跨所述鳍部130，且覆盖所述鳍部130顶部和侧壁的部分表面，因此去除所述伪栅结构121所形成的开口底部露出所述鳍部130顶部和侧壁的部分表面。所以形成于所述开口内的所述金属栅极结构120也横跨所述鳍部130，且覆盖所述鳍部130顶部和侧壁的部分表面。
所述金属栅极结构120包括位于所述基底上行的栅介质层(图中未示出)以及位于所述栅介质层上的栅电极(图中未标示)。
所述栅介质层用于实现所形成栅极结构与基底内沟道之间的电隔离。所述栅介质层的材料为高K介质材料。其中，高K介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体的，所述栅介质层的材料为HfO2。本发明其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、或Al2O3等。
所述栅电极层用作为电极，实现与外部电路的电连接。本实施例中，所述栅电极层的材料为W。本发明其他实施例中，所述栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
需要说明的是，由于所述鳍部130的材料为InGaAs，所以与鳍部材料为其他半导体材料的技术方案相比，本实施例中，所述栅介质层的厚度较大，从而使所述栅介质层具有较大的等效氧化层(Equivalent Oxide Thickness)厚度较大，以抑制栅极漏电流。具体的，本实施例中，所述栅介质层的厚度在到范围内。
参考图10和图11，对所述前驱侧墙144(如图8和图9所示)进行减薄处理，露出所述栅极结构的部分侧壁，剩余的所述前驱侧墙144用于形成拐角侧墙141。
本实施例中，所述栅极结构为金属栅极结构120，所以进行减薄处理的步骤包括：对所述前驱侧墙144进行减薄处理，露出所述金属栅极结构120的部分侧壁，形成拐角侧墙141。
其中，图10是图8所对应的剖面结构示意图；图11是图9所对应的剖面结构示意图。
所述拐角侧墙141用于与后续所形成的真空侧墙一起实现栅极结构与其他半导体结构之间的电隔离。
所述拐角侧墙141材料的介电常数大于真空的介电常数，所以所述拐角侧墙141的设置有利于改善晶体管导通电阻和导通电流性能退化的问题，有利于减少延迟(delay)现象的出现，有利于提高所形成半导体结构的性能。
所述前驱侧墙144(如图8和图9所示)的材料为氮化硅，也就是说所述拐角侧墙141的材料为氮化硅。氮化硅的介电常数为7.5，所以氮化硅材料的拐角侧墙141的形成，有利于改善晶体管导通电阻和导通电流性能退化的问题。
本实施例中，所述前驱侧墙144远离所述衬底100的部分材料经过第二等离子体处理220(如图6和图7所示)，所以对所述前驱侧墙144进行减薄处理的步骤包括：通过湿法的方式去除经等离子体处理的部分材料。
去除经等离子体处理部分材料的步骤包括：采用氢氟酸去除经所述第二等离子体处理220的部分材料。具体的，采用氢氟酸去除部分材料的步骤中，按体积百分比，氢氟酸的浓度在1/2000到1/100范围内。需要说明的是，其中的体积百分比是指HF与水的体积百分比。
需要说明的是，本实施例中，去除经第一等离子体处理部分材料的步骤以及去除经第二等离子体处理部分材料的步骤均采用相同的方式进行去除。本发明其他实施例中，去除经第一等离子体处理部分材料的步骤以及去除经第二等离子体处理部分材料的步骤也可以采用不同的方式进行去除。
在等离子体处理之后，湿法刻蚀的方式对所述前驱侧墙144的刻蚀速率较高，因此采用等离子体处理与湿法刻蚀相结合等方式去除部分所述前驱侧墙144的材料，能够有效的减少减薄工艺对基底上其他半导体结构的影响，有利于提高良率，有利于提高所形成半导体结构的性能。
需要说明的是，如图11所示，本实施例中，所述前驱侧墙144(如图10所示)位于所述源漏掺杂区131和所述栅极结构120之间，所以所述拐角侧墙141也位于所述源漏掺杂区131和所述栅极结构120之间。这种做法有利于优化所形成半导体结构的导通电阻和电容的性能，从而改善延迟问题。
参考图12和图13，去除所述伪侧墙145，在所述栅极结构和所述介质层150之间形成真空侧墙142。
所述真空侧墙142用于改善所形成半导体结构中导通电流减小的问题，改善较大厚度的栅介质层对所形成半导体结构的影响。真空侧墙142的介电常数较低，有利于减小所形成半导体结构的边缘电容(Fringing Capacitance)。
去除所述伪侧墙145的步骤包括：通过化学扩散刻蚀的方式去除所述伪侧墙145。去除所述伪侧墙145之后，在所述金属栅极结构120、所述拐角侧墙141和所述介质层150之间形成空隙，所述空隙用于形成所述真空侧墙142。
本实施例中，通过化学扩散刻蚀的方式去除所述伪侧墙145的步骤包括：采用NH3去除所述伪侧墙145。具体的，采用Frontier机台，采用NH3通过化学扩散刻蚀的方式去除所述伪侧墙145。由于所述伪侧墙145的材料为多晶硅，这样方式的刻蚀方法多晶硅材料的刻蚀速率较大，因此采用这种方式去除所述伪侧墙145的做法能够有效的减小形成所述真空侧墙142工艺对其他半导体结构的影响，有利于良率的提高，器件性能的改善。
需要说明的是，垂直所述基底表面的方向上，所述真空侧墙142的尺寸与所述拐角侧墙141的尺寸之比不宜太大也不宜太小。
垂直所述基底表面的方向上，所述真空侧墙142的尺寸与所述拐角侧墙141的尺寸之比如果太大，即真空侧墙142的尺寸过大，拐角侧墙141的尺寸过小，则真空侧墙142和拐角侧墙141的平均介电常数较小，会影响改善导通电阻和导通电流性能退化问题的功能；所述真空侧墙142的尺寸与所述拐角侧墙141的尺寸之比如果太小，即真空侧墙142的尺寸过小，拐角侧墙141的尺寸过大，则真空侧墙142和拐角侧墙141的平均介电常数较大，也会影响改善导通电阻和导通电流性能退化问题的功能。具体的，本实施例中，形成所述真空侧墙142的步骤中，沿垂直所述基底表面的方向上，所述真空侧墙142尺寸与所述拐角侧墙141尺寸之比在5:4到5:1范围内。
相应的，本发明还提供一种半导体结构，如图13所示，包括：
基底，所述基底包括衬底100和位于所述衬底100上的鳍部130；位于所述基底上的介质层150；位于所述介质层150内鳍部130上的栅极结构，所述栅极结构横跨所述鳍部130且覆盖所述鳍部部分顶部和部分侧壁的表面；位于所述栅极结构两侧鳍部130内的源漏掺杂区131；位于所述栅极结构朝向所述源漏掺杂区131侧壁上的拐角侧墙141；位于所述栅极结构和所述介质层150之间的真空侧墙142。
所述衬底100用于提供工艺操作平台。
本实施例中，所述衬底100的材料为单晶硅。本发明其他实施例中，所述衬底还可以是多晶硅衬底、非晶硅衬底或者锗硅衬底、碳硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III－V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部130用于提供所述鳍式场效应晶体管的沟道。
本实施例中，所述鳍部130的材料为Ⅲ-Ⅴ族半导体材料。具体的，所述鳍部130的材料为InGaAs。本发明其他实施例中，所述鳍部的材料也可以为其他Ⅲ-Ⅴ族半导体材料。Ⅲ-Ⅴ族半导体材料以其较高的低场电子迁移率成为晶体管理想的沟道材料，有利于减小晶体管的沟道长度，提高半导体结构的集成度。
需要说明的是，本实施例中，所述基底还包括位于所述衬底100和所述鳍部130之间的氧化层110。所述氧化层110用于为所述鳍部材料的形成提供界面基础，以改善所述鳍部130的质量。
所述介质层150用于实现相邻半导体结构之间的电隔离，还用于定义后续所形成真空侧墙的尺寸和位置。
本实施例中，所述介质层150为层间介质层，材料为氧化硅。本发明其他实施例中，所述介质层的材料还可以选自氮化硅、氮氧化硅或碳氮氧化硅等其他介质材料。
所述栅极结构用于控制半导体结构中沟道的导通和截断。
本实施例中，所述半导体结构具有“高K金属栅”结构，所以所述栅极结构为金属栅极结构120。所述金属栅极结构120包括位于所述基底上行的栅介质层(图中未示出)以及位于所述栅介质层上的栅电极(图中未标示)。
所述栅介质层用于实现所形成栅极结构与基底内沟道之间的电隔离。所述栅介质层的材料为高K介质材料。其中，高K介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体的，所述栅介质层的材料为HfO2。本发明其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、或Al2O3等。
所述栅电极层用作为电极，实现与外部电路的电连接。本实施例中，所述栅电极层的材料为W。本发明其他实施例中，所述栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
需要说明的是，由于所述鳍部130的材料为InGaAs，所以与鳍部材料为其他半导体材料的技术方案相比，本实施例中，所述栅介质层的厚度较大，从而使所述栅介质层具有较大的等效氧化层(Equivalent Oxide Thickness)厚度较大，以抑制栅极漏电流。具体的，本实施例中，所述栅介质层的厚度在到范围内。
所述源漏掺杂区131用于形成所述半导体结构的源区或漏区。
本实施例中，所述半导体结构为NMOS晶体管，所以所述源漏掺杂区131内的掺杂离子为N型离子，例如P、As或Sb。本发明其他实施例中，所述半导体结构也可以为PMOS晶体管，所以所述源漏掺杂区的掺杂离子为P型离子，例如B、Ga或In。
本实施例中，沿所述鳍部130延伸方向，所述源漏掺杂区131之间的距离大于所述伪栅结构121的尺寸，也就是说，所述半导体结构具有底部露出源区/漏区(gate-to-source/drain underlap)的结构。这种结构有利于降低所形成半导体结构中漏端的边缘电容，从而提高所形成半导体结构的性能。所以所述源漏掺杂区131之间用于形成沟道的部分鳍部130未被所述金属栅极结构120覆盖，也就是说，所述金属栅极结构120露出部分源漏掺杂区131之间用于形成沟道的鳍部130。
所述拐角侧墙141用于与所述真空侧墙142一起实现栅极结构与其他半导体结构之间的电隔离。
所述拐角侧墙141材料的介电常数大于真空的介电常数，所以所述拐角侧墙141的设置有利于改善晶体管导通电阻和导通电流性能退化的问题，有利于减少延迟(delay)现象的出现，有利于提高所形成半导体结构的性能。
本实施例中，所述拐角侧墙141的材料为氮化硅。氮化硅的介电常数为7.5，所以氮化硅材料的拐角侧墙141有利于改善晶体管导通电阻和导通电流性能退化的问题。
本发明其他实施例中，所述拐角侧墙的材料还可以为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的一种或多种
本实施例中，所述源漏掺杂区131之间的距离大于所述栅极结构的尺寸，所以所述拐角侧墙141位于所述源漏掺杂区131与所述栅极结构之间的鳍部130上。
所述真空侧墙142用于改善所形成半导体结构中导通电流减小的问题，改善较大厚度的栅介质层对所形成半导体结构的影响。真空侧墙142的介电常数较低，有利于减小所形成半导体结构的边缘电容(Fringing Capacitance)。
需要说明的是，垂直所述基底表面的方向上，所述真空侧墙142的尺寸与所述拐角侧墙141的尺寸之比不宜太大也不宜太小。
垂直所述基底表面的方向上，所述真空侧墙142的尺寸与所述拐角侧墙141的尺寸之比如果太大，即真空侧墙142的尺寸过大，拐角侧墙141的尺寸过小，则真空侧墙142和拐角侧墙141的平均介电常数较小，会影响改善导通电阻和导通电流性能退化问题的功能；所述真空侧墙142的尺寸与所述拐角侧墙141的尺寸之比如果太小，即真空侧墙142的尺寸过小，拐角侧墙141的尺寸过大，则真空侧墙142和拐角侧墙141的平均介电常数较大，也会影响改善导通电阻和导通电流性能退化问题的功能。具体的，本实施例中，形成所述真空侧墙142的步骤中，沿垂直所述基底表面的方向上，所述真空侧墙142尺寸与所述拐角侧墙141尺寸之比在5:4到5:1范围内。
综上，本发明技术方案通过在栅极结构朝向源漏掺杂区的侧壁上形成拐角侧墙，且所述拐角侧墙材料的介电常数大于真空的介电常数，所以所述拐角侧墙的设置能够有效的增大所述拐角侧墙和所述真空侧墙的平均介电常数，从而既有利于维持较小的边缘电容，也有利于改善晶体管导通电阻和导通电流性能退化问题，有利于提高所形成半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底和位于所述衬底上的鳍部；
形成位于所述鳍部上的栅极结构，所述栅极结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面；
在所述栅极结构两侧鳍部内形成源漏掺杂区；
在所述栅极结构朝向所述源漏掺杂区的侧壁上形成前驱侧墙；
形成位于所述前驱侧墙侧壁的伪侧墙；
在所述栅极结构、所述前驱侧墙以及所述伪侧墙露出的基底上形成介质层，所述介质层露出所述栅极结构、所述前驱侧墙以及所述伪侧墙；
对所述前驱侧墙进行减薄处理，露出所述栅极结构的部分侧壁，剩余的所述前驱侧墙用于形成拐角侧墙；
去除所述伪侧墙，在所述栅极结构和所述介质层之间形成真空侧墙。
2.如权利要求1所述的形成方法，其特征在于，形成所述前驱侧墙的步骤中，所述前驱侧墙的材料为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的一种或多种。
3.如权利要求1所述的形成方法，其特征在于，形成所述前驱侧墙的步骤包括：
在所述栅极结构和所述基底上形成侧墙材料层；
去除所述栅极结构上以及所述基底上的侧墙材料层，形成位于所述栅极结构侧壁的前驱侧墙。
4.如权利要求3所述的形成方法，其特征在于，去除所述栅极结构上以及所述基底上侧墙材料层的步骤包括：
对所述栅极结构上以及所述基底上侧墙材料层进行第一等离子体处理；
通过湿法的方式去除经等离子体处理的部分材料，形成所述前驱侧墙。
5.如权利要求1所述的形成方法，其特征在于，形成前驱侧墙之后，形成所述伪侧墙之前，所述形成方法还包括：对远离所述衬底的部分前驱侧墙进行第二等离子体处理；
对所述前驱侧墙进行减薄处理的步骤包括：通过湿法的方式去除经等离子体处理的部分材料。
6.如权利要求4或5所述的形成方法，其特征在于，形成所述前驱侧墙的步骤中，所述前驱侧墙的材料为氮化硅；
所述第一等离子体处理的步骤和所述第二等离子体处理的步骤中的一个或两个步骤包括：采用H2或He等离子体进行离子体处理。
7.如权利要求6所述的形成方法，其特征在于，采用H2或He等离子体进行离子体处理的步骤中，工艺参数包括：工艺气体压强在2mTorr到100mTorr范围内，H2或He流量在50sccm到500sccm范围内，工艺温度在0℃到100℃范围内。
8.如权利要求4或5所述的形成方法，其特征在于，形成所述前驱侧墙的步骤中，所述前驱侧墙的材料为氮化硅；
通过湿法的方式去除经等离子体处理的部分材料的步骤包括：采用氢氟酸去除经等离子体处理的部分材料。
9.如权利要求1所述的形成方法，其特征在于，形成所述真空侧墙的步骤中，沿垂直所述基底表面的方向上，所述真空侧墙尺寸与所述拐角侧墙尺寸之比在5:4到5:1范围内。
10.如权利要求1所述的形成方法，其特征在于，形成源漏掺杂区的步骤中，沿所述鳍部延伸方向，所述源漏掺杂区之间的距离大于所述栅极结构的尺寸；
形成前驱侧墙的步骤包括：在所述源漏掺杂区和所述栅极结构之间的鳍部上形成所述前驱侧墙。
11.如权利要求1所述的形成方法，其特征在于，形成所述伪侧墙的步骤中，所述伪侧墙的材料为多晶硅。
12.如权利要求1或11所述的形成方法，其特征在于，去除所述伪侧墙的步骤包括：通过化学扩散刻蚀的方式去除所述伪侧墙。
13.如权利要求12所述的形成方法，其特征在于，通过化学扩散刻蚀的方式去除所述伪侧墙的步骤包括：采用NH3去除所述伪侧墙。
14.如权利要求1所述的形成方法，其特征在于，提供所述基底的步骤中，所述鳍部的材料为Ⅲ-Ⅴ族半导体材料。
15.如权利要求1或14所述的形成方法，其特征在于，提供所述基底的步骤中，所述鳍部的材料为InGaAs。
16.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底和位于所述衬底上的鳍部；
位于所述基底上的介质层；
位于所述介质层内鳍部上的栅极结构，所述栅极结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面；
位于所述栅极结构两侧鳍部内的源漏掺杂区；
位于所述栅极结构朝向所述源漏掺杂区侧壁上的拐角侧墙；
位于所述栅极结构和所述介质层之间的真空侧墙。
17.如权利要求16所述的半导体结构，其特征在于，所述拐角侧墙的材料为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的一种或多种。
18.如权利要求16所述的半导体结构，其特征在于，沿垂直所述基底表面的方向上，所述真空侧墙尺寸与所述拐角侧墙尺寸之比在5:4到5:1范围内。
19.如权利要求16所述的半导体结构，其特征在于，所述鳍部的材料为Ⅲ-Ⅴ族半导体材料。
20.如权利要求16所述的半导体结构，其特征在于，所述源漏掺杂区之间的距离大于所述栅极结构的尺寸；
所述拐角侧墙位于在所述源漏掺杂区和所述栅极结构之间的鳍部上。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109216192A (zh) * 2017-07-03 2019-01-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN112838048A (zh) * 2019-11-22 2021-05-25 联华电子股份有限公司 互连结构以及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120104512A1 (en) * 2010-10-28 2012-05-03 International Business Machines Corporation Sealed air gap for semiconductor chip
KR20130106622A (ko) * 2012-03-20 2013-09-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20150263122A1 (en) * 2014-03-12 2015-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Air-gap offset spacer in finfet structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120104512A1 (en) * 2010-10-28 2012-05-03 International Business Machines Corporation Sealed air gap for semiconductor chip
KR20130106622A (ko) * 2012-03-20 2013-09-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20150263122A1 (en) * 2014-03-12 2015-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Air-gap offset spacer in finfet structure

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109216192A (zh) * 2017-07-03 2019-01-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109216192B (zh) * 2017-07-03 2021-10-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN112838048A (zh) * 2019-11-22 2021-05-25 联华电子股份有限公司 互连结构以及其制作方法

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