CN108878521A - 垂直隧穿场效应晶体管及其形成方法 - Google Patents

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Abstract

一种垂直隧穿场效应晶体管及其形成方法，方法包括：提供衬底；在衬底上形成第一掺杂层；在第一掺杂层上形成垂直纳米线；在第一掺杂层上形成伪栅层，伪栅层顶部低于垂直纳米线顶部；在伪栅层上形成覆盖垂直纳米线顶部的第一层间介质层；刻蚀垂直纳米线上方的第一层间介质层和部分厚度垂直纳米线，在第一层间介质层内形成凹槽；在凹槽内形成第二掺杂层；形成第二掺杂层后，刻蚀垂直纳米线之间的第一层间介质层，形成露出伪栅层的开口；去除伪栅层，开口和伪栅层所对应区域构成空腔；在空腔的侧壁和底部形成高k栅介质层。本发明通过引入高k栅介质层，从而减小垂直隧穿场效应晶体管的漏电流，且形成高k栅介质层的步骤易于操作，适于大规模生产。

Description

垂直隧穿场效应晶体管及其形成方法
技术领域
本发明涉及半导体领域，尤其涉及一种垂直隧穿场效应晶体管及其形成方法。
背景技术
随着互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)晶体管特征尺寸的不断缩小，CMOS晶体管的总功率消耗也不断增加。其原因在于：一、短沟道效应越来越明显(如漏电流增加)；二、难以使电源电压随着CMOS晶体管尺寸的缩小而减小。后者主要是由于典型的MOS晶体管的亚阈值摆幅(Sub-Threshold Swing)具有约为60毫伏/10×10-6体积分数(mV/decade)的极限值，使得将CMOS晶体管由关状态切换至开状态需要一定的电压改变，CMOS晶体管具有最小电源电压。
由于隧穿场效应晶体管(Tunneling Field-Effect Transistor，TFET)的亚阈值摆幅可小于60mV/decade，相比CMOS晶体管，隧穿场效应晶体管的工作电压更小且漏电流更小，因此隧穿场效应晶体管逐渐代替CMOS晶体管，在低功耗应用中具有广阔的前景。
其中，由于垂直隧穿场效应晶体管(Vertical Tunneling Field-EffectTransistor，TFET，VTFET)的垂直隧道的长度和栅极宽度具有可调性(例如栅极宽度的调整可影响流经垂直隧道的饱和电流)，因此，垂直隧穿场效应晶体管成为了常用的隧穿场效应晶体管类型。
但是，垂直隧穿场效应晶体管的性能仍有待提高。
发明内容
本发明解决的问题是提供一种垂直隧穿场效应晶体管及其形成方法，优化垂直隧穿场效应晶体管的电学性能。
为解决上述问题，本发明提供一种垂直隧穿场效应晶体管的形成方法，包括：提供衬底；在所述衬底上形成第一掺杂层；在所述第一掺杂层上形成垂直纳米线；在所述第一掺杂层上形成伪栅层，所述伪栅层的顶部低于所述垂直纳米线的顶部；在所述伪栅层露出的第一掺杂层上形成第一层间介质层，所述第一层间介质层覆盖所述垂直纳米线顶部；刻蚀去除所述垂直纳米线上方的第一层间介质层以及部分厚度的所述垂直纳米线，在所述第一层间介质层内形成凹槽；在所述凹槽内形成第二掺杂层；形成所述第二掺杂层后，刻蚀所述垂直纳米线之间的第一层间介质层，形成露出所述伪栅层的开口；形成所述开口后，去除所述伪栅层，所述开口和所述伪栅层所对应区域构成空腔；在所述空腔的侧壁和底部形成高k栅介质层；形成所述高k栅介质层后，向所述空腔内填充金属，形成栅极层。
可选的，所述第一掺杂层的掺杂离子类型为N型或P型，所述第二掺杂层的掺杂离子类型为N型或P型。
可选的，在所述第一掺杂层上形成垂直纳米线的步骤包括：在所述第一掺杂层上形成半导体层；对所述半导体层进行阱区注入工艺；在所述阱区注入工艺后，图形化所述半导体层，形成垂直纳米线。
可选的，所述伪栅层的材料为多晶硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
可选的，去除所述伪栅层所采用的刻蚀工艺为湿法刻蚀工艺。
可选的，所述伪栅层的材料为多晶硅，所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化氨溶液。
可选的，形成所述伪栅层的步骤包括：在所述第一掺杂层上形成伪栅膜，所述伪栅膜覆盖所述垂直纳米线的顶部；回刻部分厚度的所述伪栅膜，剩余伪栅膜的顶部低于所述垂直纳米线的顶部；图形化所述剩余伪栅膜，在所述第一掺杂层上形成多个分立的伪栅层。
可选的，回刻部分厚度的所述伪栅膜之后，图形化所述剩余伪栅膜之前，还包括步骤：在所述剩余伪栅膜上形成绝缘层。
可选的，所述绝缘层的材料为氮化硅或氮氧化硅。
可选的，形成所述第二掺杂层后，刻蚀所述垂直纳米线之间的第一层间介质层之前，还包括步骤：在所述凹槽中填充满第二层间介质层。
可选的，所述第二层间介质层覆盖所述第一层间介质层顶部。
可选的，形成所述栅极层后，还包括步骤：在所述第二掺杂层上方的第二层间介质层内形成与所述第二掺杂层电连接的第一导电插塞，在所述栅极层之间的第二层间介质层和第一层间介质层内形成与所述第一掺杂层电连接的第二导电插塞。
相应的，本发明还提供一种垂直隧穿场效应晶体管，包括：衬底；第一掺杂层，位于所述衬底上；垂直纳米线，位于部分所述第一掺杂层上；第二掺杂层，位于所述垂直纳米线顶部；层间介质层，位于所述第一掺杂层上，所述垂直纳米线之间的层间介质层内具有贯穿所述层间介质层且露出所述垂直纳米线侧壁的空腔；高k栅介质层，位于所述空腔的侧壁和底部；栅极层，位于所述高k栅介质层上且填充于所述空腔内。
可选的，所述第一掺杂层的掺杂离子类型为N型或P型，所述第二掺杂层的掺杂离子类型为N型或P型。
可选的，所述垂直隧穿场效应晶体管还包括：绝缘层，位于所述层间介质层底部与所述高k栅介质层之间。
可选的，所述绝缘层的材料为氮化硅或氮氧化硅。
可选的，所述层间介质层覆盖所述第二掺杂层顶部。
可选的，所述垂直隧穿场效应晶体管还包括：第一导电插塞，位于所述第二掺杂层上方的层间介质层内且与所述第二掺杂层电连接；第二导电插塞，位于所述栅极层之间的层间介质层内且与所述第一掺杂层电连接。
与现有技术相比，本发明的技术方案具有以下优点：
本发明通过伪栅层占据空间位置，去除所述伪栅层后，所述第一层间介质层中的开口和所述伪栅层所对应区域构成空腔，随后在所述空腔的侧壁和底部形成高k栅介质层；通过在所述垂直隧穿场效应晶体管中引入高k栅介质层，从而减小所述垂直隧穿场效应晶体管的漏电流，进而优化垂直隧穿场效应晶体管的电学性能，且形成所述高k栅介质层的步骤易于操作，适于大规模生产。
可选的，所述高k栅介质层还位于所述第一层间介质层中的开口侧壁上，相比仅位于所述伪栅层所对应区域的底部和侧壁的方案，本发明增加了所述高k栅介质层的长度，从而有利于改善了短沟道效应。
附图说明
图1至图16是本发明垂直隧穿场效应晶体管的形成方法一实施例中各步骤对应的结构示意图；
图17是本发明垂直隧穿场效应晶体管一实施例的结构示意图。
具体实施方式
由背景技术可知，垂直隧穿场效应晶体管的性能仍有待提高。
在CMOS晶体管中，随着晶体管特征尺寸的不断缩小，为了改善漏电流大的问题，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。因此，为了进一步提高垂直隧穿场效应晶体管的性能，亟需提供一种引入高k栅介质层的工艺方法。
为了解决所述技术问题，本发明通过在层间介质层内形成空腔，在所述空腔内形成高k栅介质层，从而减小所述垂直隧穿场效应晶体管的漏电流，进而优化垂直隧穿场效应晶体管的电学性能，且形成所述高k栅介质层的步骤易于操作，适于大规模生产。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图16是本发明垂直隧穿场效应晶体管的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供衬底110。
所述衬底110为垂直隧穿场效应晶体管的形成提供工艺平台。
本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，后续所形成的垂直隧穿场效应晶体管用于构成静态随机存储器(Static Random Access Memory，SRAM)。因此，所述衬底110包括相邻的PMOS区I和NMOS区II。
具体地，所述PMOS区I用于形成上拉晶体管(PPU)，所述NMOS区II用于形成下拉晶体管(NPD)。
继续参考图1，在所述衬底110上形成第一掺杂层120。
所述PMOS区I的第一掺杂层120可用于作为上拉晶体管的源区(Source)或漏区(Drain)，所述NMOS区II的第一掺杂层120可用于作为下拉晶体管的源区或漏区。
本实施例中，以所述PMOS区I的第一掺杂层120用于作为所述上拉晶体管的漏区，所述NMOS区II的第一掺杂层120用于作为所述下拉晶体管的源区为例进行说明。
所述第一掺杂层120横跨所述PMOS区I和NMOS区II，从而可以在后续通过一个导电插塞(CT)与所述第一掺杂层120电连接，以实现所述上拉晶体管的漏区和所述下拉晶体管的源区之间的连通，相应可以简化后端(BEOL)的金属连线工艺。
也就是说，所述第一掺杂层120相当于导线，因此为了降低所述第一掺杂层120的阻值，所述第一掺杂层120为重掺杂(Heavily Doped)层，即所述第一掺杂层120中的掺杂离子浓度较高。
本实施例中，所述第一掺杂层120的掺杂离子类型为N型。在其他实施例中，所述第一掺杂层的掺杂离子类型还可以为P型。
具体地，形成所述第一掺杂层120的步骤包括：通过外延(Epitaxy，Epi)工艺，在所述衬底110上形成第一外延层，且在形成所述第一外延层的过程中原位自掺杂N型离子。其中，所述第一外延层的材料为硅，因此所述第一掺杂层120为掺杂有N型离子的硅层。
在其他实施例中，还可以在所述衬底上形成第一外延层后，对所述第一外延层进行离子注入工艺，以形成所述第一掺杂层。
本实施例中，所述N型离子的掺杂浓度为1E20atom/cm3至3E21atom/cm3。其中，所述第一掺杂层120的N型离子的掺杂浓度根据实际工艺需求而定。
结合参考图2至图4，在所述第一掺杂层120上形成垂直纳米线(未标示)。
所述垂直纳米线用于作为后续所形成垂直隧穿场效应晶体管的垂直沟道(Vertical Channel)，还用于为后续形成第二掺杂层提供工艺基础。
所述衬底110包括相邻的PMOS区I和NMOS区II，因此所述垂直纳米线包括位于所述PMOS区I第一掺杂层120上的第一垂直纳米线210、以及位于所述NMOS区II第一掺杂层120上的第二垂直纳米线220。
所述垂直纳米线的掺杂类型根据垂直隧穿场效应晶体管的类型而定。本实施例中，所述第一垂直纳米线210的掺杂类型为P型，所述第二垂直纳米线220的掺杂类型为N型；其中，所述P型离子可以为B、Ga和In中的一种或多种，所述N型离子可以为P、Sb和As中的一种或多种。
具体地，参考图2，在所述第一掺杂层120上形成半导体层130。
所述半导体层130用于经后续的掺杂工艺和图形化工艺后形成垂直纳米线。
具体地，通过外延工艺形成所述半导体层130。
本实施例中，为了提高工艺兼容性，所述半导体层130的材料与所述衬底110和第一掺杂层120的材料相同，所述半导体层130的材料为硅。在其他实施例中，所述半导体层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
参考图3，对所述半导体层130(如图2所示)进行阱区注入(Well Implant)工艺。
具体地，对所述PMOS区I的半导体层130进行第一阱区注入工艺，在所述PMOS区I的半导体层130内形成P型阱区132；对所述NMOS区II的半导体层130进行第二阱区注入工艺，在所述NMOS区II的半导体层130内形成N型阱区131。
参考图4，在所述阱区注入工艺后，图形化所述半导体层130(如图2所示)，形成垂直纳米线。
本实施例中，在所述第一掺杂层120上形成多个分立的垂直纳米线，且所述垂直纳米线与后续所形成的垂直隧穿场效应晶体管一一对应，即所述垂直纳米线的数量与垂直隧穿场效应晶体管的数量相同。
结合参考图5至图8，在所述第一掺杂层120上形成伪栅层330(如图8所示)，所述伪栅层330的顶部低于所述垂直纳米线(未标示)的顶部。
所述伪栅层330用于作为牺牲层，所述伪栅层330为后续形成高k栅介质层和栅极层占据空间位置，且在后续工艺中被去除。
由于后续还会去除所述伪栅层330，因此所述伪栅层330的材料为易于被去除的材料，且所述伪栅层330的材料与所述第一掺杂层120和垂直纳米线的材料不同，从而可以减小后续去除所述伪栅层330的工艺对所述第一掺杂层120和垂直纳米线造成的损伤或损耗。
本实施例中，所述伪栅层330的材料为多晶硅。在其他实施例中，所述伪栅层的材料还可以是氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
具体地，结合参考图5和图6，图5是立体图，图6是图5沿AA1割线的剖面结构示意图，在所述第一掺杂层120上形成伪栅膜320，所述伪栅膜320覆盖所述垂直纳米线(未标示)的顶部。
所述伪栅膜320为后续形成伪栅层330提供工艺基础。具体地，所述伪栅膜320覆盖所述第一垂直纳米线210和第二垂直纳米线220顶部。
本实施例中，所述伪栅膜320的材料为多晶硅。
需要说明的是，形成所述伪栅膜320之前，还包括步骤：形成保形覆盖所述第一掺杂层120和垂直纳米线的栅氧化层310。
所述栅氧化层310用于保护所述第一掺杂层120和垂直纳米线，从而在后续去除所述伪栅层330(如图7所示)的过程中，避免所述第一掺杂层120和垂直纳米线受到损耗。
本实施例中，形成所述栅氧化层310的工艺为热氧化工艺，所述热氧化工艺所采用的反应气体包括O2。所述热氧化工艺的反应气体与所述第一掺杂层120和垂直纳米线的材料发生反应，从而形成所述栅氧化层310。
所述第一掺杂层120和垂直纳米线的材料为硅，相应的，所述栅氧化层310的材料为氧化硅。
因此，形成所述伪栅膜320的步骤中，所述伪栅膜320形成于所述栅氧化层310上。
参考图7，图7是基于图6的剖面结构示意图，回刻部分厚度的所述伪栅膜320，剩余伪栅膜320的顶部低于所述垂直纳米线(未标示)的顶部。
剩余伪栅膜320的厚度不宜过小，也不宜过大。剩余伪栅膜320的厚度决定后续位于所述垂直纳米线侧壁上的高k栅介质层的高度，如果所述剩余伪栅膜320的厚度过小，则后续位于所述垂直纳米线侧壁上的高k栅介质层的高度过小，从而容易导致后续所形成垂直隧穿场效应晶体管的电学性能下降；后续步骤还包括刻蚀去除部分厚度垂直纳米线以形成第二掺杂层，如果所述剩余伪栅膜320的厚度过大，容易导致后续第二掺杂层的形成难度增加或第二掺杂层的形成质量下降。为此，本实施例中，所述剩余伪栅膜320的厚度为10nm至100nm。
本实施例中，回刻部分厚度的所述伪栅膜320所采用的工艺为湿法刻蚀工艺。所述伪栅膜320的材料为多晶硅，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化氨溶液(TMAH)。
其中，所述湿法刻蚀工艺的具体参数根据所述伪栅膜320的去除量而定，即根据所述伪栅膜320的初始厚度以及剩余伪栅膜320的厚度而定。
在其他实施例中，回刻部分厚度的所述伪栅膜所采用的工艺还可以为干法刻蚀工艺、或干法和湿法相结合的工艺。
结合参考图8，需要说明的是，回刻部分厚度的所述伪栅膜320(如图7所示)之后，还包括步骤：在所述剩余伪栅膜320上形成绝缘层350。
后续步骤还包括在所述垂直纳米线顶部形成第二掺杂层、在所述伪栅层330伪栅膜320位置处形成栅极层、以及形成与所述第二掺杂层或第一掺杂层120电连接的导电插塞，所述绝缘层350用于防止所述导电插塞与所述栅极层实现电连接，即用于隔绝所述栅极层和后续形成的导电插塞。
本实施例中，所述绝缘层350的材料为氮化硅。在其他实施例中，所述绝缘层350的材料还可以是氮氧化硅。
继续参考图8，图形化所述剩余伪栅膜320(如图7所示)，在所述第一掺杂层120上形成多个分立的伪栅层330。
所述伪栅层330所对应的位置用于后续形成高k栅介质层和栅极层。
本实施例中，采用干法刻蚀工艺，图形化所述剩余伪栅膜320，以形成多个分立的伪栅层330。
所述剩余伪栅膜320上形成有绝缘层350，所述剩余伪栅膜320和第一掺杂层120之间还形成有栅氧化层310，因此在所述干法刻蚀工艺的步骤中，还图形化所述绝缘层350和栅氧化层310，使相邻所述伪栅层330露出所述第一掺杂层120。
本实施例中，所述伪栅层330横跨所述PMOS区I和NMOS区II，所述多个伪栅层330的排列方向与所述PMOS区I指向NMOS区II的方向相垂直。
需要说明的是，所述伪栅层330包围所述第一垂直纳米线210和第二垂直纳米线220，即所述第一垂直纳米线210和第二垂直纳米线220在所述衬底110上的投影位于所述伪栅层330在所述衬底110上的投影内。
参考图9，在所述伪栅层330露出的第一掺杂层120上形成第一层间介质层400，所述第一层间介质层400覆盖所述垂直纳米线(未标示)顶部。
所述第一层间介质层400用于实现相邻半导体器件之间的电隔离，还用于为后续形成导电插塞提供工艺平台。
所述第一层间介质层400的材料为绝缘材料。本实施例中，所述第一层间介质层400的材料为氧化硅。在其他实施例中，所述第一层间介质层的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述第一层间介质层400的步骤包括：在所述伪栅层330露出的第一掺杂层120上形成第一介质膜，所述第一介质膜覆盖剩余栅氧化层310顶部；采用化学机械研磨工艺，对所述第一介质膜进行平坦化处理，剩余第一介质膜作为第一层间介质层400。
参考图10，刻蚀去除所述垂直纳米线(未标示)上方的第一层间介质层400以及部分厚度的所述垂直纳米线，在所述第一层间介质层400内形成凹槽410。
所述凹槽410为后续形成第二掺杂层提供空间位置。
具体地，采用干法刻蚀工艺，刻蚀去除所述第一垂直纳米线210上方的第一层间介质层400以及部分厚度的所述第一垂直纳米线210，还刻蚀去除所述第二垂直纳米线220上方的第一层间介质层400以及部分厚度的所述第二垂直纳米线220。
需要说明的是，在所述干法刻蚀工艺过程中，还刻蚀去除所述垂直纳米线顶部以及所述垂直纳米线侧壁上部分所述栅氧化层310；在所述干法刻蚀工艺后，剩余垂直纳米线和所述剩余垂直纳米线侧壁上的剩余栅氧化层310的顶部齐平。
因此，所述凹槽410露出剩余第一垂直纳米线210、剩余第二垂直纳米线220和剩余栅氧化层310的顶部。
参考图11，在所述凹槽410内形成第二掺杂层450。
所述PMOS区I的第二掺杂层450可用于作为上拉晶体管的源区或漏区，所述NMOS区II的第二掺杂层450可用于作为下拉晶体管的源区或漏区。
本实施例中，所述PMOS区I的第一掺杂层120用于作为所述上拉晶体管的漏区，所述NMOS区II的第一掺杂层120用于作为所述下拉晶体管的源区，相应的，所述PMOS区I的第二掺杂层450用于作为所述上拉晶体管的源区，所述NMOS区II的第二掺杂层450用于作为所述下拉晶体管的漏区。
具体地，形成所述第二掺杂层450的步骤包括：通过外延工艺，在所述凹槽410内形成第二外延层，且在形成所述第二外延层的过程中原位自掺杂离子。
在其他实施例中，还可以通过外延工艺在所述凹槽内形成第二外延层后，对所述第二外延层进行离子注入工艺。
所述第二掺杂层450的掺杂离子类型可以与所述第一掺杂层120的掺杂离子类型相同，也可以不同，具体根据实际工艺需求而定。
本实施例中，所述第二掺杂层450的掺杂离子类型与所述第一掺杂层120的掺杂离子类型不同，所述第二掺杂层450的掺杂离子类型为P型。
具体地，所述第二外延层的材料为硅，即所述PMOS区I和NMOS区II的第二掺杂层450均为掺杂有P型离子的硅层，所述P型离子的掺杂浓度为1E20atom/cm3至4E21atom/cm3。
在其他实施例中，所述第二掺杂层的掺杂离子类型还可以为N型。
本实施例中，所述第二掺杂层450位于所述凹槽410内，且所述第二掺杂层450的顶部低于所述凹槽410顶部。
因此结合参考图12，形成所述第二掺杂层450后，还包括步骤：在所述凹槽410(如图11所示)中填充满第二层间介质层420。
所述第二层间介质层420用于覆盖所述第二掺杂层450，从而为后续形成与所述第二掺杂层450电连接的导电插塞提供工艺平台。
所述第二层间介质层420的材料为绝缘材料。本实施例中，为了提高工艺兼容性，降低工艺难度，所述第二层间介质层420的材料与所述第一层间介质层400的材料相同，所述第二层间介质层420的材料为氧化硅。在其他实施例中，所述第二层间介质层的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述第二层间介质层420的步骤包括：在所述凹槽410中填充满第二介质膜，所述第二介质膜覆盖所述第一层间介质层400顶部；采用化学机械研磨工艺，对所述第二介质膜进行平坦化处理，剩余第二介质膜作为第二层间介质层420。
本实施例中，为了降低工艺难度，所述第二层间介质层420覆盖所述第一层间介质层400顶部。在其他实施例中，所述第二层间介质层顶部可以与所述第一层间介质层顶部齐平。
参考图13，形成所述第二掺杂层450后，刻蚀所述垂直纳米线(未标示)之间的第一层间介质层400，形成露出所述伪栅层330的开口430。
所述开口430为后续去除所述伪栅层330提供工艺基础。
本实施例中，为了较好地控制所述开口430的形貌，采用干法刻蚀工艺，刻蚀所述第一层间介质层400。
具体地，在相邻所述第一垂直纳米线210和第二垂直纳米线220之间的第一层间介质层400内形成所述开口430。
需要说明的是，所述第二层间介质层420覆盖所述第一层间介质层400顶部，因此在形成所述开口430的步骤中，还刻蚀所述第二层间介质层420，所述开口430贯穿所述第一垂直纳米线210和第二垂直纳米线220之间的第二层间介质层420和第一层间介质层400。
参考图14，形成所述开口430(如图13所示)后，去除所述伪栅层330(如图13所示)，所述开口430和所述伪栅层330所对应区域构成空腔440。
所述空腔440为后续形成高k栅介质层和栅极层提供空间位置。
本实施例中，去除所述伪栅层330的步骤中，不仅去除所述开口430露出的伪栅层330，还去除被所述第一层间介质层400覆盖的伪栅层330，因此所采用的工艺为为湿法刻蚀工艺，利用所述湿法刻蚀工艺的各向同性刻蚀特性，从而可以掏空所述伪栅层330。
由于所述伪栅层330横跨所述PMOS区I和NMOS区II，且所述伪栅层330包围所述第一垂直纳米线210和第二垂直纳米线220，因此通过所述开口430即可完全去除所述伪栅层330。
本实施例中，所述伪栅层330的材料是多晶硅，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化氨溶液(TMAH)。
参考图15，在所述空腔440(如图14所示)的侧壁和底部形成高k栅介质层510。
通过采用高k栅介质层510材料代替传统的二氧化硅栅介质材料，从而克服由所形成垂直隧穿场效应晶体管征尺寸不断缩小所引起的漏电流问题。
所述高k栅介质层510的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层510的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，形成所述高k栅介质层510的工艺为原子层沉积工艺，所述高k栅介质层510还形成于所述第二层间介质层420顶部。
在其他实施例中，形成所述高k栅介质层的工艺还可以为化学气相沉积工艺。
所述空腔440贯穿所述第二层间介质层420和第一层间介质层400，因此所述高k栅介质层510还位于所述第二层间介质层420和第一层间介质层400中的开口430(如图13所示)侧壁上，相比仅位于所述伪栅层330(如图13所示)所对应区域的底部和侧壁的方案，增加了所述高k栅介质层510的长度，从而有利于改善了短沟道效应。
继续参考图15，形成所述高k栅介质层510后，向所述空腔440(如图14所示)内填充金属，形成栅极层520。
在引入高k栅介质层510的情况下，通过使用金属作为栅极层520，从而可以避免高k栅介质材料与传统栅极层材料(如多晶硅)发生费米能级钉扎效应以及硼渗透效应。
本实施例中，所述金属的材料为W，即所述栅极层520的材料为W。在其他实施例中，所述金属的材料还可以是Al、Cu、Ag、Au、Pt、Ni或Ti。
具体地，向所述空腔440内填充满金属，所述金属还覆盖所述高k栅介质层510顶部；采用平坦化处理，去除高于所述第二层间介质层420顶部的金属，且还去除高于所述第二层间介质层420顶部的高k栅介质层510，所述空腔440内的剩余金属作为所述栅极层520。
本实施例中，所述平坦化处理所采用的工艺为化学机械研磨工艺。
结合参考图16，需要说明的是，形成所述栅极层520后，还包括步骤：在所述第二掺杂层450上方的第二层间介质层420内形成与所述第二掺杂层450电连接的第一导电插塞550，在所述栅极层520之间的第二层间介质层420和第一层间介质层400内形成与所述第一掺杂层120电连接的第二导电插塞(图未示)。
所述第一导电插塞550和第二导电插塞用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接，且所述第二导电插塞还用于连接所述上拉晶体管和下拉晶体管。本实施例中，所述第一导电插塞550和第二导电插塞的材料为均为W。在其他实施例中，所述第一导电插塞和第二导电插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
具体地，形成所述第一导电插塞550和第二导电插塞的步骤包括：刻蚀所述第二掺杂层450上方的第二层间介质层420，在所述第二层间介质层420内形成露出所述第二掺杂层450的第一接触开口，刻蚀所述栅极层520之间的第二层间介质层420和第一层间介质层400，形成贯穿所述第二层间介质层420和第一层间介质层400且露出所述第一掺杂层120的第二接触开口；向所述第一接触开口和第二接触开口内填充导电材料，所述导电材料还覆盖所述第二层间介质层420顶部；采用化学机械掩研磨工艺，去除高于所述第二层间介质层420顶部的导电材料，所述第一接触开口内的剩余导电材料作为所述第一导电插塞550，所述第二接触开口内的剩余导电材料作为所述第二导电插塞。
相应的，本发明还提供一种垂直隧穿场效应晶体管。
参考图17，示出了本发明垂直隧穿场效应晶体管一实施例的结构示意图，所述垂直隧穿场效应晶体管包括：
衬底1100；第一掺杂层1200，位于所述衬底1100上；垂直纳米线(未标示)，位于部分所述第一掺杂层1200上；第二掺杂层4500，位于所述垂直纳米线顶部；层间介质层4000，位于所述第一掺杂层1200上，所述垂直纳米线之间的层间介质层4000内具有贯穿所述层间介质层4000且露出所述垂直纳米线侧壁的空腔(未标示)；高k栅介质层5100，位于所述空腔的侧壁和底部；栅极层5200，位于所述高k栅介质层5100上且填充于所述空腔内。
所述衬底1100为所述垂直隧穿场效应晶体管的形成提供工艺平台。
本实施例中，所述衬底1100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述垂直隧穿场效应晶体管用于构成静态随机存储器(StaticRandom Access Memory，SRAM)。因此，所述衬底1100包括相邻的PMOS区I和NMOS区II。
具体地，所述PMOS区I的垂直隧穿场效应晶体管用于作为上拉晶体管，所述NMOS区II的垂直隧穿场效应晶体管用于作为下拉晶体管。
所述PMOS区I的第一掺杂层1200可用于作为上拉晶体管的源区或漏区，所述NMOS区II的第一掺杂层1200可用于作为下拉晶体管的源区或漏区。
本实施例中，以所述PMOS区I的第一掺杂层120用于作为所述上拉晶体管的漏区，所述NMOS区II的第一掺杂层120用于作为所述下拉晶体管的源区为例进行说明。
所述第一掺杂层1200横跨所述PMOS区I和NMOS区II，从而可以通过一个导电插塞(CT)与所述第一掺杂层1200电连接，以实现所述上拉晶体管的漏区和所述下拉晶体管的源区之间的连通，相应可以简化后端的金属连线工艺。
也就是说，所述第一掺杂层1200相当于导线，因此为了降低所述第一掺杂层1200的阻值，所述第一掺杂层1200为重掺杂层，即所述第一掺杂层1200中的掺杂离子浓度较高。
本实施例中，所述第一掺杂层1200的掺杂离子类型为N型。在其他实施例中，所述第一掺杂层的掺杂离子类型还可以为P型。
本实施例中，所述第一掺杂层1200为掺杂有N型离子的硅层，所述N型离子的掺杂浓度为1E20atom/cm3至3E21atom/cm3。其中，所述第一掺杂层120的N型离子的掺杂浓度根据实际工艺需求而定。
所述垂直纳米线用于作为所述垂直隧穿场效应晶体管的垂直沟道，还用于为所述第二掺杂层4500的形成提供工艺基础。
所述衬底1100包括相邻的PMOS区I和NMOS区II，因此所述垂直纳米线包括位于所述PMOS区I第一掺杂层1200上的第一垂直纳米线2100、以及位于所述NMOS区II第一掺杂层1200上的第二垂直纳米线2200。
所述垂直纳米线的掺杂类型根据垂直隧穿场效应晶体管的类型而定。本实施例中，所述第一垂直纳米线2100的掺杂类型为P型，所述第二垂直纳米线2200的掺杂类型为N型；其中，所述P型离子可以为B、Ga和In中的一种或多种，所述N型离子可以为P、Sb和As中的一种或多种。
所述PMOS区I的第二掺杂层4500可用于作为上拉晶体管的源区或漏区，所述NMOS区II的第二掺杂层4500用于作为下拉晶体管的源区或漏区。
本实施例中，所述PMOS区I的第一掺杂层1200用于作为所述上拉晶体管的漏区，所述NMOS区II的第一掺杂层1200用于作为所述下拉晶体管的源区，相应的，所述PMOS区I的第二掺杂层4500用于作为所述上拉晶体管的源区，所述NMOS区II的第二掺杂层4500用于作为所述下拉晶体管的漏区。
所述第二掺杂层4500的掺杂离子类型可以与所述第一掺杂层1200的掺杂离子类型相同，也可以不同，具体根据实际工艺需求而定。
本实施例中，所述第二掺杂层4500的掺杂离子类型与所述第一掺杂层1200的掺杂离子类型不同，所述第二掺杂层4500的掺杂离子类型为P型。
具体地，所述PMOS区I和NMOS区II的第二掺杂层4500均为掺杂有P型离子的硅层，所述P型离子的掺杂浓度为1E20atom/cm3至4E21atom/cm3。
在其他实施例中，所述第二掺杂层的掺杂离子类型还可以为N型。
所述层间介质层4000用于实现相邻半导体器件之间的电隔离，还用于为所述高k栅介质层5100和栅极层5200的形成提供工艺平台。具体地，所述层间介质层4000位于所述第一掺杂层1200上，所述层间介质层4000覆盖所述第二掺杂层4500顶部。
所述层间介质层4000的材料为绝缘材料。本实施例中，所述层间介质层4000的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅。
所述垂直纳米线之间的层间介质层4000内具有贯穿所述层间介质层4000且露出所述垂直纳米线侧壁的空腔，因此部分所述层间介质层为悬空状，所述空腔用于容纳所述高k栅介质层5100和栅极层5200。
通过采用高k栅介质层5100材料代替传统的二氧化硅栅介质材料，从而克服由所述垂直隧穿场效应晶体管征尺寸不断缩小所引起的漏电流问题。
所述高k栅介质层5100的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层5100的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
在引入高k栅介质层5100的情况下，通过使用金属作为栅极层5200，从而可以避免高k栅介质材料与传统栅极层材料(如多晶硅)发生费米能级钉扎效应以及硼渗透效应。
需要说明的是，所述高k栅介质层5100还位于所述层间介质层4000内，相比仅位于所述空腔底部以及所述垂直纳米线侧壁的方案，增加了所述高k栅介质层5100的长度，从而有利于改善了短沟道效应。
本实施例中，所述栅极层5200的材料为W。在其他实施例中，所述金属的材料还可以是Al、Cu、Ag、Au、Pt、Ni或Ti。
需要说明的是，根据实际工艺需求，所述垂直隧穿场效应晶体管还包括：位于所述垂直纳米线侧壁表面以及所述第一掺杂层1200顶部表面的栅氧化层3100。
所述栅氧化层3100用于在形成所述空腔的工艺过程中，对所述第一掺杂层1200和垂直纳米线起到保护作用，避免所述第一掺杂层1200和垂直纳米线受到损耗。本实施例中，所述栅氧化层3100的材料为氧化硅。
还需要说明的是，所述垂直隧穿场效应晶体管还包括：第一导电插塞5500，位于所述第二掺杂层4500上方的层间介质层4000内且与所述第二掺杂层4500电连接；第二导电插塞(图未示)，位于所述栅极层5200之间的层间介质层4000内且与所述第一掺杂层1200电连接。
所述第一导电插塞5500和第二导电插塞用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接，且所述第二导电插塞还用于连接所述上拉晶体管和下拉晶体管。
本实施例中，所述第一导电插塞5500和第二导电插塞的材料为均为W。在其他实施例中，所述第一导电插塞和第二导电插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
此外，所述垂直隧穿场效应晶体管还包括：绝缘层3500，位于所述层间介质层4000底部和所述高k栅介质层5100之间。
所述绝缘层3500用于隔绝所述栅极层5200和所述第一导电插塞5500，还用于隔绝所述栅极层5200和所述第二导电插塞，避免所述第一导电插塞5500或第二导电插塞与所述栅极层5200实现电连接。
本实施例中，所述绝缘层350的材料为氮化硅。在其他实施例中，所述绝缘层350的材料还可以是氮氧化硅。
本发明通过引入高k栅介质层，从而减小所述垂直隧穿场效应晶体管的漏电流，进而优化垂直隧穿场效应晶体管的电学性能，且形成所述高k栅介质层的步骤易于操作，适于大规模生产。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种垂直隧穿场效应晶体管的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成第一掺杂层；
在所述第一掺杂层上形成垂直纳米线；
在所述第一掺杂层上形成伪栅层，所述伪栅层的顶部低于所述垂直纳米线的顶部；
在所述伪栅层露出的第一掺杂层上形成第一层间介质层，所述第一层间介质层覆盖所述垂直纳米线顶部；
刻蚀去除所述垂直纳米线上方的第一层间介质层以及部分厚度的所述垂直纳米线，在所述第一层间介质层内形成凹槽；
在所述凹槽内形成第二掺杂层；
形成所述第二掺杂层后，刻蚀所述垂直纳米线之间的第一层间介质层，形成露出所述伪栅层的开口；
形成所述开口后，去除所述伪栅层，所述开口和所述伪栅层所对应区域构成空腔；
在所述空腔的侧壁和底部形成高k栅介质层；
形成所述高k栅介质层后，向所述空腔内填充金属，形成栅极层。
2.如权利要求1所述的垂直隧穿场效应晶体管的形成方法，其特征在于，所述第一掺杂层的掺杂离子类型为N型或P型，所述第二掺杂层的掺杂离子类型为N型或P型。
3.如权利要求1所述的垂直隧穿场效应晶体管的形成方法，其特征在于，在所述第一掺杂层上形成垂直纳米线的步骤包括：
在所述第一掺杂层上形成半导体层；
对所述半导体层进行阱区注入工艺；
在所述阱区注入工艺后，图形化所述半导体层，形成垂直纳米线。
4.如权利要求1所述的垂直隧穿场效应晶体管的形成方法，其特征在于，所述伪栅层的材料为多晶硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
5.如权利要求1所述的垂直隧穿场效应晶体管的形成方法，其特征在于，去除所述伪栅层所采用的刻蚀工艺为湿法刻蚀工艺。
6.如权利要求5所述的垂直隧穿场效应晶体管的形成方法，其特征在于，所述伪栅层的材料为多晶硅，所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化氨溶液。
7.如权利要求1所述的垂直隧穿场效应晶体管的形成方法，其特征在于，形成所述伪栅层的步骤包括：
在所述第一掺杂层上形成伪栅膜，所述伪栅膜覆盖所述垂直纳米线的顶部；
回刻部分厚度的所述伪栅膜，剩余伪栅膜的顶部低于所述垂直纳米线的顶部；
图形化所述剩余伪栅膜，在所述第一掺杂层上形成多个分立的伪栅层。
8.如权利要求7所述的垂直隧穿场效应晶体管的形成方法，其特征在于，回刻部分厚度的所述伪栅膜之后，图形化所述剩余伪栅膜之前，还包括步骤：在所述剩余伪栅膜上形成绝缘层。
9.如权利要求8所述的垂直隧穿场效应晶体管的形成方法，其特征在于，所述绝缘层的材料为氮化硅或氮氧化硅。
10.如权利要求1所述的垂直隧穿场效应晶体管的形成方法，其特征在于，形成所述第二掺杂层后，刻蚀所述垂直纳米线之间的第一层间介质层之前，还包括步骤：在所述凹槽中填充满第二层间介质层。
11.如权利要求10所述的垂直隧穿场效应晶体管的形成方法，其特征在于，所述第二层间介质层覆盖所述第一层间介质层顶部。
12.如权利要求11所述的垂直隧穿场效应晶体管的形成方法，其特征在于，形成所述栅极层后，还包括步骤：在所述第二掺杂层上方的第二层间介质层内形成与所述第二掺杂层电连接的第一导电插塞，在所述栅极层之间的第二层间介质层和第一层间介质层内形成与所述第一掺杂层电连接的第二导电插塞。
13.一种垂直隧穿场效应晶体管，其特征在于，包括：
衬底；
第一掺杂层，位于所述衬底上；
垂直纳米线，位于部分所述第一掺杂层上；
第二掺杂层，位于所述垂直纳米线顶部；
层间介质层，位于所述第一掺杂层上，所述垂直纳米线之间的层间介质层内具有贯穿所述层间介质层且露出所述垂直纳米线侧壁的空腔；
高k栅介质层，位于所述空腔的侧壁和底部；
栅极层，位于所述高k栅介质层上且填充于所述空腔内。
14.如权利要求13所述的垂直隧穿场效应晶体管，其特征在于，所述第一掺杂层的掺杂离子类型为N型或P型，所述第二掺杂层的掺杂离子类型为N型或P型。
15.如权利要求13所述的垂直隧穿场效应晶体管，其特征在于，所述垂直隧穿场效应晶体管还包括：绝缘层，位于所述层间介质层底部与所述高k栅介质层之间。
16.如权利要求15所述的垂直隧穿场效应晶体管，其特征在于，所述绝缘层的材料为氮化硅或氮氧化硅。
17.如权利要求13所述的垂直隧穿场效应晶体管，其特征在于，所述层间介质层覆盖所述第二掺杂层顶部。
18.如权利要求17所述的垂直隧穿场效应晶体管，其特征在于，所述垂直隧穿场效应晶体管还包括：第一导电插塞，位于所述第二掺杂层上方的层间介质层内且与所述第二掺杂层电连接；
第二导电插塞，位于所述栅极层之间的层间介质层内且与所述第一掺杂层电连接。
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