WO2010092748A1 - 半導体装置、その製造方法及びプラズマドーピングシステム - Google Patents

半導体装置、その製造方法及びプラズマドーピングシステム Download PDF

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WO2010092748A1
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fin
impurity
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type semiconductor
semiconductor device
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奥村智洋
甲斐隆行
佐々木雄一朗
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パナソニック株式会社
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    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Definitions

  • the present invention relates to a semiconductor device, a manufacturing method thereof, and a plasma doping system, and more particularly to a three-dimensional semiconductor device having a fin-type semiconductor region on a substrate and a manufacturing method thereof.
  • a field effect transistor having this fin type structure is generally called a fin-type FET (Fin-Field Effect Transistor), and is a thin wall (fin) semiconductor region (hereinafter referred to as a fin-type semiconductor region) perpendicular to the main surface of the substrate. Active region made of a type semiconductor region).
  • fin-type FET Fin-Field Effect Transistor
  • active region made of a type semiconductor region.
  • FIG. 12 (a) to 12 (d) are diagrams showing the structure of a conventional fin-type FET, FIG. 12 (a) is a plan view, and FIG. 12 (b) is an AA in FIG. 12 (a).
  • 12 (c) is a cross-sectional view taken along the line BB in FIG. 12 (a)
  • FIG. 12 (d) is a cross-sectional view taken along the line CC in FIG. 12 (a). .
  • the conventional fin-type FET includes a support substrate 101 made of silicon, an insulating layer 102 made of silicon oxide formed on the support substrate 101, and an insulating layer 102.
  • Source / drain formed on both sides of the area And a frequency 117.
  • the fin-type semiconductor regions 103a to 103d are arranged on the insulating layer 102 so as to be arranged at regular intervals in the gate width direction.
  • the gate electrode 105 is formed so as to straddle the fin-type semiconductor regions 103a to 103d in the gate width direction.
  • the extension region 107 includes a first impurity region 107a formed above each of the fin-type semiconductor regions 103a to 103d and a second impurity region 107b formed on each side of the fin-type semiconductor regions 103a to 103d. It consists of and. Further, the source / drain region 117 is a third impurity region 117a formed above each of the fin-type semiconductor regions 103a to 103d and a fourth impurity region formed on each side of the fin-type semiconductor regions 103a to 103d. Impurity region 117b. Note that the description and illustration of the pocket area are omitted.
  • 13A to 13D are cross-sectional views showing a conventional method of manufacturing a semiconductor device in order of steps.
  • 13A to 13D correspond to the cross-sectional configuration taken along line CC in FIG. 12A.
  • FIGS. 13A to 13D the same components as those shown in FIGS. 12A to 12D are denoted by the same reference numerals, and redundant description is omitted.
  • an SOI (Silicon On Insulator) substrate in which a semiconductor layer made of silicon is provided on an insulating layer 102 made of silicon oxide on a support substrate 101 made of silicon is prepared. Thereafter, the semiconductor layer is patterned to form a fin-type semiconductor region 103b to be an active region.
  • SOI Silicon On Insulator
  • a polysilicon film 105A is formed over the entire surface of the support substrate 102.
  • the polysilicon film 105A and the gate insulating film 104 are sequentially etched to form the gate electrode 105 on the fin-type semiconductor region 103b via the gate insulating film 104b. Thereafter, using the gate electrode 105 as a mask, impurities are ion-implanted into the semiconductor region 103b to form extension regions 107 and pocket regions (not shown).
  • the insulating film is etched back using anisotropic dry etching, whereby the gate electrode 105 is formed. Insulating sidewall spacers 106 are formed on the side surfaces. Thereafter, impurities are ion-implanted into the semiconductor region 103b using the gate electrode 105 and the insulating sidewall spacer 106 as a mask to form source / drain regions 117.
  • a fin-type MISFET Metal Insulator Semiconductor Field Effect Transistor having the gate electrode 105 formed on the fin-type semiconductor region 103b through the gate insulating film 104b can be obtained.
  • FIG. 14A is a cross-sectional view showing a process of forming the extension region of the fin-type FET in Patent Document 1
  • FIG. 14B shows the step of forming the extension region of the fin-type FET in Non-Patent Document 1. It is sectional drawing which showed the process. 14A and 14B correspond to the cross-sectional configuration taken along the line BB in FIG. 12A (before the formation of the insulating sidewall spacer 106). 14 (a) and 14 (b), the same components as those shown in FIGS. 12 (a) to 12 (d) are given the same reference numerals, and redundant descriptions are omitted.
  • ions 108a and 108b are formed by ion implantation. Are implanted into the fin-type semiconductor regions 103a to 103d at implantation angles inclined to different sides with respect to the vertical direction, thereby forming the extension region 107.
  • a first impurity region 107a formed by implanting both ions 108a and ions 108b is formed above the fin-type semiconductor regions 103a to 103d.
  • a second impurity region 107b in which only one of the ions 108a or the ions 108b is implanted is formed on each side of the fin-type semiconductor regions 103a to 103d. That is, when the dose amount of the ions 108a and the dose amount of the ions 108b are the same, the implantation dose amount of the first impurity region 107a is twice as large as the implantation dose amount of the second impurity region 107b. .
  • the extension region 107 is formed in the fin-type semiconductor regions 103a to 103d using a plasma doping method.
  • a plasma doping method In the case of introducing impurities using the plasma doping method, introduced ions 109a, adsorbed species (neutral species such as gas molecules and radicals) 109b, and impurities 109c that leave the fin-type semiconductor regions 103a to 103d by sputtering.
  • a first impurity region 107a having an introduced dose determined by balance is formed on the fin-type semiconductor regions 103a to 103d.
  • the introduced dose amount at each side of the fin-type semiconductor regions 103a to 103d is less influenced by the introduced ions 109a and the separation impurities 109c due to sputtering, and the second impurity region has an introduced dose amount mainly determined by the adsorbed species 109b.
  • 107b is formed on the sides of the fin-type semiconductor regions 103a to 103d.
  • the introduction dose of the first impurity region 107a is increased by, for example, about 25% as compared with the introduction dose of the second impurity region 107b.
  • the introduced dose of the first impurity region 107a formed above the fin-type semiconductor regions 103a to 103d is set to the fin-type semiconductor regions 103a to 103a. This is higher than the introduction dose of the second impurity region 107b formed on the side portion 103d. Further, the junction depth of the second impurity region 107b is shallower than the junction depth of the first impurity region 107a. Accordingly, the sheet resistance, specific resistance, or spreading resistance of the first impurity region 107a is lower than the sheet resistance, specific resistance, or spreading resistance of the second impurity region 107b.
  • the resistivity (specific resistance) is ⁇
  • the thickness (joint depth) is t
  • the spreading resistance is ⁇ w
  • Rs ⁇ / t.
  • ⁇ w CF ⁇ k ⁇ ⁇ / (2 ⁇ r) widely known in the spread resistance measurement
  • the resistivity (specific resistance) ⁇ and the spread resistance ⁇ W are basically 1 Since there is a one-to-one relationship, it can be expressed as Rs ⁇ w / t.
  • the current flowing through the extension region 107 has a higher introduced dose (that is, lower sheet resistance) than the second impurity region 107b.
  • the source / drain regions are also formed using the same ion implantation method or plasma doping method as the extension regions. Therefore, also in the source / drain region 117, the introduced dose of the third impurity region 117a formed above the fin type semiconductor regions 103a to 103d is formed in the side portions of the fin type semiconductor regions 103a to 103d. This is higher than the introduced dose of the impurity region 117b. In addition, the junction depth of the fourth impurity region 117b is shallower than the junction depth of the third impurity region 117a.
  • the current flowing through the source / drain region 117 has a higher introduction dose (that is, a lower sheet resistance) than the fourth impurity region 117b. 3 concentrates on the third impurity region 117a, causing a problem that desired transistor characteristics cannot be obtained.
  • Patent Document 2 discloses a semiconductor device including an impurity region having an introduction dose amount equal to or higher than that of an upper portion of a fin-type semiconductor region on a side portion of the fin-type semiconductor region, and Manufacturing methods have been proposed.
  • an impurity is introduced into a fin-type semiconductor region by a plasma doping method, thereby forming a first impurity region above the fin-type semiconductor region and the fin-type semiconductor region.
  • the introduced dose is larger than the first dose.
  • the plasma doping method is performed under a second condition that provides a small second dose. Thereby, it is possible to obtain a semiconductor device including an impurity region having an introduction dose amount equal to or higher than that of the upper portion of the fin-type semiconductor region, that is, a semiconductor device having desired transistor characteristics.
  • the plasma doping process condition is changed after the introduction of impurities to some extent, and then the plasma doping process is performed until the introduced dose is sufficiently asymptotic to the second dose. Since it is necessary to do so, processing time may increase.
  • a first method of manufacturing a semiconductor device includes a step (a) of forming a fin-type semiconductor region on a substrate, and generating a donor level or an acceptor level in the semiconductor.
  • Step (c) includes a step (a) of forming a fin-type semiconductor region on a substrate, and generating a donor level or an acceptor level in the semiconductor.
  • a first impurity that generates a donor level or an acceptor level in a semiconductor is introduced into an upper portion and a side portion of a fin-type semiconductor region, and the fin-type semiconductor Oxygen or nitrogen as the second impurity, that is, an impurity that converts the semiconductor into an insulator is further introduced into the upper portion and the side portion of the region.
  • the resistance (specific resistance, sheet) of the side of the fin-type semiconductor region is increased.
  • Resistance or spreading resistance (hereinafter the same) can be set equal to or less than the resistance of the upper part of the fin-type semiconductor region. Further, by introducing the second impurity for making the semiconductor into an insulator, the processing time (time required for the step (c)) required to increase the resistance of the upper portion of the fin-type semiconductor region can be shortened. Therefore, a three-dimensional device such as an FET having good characteristics can be realized with high throughput.
  • a process (b) may be implemented before a process (c), and a process (b) may be implemented after a process (c).
  • the amount of the second impurity introduced into the side portion of the fin-type semiconductor region is an amount that does not affect the characteristics of the extension region and the source / drain region.
  • the second impurity for making the semiconductor into an insulator for example, if the semiconductor is Si, it is preferable to use oxygen or nitrogen introduced into Si to form an insulator (SiO 2 or SiN x ). Needless to say, it is not limited to.
  • a plasma doping method or an ion implantation method may be used.
  • the method for manufacturing a first semiconductor device further includes a step (d) of removing an upper portion of the fin-type semiconductor region after both the step (b) and the step (c) are completed. It may be.
  • a step (d) of removing an upper portion of the fin-type semiconductor region after both the step (b) and the step (c) are completed. It may be.
  • the insulator region formed by introducing the second impurity into the upper portion of the fin-type semiconductor region can be removed, the upper portion and both side portions of the fin-type semiconductor region function as a channel.
  • a triple gate FET can be configured.
  • the wet etching method is used in the step (d)
  • only the portion with a large amount of the second impurity introduced to make the semiconductor into an insulator can be accurately removed regardless of the etching time.
  • a dry etching method is used in the step (d) it is possible to avoid a situation in which etching in the lateral direction with respect to the gate insulating film (etch
  • the resistance of the side portion of the fin-type semiconductor region is the fin-type semiconductor. It may be less than or equal to the resistance at the top of the region. In this way, a three-dimensional device such as an FET having better characteristics can be realized.
  • the first method of manufacturing a semiconductor device after the step (a) and before both the steps (b) and (c), at least a predetermined portion of the semiconductor region.
  • the first step One impurity and the second impurity may be introduced into the fin-type semiconductor region located outside the gate electrode. In this way, a three-dimensional device such as an FET having better characteristics can be realized.
  • the first impurity may be boron, phosphorus, or arsenic. If it does in this way, the above-mentioned effect of the present invention can be acquired certainly.
  • the introduction of the second impurity is performed using inexpensive and safe oxygen gas or nitrogen gas. This is advantageous in terms of cost and process.
  • the second method for manufacturing a semiconductor device includes a step (a) of forming a fin-type semiconductor region on a substrate, and a plasma doping method using a first impurity that generates a donor level or an acceptor level in the semiconductor. (B) introducing into the upper and side portions of the fin-type semiconductor region, and (c) removing the upper portion of the fin-type semiconductor region after the step (b).
  • the fin type semiconductor Remove the top of the area. For this reason, the high concentration introduction layer of the first impurity in the upper part of the fin-type semiconductor region can be removed, and the low concentration introduction layer of the first impurity can be left. For this reason, the resistance of the side part of the fin-type semiconductor region can be set equal to or lower than the resistance of the upper part of the fin-type semiconductor region. Further, the processing time (time required for the step (c)) required for removing the upper portion of the fin-type semiconductor region may be short. Therefore, a three-dimensional device such as an FET having good characteristics can be realized with high throughput.
  • a dry etching method may be used in the step (c). In this way, it is possible to avoid a situation in which the lateral etching with respect to the gate insulating film (etching from the side surface of the gate insulating film) proceeds.
  • the resistance of the side portion of the fin-type semiconductor region is equal to the resistance of the upper portion of the fin-type semiconductor region. It may be the following. In this way, a three-dimensional device such as an FET having better characteristics can be realized.
  • a gate insulating film is formed on at least a side surface of a predetermined portion of the semiconductor region.
  • the method further includes a step (d) and a step (e) of forming a gate electrode on the gate insulating film, and in the step (b), the first impurity is located outside the gate electrode. It may be introduced into the type semiconductor region. In this way, a three-dimensional device such as an FET having better characteristics can be realized.
  • the first impurity may be boron, phosphorus, or arsenic. If it does in this way, the above-mentioned effect of the present invention can be acquired certainly.
  • the fin-type semiconductor region may be formed on an insulating layer formed on the substrate. In this way, a three-dimensional device such as an FET having better characteristics can be realized.
  • the fin-type semiconductor region may be made of silicon. In this way, a three-dimensional device such as an FET having better characteristics can be realized.
  • a first semiconductor device is a semiconductor device provided with a fin-type semiconductor region formed on a substrate, wherein a donor level or an acceptor level is provided in a semiconductor at an upper portion and a side portion of the fin-type semiconductor region.
  • a first impurity for generating a potential is introduced, and oxygen or nitrogen is further introduced as a second impurity in the upper and side portions of the fin-type semiconductor region.
  • the first impurity for generating a donor level or an acceptor level is introduced into the semiconductor at the upper and side portions of the fin-type semiconductor region, and the fin-type semiconductor region Oxygen or nitrogen, that is, an impurity for making a semiconductor into an insulator is further introduced as a second impurity in the upper part and the side part.
  • the resistance of the side portion of the fin type semiconductor region is reduced. It can be set equal to or lower than the upper resistance.
  • the processing time required to increase the resistance above the fin-type semiconductor region can be shortened. Therefore, a three-dimensional device such as an FET having good characteristics can be realized with high throughput.
  • the amount of the second impurity introduced at the side of the fin-type semiconductor region is an amount that does not affect the characteristics of the extension region and the source / drain region.
  • the second impurity for making the semiconductor into an insulator for example, if the semiconductor is Si, it is preferable to use oxygen or nitrogen introduced into Si to form an insulator (SiO 2 or SiN x ). Needless to say, it is not limited to.
  • the resistance of the side portion of the fin-type semiconductor region may be equal to or less than the resistance of the upper portion of the fin-type semiconductor region. In this way, a three-dimensional device such as an FET having better characteristics can be realized.
  • an insulator region may be formed on the fin-type semiconductor region by introducing the second impurity.
  • a double gate FET in which only both sides of the fin type semiconductor region function as a channel is configured.
  • a triple gate FET may be configured by removing the insulator region into which the second impurity is introduced and allowing the upper portion of the fin type semiconductor region to function as a channel. That is, the removal of the insulator region also removes the first impurity high-concentration introduction layer above the fin-type semiconductor region, but the first impurity low-concentration introduction layer remains below the insulator region. If so, a triple gate FET can be formed.
  • the resistance of the first impurity introduction layer in the side portion of the fin-type semiconductor region is equal to or less than the resistance of the first impurity low-concentration introduction layer remaining above the fin-type semiconductor region. Is preferred. Further, the first impurity low-concentration introduction layer remaining above the fin-type semiconductor region may contain a second impurity that does not affect the characteristics of the extension region and the source / drain region.
  • the fin-type semiconductor region may be formed on an insulating layer formed on the substrate. In this way, a three-dimensional device such as an FET having better characteristics can be realized.
  • the first semiconductor device further comprises a gate insulating film formed on at least a side surface of a predetermined portion of the fin-type semiconductor region, and a gate electrode formed on the gate insulating film,
  • the first impurity and the second impurity may be introduced into the fin-type semiconductor region located outside the gate electrode.
  • a three-dimensional device such as an FET having better characteristics can be realized.
  • it further comprises an insulating sidewall spacer formed on the side surface of the gate electrode, the extension region is formed in a portion covered with the insulating sidewall spacer in the fin-type semiconductor region, More preferably, a source / drain region is formed by introducing the first impurity in a side portion of the fin-type semiconductor region located outside the insulating sidewall spacer.
  • the fin-type semiconductor region may be made of silicon.
  • the first impurity may be boron, phosphorus, or arsenic. If it does in this way, the above-mentioned effect of the present invention can be acquired certainly.
  • the introduction of the second impurity can be performed using cheap and safe oxygen gas or nitrogen gas. This is advantageous in terms of cost and process.
  • a first plasma doping system includes: a first plasma doping apparatus that introduces a first impurity that generates a donor level or an acceptor level in a semiconductor into a target object by a plasma doping method; And a second plasma doping apparatus for introducing oxygen or nitrogen as an impurity into the object to be processed by a plasma doping method.
  • the first impurity that generates the donor level or the acceptor level in the semiconductor can be introduced into the object to be processed by the plasma doping method, and the second impurity can be used as the second impurity.
  • Oxygen or nitrogen, that is, an impurity that makes a semiconductor an insulator can be introduced into a target object by a plasma doping method. Therefore, the manufacturing method of the first semiconductor device according to the present invention can be carried out.
  • a second plasma doping system includes a plasma doping apparatus that introduces a first impurity that generates a donor level or an acceptor level in a semiconductor into a target object by a plasma doping method, and oxygen as a second impurity.
  • a plasma doping apparatus that introduces a first impurity that generates a donor level or an acceptor level in a semiconductor into a target object by a plasma doping method, and oxygen as a second impurity.
  • an ion implantation apparatus for introducing nitrogen into the object to be processed by an ion implantation method is provided.
  • the first impurity that generates the donor level or the acceptor level in the semiconductor can be introduced into the object to be processed by the plasma doping method, and the second impurity can be used as the second impurity.
  • Oxygen or nitrogen, that is, an impurity that converts a semiconductor into an insulator can be introduced into a target object by an ion implantation method. Therefore, the manufacturing method of the first semiconductor device according to the present invention can be carried out.
  • the first or second plasma doping system according to the present invention may further include a dry etching apparatus that performs dry etching on the object to be processed.
  • a dry etching apparatus that performs dry etching on the object to be processed.
  • a plasma doping apparatus that introduces a first impurity that generates a donor level or an acceptor level in a semiconductor into a target object by a plasma doping method; And a dry etching apparatus for performing dry etching.
  • the first impurity that generates the donor level or the acceptor level in the semiconductor can be introduced into the target object by the plasma doping method. Dry etching can be performed. Therefore, the second method for manufacturing a semiconductor device according to the present invention can be carried out.
  • a third method for manufacturing a semiconductor device includes a step (a) of forming a fin-type semiconductor region on a substrate, an impurity that generates a donor level or an acceptor level in the semiconductor, and a plasma doping method using oxygen. (B) introducing into the upper and side portions of the fin-type semiconductor region.
  • the same effects as those of the first method for manufacturing a semiconductor device according to the present invention can be obtained.
  • a second semiconductor device is a semiconductor device provided with a fin-type semiconductor region formed on a substrate, wherein the semiconductor has a donor level or an acceptor level at an upper portion and a side portion of the fin-type semiconductor region. Impurities that generate positions and oxygen are introduced.
  • the same effect as that of the first semiconductor device of the present invention can be obtained.
  • a fourth plasma doping system is a plasma doping system in which impurities that generate a donor level or an acceptor level in a semiconductor and oxygen are introduced into an object to be processed by a plasma doping method.
  • the same effect as that of the first plasma doping system of the present invention can be obtained.
  • a desired characteristic can be obtained by forming a low-resistance impurity region on the side portion of the fin-type semiconductor region by using a plasma doping method, and a processing time until the desired characteristic is obtained. Can be reduced.
  • FIG. 1A to 1E are diagrams showing the structure of a semiconductor device according to the first embodiment of the present invention, specifically, a semiconductor device having a fin-type FET.
  • FIG. 1B is a cross-sectional view taken along line AA in FIG. 1A
  • FIG. 1C is a cross-sectional view taken along line BB in FIG. 1 (d) is a cross-sectional view taken along line CC in FIG. 1 (a)
  • FIG. 1 (e) is a cross-sectional view taken along line DD in FIG. 1 (a).
  • 2A to 2E are cross-sectional views showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention in the order of steps.
  • FIG. 1B is a cross-sectional view taken along line AA in FIG. 1A
  • FIG. 3 is a cross-sectional view showing a configuration of a plasma doping apparatus or a dry etching apparatus used in the method for manufacturing a semiconductor device according to the first and second embodiments of the present invention.
  • FIGS. 4A to 4C are views showing the structure of a semiconductor device according to the second embodiment of the present invention, specifically, a semiconductor device having a fin-type FET.
  • FIG. 1A is a cross-sectional view taken along line BB in FIG. 1A
  • FIG. 4B is a cross-sectional view taken along line CC in FIG. 1A
  • FIG. 4C is a cross-sectional view taken in FIG. It is sectional drawing of the DD line.
  • FIG. 6 shows an As concentration profile (dashed line) in a silicon substrate into which As (arsenic) and O (oxygen) are introduced by plasma doping in the method for manufacturing a semiconductor device according to the second embodiment of the present invention. It is a figure which shows the As concentration profile (solid line) in the silicon substrate after removing the insulator area
  • FIG. 7 is a plan view showing a configuration example of a plasma doping system used in the method for manufacturing a semiconductor device according to the first and second embodiments of the present invention.
  • FIG. 8 is a plan view showing a configuration example of a plasma doping system used in the method for manufacturing a semiconductor device according to the second embodiment of the present invention.
  • FIG. 9 is a plan view showing a configuration example of a plasma doping system used in a method for manufacturing a semiconductor device according to a modification of the second embodiment of the present invention.
  • FIG. 10 is a plan view of a semiconductor device according to a modification of the first embodiment of the present invention.
  • FIGS. 11A to 11D are views showing the structure of a semiconductor device according to another modification of the first embodiment of the present invention, and FIG. FIG. 11B is a cross-sectional view taken along line BB in FIG. 1A, and FIG. 11C is a cross-sectional view taken along line CC in FIG. 1A.
  • FIG. 11 (d) is a cross-sectional view taken along the line DD in FIG. 1 (a).
  • 12 (a) to 12 (d) are diagrams showing the structure of a conventional fin-type FET, FIG. 12 (a) is a plan view, and FIG. 12 (b) is an AA in FIG. 12 (a).
  • 12 (c) is a cross-sectional view taken along the line BB in FIG. 12 (a), and
  • FIG. 12 (d) is a cross-sectional view taken along the line CC in FIG. 12 (a).
  • 13A to 13D are cross-sectional views showing a conventional method for manufacturing a semiconductor device in the order of steps.
  • FIG. 12 (a) to 12 (d) are diagrams showing the structure of a conventional fin-type FET, FIG. 12 (a) is a plan view, and FIG. 12 (b) is an AA in FIG. 12 (a).
  • 12 (c) is a cross-sectional view taken along the line BB in FIG. 12
  • FIG. 14A is a cross-sectional view showing a process of forming the extension region of the fin-type FET in Patent Document 1
  • FIG. 14B shows the step of forming the extension region of the fin-type FET in Non-Patent Document 1. It is sectional drawing which showed the process.
  • FIG. 1A to 1E are views showing the structure of a semiconductor device according to the present embodiment, specifically, a semiconductor device having a fin-type FET.
  • FIG. 1A is a plan view.
  • 1B is a cross-sectional view taken along the line AA in FIG. 1A
  • FIG. 1C is a cross-sectional view taken along the line BB in FIG. 1A
  • FIG. 1A is a cross-sectional view taken along the line CC in FIG. 1A
  • FIG. 1E is a cross-sectional view taken along the line DD in FIG.
  • the fin-type FET of this embodiment includes a support substrate 11 made of, for example, silicon, an insulating layer 12 made of, for example, silicon oxide formed on the support substrate 11, and Fin-type semiconductor regions 13a to 13d made of, for example, silicon formed on the insulating layer 12, and gates formed on the fin-type semiconductor regions 13a to 13d through gate insulating films 14a to 14d made of, for example, silicon oxynitride films
  • Each of the fin-type semiconductor regions 13a to 13d has a width a in the gate width direction of, for example, about 30 nm, a width b in the gate length direction of, for example, about 200 nm, and a height (thickness) c of, for example, about 50 nm.
  • the gate electrode 15 is formed so as to straddle the fin-type semiconductor regions 13a to 13d in the gate width direction.
  • the extension regions 17 are formed on the side portions of the fin-type semiconductor regions 13a to 13d covered with the insulating sidewall spacers 16.
  • the source / drain regions 27 are formed on the sides of the fin-type semiconductor regions 13 a to 13 d outside the insulating sidewall spacer 16. Note that the description and illustration of the pocket area are omitted.
  • a first impurity for example, boron
  • a second impurity for example, oxygen
  • the sheet resistance of the side portions of the fin-type semiconductor regions 13a to 13d is set to be equal to or less than the sheet resistance of the upper portion of the fin-type semiconductor regions 13a to 13d.
  • the second impurity is introduced into the upper portions of the fin-type semiconductor regions 13a to 13d covered with the insulating sidewall spacer 16.
  • the insulator region 37 is formed, and the insulator region 47 is formed in the upper part of the fin type semiconductor regions 13a to 13d outside the insulating sidewall spacer 16 by introducing the second impurity.
  • the first impurity is introduced into the side portions of the fin-type semiconductor regions 13a to 13d covered with the insulating sidewall spacers 16. Impurity regions to be the extension regions 17 are formed, and the first impurity is introduced into the side portions of the fin-type semiconductor regions 13a to 13d outside the insulating sidewall spacer 16 to thereby form the source / drain regions. An impurity region to be 27 is formed.
  • a double gate type FET in which only both sides of the fin type semiconductor regions 13a to 13d function as a channel is configured. That is, as the ratio of the height (height (thickness) c in FIG. 1A) to the width of the fin-type semiconductor regions 13a to 13d (width a in the gate width direction in FIG. 1A) increases, Since sufficient widths of the extension region 17 and the source / drain region 27 can be secured in the gate width direction, desired transistor characteristics can be obtained.
  • a second impurity that does not affect the characteristics of the extension region 17 and the source / drain region 27 may be introduced into the side portions of the fin-type semiconductor regions 13a to 13d.
  • the sheet resistance of the side portions (extension region 17 and source / drain region 27) of the fin type semiconductor regions 13a to 13d is set to the upper portion (insulator regions 37 and 47) of the fin type semiconductor regions 13a to 13d.
  • the sheet resistance is set to be equal to or less than the sheet resistance.
  • the specific resistance or spreading resistance of the side portions (extension region 17 and source / drain region 27) of the fin-type semiconductor regions 13a to 13d is set to the upper portion (insulator region 37) of the fin-type semiconductor regions 13a to 13d.
  • the same effect can be obtained even if the specific resistance or the spreading resistance is set equal to or less than the specific resistance.
  • Rs ⁇ / t
  • ⁇ the resistivity (specific resistance)
  • t the thickness (junction depth)
  • ⁇ w the spreading resistance
  • the resistivity (specific resistance) ⁇ and the spreading resistance ⁇ W are basically in a one-to-one relationship, it can be expressed as Rs ⁇ w / t.
  • sheet resistance will be mainly used for explanation, but “sheet resistance” may be read as “specific resistance” or “spreading resistance” for the magnitude relationship of resistance.
  • 2A to 2E are cross-sectional views showing a method of manufacturing a semiconductor device according to this embodiment in the order of steps.
  • 2A to 2E correspond to the cross-sectional configuration along the line DD in FIG. 1A.
  • a semiconductor layer made of, for example, silicon and having a thickness of 50 nm is formed on a support substrate 11 made of, for example, silicon and having a thickness of 150 nm, for example, via an insulating layer 12 made of, for example, silicon oxide.
  • An SOI substrate provided with is prepared.
  • the semiconductor layer is patterned to form an n-type fin-type semiconductor region 13b serving as an active region.
  • the fin-type semiconductor region 13b has a width a in the gate width direction of about 30 nm, a width b in the gate length direction of about 200 nm, and a height (thickness) c of about 50 nm, for example. It arrange
  • a gate insulating film 14 made of, for example, a silicon oxynitride film is formed on the surface of the fin-type semiconductor region 13b, and then the entire surface of the support substrate 12 is formed.
  • a polysilicon film 15A having a thickness of 60 nm is formed.
  • the polysilicon film 15A and the gate insulating film 14 are sequentially etched, and the width in the gate length direction, for example, is 60 nm on the fin-type semiconductor region 13b via the gate insulating film 14b.
  • the gate electrode 15 is formed.
  • a first impurity for example, boron
  • a donor level or an acceptor level in the semiconductor is introduced into the upper and side portions of the fin-type semiconductor region 13b by plasma doping.
  • the p-type first impurity region 7a is formed above the fin-type semiconductor region 13b, and the p-type second impurity region 7b is formed on the side of the fin-type semiconductor region 13b.
  • the first impurity region 7a is formed so as to have a larger introduction dose than the second impurity region 7b.
  • the reason for this is as follows (see FIG. 14B showing a conventional example).
  • a first impurity region 107a having an introduced dose determined by balance is formed on the fin-type semiconductor regions 103a to 103d.
  • the introduced dose amount at each side of the fin-type semiconductor regions 103a to 103d is less influenced by the introduced ions 109a and the separated impurities 109c by sputtering, and the second impurity region has an introduced dose amount mainly determined by the adsorbed species 109b.
  • 107b is formed on the sides of the fin-type semiconductor regions 103a to 103d.
  • the introduction dose of the first impurity region 107a is increased by, for example, about 25% as compared with the introduction dose of the second impurity region 107b.
  • the plasma doping process for forming the first and second impurity regions 7a and 7b can be performed using, for example, a plasma doping apparatus shown in FIG.
  • a plasma doping apparatus shown in FIG. 3 while a predetermined gas is introduced from a gas supply device 52 into the vacuum vessel 51, exhaust is performed by a turbo molecular pump 53 as an exhaust device, and the pressure regulating valve 54 is used to evacuate the vacuum vessel 51. Can be maintained at a predetermined pressure.
  • inductively coupled plasma is generated in the vacuum vessel 51 by supplying high frequency power of, for example, 13.56 MHz to the coil 58 provided in the vicinity of the dielectric window 57 facing the sample electrode 56 by the high frequency power supply 55. Can be made.
  • a substrate 59 as a sample is placed on the sample electrode 56.
  • a high frequency power supply 60 for supplying high frequency power to the sample electrode 56 is provided, and the high frequency power supply 50 is configured such that the potential of the sample electrode 56 is such that a substrate 59 as a sample has a negative potential with respect to plasma. It functions as a voltage source for controlling. In this manner, ions in the plasma can be accelerated and collide with the surface of the sample (substrate 59) to make the surface of the sample amorphous or to introduce impurities.
  • the gas supplied from the gas supply device 52 is exhausted from the exhaust port 61 to the turbo molecular pump 53.
  • the turbo molecular pump 53 and the exhaust port 61 are disposed immediately below the sample electrode 56, and the pressure regulating valve 54 is a lift valve positioned directly below the sample electrode 56 and directly above the turbo molecular pump 53.
  • the sample electrode 56 is fixed to the vacuum vessel 51 by four support columns 62 (two of which are shown in the figure).
  • the plasma doping conditions for forming the first and second impurity regions 7a and 7b are, for example, B 2 H 6 (diborane) in which the source gas is diluted with He (helium).
  • the diborane concentration is 0.05 mass%
  • the total flow rate of the source gas is 420 cc / min (standard state)
  • the pressure in the chamber is 0.9 Pa
  • the high-frequency power supplied to the coil is 2000 W
  • the high frequency power supplied to is 135 W
  • the substrate temperature is 20 ° C.
  • a second impurity for example, oxygen
  • a second impurity for insulating the semiconductor is introduced into the upper portion of the fin-type semiconductor region 13b by plasma doping.
  • an insulator region 37 is formed above the fin-type semiconductor region 13b.
  • a second impurity that does not deteriorate the characteristics of the extension region and the source / drain region may be introduced into the side portion of the fin-type semiconductor region 13b.
  • the p-type second impurity region 7b formed in the side portion of the fin-type semiconductor region 13b in the step shown in FIG. 2C is modified to become the p-type second impurity region 17b.
  • the p-type second impurity region 17b becomes an extension region 17 on the side of the fin-type semiconductor region 13b covered with the insulating sidewall spacer 16 (see FIG. 2E) (see FIG. 1C). ).
  • the sheet resistance of the second impurity region 17b constituting the extension region 17 can be made smaller than the sheet resistance of the insulator region 37 above the fin-type semiconductor region 13b. That is, the sheet resistance, specific resistance, or spreading resistance of the second impurity region 17b can be made smaller than the sheet resistance, specific resistance, or spreading resistance of the insulator region 37. Therefore, as the ratio of the height (height (thickness) c in FIG. 1A) to the width of the fin-type semiconductor region 13b (width a in the gate width direction in FIG. 1A) increases, the gate width increases. Since the width of the extension region 17 can be sufficiently secured in the direction, desired transistor characteristics can be obtained.
  • the above-described plasma doping apparatus shown in FIG. 3 can be used for plasma doping of oxygen, which is the second impurity for insulating the semiconductor.
  • the plasma doping conditions at that time are, for example, that the source gas is O 2 (oxygen), the flow rate of the source gas is 50 cc / min (standard state), the pressure in the chamber is 0.5 Pa, The high frequency power supplied is 2000 W, the high frequency power supplied to the sample electrode is 800 W, and the substrate temperature is 20 ° C.
  • oxygen doping is performed by supplying a relatively high high-frequency power to the sample electrode, anisotropic doping occurs, and doping proceeds selectively in a direction perpendicular to the main surface of the substrate. Therefore, the second impurity region 17b on the side of the fin-type semiconductor region 13b is hardly doped with oxygen.
  • the atomic density of oxygen is about the atomic density of silicon (about 5.0 ⁇ 10 22 / cm 3 ) in the formation range of the insulator region 37 (from the substrate top surface to a depth of about several nanometers). Set to about 1 to 2 times.
  • an ashing process is well known as a typical plasma process using oxygen as a reactive species.
  • an isotropic oxidation (ashing) reaction occurs.
  • anisotropic doping can occur.
  • the source gas is a second impurity by using a magnetic field microwave plasma source (see, for example, JP-A-11-219950) as a mixed gas of Ar (argon) and O 2.
  • Oxygen plasma doping may be performed.
  • impurities are ion-implanted into the fin-type semiconductor region 13b using the gate electrode 15 as a mask to form an n-type pocket region.
  • an insulating film having a thickness of, for example, 60 nm is formed over the entire surface of the support substrate 11, the insulating film is etched back using anisotropic dry etching.
  • an insulating sidewall spacer 16 is formed on the side surface of the gate electrode 15.
  • the gate level 15 and the insulating sidewall spacer 16 are used as a mask to set the donor level or the acceptor level in the semiconductor.
  • a first impurity (for example, boron) to be generated is introduced into the upper and side portions of the fin-type semiconductor region 13b by a plasma doping method.
  • the second impurity (for example, oxygen) for insulating the semiconductor is plasma-doped using the gate electrode 15 and the insulating sidewall spacer 16 as a mask.
  • an insulating region 47 is formed on the fin-type semiconductor region 13 b outside the insulating sidewall spacer 16, and the fins outside the insulating sidewall spacer 16 are formed.
  • a p-type impurity region to be the source / drain region 27 is formed on the side of the type semiconductor region 13b.
  • the sheet resistance of the source / drain region 27 can be made smaller than the sheet resistance of the insulator region 47 on the fin-type semiconductor region 13b. That is, the sheet resistance, specific resistance, or spreading resistance of the source / drain region 27 can be made smaller than the sheet resistance, specific resistance, or spreading resistance of the insulator region 47. Therefore, as the ratio of the height (height (thickness) c in FIG. 1A) to the width of the fin-type semiconductor region 13b (width a in the gate width direction in FIG. 1A) increases, the gate width increases. Since a sufficient width of the source / drain region 27 can be ensured in the direction, desired transistor characteristics can be obtained.
  • the features of this embodiment are as follows. That is, when the extension region 17 of the fin-type FET is formed using the plasma doping method, the first impurity (for example, boron) that generates a donor level or an acceptor level in the semiconductor is removed by the plasma doping method. Then, a second impurity (for example, oxygen) for insulating the semiconductor is introduced into the upper portion of the fin-type semiconductor region 13b by a plasma doping method. As a result, the second impurity region 17b (extension region 17) having a smaller sheet resistance, specific resistance, or spreading resistance than the insulating region 37 above the fin-type semiconductor region 13b is provided on the side of the fin-type semiconductor region 13b. A type MISFET can be obtained.
  • the first impurity for example, boron
  • a second impurity for example, oxygen
  • the gate width increases. Since the width of the extension region 17 can be sufficiently secured in the direction, desired transistor characteristics can be obtained.
  • the normal plasma doping method can be used in the step of introducing each of the first impurity and the second impurity when forming the extension region 17, the introduction of each impurity is performed in a very short time (for example, 10 to 120 seconds). As a result, the total processing time can be remarkably shortened as compared with the conventional method.
  • a first impurity for example, boron
  • a second impurity for example, oxygen
  • a fin-type MISFET having a source / drain region 27 having a sheet resistance, specific resistance, or spreading resistance smaller than that of the insulator region 47 on the fin-type semiconductor region 13b on the side of the fin-type semiconductor region 13b can be obtained. It can. Therefore, as the ratio of the height (height (thickness) c in FIG. 1A) to the width of the fin-type semiconductor region 13b (width a in the gate width direction in FIG. 1A) increases, the gate width increases. Since a sufficient width of the source / drain region 27 can be ensured in the direction, desired transistor characteristics can be obtained.
  • the normal plasma doping method can be used in the step of introducing each of the first impurity and the second impurity when forming the source / drain region 27, the introduction of each impurity is performed for a very short time (for example, 10 to 10). 120 seconds), and as a result, the total processing time can be remarkably shortened compared to the conventional case.
  • the p-type extension region 17 and the p-type source / drain region 27, that is, the p-type MISFET are formed by plasma doping the n-type fin-type semiconductor region 13b with p-type impurities. Illustrated. However, instead of this, an n-type extension region and an n-type source / drain region, that is, an n-type MISFET may be formed by doping an n-type impurity into a p-type fin-type semiconductor region.
  • the second impurity plasma doping is performed.
  • the plasma doping of the first impurity may be performed after the plasma doping of the second impurity.
  • the plasma doping of the second impurity may be omitted when the source / drain region 27 is formed.
  • the second impurity may be introduced in advance with a sufficient dose into the upper portion of the fin-type semiconductor region 13b in the plasma doping of the second impurity when the extension region 17 is formed.
  • FIG. 4A is a diagram showing the structure of FIG. 4B is a sectional view taken along line CC in FIG. 1A
  • FIG. 4C is a sectional view taken along line DD in FIG. 1A. It is sectional drawing.
  • the cross-sectional configuration along the line AA in FIG. 1A is the same as the cross-sectional configuration of the semiconductor device of the first embodiment shown in FIG.
  • the fin-type FET of this embodiment is formed on a support substrate 11 made of, for example, silicon, and the support substrate 11.
  • a support substrate 11 made of, for example, silicon
  • an insulating layer 12 made of silicon oxide
  • fin-type semiconductor regions 13a to 13d formed on the insulating layer 12
  • gate insulating films 14a to 14d made of, for example, silicon oxynitride films are formed on the fin-type semiconductor regions 13a to 13d.
  • Each of the fin-type semiconductor regions 13a to 13d has a width a in the gate width direction of, for example, about 30 nm, a width b in the gate length direction of, for example, about 200 nm, and a height (thickness) c of, for example, about 50 nm.
  • the insulating layer 12 it arrange
  • the gate electrode 15 is formed so as to straddle the fin-type semiconductor regions 13a to 13d in the gate width direction.
  • the extension region 17 includes a first impurity region 17a formed above each of the fin-type semiconductor regions 13a to 13d and a second impurity region 17b formed on each side of the fin-type semiconductor regions 13a to 13d. It consists of and.
  • the source / drain region 27 is a third impurity region 27a formed above each of the fin-type semiconductor regions 13a to 13d and a fourth impurity region formed on each side of the fin-type semiconductor regions 13a to 13d. Impurity region 27b. Note that the description and illustration of the pocket area are omitted.
  • a triple gate FET is configured in which the upper and both sides of the fin type semiconductor regions 13a to 13d function as channels.
  • the features of this embodiment are as follows. That is, the implantation dose amount of the second impurity region 17b formed on the side of the fin-type semiconductor region is set to be equal to or greater than the implantation dose amount of the first impurity region 17a formed above the fin-type semiconductor region. Has been. Accordingly, the sheet resistance of the second impurity region 17b constituting the extension region 17 can be set to be equal to or lower than the sheet resistance of the first impurity region 17a. Even if the ratio of the width of the second impurity region 17b formed on the side of the semiconductor region increases, desired transistor characteristics can be obtained.
  • the implantation dose amount of the fourth impurity region 27b formed on the side of the fin type semiconductor region is equal to or greater than the implantation dose amount of the third impurity region 27a formed above the fin type semiconductor region. Is set.
  • the sheet resistance of the fourth impurity region 27b constituting the source / drain region 27 can be set to be equal to or lower than the sheet resistance of the third impurity region 27a. Even if the proportion of the width of the fourth impurity region 27b formed on the side of the fin-type semiconductor region in the width increases, desired transistor characteristics can be obtained.
  • the sheet resistance of the second impurity region 17b (fourth impurity region 27b) is set equal to or less than the sheet resistance of the first impurity region 17a (third impurity region 27a).
  • the specific resistance or spreading resistance of the second impurity region 17b (fourth impurity region 27b) is set equal to or less than the specific resistance or spreading resistance of the first impurity region 17a (third impurity region 27a).
  • Rs ⁇ / t, where Rs is the sheet resistance of the object, ⁇ is the resistivity (specific resistance), t is the thickness (junction depth), and ⁇ w is the spreading resistance.
  • the resistivity (specific resistance) ⁇ and the spreading resistance ⁇ w are basically in a one-to-one relationship, it can be expressed as Rs ⁇ w / t.
  • sheet resistance will be mainly used for explanation, but “sheet resistance” may be read as “specific resistance” or “spreading resistance” for the magnitude relationship of resistance.
  • the implantation dose amount of the second impurity region 17b formed on the side of the fin type semiconductor region is 80, which is the implantation dose amount of the first impurity region 17a formed above the fin type semiconductor region. If it is about% (more preferably 90%) or more, the transistor characteristics can be remarkably improved as compared with the prior art.
  • the implantation dose amount of the fourth impurity region 27b formed on the side of the fin type semiconductor region is 80% (more preferably) of the implantation dose amount of the third impurity region 27a formed above the fin type semiconductor region. 90%) or more, the transistor characteristics can be remarkably improved as compared with the prior art.
  • the second impurity region Even if “the height of the side surface of the fin-type semiconductor region” / “the width of the upper surface of the fin-type semiconductor region in the gate width direction” (hereinafter referred to as the aspect ratio) is small, the second impurity region Even if the implantation dose of 17b is somewhat smaller than the implantation dose of the first impurity region 17a, that is, the sheet resistance, specific resistance, or spreading resistance of the second impurity region 17b is the sheet of the first impurity region 17a. Even if the resistance, specific resistance, or spreading resistance is large to some extent (for example, about 10% or less), the transistor characteristics are hardly deteriorated.
  • the implantation dose of the second impurity region 17b it is necessary to make the implantation dose of the second impurity region 17b equal to or greater than the implantation dose of the first impurity region 17a, that is, the second impurity region 17b.
  • the necessity of making the sheet resistance, specific resistance, or spreading resistance equal to or less than the sheet resistance, specific resistance, or spreading resistance of the first impurity region 17a increases.
  • the aspect ratio is small, even if the implantation dose of the fourth impurity region 27b is somewhat smaller than the implantation dose of the third impurity region 27a, that is, the sheet resistance of the fourth impurity region 27b, Even if the specific resistance or spreading resistance is larger to some extent (for example, about 10% or less) than the sheet resistance, specific resistance, or spreading resistance of the third impurity region 27a, the deterioration of the transistor characteristics is small.
  • the implantation dose of the fourth impurity region 27b needs to be equal to or greater than the implantation dose of the third impurity region 27a, that is, the sheet of the fourth impurity region 27b. The necessity of making the resistance, specific resistance, or spreading resistance equal to or less than the sheet resistance, specific resistance, or spreading resistance of the third impurity region 27a increases.
  • FIGS. 5A to 5G are cross-sectional views showing the method of manufacturing the semiconductor device according to this embodiment in the order of steps. 5 (a) to 5 (g) correspond to the cross-sectional configuration along the line DD in FIG. 1 (a).
  • a semiconductor layer having a thickness of 50 nm made of, for example, silicon is provided on a support substrate 11 made of, for example, silicon and having a thickness of 150 nm, for example, via an insulating layer 12 made of, for example, silicon oxide.
  • An SOI substrate provided with is prepared.
  • the semiconductor layer is patterned to form a p-type fin-type semiconductor region 13b serving as an active region.
  • the fin-type semiconductor region 13b has a width a in the gate width direction of about 30 nm, a width b in the gate length direction of about 200 nm, and a height (thickness) c of about 50 nm, for example. It arrange
  • a gate insulating film 14 made of, for example, a silicon oxynitride film is formed on the surface of the fin-type semiconductor region 13b, and then the entire surface of the support substrate 12 is formed.
  • a polysilicon film 15A having a thickness of 60 nm is formed.
  • the polysilicon film 15A and the gate insulating film 14 are sequentially etched, and the width in the gate length direction, for example, is 60 nm on the fin-type semiconductor region 13b via the gate insulating film 14b.
  • the gate electrode 15 is formed.
  • a first impurity for example, arsenic
  • a first impurity for example, arsenic
  • arsenic that generates a donor level or an acceptor level in the semiconductor
  • the n-type first impurity region 7a is formed above the fin-type semiconductor region 13b
  • the n-type second impurity region 7b is formed on the side of the fin-type semiconductor region 13b.
  • the first impurity region 7a is formed so as to have a larger introduction dose than the second impurity region 7b.
  • the reason for this is as follows (see FIG. 14B showing a conventional example).
  • a first impurity region 107a having an introduced dose determined by balance is formed on the fin-type semiconductor regions 103a to 103d.
  • the introduced dose amount at each side of the fin-type semiconductor regions 103a to 103d is less influenced by the introduced ions 109a and the separated impurities 109c by sputtering, and the second impurity region has an introduced dose amount mainly determined by the adsorbed species 109b.
  • 107b is formed on the sides of the fin-type semiconductor regions 103a to 103d.
  • the introduction dose of the first impurity region 107a is increased by, for example, about 25% as compared with the introduction dose of the second impurity region 107b.
  • the plasma doping process for forming the first and second impurity regions 7a and 7b can be performed using, for example, a plasma doping apparatus shown in FIG.
  • the plasma doping conditions are, for example, AsH 4 (arsine) diluted with He (helium), the arsine concentration in the source gas is 0.3 mass%, and the total flow rate of the source gas is 300 cc / min (standard state), chamber pressure is 0.9 Pa, high-frequency power supplied to the coil is 2000 W, high-frequency power supplied to the sample electrode is 200 W, and the substrate temperature is 20 ° C. .
  • a second impurity for example, oxygen
  • a second impurity for example, oxygen
  • an insulator region 37 is formed on the surface of the first impurity region 7a formed above the fin-type semiconductor region 13b, and below the insulator region 37.
  • the n-type first impurity region 17a (the remainder of the first impurity region 7a) remains on the side.
  • the first impurity region 17a may contain a second impurity that does not deteriorate the characteristics of the extension region and the source / drain region.
  • a second impurity that does not deteriorate the characteristics of the extension region and the source / drain region may be introduced into the side portion of the fin-type semiconductor region 13b.
  • the n-type second impurity region 7b formed in the side portion of the fin-type semiconductor region 13b in the step shown in FIG. 5C is modified to become the n-type second impurity region 17b.
  • the first impurity region 17a and the second impurity region 17b become the extension region 17 in the fin-type semiconductor region 13b covered with the insulating sidewall spacer 16 (see FIG. 5F) (FIG. 4 ( a)).
  • the high impurity concentration introduction portion of the first impurity in the first impurity region 7a becomes the insulator region 37, and the remaining first impurity region 7a becomes the first impurity region 17a.
  • the sheet resistance of the second impurity region 17b on the side of the region 13b can be made smaller than the sheet resistance of the first impurity region 17a above the fin-type semiconductor region 13b. That is, the sheet resistance, specific resistance, or spreading resistance of the second impurity region 17b can be made smaller than the sheet resistance, specific resistance, or spreading resistance of the first impurity region 17a. Therefore, as the ratio of the height (height (thickness) c in FIG. 1A) to the width of the fin-type semiconductor region 13b (width a in the gate width direction in FIG. 1A) increases, the gate width increases. Since the width of the extension region 17 can be sufficiently secured in the direction, desired transistor characteristics can be obtained.
  • the above-described plasma doping apparatus shown in FIG. 3 can be used for plasma doping of oxygen, which is the second impurity for insulating the semiconductor.
  • the plasma doping conditions at that time are, for example, that the source gas is O 2 (oxygen), the flow rate of the source gas is 50 cc / min (standard state), the pressure in the chamber is 0.5 Pa, The high frequency power supplied is 2000 W, the high frequency power supplied to the sample electrode is 800 W, and the substrate temperature is 20 ° C.
  • oxygen doping is performed by supplying a relatively high high-frequency power to the sample electrode, anisotropic doping occurs, and doping proceeds selectively in a direction perpendicular to the main surface of the substrate. Therefore, the second impurity region 17b on the side of the fin-type semiconductor region 13b is hardly doped with oxygen.
  • the atomic density of oxygen is about the atomic density of silicon (about 5.0 ⁇ 10 22 / cm 3 ) in the formation range of the insulator region 37 (from the substrate top surface to a depth of about several nanometers). Set to about 1 to 2 times.
  • an ashing process is well known as a typical plasma process using oxygen as a reactive species.
  • an isotropic oxidation (ashing) reaction occurs.
  • anisotropic doping can occur.
  • the source gas is a second impurity by using a magnetic field microwave plasma source (see, for example, JP-A-11-219950) as a mixed gas of Ar (argon) and O 2.
  • Oxygen plasma doping may be performed.
  • the insulator region 37 formed on the fin-type semiconductor region 13b is removed.
  • a method for removing the insulator region 37 for example, dry etching using plasma made of a mixed gas of Ar and CF 4 can be used.
  • the exposed surface of the insulating layer 12 made of silicon oxide is also etched, though only slightly.
  • a dry etching apparatus having the same configuration as the plasma doping apparatus shown in FIG. 3 can be used.
  • the dry etching conditions in that case are, for example, CF 4 (tetrafluoromethane) diluted with Ar (argon) as the source gas, the tetrafluoromethane concentration in the source gas is 5 mass%, and the source gas
  • the total flow rate is 200 cc / min (standard state)
  • the pressure in the chamber is 1.3 Pa
  • the high frequency power supplied to the coil is 1500 W
  • the high frequency power supplied to the sample electrode is 100 W
  • the substrate temperature is 20 ° C.
  • impurities are ion-implanted into the fin-type semiconductor region 13b using the gate electrode 15 as a mask to form an n-type pocket region.
  • An n-type extension region 17 is constituted by the second impurity region 17b.
  • the first impurity region 7a formed in the step shown in FIG. 5C includes an upper insulator region 37 and a lower first impurity region 17a in the step shown in FIG.
  • the insulator region 37 is removed in the step shown in FIG.
  • the region doped with As at a high concentration in the first impurity region 7a formed in the step shown in FIG. 5C is selectively removed, so that the step shown in FIG.
  • the sheet resistance of the second impurity region 17b constituting the extension region 17 can be set equal to or less than the sheet resistance of the first impurity region 17a. That is, the sheet resistance, specific resistance, or spreading resistance of the second impurity region 17b can be set equal to or less than the sheet resistance, specific resistance, or spreading resistance of the first impurity region 17a. Therefore, even if the ratio of the width of the second impurity region 17b formed on the side of the fin-type semiconductor region 13b in the width of the extension region 17 in the gate width direction increases, desired transistor characteristics can be obtained.
  • an insulating sidewall spacer 16 is formed on the side surface of the gate electrode 15.
  • the gate level 15 and the insulating sidewall spacer 16 are used as a mask to set the donor level or the acceptor level in the semiconductor.
  • the generated first impurity for example, arsenic
  • the second impurity for example, oxygen
  • the semiconductor is plasma-doped using the gate electrode 15 and the insulating sidewall spacer 16 as a mask.
  • an n-type third impurity region 27a is formed on the fin-type semiconductor region 13b outside the insulating sidewall spacer 16, and its surface portion is made of an insulator. The region 47 is reformed.
  • An n-type fourth impurity region 27b is formed on the side of the fin-type semiconductor region 13b outside the insulating sidewall spacer 16.
  • the third impurity region 27 a and the fourth impurity region 27 b constitute a source / drain region 27.
  • the third and fourth impurity regions 27a and 27b may contain a second impurity that does not deteriorate the characteristics of the source / drain region 27.
  • the insulator region 47 formed on the fin-type semiconductor region 13b is removed.
  • a method for removing the insulator region 47 for example, dry etching using plasma made of a mixed gas of Ar and CF 4 can be used.
  • the exposed surface of the insulating layer 12 made of silicon oxide is also etched, though only slightly.
  • An n-type source / drain region 27 is formed from the fourth impurity region 27b.
  • the third impurity region 27a is formed in the step shown in FIG. 5F and the surface portion thereof is modified to the insulator region 47, and the insulator region 47 is changed in the step shown in FIG. Is removed.
  • the region doped with As at a high concentration is selectively removed from the third impurity region 27a formed in the step shown in FIG. 5F, so that the step shown in FIG.
  • the sheet resistance of the fourth impurity region 27b constituting the source / drain region 27 can be set equal to or lower than the sheet resistance of the third impurity region 37a. That is, the sheet resistance, specific resistance, or spreading resistance of the fourth impurity region 27b can be set equal to or less than the sheet resistance, specific resistance, or spreading resistance of the third impurity region 27a. Therefore, even if the ratio of the width of the fourth impurity region 27b formed on the side of the fin-type semiconductor region 13b to the width of the source / drain region 27 in the gate width direction becomes large, desired transistor characteristics can be obtained. Can do.
  • the features of this embodiment are as follows. That is, when the extension region 17 of the fin-type FET is formed by using the plasma doping method, the first impurity (for example, arsenic) that generates a donor level or an acceptor level in the semiconductor is removed by the plasma doping method. Then, a second impurity (for example, oxygen) for insulating the semiconductor is introduced into the upper portion of the fin-type semiconductor region 13b by a plasma doping method. Thus, after the surface portion of the first impurity region 17a formed above the fin-type semiconductor region 13b is modified to the insulator region 37, the insulator region 37 is removed.
  • the first impurity for example, arsenic
  • a second impurity for example, oxygen
  • a fin-type MISFET (a triple-gate FET in which the upper and both sides of the fin-type semiconductor region 13b function as a channel) having the extension region 17 can be obtained. Therefore, as the ratio of the height (height (thickness) c in FIG. 1A) to the width of the fin-type semiconductor region 13b (width a in the gate width direction in FIG. 1A) increases, the gate width increases. Since the width of the extension region 17 can be sufficiently secured in the direction, desired transistor characteristics can be obtained.
  • the normal plasma doping method can be used in the step of introducing each of the first impurity and the second impurity when forming the extension region 17, the introduction of each impurity is performed in a very short time (for example, 10 to 120 seconds). Degree). Further, since the process of removing the insulator region 37 is a normal etching process, it can be completed in a very short time (for example, about 5 to 30 seconds). Therefore, the total processing time can be remarkably shortened compared with the conventional case.
  • a first impurity for example, arsenic
  • a second impurity for example, oxygen
  • a fin-type MISFET a triple-gate FET in which the upper and both sides of the fin-type semiconductor region 13b function as a channel
  • the gate width increases. Since a sufficient width of the source / drain region 27 can be ensured in the direction, desired transistor characteristics can be obtained.
  • the normal plasma doping method can be used in the step of introducing each of the first impurity and the second impurity when forming the source / drain region 27, the introduction of each impurity is performed for a very short time (for example, 10 to 10). It can be completed in about 120 seconds). Further, since the process of removing the insulator region 47 is a normal etching process, it can be completed in a very short time (for example, about 5 to 30 seconds). Therefore, the total processing time can be remarkably shortened compared with the conventional case.
  • the n-type extension region 17 and the n-type source / drain region 27, that is, the n-type MISFET are formed by plasma-doping the n-type impurity in the p-type fin-type semiconductor region 13b.
  • a p-type extension region and a p-type source / drain region, that is, a p-type MISFET may be formed by doping a p-type impurity in an n-type fin semiconductor region.
  • the second impurity plasma doping is performed.
  • the plasma doping of the first impurity may be performed after the plasma doping of the second impurity.
  • plasma doping of the second impurity (that is, formation of the insulator region 47) may be omitted. In this case, it goes without saying that the step of removing the insulator region 47 is also unnecessary.
  • a case where dry etching using plasma composed of mixed cass of Ar and CF 4 is used is illustrated.
  • anisotropic etching using dry etching (sputter etching) with plasma made of a rare gas such as Ar may be performed.
  • the insulating regions 37 and 47 may be removed by wet etching, for example, by immersing the support substrate 11 in a hydrofluoric acid solution.
  • the second impurity (oxygen) that makes the semiconductor an insulator is not introduced into the second and fourth impurity regions 17b and 27b. Etching for the fourth impurity regions 17b and 27b does not proceed.
  • FIG. 6 shows an As concentration profile (one-dot chain line) in a silicon substrate into which As (arsenic) and O (oxygen) are introduced by plasma doping, respectively, and an insulator region formed by introducing O (oxygen).
  • 2 shows an As concentration profile (solid line) in a silicon substrate.
  • the depth of 0 nm on the horizontal axis corresponds to the surface of the silicon substrate after the insulator region is removed. That is, FIG. 6 shows a case where an insulating region having a thickness of 6 nm is formed, but it goes without saying that this is merely an example.
  • the insulating region is removed by wet etching, and the As concentration is measured by SIMS (Secondary Ion Mass Spectrometry).
  • As is introduced at a high concentration in a portion from the outermost surface of the silicon substrate (corresponding to a depth of the horizontal axis of ⁇ 6 nm) to a depth of about 6 nm.
  • As introduction dose is greatly reduced in the surface portion of the silicon substrate after wet etching.
  • B 2 H 6 diluted with He or He diluted as a source gas in the plasma doping of the first impurity that generates a donor level or an acceptor level in the semiconductor is not limited to this, and a mixed gas obtained by diluting a source gas containing the impurity (hereinafter referred to as an impurity source gas) with a rare gas can be used.
  • an impurity source gas a mixed gas obtained by diluting a source gas containing the impurity
  • B x H y , As x H y or P x H y (x and y are natural numbers) can be used as the impurity source gas.
  • these gases have the advantage that they contain only H, which has little influence even if mixed into the substrate as an impurity.
  • other gas containing B for example, BF 3 , BCl 3 , BBr 3, etc. can also be used, and other gas containing P, for example, PF 3 , PF 5 , PCl 3 , PCl 5 , POCl 3 or the like can also be used.
  • He, Ne, Ar, Kr, Xe, or the like can be used as a rare gas for dilution, but He is most suitable. The main reason for this is low sputterability.
  • the next preferred noble gas after He is Ne. Ne has the disadvantage that it has a slightly higher sputtering rate than He, but has the advantage of being easy to discharge at a low pressure.
  • the mass concentration of B 2 H 6 is preferably 0.01% or more and 1% or less. In this way, boron can be easily introduced into the fin-type semiconductor region. Conversely, when the B 2 H 6 gas concentration is less than 0.01%, it becomes difficult to introduce a sufficient amount of boron, and when the B 2 H 6 gas concentration is greater than 1%, the substrate Deposits containing boron are likely to adhere to the surface. It goes without saying that plasma doping may be performed using a solid impurity source without using the impurity source gas.
  • the method of introducing the second impurity for insulating the semiconductor into the upper portion of the fin-type semiconductor region by the plasma doping method is exemplified, but instead of this, the second impurity May be introduced into the upper portion of the fin-type semiconductor region by ion implantation.
  • the ion implantation method is used, processing with stronger anisotropy than the plasma doping method is possible, so that only the upper part of the fin type semiconductor region is insulated without making the side part of the fin type semiconductor region insulating. It becomes possible to materialize.
  • the case where oxygen is used as the second impurity for insulating the semiconductor is illustrated, but nitrogen may be used instead.
  • Silicon nitride obtained by introducing nitrogen into silicon is an insulator, similar to silicon oxide, and can be selectively removed by anisotropic dry etching and, for example, silicon in wet etching with a hydrofluoric acid solution. Similar to oxides, it has a high etching selectivity to silicon.
  • the second impurity is not limited to oxygen or nitrogen, but if the second impurity is oxygen or nitrogen, the introduction of the second impurity is performed using inexpensive and safe oxygen gas or nitrogen gas. This is advantageous in terms of cost and process.
  • the first impurity that generates a donor level or an acceptor level in the semiconductor is introduced into the upper and side portions of the fin-type semiconductor region, and then the second impurity that makes the semiconductor an insulator is added.
  • the method of introducing the upper part of the fin-type semiconductor region to form an insulator region and then removing the insulator region is illustrated.
  • the first impurity is introduced without introducing the second impurity.
  • the upper portion may be removed using an anisotropic removal reaction such as dry etching.
  • the sheet resistance, specific resistance, or spreading resistance of the impurity region formed on the side of the fin type semiconductor region is the sheet resistance, specific resistance, or spreading resistance of the impurity region formed on the fin type semiconductor region (after the removal process).
  • the semiconductor is insulated from the plasma doping apparatus (first plasma doping apparatus) used for plasma doping of the first impurity that generates a donor level or an acceptor level in the semiconductor.
  • the plasma doping apparatus (second plasma doping apparatus) used for plasma doping of the second impurity to be materialized may have the same configuration as the plasma doping apparatus shown in FIG.
  • the vacuum chambers (vacuum containers) as the entities of the plasma doping apparatus and the second plasma doping apparatus should be different. The reason is that it is possible to avoid a possibility that a reaction product generated when an organic substance (resist or the like) on the substrate is etched by oxygen plasma remains in the vacuum vessel and causes undesirable contamination.
  • Such a configuration can be realized by, for example, a plasma doping system shown in FIG.
  • the substrate put into the vacuum container 71a of the load lock chamber 71 is transferred to the transfer chamber 72 by the transfer arm 72a, and then transferred to the vacuum container 73a of the first plasma doping apparatus 73.
  • a first impurity that generates a donor level or an acceptor level in the semiconductor is introduced into the substrate.
  • the substrate is transferred again to the transfer chamber 72 by the transfer arm 72a, and then transferred to the vacuum vessel 74a of the second plasma doping apparatus 74, and a second impurity for insulating the semiconductor is introduced into the substrate.
  • the substrate is transferred again to the transfer chamber 72 by the transfer arm 72a, and then transferred to the vacuum container 71a of the load lock chamber 71 and taken out.
  • the vacuum chamber (vacuum container) as the substance of the dry etching apparatus should be different from the vacuum container as the substance of the first and second plasma doping apparatuses.
  • the reason is that reaction products generated when organic substances (resist, etc.) on the substrate are etched by etching plasma, and halogen elements such as fluorine remain in the vacuum vessel, which may cause undesirable contamination. This is because it can be avoided.
  • Such a configuration can be realized by, for example, a plasma doping system shown in FIG. As shown in FIG. 8, the substrate put into the vacuum container 71a of the load lock chamber 71 is transferred to the transfer chamber 72 by the transfer arm 72a, and then transferred to the vacuum container 73a of the first plasma doping apparatus 73.
  • a first impurity that generates a donor level or an acceptor level in the semiconductor is introduced into the substrate.
  • the substrate is transferred again to the transfer chamber 72 by the transfer arm 72a, and then transferred to the vacuum vessel 74a of the second plasma doping apparatus 74, and a second impurity for insulating the semiconductor is introduced into the substrate.
  • the substrate is transferred again to the transfer chamber 72 by the transfer arm 72a, and then transferred to the vacuum vessel 75a of the dry etching apparatus 75, and the insulating region formed on the upper portion of the fin type semiconductor region is removed by the dry etching process.
  • the substrate is again transferred to the transfer chamber 72 by the transfer arm 72a, and then transferred to the vacuum container 71a of the load lock chamber 71 and taken out.
  • the second impurity for introducing the semiconductor into the insulator is used. It goes without saying that an ion implantation apparatus to be used may be provided.
  • the first impurity that generates a donor level or an acceptor level in the semiconductor is introduced into the upper and side portions of the fin-type semiconductor region, and then the second impurity that makes the semiconductor an insulator is added.
  • the upper part of the fin type semiconductor region into which the first impurity has been introduced is removed using an anisotropic removal reaction such as dry etching without being introduced into the upper part of the fin type semiconductor region, for example, FIG.
  • the use of the plasma doping system shown in FIG. 9 is preferred. As shown in FIG. 9, the substrate put into the vacuum container 71a of the load lock chamber 71 is transferred to the transfer chamber 72 by the transfer arm 72a, and then transferred to the vacuum container 73a of the first plasma doping apparatus 73.
  • a first impurity that generates a donor level or an acceptor level in the semiconductor is introduced into the substrate. Thereafter, the substrate is transferred again to the transfer chamber 72 by the transfer arm 72a, and then transferred to the vacuum vessel 75a of the dry etching apparatus 75, and the insulating region formed on the upper portion of the fin type semiconductor region is removed by the dry etching process. The Thereafter, the substrate is transferred again to the transfer chamber 72 by the transfer arm 72a, and then transferred to the vacuum container 71a of the load lock chamber 71 and taken out.
  • FIG. 10 is a plan view of a semiconductor device according to a modification of the first embodiment of the present invention, specifically, a semiconductor device having a fin-type FET.
  • the same components as those of the first embodiment shown in FIGS. 1A to 1E are denoted by the same reference numerals, and redundant description is omitted.
  • this modified example is different from the first embodiment shown in FIGS. 1A to 1E in that both end portions in the gate length direction of each of the fin-type semiconductor regions 13a to 13d. Is connected by other fin type semiconductor regions 13e and 13f.
  • the same effect as that of the first embodiment can be obtained, and one fin-type FET can be configured by the fin-type semiconductor regions 13a to 13f. It goes without saying that similar modifications are possible for the second embodiment.
  • FIGS. 11A to 11D are diagrams showing the structure of a semiconductor device according to another modification of the first embodiment of the present invention, specifically, a semiconductor device having a fin-type FET.
  • the planar structure of the present modification is the same as the planar structure of the first embodiment shown in FIG. 11A is a cross-sectional view taken along line AA in FIG. 1A
  • FIG. 11B is a cross-sectional view taken along line BB in FIG. 1A
  • FIG. FIG. 11A is a cross-sectional view taken along a line CC in FIG. 1A
  • FIG. 11D is a cross-sectional view taken along a line DD in FIG.
  • the present modification is different from the first embodiment shown in FIGS. 1A to 1E as follows. That is, in the first embodiment, the gate insulating films 14a to 14d having a thickness of 3 nm made of, for example, a silicon oxynitride film are formed on the upper and side surfaces of the fin-type semiconductor regions 13a to 13d. On the other hand, in this modification, the gate insulating films 14a to 14d are formed only on the side surfaces of the fin type semiconductor regions 13a to 13d, and a silicon oxide film is formed on the upper surfaces of the fin type semiconductor regions 13a to 13d. Insulating films 24a to 24d having a thickness of 20 nm are formed.
  • a double gate FET is configured by using only both sides of the fin type semiconductor regions 13a to 13d as channel regions. Even in such a configuration, if the aspect ratio (“the height of the side surface of the fin-type semiconductor region” / “the width of the upper surface of the fin-type semiconductor region in the gate width direction”) is large, the same as in the first embodiment An effect is obtained.
  • the present invention relates to a semiconductor device, a manufacturing method thereof, and a plasma doping system, and is particularly useful for obtaining desired characteristics in a semiconductor device having a three-dimensional structure having a fin-type semiconductor region on a substrate.

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Abstract

　基板（１１）上にフィン型半導体領域（１３）が形成されている。フィン型半導体領域（１３）の上部及び側部には、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物が導入されていると共に、フィン型半導体領域（１３）の上部及び側部には、第２の不純物として酸素又は窒素がさらに導入されている。

Description

半導体装置、その製造方法及びプラズマドーピングシステム
　この発明は、半導体装置、その製造方法及びプラズマドーピングシステムに関し、特に、基板上にフィン型半導体領域を有する３次元構造の半導体装置及びその製造方法に関するものである。
　近年、半導体装置の高集積化、高機能化及び高速化に伴って、益々半導体装置の微細化の要求が高まっている。そこで、基板上におけるトランジスタの占有面積の低減を目指して種々のデバイス構造が提案されている。その中でも、フィン型構造を持つ電界効果トランジスタが注目されている。このフィン型構造を持つ電界効果トランジスタは、一般的にフィン型ＦＥＴ（Ｆｉｎ－Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）と呼ばれ、基板の主面に対して垂直な薄い壁（フィン）状の半導体領域（以下、フィン型半導体領域という）からなる活性領域を有している。フィン型ＦＥＴにおいては、フィン型半導体領域の両側面をチャネル面として用いることができるため、基板上におけるトランジスタの占有面積を低減することができる（例えば特許文献１、非特許文献１参照）。
　図１２（ａ）～（ｄ）は、従来のフィン型ＦＥＴの構造を示す図であり、図１２（ａ）は平面図であり、図１２（ｂ）は図１２（ａ）におけるＡ－Ａ線の断面図であり、図１２（ｃ）は図１２（ａ）におけるＢ－Ｂ線の断面図であり、図１２（ｄ）は図１２（ａ）におけるＣ－Ｃ線の断面図である。
　従来のフィン型ＦＥＴは、図１２（ａ）～（ｄ）に示すように、シリコンからなる支持基板１０１と、支持基板１０１上に形成された酸化シリコンからなる絶縁層１０２と、絶縁層１０２上に形成されたフィン型半導体領域１０３ａ～１０３ｄと、フィン型半導体領域１０３ａ～１０３ｄ上にゲート絶縁膜１０４ａ～１０４ｄを介して形成されたゲート電極１０５と、ゲート電極１０５の側面上に形成された絶縁性サイドウォールスペーサ１０６と、フィン型半導体領域１０３ａ～１０３ｄにおけるゲート電極１０５を挟む両側方領域に形成されたエクステンション領域１０７と、フィン型半導体領域１０３ａ～１０３ｄにおけるゲート電極１０５及び絶縁性サイドウォールスペーサ１０６を挟む両側方領域に形成されたソース・ドレイン領域１１７とを有している。フィン型半導体領域１０３ａ～１０３ｄは、絶縁層１０２上においてゲート幅方向に一定間隔で並ぶように配置されている。ゲート電極１０５は、ゲート幅方向にフィン型半導体領域１０３ａ～１０３ｄを跨ぐように形成されている。エクステンション領域１０７は、フィン型半導体領域１０３ａ～１０３ｄのそれぞれの上部に形成された第１の不純物領域１０７ａと、フィン型半導体領域１０３ａ～１０３ｄのそれぞれの側部に形成された第２の不純物領域１０７ｂとから構成されている。また、ソース・ドレイン領域１１７は、フィン型半導体領域１０３ａ～１０３ｄのそれぞれの上部に形成された第３の不純物領域１１７ａと、フィン型半導体領域１０３ａ～１０３ｄのそれぞれの側部に形成された第４の不純物領域１１７ｂとから構成されている。尚、ポケット領域の説明及び図示については省略する。
　図１３（ａ）～（ｄ）は、従来の半導体装置の製造方法を工程順に示す断面図である。尚、図１３（ａ）～（ｄ）は、図１２（ａ）におけるＣ－Ｃ線の断面構成と対応している。また、図１３（ａ）～（ｄ）において、図１２（ａ）～（ｄ）に示す構造と同一の構成要素には同一の符号を付し、重複する説明を省略する。
　まず、図１３（ａ）に示すように、シリコンからなる支持基板１０１上に酸化シリコンからなる絶縁層１０２を介してシリコンからなる半導体層が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を準備する。その後、当該半導体層をパターニングして、活性領域となるフィン型半導体領域１０３ｂを形成する。
　次に、図１３（ｂ）に示すように、フィン型半導体領域１０３ｂの表面にゲート絶縁膜１０４を形成した後、支持基板１０２上の全面に亘ってポリシリコン膜１０５Ａを形成する。
　次に、図１３（ｃ）に示すように、ポリシリコン膜１０５Ａ及びゲート絶縁膜１０４を順次エッチングして、フィン型半導体領域１０３ｂ上にゲート絶縁膜１０４ｂを介してゲート電極１０５を形成する。その後、ゲート電極１０５をマスクとして、半導体領域１０３ｂに不純物をイオン注入して、エクステンション領域１０７及びポケット領域（図示省略）を形成する。
　次に、図１３（ｄ）に示すように、支持基板１０２上の全面に亘って絶縁膜を形成した後、異方性ドライエッチングを用いて当該絶縁膜をエッチバックすることにより、ゲート電極１０５の側面上に絶縁性サイドウォールスペーサ１０６を形成する。その後、ゲート電極１０５及び絶縁性サイドウォールスペーサ１０６をマスクとして、半導体領域１０３ｂに不純物をイオン注入して、ソース・ドレイン領域１１７を形成する。
　以上の工程により、フィン型半導体領域１０３ｂ上にゲート絶縁膜１０４ｂを介して形成されたゲート電極１０５を有するフィン型ＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を得ることができる。
　図１４（ａ）は、特許文献１におけるフィン型ＦＥＴのエクステンション領域を形成する工程を示した断面図であり、図１４（ｂ）は、非特許文献１におけるフィン型ＦＥＴのエクステンション領域を形成する工程を示した断面図である。尚、図１４（ａ）及び（ｂ）は、図１２（ａ）におけるＢ－Ｂ線の断面構成（絶縁性サイドウォールスペーサ１０６の形成前）と対応している。また、図１４（ａ）及び（ｂ）において、図１２（ａ）～（ｄ）に示す構造と同一の構成要素には同一の符号を付し、重複する説明を省略する。
　図１４（ａ）に示すように、特許文献１に開示された方法においては、フィン型半導体領域１０３ａ～１０３ｄの上面のみならず側面にも不純物を導入するために、イオン注入によってイオン１０８ａ及び１０８ｂをそれぞれ、鉛直方向に対して互いに異なる側に傾いた注入角度でフィン型半導体領域１０３ａ～１０３ｄに注入することによって、エクステンション領域１０７を形成する。この場合、フィン型半導体領域１０３ａ～１０３ｄの上部には、イオン１０８ａ及びイオン１０８ｂの両方が注入されてなる第１の不純物領域１０７ａが形成される。しかしながら、フィン型半導体領域１０３ａ～１０３ｄの各側部には、イオン１０８ａ又はイオン１０８ｂのいずれか一方のみが注入されてなる第２の不純物領域１０７ｂが形成される。すなわち、イオン１０８ａのドーズ量とイオン１０８ｂのドーズ量とが同じである場合、第１の不純物領域１０７ａの注入ドーズ量は、第２の不純物領域１０７ｂの注入ドーズ量の２倍の大きさになる。
　また、図１４（ｂ）に示すように、非特許文献１に開示された方法においては、プラズマドーピング法を用いてフィン型半導体領域１０３ａ～１０３ｄにエクステンション領域１０７を形成する。プラズマドーピング法を用いて不純物導入を行った場合、導入イオン１０９ａと、吸着種（ガス分子やラジカル等の中性種）１０９ｂと、スパッタリングによってフィン型半導体領域１０３ａ～１０３ｄを離脱する不純物１０９ｃとのバランスによって決まる導入ドーズ量を持つ第１の不純物領域１０７ａがフィン型半導体領域１０３ａ～１０３ｄの上部に形成される。しかしながら、フィン型半導体領域１０３ａ～１０３ｄの各側部の導入ドーズ量については、導入イオン１０９ａやスパッタリングによる離脱不純物１０９ｃの影響は小さく、主として吸着種１０９ｂによって決まる導入ドーズ量を持つ第２の不純物領域１０７ｂがフィン型半導体領域１０３ａ～１０３ｄの側部に形成される。その結果、第１の不純物領域１０７ａの導入ドーズ量は、第２の不純物領域１０７ｂの導入ドーズ量と比べて例えば２５％程度高くなる。
　以上のように、従来のフィン型ＦＥＴのエクステンション領域の形成方法によると、フィン型半導体領域１０３ａ～１０３ｄの上部に形成される第１の不純物領域１０７ａの導入ドーズ量が、フィン型半導体領域１０３ａ～１０３ｄの側部に形成される第２の不純物領域１０７ｂの導入ドーズ量と比べて高くなる。また、第２の不純物領域１０７ｂの接合深さは、第１の不純物領域１０７ａの接合深さと比べて浅くなる。これにより、第１の不純物領域１０７ａのシート抵抗、比抵抗又は拡がり抵抗は、第２の不純物領域１０７ｂのシート抵抗、比抵抗又は拡がり抵抗と比べて低くなる。尚、対象物のシート抵抗をＲｓ、抵抗率（比抵抗）をρ、厚さ（接合深さ）をｔ、拡がり抵抗をρｗとすると、Ｒｓ＝ρ／ｔである。また、拡がり抵抗測定において広く知られている関係式ρｗ＝ＣＦ×ｋ×ρ／（２πｒ）に表されているように、抵抗率（比抵抗）ρと拡がり抵抗ρＷとは基本的には１対１の関係にあるので、Ｒｓ∝ρｗ／ｔと表せる。前記関係式において、ＣＦは拡がり抵抗ρｗの体積効果を考慮した補正項（補正無しの場合にはＣＦ＝１）であり、ｋは探針と試料との間のショットキー障壁における極性依存性を考慮した補正項（例えば試料がｐ型シリコンの場合にはｋ＝１、試料がｎ型シリコンの場合にはｋ＝１～３）であり、ｒは探針先端の曲率半径である。
　このようなエクステンション構造を有するフィン型ＦＥＴを動作させた場合、エクステンション領域１０７を流れる電流は、第２の不純物領域１０７ｂと比べて導入ドーズ量が高い（つまりシート抵抗が低い）第１の不純物領域１０７ａに集中するため、所望のトランジスタ特性が得られないという問題が生じる。
　また、従来のフィン型ＦＥＴでは、ソース・ドレイン領域もエクステンション領域と同様のイオン注入法やプラズマドーピング法を用いて形成される。そのため、ソース・ドレイン領域１１７においても、フィン型半導体領域１０３ａ～１０３ｄの上部に形成される第３の不純物領域１１７ａの導入ドーズ量が、フィン型半導体領域１０３ａ～１０３ｄの側部に形成される第４の不純物領域１１７ｂの導入ドーズ量と比べて高くなる。また、第４の不純物領域１１７ｂの接合深さは、第３の不純物領域１１７ａの接合深さと比べて浅くなる。このようなソース・ドレイン構造を有するフィン型ＦＥＴを動作させた場合、ソース・ドレイン領域１１７を流れる電流は、第４の不純物領域１１７ｂと比べて導入ドーズ量が高い（つまりシート抵抗が低い）第３の不純物領域１１７ａに集中するため、所望のトランジスタ特性が得られないという問題が生じる。
特開２００６－１９６８２１号公報 国際公開第２００８／０９０７７１号公報
Ｄ．Ｌｅｎｏｂｌｅ他、Ｅｎｈａｎｃｅｄ　ｐｅｒｆｏｒｍａｎｃｅ　ｏｆ　ＰＭＯＳ　ＭＵＧＦＥＴ　ｖｉａ　ｉｎｔｅｇｒａｔｉｏｎ　ｏｆ　ｃｏｎｆｏｒｍａｌ　ｐｌａｓｍａ－ｄｏｐｅｄ　ｓｏｕｒｃｅ／ｄｒａｉｎ　ｅｘｔｅｎｓｉｏｎｓ、２００６　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ、ｐ．２１２
　前述の問題を解決するために、例えば特許文献２に、フィン型半導体領域の側部に、フィン型半導体領域の上部と比べて同等以上の導入ドーズ量を有する不純物領域を備えた半導体装置及びその製造方法が提案されている。特許文献２に開示されている方法によれば、フィン型半導体領域に不純物をプラズマドーピング法によって導入し、それにより、フィン型半導体領域の上部に第１の不純物領域を形成すると共にフィン型半導体領域の側部に第２の不純物領域を形成する工程において、導入ドーズ量が第１のドーズ量となる第１の条件でプラズマドーピング法を実施した後、導入ドーズ量が第１のドーズ量よりも小さい第２のドーズ量となる第２の条件でプラズマドーピング法を実施する。これにより、フィン型半導体領域の上部と比べて同等以上の導入ドーズ量を有する不純物領域を備えた半導体装置、つまり所望のトランジスタ特性を持つ半導体装置を得ることが可能となる。
　しかしながら、特許文献２に開示されている方法によると、ある程度不純物の導入が進展した後にプラズマドーピング処理条件を変化させ、その後、導入ドーズ量が第２のドーズ量に十分漸近するまでプラズマドーピング処理を行う必要があるので、処理時間が増大してしまう場合がある。
　前記に鑑み、本発明は、フィン型半導体領域を有する半導体装置においてプラズマドーピング法を用いて所望の特性が得られるようにすると共に当該所望の特性が得られるまでの処理時間を低減することを目的としている。
　前記の目的を達成するために、本発明に係る第１の半導体装置の製造方法は、基板上にフィン型半導体領域を形成する工程（ａ）と、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって前記フィン型半導体領域の上部及び側部に導入する工程（ｂ）と、第２の不純物として酸素又は窒素を前記フィン型半導体領域の上部及び側部に導入する工程（ｃ）とを備えている。
　本発明に係る第１の半導体装置の製造方法によると、フィン型半導体領域の上部及び側部に、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物を導入すると共に、フィン型半導体領域の上部及び側部に、第２の不純物として酸素又は窒素、つまり半導体を絶縁物化する不純物をさらに導入する。このとき、フィン型半導体領域の側部と比較してフィン型半導体領域の上部に第２の不純物がより多く導入されるようにすれば、フィン型半導体領域の側部の抵抗（比抵抗、シート抵抗又は拡がり抵抗：以下同じ）を、フィン型半導体領域の上部の抵抗と比べて同等以下に設定することができる。また、半導体を絶縁物化する第２の不純物の導入により、フィン型半導体領域の上部の抵抗を高くするのに必要な処理時間（工程（ｃ）に要する時間）は短くて済む。従って、良好な特性をもつＦＥＴ等の３次元デバイスをスループット良く実現することができる。
　尚、工程（ｂ）を工程（ｃ）の前に実施してもよいし、工程（ｂ）を工程（ｃ）の後に実施してもよい。
　また、フィン型半導体領域の側部における第２の不純物の導入量は、エクステンション領域やソース・ドレイン領域の特性に影響が生じない程度の導入量である。
　また、半導体を絶縁物化する第２の不純物としては、例えば半導体がＳｉであれば、Ｓｉに導入されて絶縁物（ＳｉＯ2 やＳｉＮx ）を形成する酸素又は窒素を用いることが好ましいが、これに限定されないことは言うまでもない。
　本発明に係る第１の半導体装置の製造方法において、前記工程（ｃ）では、プラズマドーピング法を用いてもよいし、又は、イオン注入法を用いてもよい。
　本発明に係る第１の半導体装置の製造方法において、前記工程（ｂ）及び前記工程（ｃ）の両工程が終了した後に、前記フィン型半導体領域の上部を除去する工程（ｄ）をさらに備えていてもよい。このようにすると、フィン型半導体領域の上部に第２の不純物が導入されることにより形成された絶縁物領域を除去することができるので、フィン型半導体領域の上部及び両側部がチャネルとして機能するトリプルゲート型ＦＥＴを構成することができる。この場合、前記工程（ｄ）でウェットエッチング法を用いると、半導体を絶縁物化する第２の不純物の導入量の多い部分のみを、エッチング時間とは無関係に正確に除去することができる。また、前記工程（ｄ）でドライエッチング法を用いると、ゲート絶縁膜に対する横方向のエッチング（ゲート絶縁膜の側面からのエッチング）が進行する事態を回避することができる。
　本発明に係る第１の半導体装置の製造方法において、前記工程（ｂ）及び前記工程（ｃ）の両工程が終了した時点で、前記フィン型半導体領域の側部の抵抗は、前記フィン型半導体領域の上部の抵抗と比べて同等以下であってもよい。このようにすると、より良好な特性をもつＦＥＴ等の３次元デバイスを実現することができる。
　本発明に係る第１の半導体装置の製造方法において、前記工程（ａ）の後で且つ前記工程（ｂ）及び前記工程（ｃ）の両工程の前に、前記半導体領域の所定の部分における少なくとも側面上にゲート絶縁膜を形成する工程（ｅ）と、前記ゲート絶縁膜上にゲート電極を形成する工程（ｆ）とをさらに備え、前記工程（ｂ）及び前記工程（ｃ）では、前記第１の不純物及び前記第２の不純物を、前記ゲート電極の外側に位置する前記フィン型半導体領域に導入してもよい。このようにすると、より良好な特性をもつＦＥＴ等の３次元デバイスを実現することができる。
　本発明に係る第１の半導体装置の製造方法において、前記第１の不純物はボロン、リン又は砒素であってもよい。このようにすると、前述の本発明の効果を確実に得ることができる。
　尚、本発明に係る第１の半導体装置の製造方法において、前記第２の不純物が酸素又は窒素であると、前記第２の不純物の導入を、安価且つ安全な酸素ガスや窒素ガスを用いて行うことができるので、コスト面及びプロセス面で有利である。
　本発明に係る第２の半導体装置の製造方法は、基板上にフィン型半導体領域を形成する工程（ａ）と、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって前記フィン型半導体領域の上部及び側部に導入する工程（ｂ）と、前記工程（ｂ）よりも後に、前記フィン型半導体領域の上部を除去する工程（ｃ）とを備えている。
　本発明に係る第２の半導体装置の製造方法によると、フィン型半導体領域の上部及び側部に、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物を導入した後、フィン型半導体領域の上部を除去する。このため、フィン型半導体領域の上部における第１の不純物の高濃度導入層を除去して、第１の不純物の低濃度導入層を残存させることができる。このため、フィン型半導体領域の側部の抵抗を、フィン型半導体領域の上部の抵抗と比べて同等以下に設定することができる。また、フィン型半導体領域の上部を除去するのに必要な処理時間（工程（ｃ）に要する時間）は短くて済む。従って、良好な特性をもつＦＥＴ等の３次元デバイスをスループット良く実現することができる。
　本発明に係る第２の半導体装置の製造方法において、前記工程（ｃ）ではドライエッチング法を用いてもよい。このようにすると、ゲート絶縁膜に対する横方向のエッチング（ゲート絶縁膜の側面からのエッチング）が進行する事態を回避することができる。
　本発明に係る第２の半導体装置の製造方法において、前記工程（ｃ）が終了した時点で、前記フィン型半導体領域の側部の抵抗は、前記フィン型半導体領域の上部の抵抗と比べて同等以下であってもよい。このようにすると、より良好な特性をもつＦＥＴ等の３次元デバイスを実現することができる。
　本発明に係る第２の半導体装置の製造方法において、前記工程（ａ）の後で且つ前記工程（ｂ）の前に、前記半導体領域の所定の部分における少なくとも側面上にゲート絶縁膜を形成する工程（ｄ）と、前記ゲート絶縁膜上にゲート電極を形成する工程（ｅ）とをさらに備え、前記工程（ｂ）では、前記第１の不純物を、前記ゲート電極の外側に位置する前記フィン型半導体領域に導入してもよい。このようにすると、より良好な特性をもつＦＥＴ等の３次元デバイスを実現することができる。
　本発明に係る第２の半導体装置の製造方法において、前記第１の不純物はボロン、リン又は砒素であってもよい。このようにすると、前述の本発明の効果を確実に得ることができる。
　本発明に係る第１又は第２の半導体装置の製造方法において、前記フィン型半導体領域は、前記基板上に形成された絶縁層上に形成されていてもよい。このようにすると、より良好な特性をもつＦＥＴ等の３次元デバイスを実現することができる。
　本発明に係る第１又は第２の半導体装置の製造方法において、前記フィン型半導体領域はシリコンから構成されていてもよい。このようにすると、より良好な特性をもつＦＥＴ等の３次元デバイスを実現することができる。
　本発明に係る第１の半導体装置は、基板上に形成されたフィン型半導体領域を備えた半導体装置であって、前記フィン型半導体領域の上部及び側部に、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物が導入されていると共に、前記フィン型半導体領域の上部及び側部に、第２の不純物として酸素又は窒素がさらに導入されている。
　本発明に係る第１の半導体装置によると、フィン型半導体領域の上部及び側部に、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物が導入されていると共に、フィン型半導体領域の上部及び側部に、第２の不純物として酸素又は窒素、つまり半導体を絶縁物化する不純物がさらに導入されている。このとき、フィン型半導体領域の側部と比較してフィン型半導体領域の上部に第２の不純物がより多く導入されていれば、フィン型半導体領域の側部の抵抗を、フィン型半導体領域の上部の抵抗と比べて同等以下に設定することができる。また、半導体を絶縁物化する第２の不純物の導入により、フィン型半導体領域の上部の抵抗を高くするのに必要な処理時間は短くて済む。従って、良好な特性をもつＦＥＴ等の３次元デバイスをスループット良く実現することができる。
　尚、フィン型半導体領域の側部における第２の不純物の導入量は、エクステンション領域やソース・ドレイン領域の特性に影響が生じない程度の導入量である。
　また、半導体を絶縁物化する第２の不純物としては、例えば半導体がＳｉであれば、Ｓｉに導入されて絶縁物（ＳｉＯ2 やＳｉＮx ）を形成する酸素又は窒素を用いることが好ましいが、これに限定されないことは言うまでもない。
　本発明に係る第１の半導体装置において、前記フィン型半導体領域の側部の抵抗は、前記フィン型半導体領域の上部の抵抗と比べて同等以下であってもよい。このようにすると、より良好な特性をもつＦＥＴ等の３次元デバイスを実現することができる。
　本発明に係る第１の半導体装置において、前記フィン型半導体領域の上部には、前記第２の不純物が導入されることにより絶縁物領域が形成されていてもよい。この場合、フィン型半導体領域の両側部のみがチャネルとして機能するダブルゲート型ＦＥＴが構成される。但し、第２の不純物が導入されてなる絶縁物領域を除去してフィン型半導体領域の上部をチャネルとして機能させることにより、トリプルゲート型ＦＥＴを構成してもよい。すなわち、絶縁物領域の除去により、フィン型半導体領域の上部における第１の不純物の高濃度導入層も除去されるが、絶縁物領域の下側に第１の不純物の低濃度導入層が残存していれば、トリプルゲート型ＦＥＴを構成することができる。ここで、フィン型半導体領域の上部に残存する第１の不純物の低濃度導入層の抵抗と比べて、フィン型半導体領域の側部における第１の不純物の導入層の抵抗が同等以下であることが好ましい。また、フィン型半導体領域の上部に残存する第１の不純物の低濃度導入層に、エクステンション領域やソース・ドレイン領域の特性に影響が生じない程度の第２の不純物が含まれていてもよい。
　本発明に係る第１の半導体装置において、前記フィン型半導体領域は、前記基板上に形成された絶縁層上に形成されていてもよい。このようにすると、より良好な特性をもつＦＥＴ等の３次元デバイスを実現することができる。
　本発明に係る第１の半導体装置において、前記フィン型半導体領域の所定の部分における少なくとも側面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とをさらに備え、前記第１の不純物及び前記第２の不純物は、前記ゲート電極の外側に位置する前記フィン型半導体領域に導入されていてもよい。このようにすると、より良好な特性をもつＦＥＴ等の３次元デバイスを実現することができる。この場合、前記ゲート電極の外側に位置する前記フィン型半導体領域の側部には、前記第１の不純物が導入されることによりエクステンション領域が形成されていると特に有効である。また、前記ゲート電極の側面上に形成された絶縁性サイドウォールスペーサをさらに備え、前記エクステンション領域は、前記フィン型半導体領域における前記絶縁性サイドウォールスペーサにより覆われている部分に形成されており、前記絶縁性サイドウォールスペーサの外側に位置する前記フィン型半導体領域の側部には、前記第１の不純物が導入されることによりソース・ドレイン領域が形成されていることがより好適である。
　本発明に係る第１の半導体装置において、前記フィン型半導体領域はシリコンから構成されていてもよい。また、前記第１の不純物はボロン、リン又は砒素であってもよい。このようにすると、前述の本発明の効果を確実に得ることができる。
　尚、本発明に係る第１の半導体装置において、前記第２の不純物が酸素又は窒素であると、前記第２の不純物の導入を、安価且つ安全な酸素ガスや窒素ガスを用いて行うことができるので、コスト面及びプロセス面で有利である。
　本発明に係る第１のプラズマドーピングシステムは、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって被処理体に導入する第１のプラズマドーピング装置と、第２の不純物として酸素又は窒素をプラズマドーピング法によって前記被処理体に導入する第２のプラズマドーピング装置とを備えている。
　本発明に係る第１のプラズマドーピングシステムによると、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって被処理体に導入することができると共に、第２の不純物として酸素又は窒素、つまり半導体を絶縁物化する不純物をプラズマドーピング法によって被処理体に導入することができる。従って、本発明に係る第１の半導体装置の製造方法を実施することができる。
　本発明に係る第２のプラズマドーピングシステムは、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって被処理体に導入するプラズマドーピング装置と、第２の不純物として酸素又は窒素をイオン注入法によって前記被処理体に導入するイオン注入装置とを備えている。
　本発明に係る第２のプラズマドーピングシステムによると、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって被処理体に導入することができると共に、第２の不純物として酸素又は窒素、つまり半導体を絶縁物化する不純物をイオン注入法によって被処理体に導入することができる。従って、本発明に係る第１の半導体装置の製造方法を実施することができる。
　本発明に係る第１又は第２のプラズマドーピングシステムにおいて、前記被処理体に対してドライエッチングを行うドライエッチング装置をさらに備えていてもよい。このようにすると、本発明に係る第１の半導体装置の製造方法を実施する際に、第１及び第２の不純物の導入後にフィン型半導体領域の上部を除去することができる。
　本発明に係る第３のプラズマドーピングシステムは、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって被処理体に導入するプラズマドーピング装置と、前記被処理体に対してドライエッチングを行うドライエッチング装置とを備えている。
　本発明に係る第３のプラズマドーピングシステムによると、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって被処理体に導入することができると共に、被処理体に対してドライエッチングを行うことができる。従って、本発明に係る第２の半導体装置の製造方法を実施することができる。
　本発明に係る第３の半導体装置の製造方法は、基板上にフィン型半導体領域を形成する工程（ａ）と、半導体にドナー準位又はアクセプタ準位を生成する不純物、及び酸素をプラズマドーピング法によって前記フィン型半導体領域の上部及び側部に導入する工程（ｂ）とを備えている。
　本発明に係る第３の半導体装置の製造方法によると、本発明に係る第１の半導体装置の製造方法と同様の効果を得ることができる。
　本発明に係る第２の半導体装置は、基板上に形成されたフィン型半導体領域を備えた半導体装置であって、前記フィン型半導体領域の上部及び側部に、半導体にドナー準位又はアクセプタ準位を生成する不純物、及び酸素が導入されている。
　本発明に係る第２の半導体装置によると、本発明に係る第１の半導体装置と同様の効果を得ることができる。
　本発明に係る第４のプラズマドーピングシステムは、半導体にドナー準位又はアクセプタ準位を生成する不純物、及び酸素をプラズマドーピング法によって被処理体に導入するプラズマドーピングシステムである。
　本発明に係る第４のプラズマドーピングシステムによると、本発明に係る第１のプラズマドーピングシステムと同様の効果を得ることができる。
　本発明によれば、プラズマドーピング法を用いてフィン型半導体領域の側部に低抵抗の不純物領域を形成して所望の特性を得ることができると共に、当該所望の特性が得られるまでの処理時間を低減することができる。
図１（ａ）～（ｅ）は、本発明の第１の実施形態に係る半導体装置、具体的には、フィン型ＦＥＴを有する半導体装置の構造を示す図であり、図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）におけるＡ－Ａ線の断面図であり、図１（ｃ）は図１（ａ）におけるＢ－Ｂ線の断面図であり、図１（ｄ）は図１（ａ）におけるＣ－Ｃ線の断面図であり、図１（ｅ）は図１（ａ）におけるＤ－Ｄ線の断面図である。 図２（ａ）～（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図３は、本発明の第１及び第２の実施形態に係る半導体装置の製造方法で用いたプラズマドーピング装置又はドライエッチング装置の構成を示す断面図である。 図４（ａ）～（ｃ）は、本発明の第２の実施形態に係る半導体装置、具体的には、フィン型ＦＥＴを有する半導体装置の構造を示す図であり、図４（ａ）は図１（ａ）におけるＢ－Ｂ線の断面図であり、図４（ｂ）は図１（ａ）におけるＣ－Ｃ線の断面図であり、図４（ｃ）は図１（ａ）におけるＤ－Ｄ線の断面図である。 図５（ａ）～（ｇ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図６は、本発明の第２の実施形態に係る半導体装置の製造方法においてＡｓ（砒素）とＯ（酸素）とをそれぞれプラズマドーピングにより導入したシリコン基板におけるＡｓ濃度プロファイル（一点鎖線）と、Ｏ（酸素）の導入により形成された絶縁物領域を除去した後のシリコン基板におけるＡｓ濃度プロファイル（実線）とを示す図である。 図７は、本発明の第１及び第２の実施形態に係る半導体装置の製造方法において用いるプラズマドーピングシステムの構成例を示す平面図である。 図８は、本発明の第２の実施形態に係る半導体装置の製造方法において用いるプラズマドーピングシステムの構成例を示す平面図である。 図９は、本発明の第２の実施形態の変形例に係る半導体装置の製造方法において用いるプラズマドーピングシステムの構成例を示す平面図である。 図１０は、本発明の第１の実施形態の一変形例に係る半導体装置の平面図である。 図１１（ａ）～（ｄ）は、本発明の第１の実施形態の他の変形例に係る半導体装置の構造を示す図であり、図１１（ａ）は図１（ａ）におけるＡ－Ａ線の断面図であり、図１１（ｂ）は図１（ａ）におけるＢ－Ｂ線の断面図であり、図１１（ｃ）は図１（ａ）におけるＣ－Ｃ線の断面図であり、図１１（ｄ）は図１（ａ）におけるＤ－Ｄ線の断面図である。 図１２（ａ）～（ｄ）は、従来のフィン型ＦＥＴの構造を示す図であり、図１２（ａ）は平面図であり、図１２（ｂ）は図１２（ａ）におけるＡ－Ａ線の断面図であり、図１２（ｃ）は図１２（ａ）におけるＢ－Ｂ線の断面図であり、図１２（ｄ）は図１２（ａ）におけるＣ－Ｃ線の断面図である。 図１３（ａ）～（ｄ）は、従来の半導体装置の製造方法を工程順に示す断面図である。 図１４（ａ）は、特許文献１におけるフィン型ＦＥＴのエクステンション領域を形成する工程を示した断面図であり、図１４（ｂ）は、非特許文献１におけるフィン型ＦＥＴのエクステンション領域を形成する工程を示した断面図である。
　（第１の実施形態）
　以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
　図１（ａ）～（ｅ）は、本実施形態に係る半導体装置、具体的には、フィン型ＦＥＴを有する半導体装置の構造を示す図であり、図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）におけるＡ－Ａ線の断面図であり、図１（ｃ）は図１（ａ）におけるＢ－Ｂ線の断面図であり、図１（ｄ）は図１（ａ）におけるＣ－Ｃ線の断面図であり、図１（ｅ）は図１（ａ）におけるＤ－Ｄ線の断面図である。
　本実施形態のフィン型ＦＥＴは、図１（ａ）～（ｅ）に示すように、例えばシリコンからなる支持基板１１と、支持基板１１上に形成された例えば酸化シリコンからなる絶縁層１２と、絶縁層１２上に形成され且つ例えばシリコンからなるフィン型半導体領域１３ａ～１３ｄと、フィン型半導体領域１３ａ～１３ｄ上に例えばシリコン酸窒化膜からなるゲート絶縁膜１４ａ～１４ｄを介して形成されたゲート電極１５と、ゲート電極１５の側面上に形成された絶縁性サイドウォールスペーサ１６と、フィン型半導体領域１３ａ～１３ｄにおけるゲート電極１５を挟む両側方領域に形成されたエクステンション領域１７と、フィン型半導体領域１３ａ～１３ｄにおけるゲート電極１５及び絶縁性サイドウォールスペーサ１６を挟む両側方領域に形成されたソース・ドレイン領域２７とを有している。各フィン型半導体領域１３ａ～１３ｄは、ゲート幅方向の幅ａが例えば３０ｎｍ程度であり、ゲート長方向の幅ｂが例えば２００ｎｍ程度であり、高さ（厚さ）ｃが例えば５０ｎｍ程度であり、絶縁層１２上においてゲート幅方向にピッチｄ（例えば６０ｎｍ程度）で並ぶように配置されている。
　尚、フィン型半導体領域１３ａ～１３ｄの上面と側面とは互いに垂直であってもよいし、垂直でなくてもよい。ゲート電極１５は、ゲート幅方向にフィン型半導体領域１３ａ～１３ｄを跨ぐように形成されている。エクステンション領域１７は、絶縁性サイドウォールスペーサ１６により覆われているフィン型半導体領域１３ａ～１３ｄの側部に形成されている。また、ソース・ドレイン領域２７は、絶縁性サイドウォールスペーサ１６の外側のフィン型半導体領域１３ａ～１３ｄの側部に形成されている。尚、ポケット領域の説明及び図示については省略する。
　本実施の形態の特徴は次の通りである。すなわち、フィン型半導体領域１３ａ～１３ｄの上部及び側部に、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物（例えばボロン）が導入されていると共に、フィン型半導体領域１３ａ～１３ｄの上部には、半導体を絶縁物化する第２の不純物（例えば酸素）がさらに導入されている。これにより、フィン型半導体領域１３ａ～１３ｄの側部のシート抵抗は、フィン型半導体領域１３ａ～１３ｄの上部のシート抵抗と比べて同等以下に設定されている。
　具体的には、図１（ｃ）及び（ｄ）に示すように、絶縁性サイドウォールスペーサ１６により覆われているフィン型半導体領域１３ａ～１３ｄの上部には、第２の不純物が導入されることにより絶縁物領域３７が形成されていると共に、絶縁性サイドウォールスペーサ１６の外側のフィン型半導体領域１３ａ～１３ｄの上部には、第２の不純物が導入されることにより絶縁物領域４７が形成されている。
　また、図１（ｃ）及び（ｄ）に示すように、絶縁性サイドウォールスペーサ１６により覆われているフィン型半導体領域１３ａ～１３ｄの側部には、第１の不純物が導入されることによりエクステンション領域１７となる不純物領域が形成されていると共に、絶縁性サイドウォールスペーサ１６の外側のフィン型半導体領域１３ａ～１３ｄの側部には、第１の不純物が導入されることによりソース・ドレイン領域２７となる不純物領域が形成されている。
　以上のように、本実施形態では、フィン型半導体領域１３ａ～１３ｄの両側部のみがチャネルとして機能するダブルゲート型ＦＥＴが構成される。すなわち、フィン型半導体領域１３ａ～１３ｄの幅（図１（ａ）のゲート幅方向の幅ａ）に対する高さ（図１（ａ）の高さ（厚さ）ｃ）の比率が大きくなるに従って、ゲート幅方向においてエクステンション領域１７やソース・ドレイン領域２７の幅を十分に確保することができるので、所望のトランジスタ特性を得ることができる。
　尚、エクステンション領域１７やソース・ドレイン領域２７の特性に影響が生じない程度の第２の不純物がフィン型半導体領域１３ａ～１３ｄの側部に導入されていても良い。
　また、以上の説明においては、フィン型半導体領域１３ａ～１３ｄの側部（エクステンション領域１７やソース・ドレイン領域２７）のシート抵抗を、フィン型半導体領域１３ａ～１３ｄの上部（絶縁物領域３７及び４７）のシート抵抗と比べて同等以下に設定した。しかし、これに代えて、フィン型半導体領域１３ａ～１３ｄの側部（エクステンション領域１７やソース・ドレイン領域２７）の比抵抗又は拡がり抵抗を、フィン型半導体領域１３ａ～１３ｄの上部（絶縁物領域３７及び４７）の比抵抗又は拡がり抵抗と比べて同等以下に設定しても、同様の効果が得られる。ここで、対象物のシート抵抗をＲｓ、抵抗率（比抵抗）をρ、厚さ（接合深さ）をｔ、拡がり抵抗をρｗとすると、Ｒｓ＝ρ／ｔである。また、抵抗率（比抵抗）ρと拡がり抵抗ρＷとは基本的には１対１の関係にあるので、Ｒｓ∝ρｗ／ｔと表せる。以下の説明においては、主として「シート抵抗」を用いて説明を行うが、抵抗の大小関係については「シート抵抗」を「比抵抗」又は「拡がり抵抗」と読み替えてもよい。
　以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
　図２（ａ）～（ｅ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。尚、図２（ａ）～（ｅ）は、図１（ａ）におけるＤ－Ｄ線の断面構成と対応している。
　まず、図２（ａ）に示すように、例えばシリコンからなる厚さ８００μｍの支持基板１１上に例えば酸化シリコンからなる厚さ１５０ｎｍの絶縁層１２を介して例えばシリコンからなる厚さ５０ｎｍの半導体層が設けられたＳＯＩ基板を準備する。その後、当該半導体層をパターニングして、活性領域となるｎ型のフィン型半導体領域１３ｂを形成する。ここで、フィン型半導体領域１３ｂは、ゲート幅方向の幅ａが例えば３０ｎｍ程度であり、ゲート長方向の幅ｂが例えば２００ｎｍ程度であり、高さ（厚さ）ｃが例えば５０ｎｍ程度であり、隣接する他のフィン型半導体領域とピッチｄ（例えば６０ｎｍ程度）で並ぶように配置される。
　次に、図２（ｂ）に示すように、フィン型半導体領域１３ｂの表面に例えばシリコン酸窒化膜からなる厚さ３ｎｍのゲート絶縁膜１４を形成した後、支持基板１２上の全面に亘って例えば厚さ６０ｎｍのポリシリコン膜１５Ａを形成する。
　次に、図２（ｃ）に示すように、ポリシリコン膜１５Ａ及びゲート絶縁膜１４を順次エッチングして、フィン型半導体領域１３ｂ上にゲート絶縁膜１４ｂを介して例えばゲート長方向の幅が６０ｎｍのゲート電極１５を形成する。
　その後、ゲート電極１５をマスクとして、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物（例えばボロン）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部及び側部に導入する。これにより、フィン型半導体領域１３ｂの上部にｐ型の第１の不純物領域７ａが形成されると共にフィン型半導体領域１３ｂの側部にｐ型の第２の不純物領域７ｂが形成される。
　このとき、第１の不純物領域７ａは、第２の不純物領域７ｂと比べて導入ドーズ量が大きくなるように形成される。この理由は以下の通りである（従来例を示す図１４（ｂ）参照）。プラズマドーピング法を用いて不純物導入を行った場合、導入イオン１０９ａと、吸着種（ガス分子やラジカル等の中性種）１０９ｂと、スパッタリングによってフィン型半導体領域１０３ａ～１０３ｄを離脱する不純物１０９ｃとのバランスによって決まる導入ドーズ量を持つ第１の不純物領域１０７ａがフィン型半導体領域１０３ａ～１０３ｄの上部に形成される。一方、フィン型半導体領域１０３ａ～１０３ｄの各側部の導入ドーズ量については、導入イオン１０９ａやスパッタリングによる離脱不純物１０９ｃの影響は小さく、主として吸着種１０９ｂによって決まる導入ドーズ量を持つ第２の不純物領域１０７ｂがフィン型半導体領域１０３ａ～１０３ｄの側部に形成される。その結果、第１の不純物領域１０７ａの導入ドーズ量は、第２の不純物領域１０７ｂの導入ドーズ量と比べて例えば２５％程度高くなる。
　また、第１及び第２の不純物領域７ａ及び７ｂを形成するためのプラズマドーピング処理は、例えば図３に示すプラズマドーピング装置を用いて行うことができる。図３に示すプラズマドーピング装置においては、真空容器５１内に、ガス供給装置５２から所定のガスを導入しつつ、排気装置としてのターボ分子ポンプ５３により排気を行い、調圧弁５４により真空容器５１内を所定の圧力に保つことができる。また、高周波電源５５により例えば１３．５６ＭＨｚの高周波電力を、試料電極５６に対向した誘電体窓５７の近傍に設けられたコイル５８に供給することにより、真空容器５１内に誘導結合型プラズマを発生させることができる。試料としての基板５９は試料電極５６上に載置される。また、試料電極５６に高周波電力を供給するための高周波電源６０が設けられており、高周波電源５０は、試料としての基板５９がプラズマに対して負の電位をもつように、試料電極５６の電位を制御する電圧源として機能する。このようにして、プラズマ中のイオンを試料（基板５９）の表面に向かって加速し衝突させて試料の表面を非晶質化したり、不純物を導入したりすることができる。
　尚、ガス供給装置５２から供給されたガスは、排気口６１からターボ分子ポンプ５３へ排気される。ターボ分子ポンプ５３及び排気口６１は、試料電極５６の直下に配置されており、また、調圧弁５４は、試料電極５６の直下で且つターボ分子ポンプ５３の直上に位置する昇降弁である。試料電極５６は、４本の支柱６２（うち２本の支柱６２が図示されている）により、真空容器５１に固定されている。
　また、第１及び第２の不純物領域７ａ及び７ｂを形成するためのプラズマドーピング条件は、例えば、原料ガスがＨｅ（ヘリウム）で希釈したＢ2 Ｈ6 （ジボラン）であり、原料ガス中でのジボラン濃度が０．０５質量％であり、原料ガスの総流量が４２０ｃｃ／ｍｉｎ（標準状態）であり、チャンバ内圧力が０．９Ｐａであり、コイルに供給する高周波電力が２０００Ｗであり、試料電極に供給する高周波電力が１３５Ｗであり、基板温度が２０℃である。
　次に、ゲート電極１５をマスクとして、半導体を絶縁物化する第２の不純物（例えば酸素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部に導入する。これにより、図２（ｄ）に示すように、フィン型半導体領域１３ｂの上部に絶縁物領域３７が形成される。このとき、エクステンション領域やソース・ドレイン領域の特性を劣化させない程度の第２の不純物がフィン型半導体領域１３ｂの側部に導入されてもよい。その場合、図２（ｃ）に示す工程でフィン型半導体領域１３ｂの側部に形成されたｐ型の第２の不純物領域７ｂが改質され、ｐ型の第２の不純物領域１７ｂとなる。このｐ型の第２の不純物領域１７ｂは、絶縁性サイドウォールスペーサ１６（図２（ｅ）参照）により覆われるフィン型半導体領域１３ｂの側部においてエクステンション領域１７となる（図１（ｃ）参照）。
　本実施形態では、エクステンション領域１７を構成する第２の不純物領域１７ｂのシート抵抗を、フィン型半導体領域１３ｂ上部の絶縁物領域３７のシート抵抗よりも小さくすることができる。すなわち、絶縁物領域３７のシート抵抗、比抵抗又は拡がり抵抗と比べて、第２の不純物領域１７ｂのシート抵抗、比抵抗又は拡がり抵抗をより小さくすることができる。従って、フィン型半導体領域１３ｂの幅（図１（ａ）のゲート幅方向の幅ａ）に対する高さ（図１（ａ）の高さ（厚さ）ｃ）の比率が大きくなるに従って、ゲート幅方向においてエクステンション領域１７の幅を十分に確保することができるので、所望のトランジスタ特性を得ることができる。
　ここで、半導体を絶縁物化する第２の不純物である酸素のプラズマドーピングには、例えば前述の図３に示すプラズマドーピング装置を用いることができる。また、その際のプラズマドーピング条件は、例えば、原料ガスがＯ2 （酸素）であり、原料ガスの流量が５０ｃｃ／ｍｉｎ（標準状態）であり、チャンバ内圧力が０．５Ｐａであり、コイルに供給する高周波電力が２０００Ｗであり、試料電極に供給する高周波電力が８００Ｗであり、基板温度が２０℃である。このように、試料電極に比較的高い高周波電力を供給して酸素のドーピングを行う場合、異方性のドーピングが生じ、基板主面に垂直な方向に対して選択的にドーピングが進行する。従って、フィン型半導体領域１３ｂの側部の第２の不純物領域１７ｂにはほとんど酸素がドーピングされない。
　尚、酸素のドーズ量については、絶縁物領域３７の形成範囲（基板上面から深さ数ｎｍ程度まで）において酸素の原子密度がシリコンの原子密度（約５．０×１０22／ｃｍ3 ）の１～２倍程度になるように設定する。
　また、酸素を反応種とする代表的なプラズマ処理としてアッシング処理がよく知られているが、アッシング処理の場合には等方的に酸化（灰化）反応が生じるのに対し、本実施形態の高バイアスプラズマドーピングにおいては、異方性のドーピングを生じさせることができる。
　また、本実施形態において、原料ガスをＡｒ（アルゴン）とＯ2 との混合ガスとして有磁場マイクロ波プラズマ源（例えば特開平１１－２１９９５０号公報参照）を用いることにより、第２の不純物である酸素のプラズマドーピングを行ってもよい。
　次に、図示は省略しているが、ゲート電極１５をマスクとして、フィン型半導体領域１３ｂに不純物をイオン注入して、ｎ型のポケット領域を形成する。
　次に、図２（ｅ）に示すように、支持基板１１上の全面に亘って例えば厚さ６０ｎｍの絶縁膜を形成した後、異方性ドライエッチングを用いて当該絶縁膜をエッチバックすることにより、ゲート電極１５の側面上に絶縁性サイドウォールスペーサ１６を形成する。
　その後、第１及び第２の不純物領域７ａ及び７ｂを形成するためのプラズマドーピング処理と同様にして、ゲート電極１５及び絶縁性サイドウォールスペーサ１６をマスクとして、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物（例えばボロン）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部及び側部に導入する。続いて、絶縁物領域３７を形成するためのプラズマドーピング処理と同様にして、ゲート電極１５及び絶縁性サイドウォールスペーサ１６をマスクとして、半導体を絶縁物化する第２の不純物（例えば酸素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部に導入する。これにより、図２（ｄ）に示すように、絶縁性サイドウォールスペーサ１６の外側のフィン型半導体領域１３ｂの上部に絶縁物領域４７が形成されると共に、絶縁性サイドウォールスペーサ１６の外側のフィン型半導体領域１３ｂの側部に、ソース・ドレイン領域２７となるｐ型の不純物領域が形成される。
　本実施形態では、ソース・ドレイン領域２７のシート抵抗を、フィン型半導体領域１３ｂ上部の絶縁物領域４７のシート抵抗よりも小さくすることができる。すなわち、絶縁物領域４７のシート抵抗、比抵抗又は拡がり抵抗と比べて、ソース・ドレイン領域２７のシート抵抗、比抵抗又は拡がり抵抗をより小さくすることができる。従って、フィン型半導体領域１３ｂの幅（図１（ａ）のゲート幅方向の幅ａ）に対する高さ（図１（ａ）の高さ（厚さ）ｃ）の比率が大きくなるに従って、ゲート幅方向においてソース・ドレイン領域２７の幅を十分に確保することができるので、所望のトランジスタ特性を得ることができる。
　本実施形態の特徴は次の通りである。すなわち、フィン型ＦＥＴのエクステンション領域１７をプラズマドーピング法を用いて形成するに際して、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物（例えばボロン）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部及び側部に導入し、次いで、半導体を絶縁物化する第２の不純物（例えば酸素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部に導入する。これにより、フィン型半導体領域１３ｂ上部の絶縁物領域３７よりも小さいシート抵抗、比抵抗又は拡がり抵抗を持つ第２の不純物領域１７ｂ（エクステンション領域１７）をフィン型半導体領域１３ｂ側部に備えたフィン型ＭＩＳＦＥＴを得ることができる。従って、フィン型半導体領域１３ｂの幅（図１（ａ）のゲート幅方向の幅ａ）に対する高さ（図１（ａ）の高さ（厚さ）ｃ）の比率が大きくなるに従って、ゲート幅方向においてエクステンション領域１７の幅を十分に確保することができるので、所望のトランジスタ特性を得ることができる。
　また、エクステンション領域１７の形成に際して第１の不純物及び第２の不純物のそれぞれを導入する工程において通常のプラズマドーピング法を用いることができるので、各不純物の導入をごく短時間（例えば１０～１２０秒程度）で終えることができ、その結果、トータルの処理時間を従来と比較して格段に短縮することができる。
　また、エクステンション領域１７の場合と同様に、フィン型ＦＥＴのソース・ドレイン領域２７をプラズマドーピング法を用いて形成するに際して、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物（例えばボロン）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部及び側部に導入し、次いで、半導体を絶縁物化する第２の不純物（例えば酸素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部に導入する。これにより、フィン型半導体領域１３ｂ上部の絶縁物領域４７よりも小さいシート抵抗、比抵抗又は拡がり抵抗を持つソース・ドレイン領域２７をフィン型半導体領域１３ｂ側部に備えたフィン型ＭＩＳＦＥＴを得ることができる。従って、フィン型半導体領域１３ｂの幅（図１（ａ）のゲート幅方向の幅ａ）に対する高さ（図１（ａ）の高さ（厚さ）ｃ）の比率が大きくなるに従って、ゲート幅方向においてソース・ドレイン領域２７の幅を十分に確保することができるので、所望のトランジスタ特性を得ることができる。
　また、ソース・ドレイン領域２７の形成に際して第１の不純物及び第２の不純物のそれぞれを導入する工程において通常のプラズマドーピング法を用いることができるので、各不純物の導入をごく短時間（例えば１０～１２０秒程度）で終えることができ、その結果、トータルの処理時間を従来と比較して格段に短縮することができる。
　尚、本実施形態において、ｎ型のフィン型半導体領域１３ｂにｐ型不純物をプラズマドーピングしてｐ型のエクステンション領域１７及びｐ型のソース・ドレイン領域２７、つまりｐ型のＭＩＳＦＥＴを形成する場合を例示した。しかし、これに代えて、ｐ型のフィン型半導体領域にｎ型不純物をドーピングしてｎ型のエクステンション領域及びｎ型のソース・ドレイン領域、つまりｎ型のＭＩＳＦＥＴを形成してもよい。
　また、本実施形態において、エクステンション領域１７及びソース・ドレイン領域２７のそれぞれの形成に際して、第１の不純物のプラズマドーピングを行った後、第２の不純物のプラズマドーピングを行ったが、これに代えて、第２の不純物のプラズマドーピングを行った後、第１の不純物のプラズマドーピングを行ってもよい。
　また、本実施形態において、ソース・ドレイン領域２７の形成に際しては、第２の不純物のプラズマドーピングを省略しても良い。この場合、エクステンション領域１７を形成する際の第２の不純物のプラズマドーピングにおいてフィン型半導体領域１３ｂ上部に予め十分なドーズ量で第２の不純物を導入しておいてもよい。
　（第２の実施形態）
　以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
　本実施形態に係る半導体装置、具体的には、フィン型ＦＥＴを有する半導体装置は、図１（ａ）に示す第１の実施形態の半導体装置の平面構成と同じ平面構成を有している。図４（ａ）～（ｃ）は、本実施形態に係る半導体装置、具体的には、フィン型ＦＥＴを有する半導体装置の構造を示す図であり、図４（ａ）は図１（ａ）におけるＢ－Ｂ線の断面図であり、図４（ｂ）は図１（ａ）におけるＣ－Ｃ線の断面図であり、図４（ｃ）は図１（ａ）におけるＤ－Ｄ線の断面図である。尚、本実施形態において、図１（ａ）におけるＡ－Ａ線の断面構成は、図１（ｂ）に示す第１の実施形態の半導体装置の断面構成と同じである。
　本実施形態のフィン型ＦＥＴは、図１（ａ）、（ｂ）及び図４（ａ）～（ｃ）に示すように、例えばシリコンからなる支持基板１１と、支持基板１１上に形成された例えば酸化シリコンからなる絶縁層１２と、絶縁層１２上に形成されたフィン型半導体領域１３ａ～１３ｄと、フィン型半導体領域１３ａ～１３ｄ上に例えばシリコン酸窒化膜からなるゲート絶縁膜１４ａ～１４ｄを介して形成されたゲート電極１５と、ゲート電極１５の側面上に形成された絶縁性サイドウォールスペーサ１６と、フィン型半導体領域１３ａ～１３ｄにおけるゲート電極１５を挟む両側方領域に形成されたエクステンション領域１７と、フィン型半導体領域１３ａ～１３ｄにおけるゲート電極１５及び絶縁性サイドウォールスペーサ１６を挟む両側方領域に形成されたソース・ドレイン領域２７とを有している。各フィン型半導体領域１３ａ～１３ｄは、ゲート幅方向の幅ａが例えば３０ｎｍ程度であり、ゲート長方向の幅ｂが例えば２００ｎｍ程度であり、高さ（厚さ）ｃが例えば５０ｎｍ程度であり、絶縁層１２上においてゲート幅方向にピッチｄ（例えば６０ｎｍ程度）で並ぶように配置されている。
　尚、フィン型半導体領域１３ａ～１３ｄの上面と側面とは互いに垂直であってもよいし、垂直でなくてもよい。ゲート電極１５は、ゲート幅方向にフィン型半導体領域１３ａ～１３ｄを跨ぐように形成されている。エクステンション領域１７は、フィン型半導体領域１３ａ～１３ｄのそれぞれの上部に形成された第１の不純物領域１７ａと、フィン型半導体領域１３ａ～１３ｄのそれぞれの側部に形成された第２の不純物領域１７ｂとから構成されている。また、ソース・ドレイン領域２７は、フィン型半導体領域１３ａ～１３ｄのそれぞれの上部に形成された第３の不純物領域２７ａと、フィン型半導体領域１３ａ～１３ｄのそれぞれの側部に形成された第４の不純物領域２７ｂとから構成されている。尚、ポケット領域の説明及び図示については省略する。
　本実施形態においては、フィン型半導体領域１３ａ～１３ｄの上部及び両側部がチャネルとして機能するトリプルゲート型ＦＥＴが構成される。本実施形態の特徴は次の通りである。すなわち、フィン型半導体領域側部に形成された第２の不純物領域１７ｂの注入ドーズ量が、フィン型半導体領域上部に形成された第１の不純物領域１７ａの注入ドーズ量と比べて同等以上に設定されている。これにより、エクステンション領域１７を構成する第２の不純物領域１７ｂのシート抵抗を、第１の不純物領域１７ａのシート抵抗以下に設定することができるので、エクステンション領域１７のゲート幅方向の幅においてフィン型半導体領域側部に形成された第２の不純物領域１７ｂの幅が占める割合が大きくなっても、所望のトランジスタ特性を得ることができる。同様に、フィン型半導体領域側部に形成された第４の不純物領域２７ｂの注入ドーズ量が、フィン型半導体領域上部に形成された第３の不純物領域２７ａの注入ドーズ量と比べて同等以上に設定されている。これにより、ソース・ドレイン領域２７を構成する第４の不純物領域２７ｂのシート抵抗を、第３の不純物領域２７ａのシート抵抗以下に設定することができるので、ソース・ドレイン領域２７のゲート幅方向の幅においてフィン型半導体領域側部に形成された第４の不純物領域２７ｂの幅が占める割合が大きくなっても、所望のトランジスタ特性を得ることができる。
　以上の説明においては、第２の不純物領域１７ｂ（第４の不純物領域２７ｂ）のシート抵抗を第１の不純物領域１７ａ（第３の不純物領域２７ａ）のシート抵抗と比べて同等以下に設定したが、第２の不純物領域１７ｂ（第４の不純物領域２７ｂ）の比抵抗又は拡がり抵抗を第１の不純物領域１７ａ（第３の不純物領域２７ａ）の比抵抗又は拡がり抵抗と比べて同等以下に設定しても、同様の効果が得られる。ここで、対象物のシート抵抗をＲｓ、抵抗率（比抵抗）をρ、厚さ（接合深さ）をｔ、拡がり抵抗をρｗとすると、Ｒｓ＝ρ／ｔである。また、抵抗率（比抵抗）ρと拡がり抵抗ρｗとは基本的には１対１の関係にあるので、Ｒｓ∝ρｗ／ｔと表せる。以下の説明においては、主として「シート抵抗」を用いて説明を行うが、抵抗の大小関係については「シート抵抗」を「比抵抗」又は「拡がり抵抗」と読み替えてもよい。
　尚、本実施形態において、フィン型半導体領域側部に形成された第２の不純物領域１７ｂの注入ドーズ量が、フィン型半導体領域上部に形成された第１の不純物領域１７ａの注入ドーズ量の８０％（より好ましくは９０％）程度以上であれば、従来技術と比べてトランジスタ特性を顕著に改善することができる。同様に、フィン型半導体領域側部に形成された第４の不純物領域２７ｂの注入ドーズ量が、フィン型半導体領域上部に形成された第３の不純物領域２７ａの注入ドーズ量の８０％（より好ましくは９０％）程度以上であれば、従来技術と比べてトランジスタ特性を顕著に改善することができる。
　また、本実施形態において、「フィン型半導体領域の側面の高さ」／「フィン型半導体領域の上面のゲート幅方向の幅」（以下、アスペクト比と称する）が小さければ、第２の不純物領域１７ｂの注入ドーズ量が第１の不純物領域１７ａの注入ドーズ量と比べてある程度小さくても、つまり、第２の不純物領域１７ｂのシート抵抗、比抵抗又は拡がり抵抗が第１の不純物領域１７ａのシート抵抗、比抵抗又は拡がり抵抗と比べてがある程度（例えば１０％程度以下）大きくても、トランジスタ特性の劣化は少ない。一方、このアスペクト比が大きくなるに従って、第２の不純物領域１７ｂの注入ドーズ量を第１の不純物領域１７ａの注入ドーズ量と比べて同等以上にする必要性、つまり、第２の不純物領域１７ｂのシート抵抗、比抵抗又は拡がり抵抗を第１の不純物領域１７ａのシート抵抗、比抵抗又は拡がり抵抗と比べて同等以下にする必要性が増す。同様に、アスペクト比が小さければ、第４の不純物領域２７ｂの注入ドーズ量が第３の不純物領域２７ａの注入ドーズ量と比べてある程度小さくても、つまり、第４の不純物領域２７ｂのシート抵抗、比抵抗又は拡がり抵抗が第３の不純物領域２７ａのシート抵抗、比抵抗又は拡がり抵抗と比べてある程度（例えば１０％程度以下）大きくても、トランジスタ特性の劣化は少ない。一方、このアスペクト比が大きくなるに従って、第４の不純物領域２７ｂの注入ドーズ量を第３の不純物領域２７ａの注入ドーズ量と比べて同等以上にする必要性、つまり第４の不純物領域２７ｂのシート抵抗、比抵抗又は拡がり抵抗を第３の不純物領域２７ａのシート抵抗、比抵抗又は拡がり抵抗と比べて同等以下にする必要性が増す。
　以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
　図５（ａ）～（ｇ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。尚、図５（ａ）～（ｇ）は、図１（ａ）におけるＤ－Ｄ線の断面構成と対応している。
　まず、図５（ａ）に示すように、例えばシリコンからなる厚さ８００μｍの支持基板１１上に例えば酸化シリコンからなる厚さ１５０ｎｍの絶縁層１２を介して例えばシリコンからなる厚さ５０ｎｍの半導体層が設けられたＳＯＩ基板を準備する。その後、当該半導体層をパターニングして、活性領域となるｐ型のフィン型半導体領域１３ｂを形成する。ここで、フィン型半導体領域１３ｂは、ゲート幅方向の幅ａが例えば３０ｎｍ程度であり、ゲート長方向の幅ｂが例えば２００ｎｍ程度であり、高さ（厚さ）ｃが例えば５０ｎｍ程度であり、隣接する他のフィン型半導体領域とピッチｄ（例えば６０ｎｍ程度）で並ぶように配置される。
　次に、図５（ｂ）に示すように、フィン型半導体領域１３ｂの表面に例えばシリコン酸窒化膜からなる厚さ３ｎｍのゲート絶縁膜１４を形成した後、支持基板１２上の全面に亘って例えば厚さ６０ｎｍのポリシリコン膜１５Ａを形成する。
　次に、図５（ｃ）に示すように、ポリシリコン膜１５Ａ及びゲート絶縁膜１４を順次エッチングして、フィン型半導体領域１３ｂ上にゲート絶縁膜１４ｂを介して例えばゲート長方向の幅が６０ｎｍのゲート電極１５を形成する。
　その後、ゲート電極１５をマスクとして、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物（例えば砒素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部及び側部に導入する。これにより、フィン型半導体領域１３ｂの上部にｎ型の第１の不純物領域７ａが形成されると共にフィン型半導体領域１３ｂの側部にｎ型の第２の不純物領域７ｂが形成される。
　このとき、第１の不純物領域７ａは、第２の不純物領域７ｂと比べて導入ドーズ量が大きくなるように形成される。この理由は以下の通りである（従来例を示す図１４（ｂ）参照）。プラズマドーピング法を用いて不純物導入を行った場合、導入イオン１０９ａと、吸着種（ガス分子やラジカル等の中性種）１０９ｂと、スパッタリングによってフィン型半導体領域１０３ａ～１０３ｄを離脱する不純物１０９ｃとのバランスによって決まる導入ドーズ量を持つ第１の不純物領域１０７ａがフィン型半導体領域１０３ａ～１０３ｄの上部に形成される。一方、フィン型半導体領域１０３ａ～１０３ｄの各側部の導入ドーズ量については、導入イオン１０９ａやスパッタリングによる離脱不純物１０９ｃの影響は小さく、主として吸着種１０９ｂによって決まる導入ドーズ量を持つ第２の不純物領域１０７ｂがフィン型半導体領域１０３ａ～１０３ｄの側部に形成される。その結果、第１の不純物領域１０７ａの導入ドーズ量は、第２の不純物領域１０７ｂの導入ドーズ量と比べて例えば２５％程度高くなる。
　また、第１及び第２の不純物領域７ａ及び７ｂを形成するためのプラズマドーピング処理は、例えば図３に示すプラズマドーピング装置を用いて行うことができる。このとき、プラズマドーピング条件は、例えば、原料ガスがＨｅ（ヘリウム）で希釈したＡｓＨ4 （アルシン）であり、原料ガス中でのアルシン濃度が０．３質量％であり、原料ガスの総流量が３００ｃｃ／ｍｉｎ（標準状態）であり、チャンバ内圧力が０．９Ｐａであり、コイルに供給する高周波電力が２０００Ｗであり、試料電極に供給する高周波電力が２００Ｗであり、基板温度が２０℃である。
　次に、ゲート電極１５をマスクとして、半導体を絶縁物化する第２の不純物（例えば酸素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部に導入する。これにより、図５（ｄ）に示すように、フィン型半導体領域１３ｂの上部に形成されている第１の不純物領域７ａの表面部に絶縁物領域３７が形成されると共に絶縁物領域３７の下側にｎ型の第１の不純物領域１７ａ（第１の不純物領域７ａの残り）が残存する。このとき、エクステンション領域やソース・ドレイン領域の特性を劣化させない程度の第２の不純物が第１の不純物領域１７ａに含まれていてもよい。また、エクステンション領域やソース・ドレイン領域の特性を劣化させない程度の第２の不純物がフィン型半導体領域１３ｂの側部に導入されてもよい。その場合、図５（ｃ）に示す工程でフィン型半導体領域１３ｂの側部に形成されたｎ型の第２の不純物領域７ｂが改質され、ｎ型の第２の不純物領域１７ｂとなる。これらの第１の不純物領域１７ａと第２の不純物領域１７ｂとは、絶縁性サイドウォールスペーサ１６（図５（ｆ）参照）により覆われるフィン型半導体領域１３ｂにおいてエクステンション領域１７となる（図４（ａ）参照）。
　本実施形態では、第１の不純物領域７ａにおける第１の不純物の高濃度導入部分が絶縁物領域３７となり、残りの第１の不純物領域７ａが第１の不純物領域１７ａとなるので、フィン型半導体領域１３ｂ側部の第２の不純物領域１７ｂのシート抵抗を、フィン型半導体領域１３ｂ上部の第１の不純物領域１７ａのシート抵抗よりも小さくすることができる。すなわち、第１の不純物領域１７ａのシート抵抗、比抵抗又は拡がり抵抗と比べて、第２の不純物領域１７ｂのシート抵抗、比抵抗又は拡がり抵抗をより小さくすることができる。従って、フィン型半導体領域１３ｂの幅（図１（ａ）のゲート幅方向の幅ａ）に対する高さ（図１（ａ）の高さ（厚さ）ｃ）の比率が大きくなるに従って、ゲート幅方向においてエクステンション領域１７の幅を十分に確保することができるので、所望のトランジスタ特性を得ることができる。
　ここで、半導体を絶縁物化する第２の不純物である酸素のプラズマドーピングには、例えば前述の図３に示すプラズマドーピング装置を用いることができる。また、その際のプラズマドーピング条件は、例えば、原料ガスがＯ2 （酸素）であり、原料ガスの流量が５０ｃｃ／ｍｉｎ（標準状態）であり、チャンバ内圧力が０．５Ｐａであり、コイルに供給する高周波電力が２０００Ｗであり、試料電極に供給する高周波電力が８００Ｗであり、基板温度が２０℃である。このように、試料電極に比較的高い高周波電力を供給して酸素のドーピングを行う場合、異方性のドーピングが生じ、基板主面に垂直な方向に対して選択的にドーピングが進行する。従って、フィン型半導体領域１３ｂの側部の第２の不純物領域１７ｂにはほとんど酸素がドーピングされない。
　尚、酸素のドーズ量については、絶縁物領域３７の形成範囲（基板上面から深さ数ｎｍ程度まで）において酸素の原子密度がシリコンの原子密度（約５．０×１０22／ｃｍ3 ）の１～２倍程度になるように設定する。
　また、酸素を反応種とする代表的なプラズマ処理としてアッシング処理がよく知られているが、アッシング処理の場合には等方的に酸化（灰化）反応が生じるのに対し、本実施形態の高バイアスプラズマドーピングにおいては、異方性のドーピングを生じさせることができる。
　また、本実施形態において、原料ガスをＡｒ（アルゴン）とＯ2 との混合ガスとして有磁場マイクロ波プラズマ源（例えば特開平１１－２１９９５０号公報参照）を用いることにより、第２の不純物である酸素のプラズマドーピングを行ってもよい。
　次に、図５（ｅ）に示すように、フィン型半導体領域１３ｂの上部に形成された絶縁物領域３７を除去する。絶縁物領域３７の除去方法としては、例えば、ＡｒとＣＦ4 との混合ガスからなるプラズマによるドライエッチングを用いることができる。このとき、酸化シリコンからなる絶縁層１２の露出表面もごく僅かではあるがエッチングされる。
　ここで、絶縁物領域３７のドライエッチング処理には、例えば図３に示すプラズマドーピング装置と同様の構成を有するドライエッチング装置を用いることができる。その場合のドライエッチング条件は、例えば、原料ガスがＡｒ（アルゴン）で希釈したＣＦ4 （四フッ化メタン）であり、原料ガス中での四フッ化メタン濃度が５質量％であり、原料ガスの総流量が２００ｃｃ／ｍｉｎ（標準状態）であり、チャンバ内圧力が１．３Ｐａであり、コイルに供給する高周波電力が１５００Ｗであり、試料電極に供給する高周波電力が１００Ｗであり、基板温度が２０℃である。このように、試料電極に高周波電力を供給してドライエッチングを行う場合、異方性のエッチングが生じ、基板主面に対して垂直な方向にのみ選択的にエッチングが進行する。従って、フィン型半導体領域１３ｂ側部の第２の不純物領域１７ｂはほとんどエッチングされない。
　次に、図示は省略しているが、ゲート電極１５をマスクとして、フィン型半導体領域１３ｂに不純物をイオン注入して、ｎ型のポケット領域を形成する。
　以上に説明したように、本実施形態においては、フィン型半導体領域１３ｂの上部に形成されたｎ型の第１の不純物領域１７ａと、フィン型半導体領域１３ｂの側部に形成されたｎ型の第２の不純物領域１７ｂとからｎ型のエクステンション領域１７が構成される。具体的には、図５（ｃ）に示す工程で形成された第１の不純物領域７ａは、図５（ｄ）に示す工程で上層の絶縁物領域３７と下層の第１の不純物領域１７ａとに改質され、図５（ｅ）に示す工程で絶縁物領域３７が除去される。このとき、図５（ｃ）に示す工程で形成された第１の不純物領域７ａのうちＡｓが高濃度でドープされた領域が選択的に除去されるため、図５（ｅ）に示す工程で残存する第１の不純物領域１７ａ中のＡｓ濃度は小さくなる。このため、エクステンション領域１７を構成する第２の不純物領域１７ｂのシート抵抗を、第１の不純物領域１７ａのシート抵抗と比べて同等以下に設定することができる。すなわち、第２の不純物領域１７ｂのシート抵抗、比抵抗又は拡がり抵抗を、第１の不純物領域１７ａのシート抵抗、比抵抗又は拡がり抵抗と比べて同等以下に設定することができる。従って、エクステンション領域１７のゲート幅方向の幅においてフィン型半導体領域１３ｂ側部に形成された第２の不純物領域１７ｂの幅が占める割合が大きくなっても、所望のトランジスタ特性を得ることができる。
　次に、図５（ｆ）に示すように、支持基板１２上の全面に亘って例えば厚さ６０ｎｍの絶縁膜を形成した後、異方性ドライエッチングを用いて当該絶縁膜をエッチバックすることにより、ゲート電極１５の側面上に絶縁性サイドウォールスペーサ１６を形成する。
　その後、第１及び第２の不純物領域７ａ及び７ｂを形成するためのプラズマドーピング処理と同様にして、ゲート電極１５及び絶縁性サイドウォールスペーサ１６をマスクとして、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物（例えば砒素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部及び側部に導入する。続いて、絶縁物領域３７を形成するためのプラズマドーピング処理と同様にして、ゲート電極１５及び絶縁性サイドウォールスペーサ１６をマスクとして、半導体を絶縁物化する第２の不純物（例えば酸素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部に導入する。これにより、図５（ｆ）に示すように、絶縁性サイドウォールスペーサ１６の外側のフィン型半導体領域１３ｂの上部にｎ型の第３の不純物領域２７ａが形成されると共にその表面部が絶縁物領域４７に改質される。また、絶縁性サイドウォールスペーサ１６の外側のフィン型半導体領域１３ｂの側部に、ｎ型の第４の不純物領域２７ｂが形成される。これらの第３の不純物領域２７ａと第４の不純物領域２７ｂとはソース・ドレイン領域２７を構成する。尚、ソース・ドレイン領域２７の特性を劣化させない程度の第２の不純物が第３及び第４の不純物領域２７ａ及び２７ｂに含まれていてもよい。
　次に、図５（ｇ）に示すように、フィン型半導体領域１３ｂの上部に形成された絶縁物領域４７を除去する。絶縁物領域４７の除去方法としては、例えば、ＡｒとＣＦ4 との混合ガスからなるプラズマによるドライエッチングを用いることができる。このとき、酸化シリコンからなる絶縁層１２の露出表面もごく僅かではあるがエッチングされる。
　以上に説明したように、本実施形態においては、フィン型半導体領域１３ｂの上部に形成されたｎ型の第３の不純物領域２７ａと、フィン型半導体領域１３ｂの側部に形成されたｎ型の第４の不純物領域２７ｂとからｎ型のソース・ドレイン領域２７が構成される。具体的には、図５（ｆ）に示す工程で第３の不純物領域２７ａを形成すると共にその表面部が絶縁物領域４７に改質され、図５（ｇ）に示す工程で絶縁物領域４７が除去される。このとき、図５（ｆ）に示す工程で形成された第３の不純物領域２７ａのうちＡｓが高濃度でドープされた領域が選択的に除去されるため、図５（ｇ）に示す工程で残存する第３の不純物領域２７ａ中のＡｓ濃度は小さくなる。このため、ソース・ドレイン領域２７を構成する第４の不純物領域２７ｂのシート抵抗を、第３の不純物領域３７ａのシート抵抗と比べて同等以下に設定することができる。すなわち、第４の不純物領域２７ｂのシート抵抗、比抵抗又は拡がり抵抗を、第３の不純物領域２７ａのシート抵抗、比抵抗又は拡がり抵抗と比べて同等以下に設定することができる。従って、ソース・ドレイン領域２７のゲート幅方向の幅においてフィン型半導体領域１３ｂ側部に形成された第４の不純物領域２７ｂの幅が占める割合が大きくなったとしても、所望のトランジスタ特性を得ることができる。
　本実施形態の特徴は次の通りである。すなわち、フィン型ＦＥＴのエクステンション領域１７をプラズマドーピング法を用いて形成するに際して、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物（例えば砒素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部及び側部に導入し、次いで、半導体を絶縁物化する第２の不純物（例えば酸素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部に導入する。これにより、フィン型半導体領域１３ｂの上部に形成された第１の不純物領域１７ａの表面部を絶縁物領域３７に改質した後、絶縁物領域３７を除去する。その結果、フィン型半導体領域１３ｂ上部に残存する第１の不純物領域１７ａと、第１の不純物領域１７ａと比べて同等以下のシート抵抗、比抵抗又は拡がり抵抗を持つ第２の不純物領域１７ｂとからなるエクステンション領域１７を備えたフィン型ＭＩＳＦＥＴ（フィン型半導体領域１３ｂの上部及び両側部がチャネルとして機能するトリプルゲート型ＦＥＴ）を得ることができる。従って、フィン型半導体領域１３ｂの幅（図１（ａ）のゲート幅方向の幅ａ）に対する高さ（図１（ａ）の高さ（厚さ）ｃ）の比率が大きくなるに従って、ゲート幅方向においてエクステンション領域１７の幅を十分に確保することができるので、所望のトランジスタ特性を得ることができる。
　また、エクステンション領域１７の形成に際して第１の不純物及び第２の不純物のそれぞれを導入する工程において通常のプラズマドーピング法を用いることができるので、各不純物の導入をごく短時間（例えば１０～１２０秒程度）で終えることができる。また、絶縁物領域３７を除去する工程は通常のエッチング工程であるから、ごく短時間（例えば５～３０秒程度）で終えることができる。従って、トータルの処理時間を従来と比較して格段に短縮することができる。
　また、エクステンション領域１７の場合と同様に、フィン型ＦＥＴのソース・ドレイン領域２７をプラズマドーピング法を用いて形成するに際して、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物（例えば砒素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部及び側部に導入し、次いで、半導体を絶縁物化する第２の不純物（例えば酸素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部に導入する。これにより、フィン型半導体領域１３ｂの上部に形成された第３の不純物領域２７ａの表面部を絶縁物領域４７に改質した後、絶縁物領域４７を除去する。その結果、フィン型半導体領域１３ｂ上部に残存する第３の不純物領域３７ａと、第３の不純物領域３７ａと比べて同等以下のシート抵抗、比抵抗又は拡がり抵抗を持つ第４の不純物領域２７ｂとからなるソース・ドレイン領域２７を備えたフィン型ＭＩＳＦＥＴ（フィン型半導体領域１３ｂの上部及び両側部がチャネルとして機能するトリプルゲート型ＦＥＴ）を得ることができる。従って、フィン型半導体領域１３ｂの幅（図１（ａ）のゲート幅方向の幅ａ）に対する高さ（図１（ａ）の高さ（厚さ）ｃ）の比率が大きくなるに従って、ゲート幅方向においてソース・ドレイン領域２７の幅を十分に確保することができるので、所望のトランジスタ特性を得ることができる。
　また、ソース・ドレイン領域２７の形成に際して第１の不純物及び第２の不純物のそれぞれを導入する工程において通常のプラズマドーピング法を用いることができるので、各不純物の導入をごく短時間（例えば１０～１２０秒程度）で終えることができる。また、絶縁物領域４７を除去する工程は通常のエッチング工程であるから、ごく短時間（例えば５～３０秒程度）で終えることができる。従って、トータルの処理時間を従来と比較して格段に短縮することができる。
　尚、本実施形態において、ｐ型のフィン型半導体領域１３ｂにｎ型不純物をプラズマドーピングしてｎ型のエクステンション領域１７及びｎ型のソース・ドレイン領域２７、つまりｎ型のＭＩＳＦＥＴを形成する場合を例示した。しかし、これに代えて、ｎ型のフィン型半導体領域にｐ型不純物をドーピングしてｐ型のエクステンション領域及びｐ型のソース・ドレイン領域、つまりｐ型のＭＩＳＦＥＴを形成してもよい。
　また、本実施形態において、エクステンション領域１７及びソース・ドレイン領域２７のそれぞれの形成に際して、第１の不純物のプラズマドーピングを行った後、第２の不純物のプラズマドーピングを行ったが、これに代えて、第２の不純物のプラズマドーピングを行った後、第１の不純物のプラズマドーピングを行ってもよい。
　また、本実施形態において、ソース・ドレイン領域２７の形成に際しては、第２の不純物のプラズマドーピング（つまり絶縁物領域４７の形成）を省略しても良い。この場合、絶縁物領域４７の除去工程も不要であることは言うまでもない。
　また、本実施形態において、フィン型半導体領域１３ｂの上部に形成された絶縁物領域３７及び４７を除去する方法として、ＡｒとＣＦ4 との混合カスからなるプラズマによるドライエッチングを用いる場合を例示したが、これに代えて、Ａｒなどの希ガスからなるプラズマによるドライエッチング（スパッタエッチング）を用いた異方性エッチングを行ってもよい。或いは、例えばフッ酸溶液に支持基板１１を浸漬することにより、絶縁物領域３７及び４７をウェットエッチングにより除去してもよい。この場合、エッチング反応自体は等方性を有するが、第２及び第４の不純物領域１７ｂ及び２７ｂには、半導体を絶縁物化する第２の不純物（酸素）が導入されていないために、第２及び第４の不純物領域１７ｂ及び２７ｂに対するエッチングは進行しない。
　図６は、Ａｓ（砒素）とＯ（酸素）とをそれぞれプラズマドーピングにより導入したシリコン基板におけるＡｓ濃度プロファイル（一点鎖線）と、Ｏ（酸素）の導入により形成された絶縁物領域を除去した後のシリコン基板におけるＡｓ濃度プロファイル（実線）とを示している。ここで、横軸の深さ０ｎｍは、絶縁物領域を除去した後のシリコン基板の表面に対応している。すなわち、図６は、厚さ６ｎｍの絶縁物領域が形成される場合を示しているが、これが例示に過ぎないことは言うまでもない。尚、絶縁物領域の除去はウェットエッチングにより行っており、Ａｓ濃度の測定はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により行っている。図６に示すように、ウェットエッチング前においてはシリコン基板の最表面（横軸の深さ－６ｎｍに相当）から深さ約６ｎｍまでの部分に高濃度でＡｓが導入されているが、この部分がウェットエッチングによって除去される結果、ウェットエッチング後のシリコン基板表面部においてはＡｓの導入ドーズ量が大きく低減されている。
　すなわち、絶縁物領域３７及び４７の除去にドライエッチングを用いる場合には、ゲート絶縁膜に対する横方向のエッチング（ゲート絶縁膜の側面からのエッチング）が進行する事態を回避することができるという利点が得られるのに対して、ウェットエッチングを用いる場合には次のような利点が得られる。すなわち、絶縁物領域３７及び４７を構成するシリコン酸化物（又はシリコン窒化物）と、フィン型半導体領域１３ｂを構成するシリコンとのエッチング選択比がドライエッチングの場合と比べて格段に大きくなるため、半導体を絶縁物化する第２の不純物の導入量の多い部分のみを、エッチング時間とは無関係に正確に除去することができる。
　また、第１及び第２の実施形態において、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物のプラズマドーピングにおける原料ガスとして、Ｈｅで希釈したＢ2 Ｈ6 、又はＨｅで希釈したＡｓＨ4 を用いる場合を例示したが、これに限られず、該当不純物を含む原料ガス（以下、不純物原料ガスという）を希ガスで希釈した混合ガスを用いることができる。具体的には、不純物原料ガスとして、Ｂx Ｈy 、Ａｓx Ｈy 又はＰx Ｈy （ｘ、ｙは自然数）などを用いることができる。これらのガスには、Ｂ、Ａｓ、Ｐの他に、不純物として基板に混入しても影響が少ないＨを含むだけであるという利点がある。しかし、他のＢを含むガス、例えば、ＢＦ3 、ＢＣｌ3 、ＢＢｒ3 なども用いることも可能であるし、他のＰを含むガス、例えば、ＰＦ3 、ＰＦ5 、ＰＣｌ3 、ＰＣｌ5 、ＰＯＣｌ3 なども利用可能である。また、希釈要の希ガスとしては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅなどを用いることができるが、Ｈｅが最も適している。その主たる理由は、スパッタ性が低いためである。Ｈｅの次に好ましい希ガスはＮｅである。ＮｅはＨｅよりも若干スパッタレートが高いという難点があるものの、低圧で放電しやすいという利点がある。
　尚、第１の実施形態のように、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物のプラズマドーピングにおける原料ガスとして、Ｈｅで希釈したＢ2 Ｈ6 を用いる場合、原料ガス中のＢ2 Ｈ6 の質量濃度は０．０１％以上で且つ１％以下であることが好ましい。このようにすると、フィン型半導体領域中にボロンを容易に導入することができる。逆に、Ｂ2 Ｈ6 ガス濃度が０．０１％未満である場合には十分な量のボロンを導入することが困難になり、Ｂ2 Ｈ6 ガス濃度が１％よりも大きい場合には基板表面にボロンを含む堆積物が付着しやすくなる。また、不純物原料ガスを用いずに、固体の不純物源を用いてプラズマドーピングを行ってもよいことは言うまでもない。
　また、第１及び第２の実施形態において、半導体を絶縁物化する第２の不純物をプラズマドーピング法によってフィン型半導体領域の上部に導入する方法を例示したが、これに代えて、第２の不純物をイオン注入法によってフィン型半導体領域の上部に導入してもよい。イオン注入法を用いた場合、プラズマドーピング法よりも強い異方性を持つ処理が可能となるため、フィン型半導体領域の側部を全く絶縁物化せずに、フィン型半導体領域の上部のみを絶縁物化することが可能となる。
　また、第１及び第２の実施形態において、半導体を絶縁物化する第２の不純物として酸素を用いる場合を例示したが、これに代えて、窒素を用いてもよい。シリコンに窒素を導入することによって得られるシリコン窒化物は、シリコン酸化物と同様に絶縁物であり、異方性ドライエッチングによって選択的に除去可能であると共に、例えばフッ酸溶液によるウェットエッチングにおいてシリコン酸化物と同様にシリコンに対する高いエッチング選択比を持つ。尚、第２の不純物が酸素や窒素に限定されないことは言うまでもないが、第２の不純物が酸素又は窒素であると、第２の不純物の導入を、安価且つ安全な酸素ガスや窒素ガスを用いて行うことができるので、コスト面及びプロセス面で有利である。
　また、第２の実施形態において、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をフィン型半導体領域の上部及び側部に導入した後、半導体を絶縁物化する第２の不純物をフィン型半導体領域の上部に導入して絶縁物領域を形成し、その後、当該絶縁物領域を除去する方法を例示した。しかし、これに代えて、第１の不純物をフィン型半導体領域の上部及び側部に導入した後、第２の不純物の導入を行うことなく、第１の不純物が導入されているフィン型半導体領域の上部を、ドライエッチングなどの異方性の除去反応を用いて除去しても良い。このようにすると、フィン型半導体領域の上部において第１の不純物の高濃度導入層を除去し、その後に、第１の不純物の低濃度導入層を残存させることができる。従って、フィン型半導体領域側部に形成された不純物領域のシート抵抗、比抵抗又は拡がり抵抗が、フィン型半導体領域上部（除去工程後）に形成された不純物領域のシート抵抗、比抵抗又は拡がり抵抗と比べて同等以下であるエクステンション領域やソース・ドレイン領域を備えたフィン型ＦＥＴを実現することができる。
　また、第１及び第２の実施形態において、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物のプラズマドーピングに用いたプラズマドーピング装置（第１のプラズマドーピング装置）と、半導体を絶縁物化する第２の不純物のプラズマドーピングに用いたプラズマドーピング装置（第２のプラズマドーピング装置）とは、例えば図３に示すプラズマドーピング装置と同様の構成を有していてもよいが、第１のプラズマドーピング装置及び第２のプラズマドーピング装置のそれぞれの実体としての真空チャンバ（真空容器）は異なっていた方がよい。その理由は、酸素プラズマによって基板上の有機物（レジストなど）がエッチングされた際に生じる反応生成物が真空容器内に残留し、好ましくないコンタミネーションを生じるおそれを回避できるためである。このような構成は、例えば図７に示すプラズマドーピングシステムによって実現可能となる。図７に示すように、ロードロック室７１の真空容器７１ａに投入された基板は、トランスファアーム７２ａによってトランスファ室７２に移され、次いで、第１のプラズマドーピング装置７３の真空容器７３ａに移され、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物が基板に導入される。その後、基板は再びトランスファアーム７２ａによってトランスファ室７２に移され、次いで、第２のプラズマドーピング装置７４の真空容器７４ａに移され、半導体を絶縁物化する第２の不純物が基板に導入される。その後、基板は再びトランスファアーム７２ａによってトランスファ室７２に移され、次いで、ロードロック室７１の真空容器７１ａに移され、取り出される。
　同様に、第２の実施形態において、ドライエッチング装置の実体としての真空チャンバ（真空容器）も、第１及び第２のプラズマドーピング装置の実体としての真空容器とは異なっていた方がよい。その理由は、エッチング用のプラズマによって基板上の有機物（レジストなど）がエッチングされた際に生じる反応生成物や、フッ素などのハロゲン元素が真空容器内に残留し、好ましくないコンタミネーションを生じるおそれを回避できるためである。このような構成は、例えば図８に示すプラズマドーピングシステムによって実現可能となる。図８に示すように、ロードロック室７１の真空容器７１ａに投入された基板は、トランスファアーム７２ａによってトランスファ室７２に移され、次いで、第１のプラズマドーピング装置７３の真空容器７３ａに移され、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物が基板に導入される。その後、基板は再びトランスファアーム７２ａによってトランスファ室７２に移され、次いで、第２のプラズマドーピング装置７４の真空容器７４ａに移され、半導体を絶縁物化する第２の不純物が基板に導入される。その後、基板は再びトランスファアーム７２ａによってトランスファ室７２に移され、次いで、ドライエッチング装置７５の真空容器７５ａに移され、フィン型半導体領域の上部に形成された絶縁物領域がドライエッチング処理により除去される。その後、基板は再びトランスファアーム７２ａによってトランスファ室７２に移され、次いで、ロードロック室７１の真空容器７１ａに移され、取り出される。
　尚、図７及び図８に示すプラズマドーピングシステムにおいて、半導体を絶縁物化する第２の不純物の導入に用いる第２のプラズマドーピング装置７４に代えて、半導体を絶縁物化する第２の不純物の導入に用いるイオン注入装置を備えていてもよいことは言うまでもない。
　また、第２の実施形態において、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をフィン型半導体領域の上部及び側部に導入した後、半導体を絶縁物化する第２の不純物をフィン型半導体領域の上部に導入することなく、第１の不純物が導入されているフィン型半導体領域の上部を、ドライエッチングなどの異方性の除去反応を用いて除去する場合には、例えば図９に示すプラズマドーピングシステムの使用が好適である。図９に示すように、ロードロック室７１の真空容器７１ａに投入された基板は、トランスファアーム７２ａによってトランスファ室７２に移され、次いで、第１のプラズマドーピング装置７３の真空容器７３ａに移され、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物が基板に導入される。その後、基板は再びトランスファアーム７２ａによってトランスファ室７２に移され、次いで、ドライエッチング装置７５の真空容器７５ａに移され、フィン型半導体領域の上部に形成された絶縁物領域がドライエッチング処理により除去される。その後、基板は再びトランスファアーム７２ａによってトランスファ室７２に移され、次いで、ロードロック室７１の真空容器７１ａに移され、取り出される。
　その他、第１及び第２の実施形態について種々の変形を行うことが可能である。
　図１０は、本発明の第１の実施形態の一変形例に係る半導体装置、具体的には、フィン型ＦＥＴを有する半導体装置の平面図である。尚、図１０において、図１（ａ）～（ｅ）に示す第１の実施形態の構造と同一の構成要素には同一の符号を付し、重複する説明を省略する。図１０に示すように、本変形例が図１（ａ）～（ｅ）に示す第１の実施形態と異なっている点は、フィン型半導体領域１３ａ～１３ｄのそれぞれにおけるゲート長方向の両端部が他のフィン型半導体領域１３ｅ及び１３ｆによって接続されていることである。本変形例によると、第１の実施形態と同様の効果が得られると共に、フィン型半導体領域１３ａ～１３ｆによって１つのフィン型ＦＥＴを構成することができる。同様の変形が第２の実施形態について可能であることは言うまでもない。
　図１１（ａ）～（ｄ）は、本発明の第１の実施形態の他の変形例に係る半導体装置、具体的には、フィン型ＦＥＴを有する半導体装置の構造を示す図である。尚、本変形例の平面構造は、図１（ａ）に示す第１の実施形態の平面構造と同じである。図１１（ａ）は図１（ａ）におけるＡ－Ａ線の断面図であり、図１１（ｂ）は図１（ａ）におけるＢ－Ｂ線の断面図であり、図１１（ｃ）は図１（ａ）におけるＣ－Ｃ線の断面図であり、図１１（ｄ）は図１（ａ）におけるＤ－Ｄ線の断面図である。図１１（ａ）～（ｄ）に示すように、本変形例が図１（ａ）～（ｅ）に示す第１の実施形態と異なっている点は次の通りである。すなわち、第１の実施形態においては、フィン型半導体領域１３ａ～１３ｄの上面及び側面の上に例えばシリコン酸窒化膜からなる厚さ３ｎｍのゲート絶縁膜１４ａ～１４ｄが形成されていた。それに対して、本変形例においては、ゲート絶縁膜１４ａ～１４ｄはフィン型半導体領域１３ａ～１３ｄの側面上のみに形成されており、フィン型半導体領域１３ａ～１３ｄの上面上には例えばシリコン酸化膜からなる厚さ２０ｎｍの絶縁膜２４ａ～２４ｄが形成されている。すなわち、本変形例においては、フィン型半導体領域１３ａ～１３ｄの両側部のみをチャネル領域として使用することにより、ダブルゲート型ＦＥＴが構成される。このような構成であっても、アスペクト比（「フィン型半導体領域の側面の高さ」／「フィン型半導体領域の上面のゲート幅方向の幅」）が大きければ第１の実施形態と同様の効果が得られる。
　本発明は、半導体装置、その製造方法及びプラズマドーピングシステムに関し、特に、基板上にフィン型半導体領域を有する３次元構造の半導体装置において所望の特性を得る上で有用である。
　７ａ　第１の不純物領域
　７ｂ　第２の不純物領域
　１１　支持基板
　１２　絶縁層
　１３ａ～１３ｆ　フィン型半導体領域
　１４（１４ａ～１４ｄ）　ゲート絶縁膜
　１５　ゲート電極
　１５Ａ　ポリシリコン膜
　１６　絶縁性サイドウォールスペーサ
　１７　エクステンション領域
　１７ａ　第１の不純物領域
　１７ｂ　第２の不純物領域
　２４（２４ａ～２４ｄ）　絶縁膜
　２７　ソース・ドレイン領域
　２７ａ　第３の不純物領域
　２７ｂ　第４の不純物領域
　３７　絶縁物領域
　４７　絶縁物領域
　５１　真空容器
　５２　ガス供給装置
　５３　ターボ分子ポンプ
　５４　調圧弁
　５５　高周波電源
　５６　試料電極
　５７　誘電体窓
　５８　コイル
　５９　基板
　６０　高周波電源
　６１　排気口
　６２　支柱
　７１　ロードロック室
　７１ａ　真空容器
　７２　トランスファ室
　７２ａ　トランスファアーム
　７３　第１のプラズマドーピング装置
　７３ａ　真空容器
　７４　第２のプラズマドーピング装置
　７４ａ　真空容器
　７５　ドライエッチング装置
　７５ａ　真空容器

Claims (32)

  1. 　基板上にフィン型半導体領域を形成する工程（ａ）と、
    　半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって前記フィン型半導体領域の上部及び側部に導入する工程（ｂ）と、
    　第２の不純物として酸素又は窒素を前記フィン型半導体領域の上部及び側部に導入する工程（ｃ）とを備えていることを特徴とする半導体装置の製造方法。
  2. 　請求項１に記載の半導体装置の製造方法において、
    　前記工程（ｃ）でプラズマドーピング法を用いることを特徴とする半導体装置の製造方法。
  3. 　請求項１に記載の半導体装置の製造方法において、
    　前記工程（ｃ）でイオン注入法を用いることを特徴とする半導体装置の製造方法。
  4. 　請求項１に記載の半導体装置の製造方法において、
    　前記工程（ｂ）及び前記工程（ｃ）の両工程が終了した後に、
    　前記フィン型半導体領域の上部を除去する工程（ｄ）をさらに備えていることを特徴とする半導体装置の製造方法。
  5. 　請求項４に記載の半導体装置の製造方法において、
    　前記工程（ｄ）でウェットエッチング法を用いることを特徴とする半導体装置の製造方法。
  6. 　請求項４に記載の半導体装置の製造方法において、
    　前記工程（ｄ）でドライエッチング法を用いることを特徴とする半導体装置の製造方法。
  7. 　請求項１に記載の半導体装置の製造方法において、
    　前記工程（ｂ）及び前記工程（ｃ）の両工程が終了した時点で、前記フィン型半導体領域の側部の抵抗は、前記フィン型半導体領域の上部の抵抗と比べて同等以下であることを特徴とする半導体装置の製造方法。
  8. 　請求項１に記載の半導体装置の製造方法において、
    　前記工程（ａ）の後で且つ前記工程（ｂ）及び前記工程（ｃ）の両工程の前に、
    　前記半導体領域の所定の部分における少なくとも側面上にゲート絶縁膜を形成する工程（ｅ）と、
    　前記ゲート絶縁膜上にゲート電極を形成する工程（ｆ）とをさらに備え、
    　前記工程（ｂ）及び前記工程（ｃ）では、前記第１の不純物及び前記第２の不純物を、前記ゲート電極の外側に位置する前記フィン型半導体領域に導入することを特徴とする半導体装置の製造方法。
  9. 　請求項１に記載の半導体装置の製造方法において、
    　前記第１の不純物はボロン、リン又は砒素であることを特徴とする半導体装置の製造方法。
  10. 　基板上にフィン型半導体領域を形成する工程（ａ）と、
    　半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって前記フィン型半導体領域の上部及び側部に導入する工程（ｂ）と、
    　前記工程（ｂ）よりも後に、前記フィン型半導体領域の上部を除去する工程（ｃ）とを備えていることを特徴とする半導体装置の製造方法。
  11. 　請求項１０に記載の半導体装置の製造方法において、
    　前記工程（ｃ）でドライエッチング法を用いることを特徴とする半導体装置の製造方法。
  12. 　請求項１０に記載の半導体装置の製造方法において、
    　前記工程（ｃ）が終了した時点で、前記フィン型半導体領域の側部の抵抗は、前記フィン型半導体領域の上部の抵抗と比べて同等以下であることを特徴とする半導体装置の製造方法。
  13. 　請求項１０に記載の半導体装置の製造方法において、
    　前記工程（ａ）の後で且つ前記工程（ｂ）の前に、
    　前記半導体領域の所定の部分における少なくとも側面上にゲート絶縁膜を形成する工程（ｄ）と、
    　前記ゲート絶縁膜上にゲート電極を形成する工程（ｅ）とをさらに備え、
    　前記工程（ｂ）では、前記第１の不純物を、前記ゲート電極の外側に位置する前記フィン型半導体領域に導入することを特徴とする半導体装置の製造方法。
  14. 　請求項１０に記載の半導体装置の製造方法において、
    　前記第１の不純物はボロン、リン又は砒素であることを特徴とする半導体装置の製造方法。
  15. 　請求項１～１４のいずれか１項に記載の半導体装置の製造方法において、
    　前記フィン型半導体領域は、前記基板上に形成された絶縁層上に形成されていることを特徴とする半導体装置の製造方法。
  16. 　請求項１～１４のいずれか１項に記載の半導体装置の製造方法において、
    　前記フィン型半導体領域はシリコンからなることを特徴とする半導体装置の製造方法。
  17. 　基板上に形成されたフィン型半導体領域を備えた半導体装置であって、
    　前記フィン型半導体領域の上部及び側部に、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物が導入されていると共に、前記フィン型半導体領域の上部及び側部に、第２の不純物として酸素又は窒素がさらに導入されていることを特徴とする半導体装置。
  18. 　請求項１７に記載の半導体装置において、
    　前記フィン型半導体領域の側部の抵抗は、前記フィン型半導体領域の上部の抵抗と比べて同等以下であることを特徴とする半導体装置。
  19. 　請求項１７に記載の半導体装置において、
    　前記フィン型半導体領域の上部には、前記第２の不純物が導入されることにより絶縁物領域が形成されていることを特徴とする半導体装置。
  20. 　請求項１７に記載の半導体装置において、
    　前記フィン型半導体領域は、前記基板上に形成された絶縁層上に形成されていることを特徴とする半導体装置。
  21. 　請求項１７に記載の半導体装置において、
    　前記フィン型半導体領域の所定の部分における少なくとも側面上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成されたゲート電極とをさらに備え、
    　前記第１の不純物及び前記第２の不純物は、前記ゲート電極の外側に位置する前記フィン型半導体領域に導入されていることを特徴とする半導体装置。
  22. 　請求項２１に記載の半導体装置において、
    　前記ゲート電極の外側に位置する前記フィン型半導体領域の側部には、前記第１の不純物が導入されることによりエクステンション領域が形成されていることを特徴とする半導体装置。
  23. 　請求項２２に記載の半導体装置において、
    　前記ゲート電極の側面上に形成された絶縁性サイドウォールスペーサをさらに備え、
    　前記エクステンション領域は、前記フィン型半導体領域における前記絶縁性サイドウォールスペーサにより覆われている部分に形成されており、
    　前記絶縁性サイドウォールスペーサの外側に位置する前記フィン型半導体領域の側部には、前記第１の不純物が導入されることによりソース・ドレイン領域が形成されていることを特徴とする半導体装置。
  24. 　請求項１７に記載の半導体装置において、
    　前記フィン型半導体領域はシリコンからなることを特徴とする半導体装置。
  25. 　請求項１７～２４のいずれか１項に記載の半導体装置において、
    　前記第１の不純物はボロン、リン又は砒素であることを特徴とする半導体装置。
  26. 　半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって被処理体に導入する第１のプラズマドーピング装置と、
    　第２の不純物として酸素又は窒素をプラズマドーピング法によって前記被処理体に導入する第２のプラズマドーピング装置とを備えていることを特徴とするプラズマドーピングシステム。
  27. 　半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって被処理体に導入するプラズマドーピング装置と、
    　第２の不純物として酸素又は窒素をイオン注入法によって前記被処理体に導入するイオン注入装置とを備えていることを特徴とするプラズマドーピングシステム。
  28. 　請求項２６又は２７に記載のプラズマドーピングシステムにおいて、
    　前記被処理体に対してドライエッチングを行うドライエッチング装置をさらに備えていることを特徴とするプラズマドーピングシステム。
  29. 　半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって被処理体に導入するプラズマドーピング装置と、
    　前記被処理体に対してドライエッチングを行うドライエッチング装置とを備えていることを特徴とするプラズマドーピングシステム。
  30. 　基板上にフィン型半導体領域を形成する工程（ａ）と、
    　半導体にドナー準位又はアクセプタ準位を生成する不純物、及び酸素をプラズマドーピング法によって前記フィン型半導体領域の上部及び側部に導入する工程（ｂ）とを備えていることを特徴とする半導体装置の製造方法。
  31. 　基板上に形成されたフィン型半導体領域を備えた半導体装置であって、
    　前記フィン型半導体領域の上部及び側部に、半導体にドナー準位又はアクセプタ準位を生成する不純物、及び酸素が導入されていることを特徴とする半導体装置。
  32. 　半導体にドナー準位又はアクセプタ準位を生成する不純物、及び酸素をプラズマドーピング法によって被処理体に導入することを特徴とするプラズマドーピングシステム。
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