CN110364483B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN110364483B
CN110364483B CN201810252695.0A CN201810252695A CN110364483B CN 110364483 B CN110364483 B CN 110364483B CN 201810252695 A CN201810252695 A CN 201810252695A CN 110364483 B CN110364483 B CN 110364483B
Authority
CN
China
Prior art keywords
layer
source
drain doping
sacrificial
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810252695.0A
Other languages
English (en)
Other versions
CN110364483A (zh
Inventor
周飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201810252695.0A priority Critical patent/CN110364483B/zh
Publication of CN110364483A publication Critical patent/CN110364483A/zh
Application granted granted Critical
Publication of CN110364483B publication Critical patent/CN110364483B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，形成方法包括：提供衬底和凸出于衬底表面的鳍部，衬底上具有隔离层，隔离层覆盖鳍部部分侧壁，隔离层上具有横跨鳍部的栅极，栅极覆盖鳍部顶部和侧壁，栅极两侧的鳍部内具有源漏掺杂层，源漏掺杂层包括第一源漏掺杂层及位于第一源漏掺杂层顶部的第二源漏掺杂层；在隔离层上形成牺牲层，牺牲层覆盖第一源漏掺杂层侧壁，且露出第二源漏掺杂层顶部和侧壁；在第二源漏掺杂层顶部和侧壁上形成第一硅化金属层；刻蚀所述牺牲层，露出第一源漏掺杂层侧壁；在第一硅化金属层表面及第一源漏掺杂层侧壁上形成第二硅化金属层。本发明可降低漏电流，并可降低源漏掺杂层与后续形成的导电插塞间的接触电阻，改善半导体结构电学性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着集成电路特征尺寸持续减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极之间的距离也随之缩短，导致栅极对沟道的控制能力变差，短沟道效应(SCE：short-channel effects)更容易发生。
鳍式场效应晶体管(FinFET)在抑制短沟道效应方面具有突出的表现，FinFET的栅极至少可以从两侧对鳍部进行控制，因而与平面MOSFET相比，FinFET的栅极对沟道的控制能力更强，能够很好的抑制短沟道效应。
但是，现有技术中半导体结构的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，有利于降低漏电流，此外，还有助于降低源漏掺杂层与后续形成的导电插塞间的接触电阻，改善半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构形成方法，包括：提供衬底和凸出于所述衬底表面的鳍部，所述衬底表面具有隔离层，所述隔离层覆盖所述鳍部的部分侧壁，所述隔离层表面具有横跨所述鳍部的栅极，所述栅极覆盖所述鳍部的顶部和侧壁，所述栅极两侧的鳍部内具有沟槽及填充满所述沟槽的源漏掺杂层，所述源漏掺杂层包括覆盖所述沟槽底部的第一源漏掺杂层以及位于所述第一源漏掺杂层顶部的第二源漏掺杂层；在所述隔离层表面形成牺牲层，所述牺牲层覆盖所述第一源漏掺杂层垂直于栅极延伸方向的侧壁，且暴露出所述第二源漏掺杂层顶部和垂直于栅极延伸方向的侧壁；在所述牺牲层露出的第二源漏掺杂层顶部和侧壁表面形成第一硅化金属层；形成所述第一硅化金属层之后，刻蚀所述牺牲层，暴露出所述第一源漏掺杂层侧壁表面；在第一硅化金属层表面以及露出的第一源漏掺杂层侧壁表面形成第二硅化金属层。
可选的，所述第一硅化金属层厚度与第二硅化金属层厚度的比值为1.2～2。
可选的，所述第一硅化金属层厚度为
Figure BDA0001608204000000021
可选的，所述第二硅化金属层厚度为
Figure BDA0001608204000000022
可选的，形成所述牺牲层前，所述第二源漏掺杂层厚度为
Figure BDA0001608204000000023
可选的，刻蚀所述牺牲层的工艺中，露出的第一源漏掺杂层厚度为
Figure BDA0001608204000000024
可选的，刻蚀所述牺牲层的工艺中，使得高于隔离层顶部的第一源漏掺杂层侧壁表面全部露出。
可选的，形成所述牺牲层前，所述隔离层顶部高于所述第一源漏掺杂层底部或者与所述第一源漏掺杂层底部齐平；刻蚀所述牺牲层的工艺中，去除全部厚度所述牺牲层。
可选的，所述牺牲层的材料为非晶硅、非晶碳、抗反射涂层材料、有机涂层材料、氧化硅、氮化硅、碳氮氧化硅或氮氧化硅。
可选的，形成所述牺牲层前，所述隔离层顶部低于所述第一源漏掺杂层底部；刻蚀所述牺牲层的工艺中，去除部分厚度所述牺牲层，剩余牺牲层顶部与所述第一源漏掺杂层底部齐平。
可选的，所述牺牲层的材料为氧化硅、氮化硅、碳氮氧化硅或氮氧化硅。
可选的，采用干法刻蚀工艺刻蚀所述牺牲层。
可选的，形成所述牺牲层的工艺方法包括：在所述隔离层上形成覆盖所述第一源漏掺杂层侧壁、第二源漏掺杂层顶部及侧壁的牺牲膜，所述牺牲膜顶部高于第二源漏掺杂层顶部；去除部分厚度所述牺牲膜，剩余所述牺牲膜顶部与第一源漏掺杂层顶部齐平，形成所述牺牲层。
可选的，还包括，在所述隔离层表面形成介质层，所述介质层覆盖所述牺牲膜侧壁表面，在同一工艺中形成所述牺牲膜以及介质层，且所述介质层的材料与所述牺牲膜的材料相同；去除部分厚度牺牲膜工艺中，剩余牺牲膜底部低于所述介质层顶部；所述牺牲层顶部与位于介质层侧壁围成第一开口；在形成所述第一硅化金属层后，刻蚀所述牺牲层，在所述第一开口底部形成第二开口，所述第二开口露出第一源漏掺杂层侧壁。
可选的，在形成所述第二硅化金属层之后，还包括：在所述第二硅化金属层表面形成导电插塞，且所述导电插塞填充满所述第一开口和第二开口。
相应的，本发明还提供一种半导体结构，包括：衬底和凸出于所述衬底的鳍部，所述衬底表面具有隔离层，所述隔离层覆盖所述鳍部的部分侧壁，所述隔离层表面具有横跨所述鳍部的栅极，所述栅极覆盖所述鳍部的顶部和侧壁，所述栅极两侧的鳍部内具有沟槽及填充满所述沟槽的源漏掺杂层，所述源漏掺杂层包括覆盖所述沟槽底部的第一源漏掺杂层以及位于所述第一源漏掺杂层顶部的第二源漏掺杂层；位于所述第一源漏掺杂层顶部及垂直于栅极延伸方向的侧壁表面的第一硅化金属层；位于所述第一硅化金属层表面及第二源漏掺杂层垂直于栅极延伸方向的侧壁表面的第二硅化金属层。。
可选的，所述第一硅化金属层厚度为
Figure BDA0001608204000000031
可选的，所述第二硅化金属层厚度为
Figure BDA0001608204000000032
可选的，所述第二源漏掺杂层厚度为
Figure BDA0001608204000000033
可选的，所述第二硅化金属层覆盖的第一源漏掺杂层厚度为
Figure BDA0001608204000000034
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体结构的形成方法的技术方案中，在隔离层表面形成牺牲层，所述牺牲层覆盖所述第一源漏掺杂层垂直于栅极延伸方向的侧壁，且暴露出所述第二源漏掺杂层顶部和垂直于栅极延伸方向的侧壁；在所述牺牲层露出的第二源漏掺杂层顶部和侧壁表面形成第一硅化金属层；形成所述第一硅化金属层后，刻蚀所述牺牲层，暴露出所述第一源漏掺杂层侧壁表面；在第一硅化金属层表面以及露出的第一源漏掺杂层侧壁表面形成第二硅化金属层。所述第一硅化金属层及第二硅化金属层构成硅化金属层。后续形成覆盖第二硅化金属层表面的导电插塞，所述硅化金属层厚度影响所述导电插塞与源漏掺杂层表面间的接触电阻。由于第一硅化金属层覆盖第二源漏掺杂层顶部及侧壁表面，又由于所述第二硅化金属层覆盖第一硅化金属层表面，因此第二源漏掺杂层顶部及侧壁上的硅化金属层厚度大，有利于降低源漏掺杂层表面与导电插塞间的接触电阻。另一方面，由于第一源漏掺杂层侧壁上仅具有第二硅化金属层，因此所述第一源漏掺杂层侧壁上的硅化金属层厚度小；又由于第一源漏掺杂层覆盖沟槽底部，因而所述第一源漏掺杂层侧壁上的硅化金属层厚度小，有助于抑制第一源漏掺杂层侧壁上的硅化金属层材料内的金属离子经沟槽底部露出的鳍部表面扩散至衬底，从而可降低漏电流，改善半导体结构的电学性能。
可选方案中，所述第一硅化金属层厚度为
Figure BDA0001608204000000041
所述第一硅化金属层厚度适当，一方面，有助于降低第二源漏掺杂层顶部及侧壁与后续形成的导电插塞间的接触电阻，进而能够降低所述源漏掺杂层表面与导电插塞间的接触电阻；另一方面，使得第二硅化金属层厚度适当；由于所述第一源漏掺杂层覆盖所述沟槽底部，且第一源漏掺杂层侧壁表面仅覆盖有第二硅化金属层，因而所述第二硅化金属层厚度适当，有助于防止第一源漏掺杂层侧壁上的第二硅化金属层材料内的金属离子经沟槽底部露出的鳍部表面扩散至衬底；此外，使得位于相邻第二源漏掺杂层的相对侧壁上的第二硅化金属层间距适当，有利于增大后续形成所述导电插塞的工艺窗口，有助于提高所述导电插塞的填充质量。
可选方案中，所述第二硅化金属层厚度为
Figure BDA0001608204000000042
所述第二硅化金属层厚度适当，一方面，有助于降低第一源漏掺杂层侧壁与后续形成的导电插塞间的接触电阻；另一方面，由于第一源漏掺杂层覆盖所述沟槽底部，且第一源漏掺杂层侧壁上仅具有第二硅化金属层，因而所述第二硅化金属层厚度适当，有助于防止第一源漏掺杂层侧壁上的第二硅化金属层材料内的金属离子经沟槽底部露出的鳍部表面扩散至衬底。
可选方案中，形成所述牺牲层前，所述第二源漏掺杂层厚度为
Figure BDA0001608204000000043
形成所述牺牲层之后，在第二源漏掺杂层顶部和侧壁表面形成第一硅化金属层；刻蚀所述牺牲层后，在第一硅化金属层表面以及露出的第一源漏掺杂层侧壁表面形成第二硅化金属层；因而所述第一硅化金属层及第二硅化金属层共同覆盖第二源漏掺杂层顶部和侧壁。所述第二源漏掺杂层厚度适当，使得第一硅化金属层及第二硅化金属层共同覆盖的源漏掺杂层厚度适当，有助于降低源漏掺杂层与后续形成的导电插塞间的接触电阻；另一方面，使得所述第一源漏掺杂层厚度适当，以保证第二源漏掺杂层侧壁上的第二硅化金属层及第一硅化金属层与沟槽底部的距离，有利于避免第二源漏掺杂层侧壁上的第二硅化金属层及第一硅化金属层材料内的金属离子经沟槽底部露出的鳍部表面扩散至衬底。
可选方案中，刻蚀所述牺牲层的工艺中，露出的第一源漏掺杂层厚度为
Figure BDA0001608204000000051
刻蚀所述牺牲层之后，在第一硅化金属层表面以及露出的第一源漏掺杂层侧壁表面形成第二硅化金属层；因而所述露出的第一源漏掺杂层侧壁上仅覆盖有第二硅化金属层。露出的第一源漏掺杂层厚度适当，使得仅具有第二硅化金属层覆盖的源漏掺杂层厚度适当，一方面，有利于降低源漏掺杂层与后续形成的导电插塞间的接触电阻；另一方面，保证第二源漏掺杂层与沟槽底部的距离，有利于避免第二源漏掺杂层侧壁上的第一硅化金属层及第二硅化金属层材料内的金属离子经沟槽底部露出的鳍部表面扩散至衬底。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图16是本发明半导体结构形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有半导体结构的性能仍有待提高。
现结合一种半导体结构的形成方法进行分析，图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图，形成半导体结构的工艺步骤主要包括：
参考图1，提供衬底10和凸出于所述衬底10表面的鳍部12，所述衬底10表面具有隔离层13，所述隔离层13覆盖所述鳍部12的部分侧壁，所述隔离层13表面具有横跨所述鳍部12的栅极(图中未示出)，所述栅极覆盖所述鳍部12的顶部和侧壁，所述栅极两侧的鳍部12内具有源漏掺杂层30，所述源漏掺杂层30垂直于栅极延伸方向的侧壁上具有侧墙21。
参考图2，在所述隔离层13顶部、所述侧墙21侧壁及源漏掺杂层30顶部表面形成刻蚀停止层31。
参考图3，形成覆盖所述刻蚀停止层31表面的介质层40，所述介质层40顶部高于位于源漏掺杂层30顶部的刻蚀停止层31顶部。
参考图4，在所述介质层40内形成凹槽(图中未示出)，所述凹槽露出所述隔离层13部分顶部、所述源漏掺杂层30顶部及垂直于栅极延伸方向的侧壁；在所述凹槽露出的源漏掺杂层30顶部及侧壁表面形成硅化金属层60。
上述方法形成的半导体结构的电学性能差，分析其原因在于：
后续形成填充满所述凹槽的导电插塞，所述导电插塞与源漏掺杂层30表面间的接触电阻与硅化金属层60的厚度有关，所述硅化金属层60的厚度越大，导电插塞与源漏掺杂层30间的接触电阻越小，因而为降低导电插塞与源漏掺杂层30间的接触电阻，所述硅化金属层60的厚度大。但是，所述硅化金属层60材料内具有金属离子，当所述硅化金属层60的厚度大时，靠近源漏掺杂层30底部的硅化金属层60材料内的金属离子容易经与源漏掺杂层30底部相接触的鳍部12扩散至衬底10，导致在所述衬底10内产生漏电流，使得形成的半导体结构的电学性能差。
为解决上述问题，本发明提供一种半导体结构形成方法，包括：在所述隔离层表面形成牺牲层，所述牺牲层覆盖所述第一源漏掺杂层垂直于栅极延伸方向的侧壁，且暴露出所述第二源漏掺杂层顶部和垂直于栅极延伸方向的侧壁；在所述牺牲层露出的第二源漏掺杂层顶部和侧壁表面形成第一硅化金属层；形成所述第一硅化金属层后，刻蚀所述牺牲层，暴露出所述第一源漏掺杂层侧壁表面；在第一硅化金属层表面以及露出的第一源漏掺杂层侧壁表面形成第二硅化金属层。
本发明提供的半导体结构形成方法的技术方案中，所述第一硅化金属层与第二硅化金属层构成硅化金属层。一方面，由于所述第二硅化金属层覆盖第一硅化金属层表面，又由于所述第一硅化金属层覆盖第二源漏掺杂层顶部和侧壁表面，因而第二源漏掺杂层顶部及侧壁上具有的硅化金属层厚度大，有助于降低源漏掺杂层与后续形成的导电插塞间的接触电阻。另一方面，所述第一源漏掺杂层侧壁上仅覆盖有第二硅化金属层，因而第一源漏掺杂层侧壁上的硅化金属层厚度小；又由于所述第一源漏掺杂层覆盖所述沟槽底部，因此第一源漏掺杂层侧壁上的硅化金属层厚度小，有利于抑制第一源漏掺杂层侧壁上的硅化金属层材料内的金属离子经沟槽底部露出的鳍部扩散至衬底，从而可降低漏电流，改善半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图16为本发明一实施例提供的半导体结构形成过程的结构示意图。
参考图5，提供衬底100和凸出于所述衬底100表面的鳍部120，所述衬底100表面具有隔离层130，所述隔离层130覆盖所述鳍部120的部分侧壁，所述隔离层130表面具有横跨所述鳍部120的栅极140，所述栅极140覆盖所述鳍部120的顶部和侧壁。
图5显示了所述栅极140在垂直于栅极140延伸方向的平面上的截面示意图。
所述衬底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；本实施例中，所述衬底100为硅衬底。
本实施例中，所述鳍部120的材料与所述衬底100材料相同，也为硅。在其他实施例中，所述鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
形成所述衬底100和鳍部120的工艺方法包括：提供初始衬底(图中未示出)；在所述初始衬底表面形成图形化的鳍部掩膜层(图中未示出)；以所述鳍部掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底100，位于所述衬底100表面的凸起作为鳍部120。
所述隔离层130的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层130的材料为氮氧化硅。
所述栅极140的材料为多晶硅或多晶锗；此外，所述栅极140材料还可以为金属材料，例如为Cu、W、Ag或Al。本实施例中，所述栅极140材料为多晶硅。
所述栅极140与所述鳍部120间具有栅介质层(图中未示出)。所述栅介质层材料为氧化硅或氧化锗；此外，所述栅介质层材料还可以为高k介质材料，例如为HfO2、HfSiO、HfSiON、HfTaO或ZrO2。
本实施例中，为保护栅极140顶部，避免后续工艺步骤对栅极140顶部造成损伤，所述栅极140顶部覆盖有硬掩膜层150。
此外，所述栅极140侧壁表面具有偏移侧墙160，所述偏移侧墙160还覆盖硬掩膜层150侧壁表面。
后续在所述栅极140两侧的鳍部120内形成源漏掺杂层。下面结合参考图6至图9，对所述源漏掺杂层的形成过程进行详细的说明。
参考图6，在所述隔离层130顶部形成覆盖栅极140(参考图5)两侧鳍部120顶部及侧壁表面的侧墙膜200，且所述侧墙膜200覆盖的鳍部120侧壁表面垂直于栅极140延伸方向。
图6显示了位于栅极140(参考图5)两侧的鳍部120在垂直于鳍部120延伸方向的平面上的截面示意图。
所述侧墙膜200的材料为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述侧墙膜200的材料为氮化硅。
参考图7，去除位于隔离层130顶部及栅极140两侧鳍部120顶部的侧墙膜200(参考图6)，形成侧墙210。
所述侧墙210覆盖栅极140(参考图5)两侧鳍部120垂直于栅极140延伸方向的侧壁表面。
后续刻蚀栅极140两侧鳍部120形成沟槽，并形成填充满所述沟槽的源漏掺杂层。所述侧墙210的作用为规范所述源漏掺杂层的生长，改善所述源漏掺杂层的形成质量。
参考图8，刻蚀所述栅极140两侧的鳍部120，刻蚀后的鳍部120顶部低于所述侧墙210顶部，与侧墙210侧壁围成沟槽220。
所述沟槽220为后续形成源漏掺杂层提供空间位置。所述沟槽220底部露出刻蚀后的鳍部120顶部表面。本实施例中，所述沟槽220底部低于所述隔离层130顶部。在其他实施例中，所述沟槽底部高于所述隔离层顶部或与所述隔离层顶部齐平。
参考图9，形成填充满所述沟槽220(参考图8)的源漏掺杂层300。
所述源漏掺杂层300包括覆盖所述沟槽220底部的第一源漏掺杂层301以及位于所述第一源漏掺杂层301顶部的第二源漏掺杂层302。
本实施例中，所述第二源漏掺杂层302顶部与侧墙210顶部齐平。在其他实施例中，所述第二源漏掺杂层顶部还可以高于或低于侧墙顶部。
后续在第二源漏掺杂层302顶部和侧壁表面形成第一硅化金属层，且后续形成的第二硅化金属层覆盖第一硅化金属层表面，因而所述第二硅化金属层及第一硅化金属层共同覆盖第二源漏掺杂层302顶部和侧壁表面，以降低源漏掺杂层300与后续形成的导电插塞间的接触电阻。若所述第二源漏掺杂层302厚度过小，导致第二硅化金属层及第一硅化金属层共同覆盖的源漏掺杂层300厚度过小，造成所述源漏掺杂层300与导电插塞间的接触电阻过大。若所述第二源漏掺杂层302厚度过大，使得所述第一源漏掺杂层301厚度过小，致使第二源漏掺杂层302侧壁上的第二硅化金属层及第一硅化金属层与沟槽220(参考图8)底部间距过小，使得第二源漏掺杂层302侧壁上的第二硅化金属层及第一硅化金属层材料内的金属离子容易经沟槽220底部露出的鳍部120表面扩散至衬底100。本实施例中，所述第二源漏掺杂层302厚度为
Figure BDA0001608204000000091
若所述第一源漏掺杂层301厚度过小，导致位于第二源漏掺杂层302侧壁上的第二硅化金属层及第一硅化金属层与沟槽220(参考图8)底部间距过小，使得第二源漏掺杂层302侧壁上的第二硅化金属层及第一硅化金属层材料内的金属离子容易经沟槽220底部露出的鳍部120表面扩散至衬底100。若所述第一源漏掺杂层301厚度过大，使得第二源漏掺杂层302厚度过小，致使第二硅化金属层及第一硅化金属层共同覆盖的源漏掺杂层300厚度过小，造成所述源漏掺杂层300与导电插塞间的接触电阻过大。本实施例中，所述第一源漏掺杂层301厚度为
Figure BDA0001608204000000101
本实施例中，前述所述沟槽220(参考图8)底部低于所述隔离层130顶部，因此所述第一源漏掺杂层301底部低于所述隔离层130顶部，所述隔离层130露出第一源漏掺杂层301部分侧壁。
后续使隔离层130露出的第一源漏掺杂层301侧壁表面仅覆盖有第二硅化金属层。若所述隔离层130露出的第一源漏掺杂层301厚度过大，造成仅具有第二硅化金属层覆盖的源漏掺杂层300厚度过大，使得源漏掺杂层300与后续形成的导电插塞间的接触电阻过大。若所述隔离层130露出的第一源漏掺杂层301厚度过小，使得位于第二源漏掺杂层302侧壁上的第二硅化金属层及第一硅化金属层与沟槽220(参考图8)底部间距过小，致使第二源漏掺杂层302侧壁上的第二硅化金属层及第一硅化金属层材料内的金属离子容易经沟槽220底部露出的鳍部120表面扩散至衬底100。本实施例中，所述隔离层130露出的第一源漏掺杂层301厚度为
Figure BDA0001608204000000102
所述第一源漏掺杂层301材料与第二源漏掺杂层302材料相同。本实施例中，所述第一源漏掺杂层301材料及第二源漏掺杂层302材料均为硅；在其他实施例中，所述第一源漏掺杂层材料及第二源漏掺杂层材料还可以均为锗化硅。
所述第一源漏掺杂层301材料内掺杂有N型离子或P型离子；所述第二源漏掺杂层302材料内掺杂有N型离子或P型离子，且所述第二源漏掺杂层302材料内的掺杂离子类型与所述第一源漏掺杂层301材料内的掺杂离子类型相同。本实施例中，所述第一源漏掺杂层301及第二源漏掺杂层302材料内均掺杂有P型离子，具体的，所述P型离子为硼离子。
在同一工艺步骤中形成所述第一源漏掺杂层301及第二源漏掺杂层302。本实施例中，采用选择性外延生长工艺形成所述第一源漏掺杂层301及第二源漏掺杂层302。
在一其他实施例中，前述所述沟槽底部与所述隔离层顶部齐平，因而所述第一源漏掺杂层底部与所述隔离层顶部齐平。
在另一其他实施例中，前述所述沟槽底部高于所述隔离层顶部，因而所述第一源漏掺杂层底部高于所述隔离层顶部。
参考图10，在所述隔离层130上形成覆盖所述第二源漏掺杂层302顶部、所述侧墙210侧壁及顶部的刻蚀停止层310。
后续形成覆盖所述刻蚀停止层310表面的牺牲膜，并刻蚀部分厚度牺牲膜以露出第二源漏掺杂层302顶部及侧壁。所述刻蚀停止层310用于提供刻蚀停止位置，避免所述刻蚀工艺损伤第二源漏掺杂层302顶部及侧壁表面。
所述刻蚀停止层310的材料为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述刻蚀停止层310的材料为氮化硅。
后续在所述隔离层130表面形成牺牲层，所述牺牲层覆盖所述第一源漏掺杂层垂直于栅极延伸方向的侧壁，且暴露出所述第二源漏掺杂层顶部和垂直于栅极延伸方向的侧壁。下面结合参考图11及图12，对所述牺牲层的形成过程进行详细的说明。
参考图11，在所述隔离层130上形成覆盖所述第一源漏掺杂层301侧壁、第二源漏掺杂层302顶部及侧壁的牺牲膜410，所述牺牲膜410顶部高于第二源漏掺杂层302顶部。
本实施例中，所述牺牲膜410覆盖所述刻蚀停止层310表面，且所述牺牲膜410顶部高于位于第二源漏掺杂层302顶部的刻蚀停止层310顶部。
后续去除部分厚度牺牲膜410以形成牺牲层，并且后续形成第二硅化金属层前，刻蚀所述牺牲层。所述牺牲膜410材料的选择与后续刻蚀所述牺牲层的工艺中，是否去除全部厚度所述牺牲层有关。
若后续去除全部厚度所述牺牲层，所述牺牲膜410的材料为非晶硅、非晶碳、抗反射涂层材料、有机涂层材料、氧化硅、氮化硅、碳氮氧化硅或氮氧化硅。本实施例中，后续去除全部厚度所述牺牲层，所述牺牲膜410材料为氧化硅。
在其他实施例中，后续去除部分厚度所述牺牲层。所述牺牲膜的材料为氧化硅、氮化硅、碳氮氧化硅或氮氧化硅。
本实施例中，还包括：在所述隔离层130表面形成介质层400，所述介质层400覆盖所述牺牲膜410侧壁表面。在其他实施例中，形成所述刻蚀停止层后，还可以在所述隔离层表面仅形成所述牺牲膜。
所述介质层400的材料为氧化硅、氮化硅、碳氮氧化硅或氮氧化硅。本实施例中，所述介质层400的材料为氧化硅。
本实施例中，所述介质层400的材料与所述牺牲膜410的材料相同，在同一工艺中形成所述牺牲膜410以及介质层400。
在其他实施例中，所述介质层的材料与所述牺牲膜的材料还可以不相同。
参考图12，去除部分厚度所述牺牲膜410(参考图11)，剩余所述牺牲膜410顶部与第一源漏掺杂层301顶部齐平，形成所述牺牲层420。
本实施例中，去除部分厚度所述牺牲膜410前，还包括：在所述介质层400顶部形成覆盖层(图中未示出)；以所述覆盖层为掩膜刻蚀所述牺牲膜410。形成所述牺牲层420后，去除所述覆盖层。
所述牺牲层420顶部低于所述介质层400顶部。所述牺牲层420顶部与介质层400侧壁围成第一开口500。
本实施例中，去除部分厚度所述牺牲膜410工艺中，还包括：去除位于第二源漏掺杂层302顶部及侧壁上的刻蚀停止层310；去除位于第二源漏掺杂层302侧壁表面的侧墙210；剩余所述刻蚀停止层310顶部及侧墙210顶部与所述牺牲层420顶部齐平。
后续在所述牺牲层420露出的源漏掺杂层300顶部及侧壁表面形成第一厚度硅化金属层，且后续形成覆盖第一厚度硅化金属层表面的第二硅化金属层。若所述牺牲层420露出的源漏掺杂层300厚度过小，使得后续形成的第二硅化金属层及第一硅化金属层共同覆盖的源漏掺杂层300厚度过小，导致源漏掺杂层300与后续形成的导电插塞间的接触电阻大。若所述牺牲层420露出的源漏掺杂层300厚度过大，导致第一硅化金属层与沟槽220底部距离过小，则第一硅化金属层及覆盖第一硅化金属层的第二硅化金属层材料内的金属离子经沟槽220(参考图8)底部露出的鳍部120表面扩散至衬底100的几率大。本实施例中，所述牺牲层420露出的源漏掺杂层300厚度与所述第二源漏掺杂层302厚度相等，为
Figure BDA0001608204000000131
参考图13，在所述牺牲层420露出的源漏掺杂层300顶部及侧壁表面形成第一硅化金属层600。
形成所述第一硅化金属层600的工艺方法包括：形成覆盖露出的第二源漏掺杂层302顶部及侧壁表面的第一金属膜(图中未示出)；对所述第一金属膜进行退火处理，使所述第一金属膜转变为第一硅化金属层600。
所述第一金属膜材料为Ti、Ni或Co。本实施例中，所述第一金属膜材料为Ti。
本实施例中，采用激光退火工艺对所述第一金属膜进行退火处理。所述退火处理温度为850℃～1000℃。后续刻蚀所述牺牲层420，形成覆盖第一硅化金属层600及露出的第一源漏掺杂层301侧壁的第二硅化金属层，所述第二硅化金属层与第一硅化金属层600构成硅化金属层。若所述第一硅化金属层600厚度过大，导致位于相邻第二源漏掺杂层302的相对侧壁上的第二硅化金属层间距过小，造成后续形成导电插塞的工艺窗口小，使得所述导电插塞的填充质量差。若所述第一硅化金属层600厚度过小，相应的，第二硅化金属层厚度过大，导致位于第一源漏掺杂层301侧壁上的硅化金属层厚度过大，又由于第一源漏掺杂层301覆盖沟槽220(参考图8)底部，因此第一源漏掺杂层301侧壁上的硅化金属层材料内的金属离子经沟槽220底部露出的鳍部120表面扩散至衬底100的几率大。本实施例中，所述第一硅化金属层600厚度为
Figure BDA0001608204000000132
参考图14，刻蚀所述牺牲层420(参考图13)，暴露出所述第一源漏掺杂层301侧壁表面。
刻蚀所述牺牲层420的工艺中，使得高于隔离层130顶部的第一源漏掺杂层301侧壁表面全部露出。
本实施例中，所述隔离层130顶部高于所述第一源漏掺杂层301底部；刻蚀所述牺牲层420的工艺中，去除全部厚度所述牺牲层420。
本实施例中，采用干法刻蚀工艺刻蚀所述牺牲层420。所述干法刻蚀工艺的工艺参数包括：工艺气体包括CH4及CHF3，所述CH4的气体流量为8sccm～1000sccm，所述CHF3的气体流量为30sccm～2000sccm，射频功率为100W～1300W，直流自偏置电压为80V～1000V，工艺时间为4s～500s，腔室压强为10mTorr～20000mTorr。
刻蚀所述牺牲层420，在所述第一开口500(参考图12)底部形成第二开口(图中未示出)，所述第二开口露出第一源漏掺杂层301侧壁。
在一其他实施例中，所述第一源漏掺杂层底部与所述隔离层顶部齐平；刻蚀所述牺牲层的工艺中，去除全部厚度所述牺牲层。
在另一其他实施例中，所述第一源漏掺杂层底部高于所述隔离层顶部；刻蚀所述牺牲层的工艺中，去除部分厚度所述牺牲层，剩余牺牲层顶部与所述第一源漏掺杂层底部齐平。
其中，剩余牺牲层顶部与所述第一源漏掺杂层底部齐平，使得剩余牺牲层覆盖位于所述隔离层及第一源漏掺杂层间的鳍部侧壁，避免后续形成的第二硅化金属层覆盖位于所述隔离层及第一源漏掺杂层间的鳍部侧壁，进而防止第二硅化金属层材料内的金属离子经位于所述隔离层及第一源漏掺杂层间的鳍部侧壁表面扩散至衬底。
参考图15，在第一硅化金属层600表面以及露出的第一源漏掺杂层301侧壁表面形成第二硅化金属层610。
形成所述第二硅化金属层610的工艺方法包括：形成覆盖第一硅化金属层600表面以及露出的第一源漏掺杂层301侧壁表面的第二金属膜(图中未示出)；对所述第二金属膜进行退火处理，使所述第二金属膜转变为第二硅化金属层610。
所述第二金属膜材料为Ti、Ni或Co。本实施例中，所述第二金属膜材料为Ti。
本实施例中，采用激光退火工艺对所述第一金属膜进行退火处理。所述退火处理温度为850℃～1000℃。
所述第一硅化金属层600及第二硅化金属层610构成硅化金属层。
所述硅化金属层厚度影响所述源漏掺杂层300与后续形成的导电插塞间的接触电阻。由于所述第二硅化金属层610及第一硅化金属层600共同覆盖第二源漏掺杂层302顶部及侧壁表面，因而第二源漏掺杂层302顶部及侧壁上的硅化金属层厚度大，有助于降低导电插塞与第二源漏掺杂层302顶部及侧壁表面的接触电阻，进而有利于降低导电插塞与源漏掺杂层300间的接触电阻。
所述第一源漏掺杂层301覆盖所述沟槽220(参考图8)底部，且所述第一源漏掺杂层301侧壁上的硅化金属层材料内的金属离子扩散至衬底100的几率与第一源漏掺杂层301侧壁上的硅化金属层厚度有关。所述第一源漏掺杂层301侧壁仅覆盖有第二硅化金属层610，因而所述第一源漏掺杂层301侧壁上具有的硅化金属层厚度小，有助于降低第一源漏掺杂层301侧壁上的硅化金属层材料内的金属离子经沟槽220底部露出的鳍部120表面扩散至衬底100的几率。
若所述第一硅化金属层600厚度与第二硅化金属层610厚度的比值过大，相应的，所述第二硅化金属层610厚度过小，由于所述第一源漏掺杂层301侧壁仅覆盖有所述第二硅化金属层610，因而若所述第二硅化金属层610厚度过小，将造成所述第一源漏掺杂层301侧壁与后续形成的导电插塞间的接触电阻大。若所述第一硅化金属层600厚度与第二硅化金属层610厚度的比值过小，相应的，所述第二硅化金属层610厚度过大，导致第一源漏掺杂层301侧壁上的第二硅化金属层610材料内的金属离子容易经沟槽220(参考图8)底部露出的鳍部120表面扩散至衬底100，造成所述鳍部120覆盖的衬底100内存在漏电流。本实施例中，所述第一硅化金属层600厚度与第二硅化金属层610厚度的比值为1.2～2。
若所述第二硅化金属层610厚度过大，所述第一源漏掺杂层301侧壁上的第二硅化金属层610材料内的金属离子经沟槽220(参考图8)底部露出的鳍部120表面扩散至衬底100的几率大。若所述第二硅化金属层厚度过小，导致第一源漏掺杂层301侧壁与后续形成的导电插塞间的接触电阻大。本实施例中，所述第二硅化金属层610厚度为
Figure BDA0001608204000000161
参考图16，在所述第二硅化金属层610表面形成导电插塞700，且所述导电插塞700填充满所述第一开口500(参考图12)和第二开口。
所述导电插塞700的材料为W、Ag、Al或Cu。本实施例中，所述导电插塞700的材料为W。
本实施例中，所述导电插塞700顶部与所述介质层400顶部齐平。
形成所述导电插塞700的工艺方法包括：在所述第二硅化金属层610表面形成填充满所述第一开口500和第二开口的初始导电插塞(图中未示出)，所述初始导电插塞顶部高于所述介质层400顶部；对所述初始导电插塞进行平坦化处理，使剩余初始导电插塞顶部与所述介质层400顶部齐平，形成所述导电插塞700。
综上，刻蚀所述牺牲层420后，在第一硅化金属层600表面以及露出的第一源漏掺杂层301侧壁表面形成第二硅化金属层610。所述第一硅化金属层600与第二硅化金属层610构成硅化金属层。一方面，由于第二硅化金属层610覆盖第一硅化金属层600表面，且第一硅化金属层600覆盖第二源漏掺杂层302顶部和侧壁表面，因而第二源漏掺杂层302顶部及侧壁表面上形成的硅化金属层厚度大，有助于降低第二源漏掺杂层302表面与后续形成的导电插塞间的接触电阻，进而有助于降低源漏掺杂层300与导电插塞间的接触电阻。
另一方面，所述第一源漏掺杂层301覆盖所述沟槽220底部，使得第一源漏掺杂层301侧壁仅覆盖有第二硅化金属层610，进而使得位于第一源漏掺杂层301侧壁上的硅化金属层厚度小，有利于降低第一源漏掺杂层301侧壁上的硅化金属层材料内的金属离子经沟槽220底部露出的鳍部120表面扩散至衬底100的几率，从而降低漏电流，改善半导体结构的电学性能。
参照图16，本发明还提供一种采用上述形成方法获得的半导体结构，所述半导体结构包括：衬底100和凸出于所述衬底100的鳍部120，所述衬底100表面具有隔离层130，所述隔离层130覆盖所述鳍部120的部分侧壁，所述隔离层130表面具有横跨所述鳍部120的栅极(图中未示出)，所述栅极覆盖所述鳍部120的顶部和侧壁，所述栅极两侧的鳍部120内具有沟槽(图中未示出)及填充满所述沟槽的源漏掺杂层300，所述源漏掺杂层300包括覆盖所述沟槽底部的第一源漏掺杂层301以及位于所述第一源漏掺杂层301顶部的第二源漏掺杂层302；位于所述第一源漏掺杂层301顶部及垂直于栅极延伸方向的侧壁表面的第一硅化金属层600；位于所述第一硅化金属层600表面及第二源漏掺杂层302垂直于栅极延伸方向的侧壁表面的第二硅化金属层610。
本实施例中，还包括：覆盖所述第二硅化金属层610表面的导电插塞700，所述导电插塞700顶部高于位于第二源漏掺杂层302顶部的第二硅化金属层610顶部；位于所述导电插塞700侧壁上的介质层400。
本实施例中，所述隔离层130顶部高于所述第一源漏掺杂层301底部。在其他实施例中，所述隔离层顶部与所述第一源漏掺杂层底部齐平。
所述第一硅化金属层600与第二硅化金属层610构成硅化金属层。
一方面，源漏掺杂层300表面的硅化金属层厚度影响导电插塞700与源漏掺杂层300间的接触电阻。所述第二硅化金属层610及所述第一硅化金属层600共同覆盖第二源漏掺杂层302顶部及侧壁表面，使得第二源漏掺杂层302顶部及侧壁上的硅化金属层厚度大，有助于降低所述导电插塞700与源漏掺杂层300表面间的接触电阻。
另一方面，所述第一源漏掺杂层301侧壁表面仅覆盖有所述第二硅化金属层610，因而所述第一源漏掺杂层301侧壁上具有的硅化金属层厚度小；又由于第一源漏掺杂层301覆盖沟槽底部，因此第一源漏掺杂层301侧壁上具有的硅化金属层厚度小，有助于降低第一源漏掺杂层301侧壁上的硅化金属层材料内的金属离子经沟槽底部露出的鳍部120表面扩散至衬底100的几率，从而降低漏电流，改善半导体结构的电学性能。
若所述第一硅化金属层600厚度过小，相应的，所述第二硅化金属层610厚度过大，导致第一源漏掺杂层301侧壁上的第二硅化金属层610材料内的金属离子经沟槽底部露出的鳍部120表面扩散至衬底100的几率大。本实施例中，所述第一硅化金属层600厚度为
Figure BDA0001608204000000181
若所述第二硅化金属层610厚度过大，所述第一源漏掺杂层301侧壁上的第二硅化金属层610材料内的金属离子容易经沟槽底部露出的鳍部120表面扩散至衬底100。若所述第二硅化金属层610厚度过小，导致第一源漏掺杂层301侧壁与导电插塞700间的接触电阻大。本实施例中，所述第二硅化金属层610厚度为
Figure BDA0001608204000000182
若所述第二源漏掺杂层302厚度过大，相应的，所述第一源漏掺杂层301厚度过小，致使第二源漏掺杂层302侧壁上的第二硅化金属层610及第一硅化金属层600与沟槽底部间距过小，造成第二源漏掺杂层302侧壁上的第二硅化金属层及第一硅化金属层材料内的金属离子容易经沟槽底部露出的鳍部120表面扩散至衬底100。若所述第二源漏掺杂层302厚度过小，导致第二硅化金属层610及第一硅化金属层600共同覆盖的源漏掺杂层300厚度过小，造成所述源漏掺杂层300与导电插塞700间的接触电阻过大。本实施例中，所述第二源漏掺杂层302厚度为
Figure BDA0001608204000000183
若所述第一源漏掺杂层301厚度过小，导致位于第二源漏掺杂层302侧壁上的第二硅化金属层610及第一硅化金属层600与沟槽底部间距过小，使得第二源漏掺杂层302侧壁上的第二硅化金属层610及第一硅化金属层600材料内的金属离子容易经沟槽底部露出的鳍部120表面扩散至衬底100。若所述第一源漏掺杂层301厚度过大，使得第二源漏掺杂层302厚度过小，致使第二硅化金属层及第一硅化金属层共同覆盖的源漏掺杂层300厚度过小，造成所述源漏掺杂层300与导电插塞700间的接触电阻过大。本实施例中，所述第一源漏掺杂层301厚度为
Figure BDA0001608204000000184
若所述第二硅化金属层610覆盖的第一源漏掺杂层301厚度过大，使得仅覆盖有第二硅化金属层610的源漏掺杂层300厚度过大，造成所述导电插塞700与源漏掺杂层300表面间的接触电阻大。若所述第二硅化金属层610覆盖的第一源漏掺杂层301厚度过小，导致第二源漏掺杂层302侧壁上的第二硅化金属层610及第一硅化金属层600与沟槽底部间距过小，使得第二源漏掺杂层302侧壁上的第二硅化金属层及第一硅化金属层材料内的金属离子容易经沟槽底部露出的鳍部120表面扩散至衬底100。本实施例中，所述第二硅化金属层610覆盖的第一源漏掺杂层301厚度为
Figure BDA0001608204000000191
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构形成方法，其特征在于，包括：
提供衬底和凸出于所述衬底表面的鳍部，所述衬底表面具有隔离层，所述隔离层覆盖所述鳍部的部分侧壁，所述隔离层表面具有横跨所述鳍部的栅极，所述栅极覆盖所述鳍部的顶部和侧壁，所述栅极两侧的鳍部内具有沟槽及填充满所述沟槽的源漏掺杂层，所述源漏掺杂层包括覆盖所述沟槽底部的第一源漏掺杂层以及位于所述第一源漏掺杂层顶部的第二源漏掺杂层；
在所述隔离层表面形成牺牲层，所述牺牲层覆盖所述第一源漏掺杂层垂直于栅极延伸方向的侧壁，且暴露出所述第二源漏掺杂层顶部和垂直于栅极延伸方向的侧壁；
在所述牺牲层露出的第二源漏掺杂层顶部和侧壁表面形成第一硅化金属层；
形成所述第一硅化金属层之后，刻蚀所述牺牲层，暴露出所述第一源漏掺杂层侧壁表面；
在第一硅化金属层表面以及露出的第一源漏掺杂层侧壁表面形成第二硅化金属层。
2.如权利要求1所述的半导体结构形成方法，其特征在于，所述第一硅化金属层厚度与第二硅化金属层厚度的比值为1.2～2。
3.如权利要求2所述的半导体结构形成方法，其特征在于，所述第一硅化金属层厚度为
Figure FDA0001608203990000011
4.如权利要求2所述的半导体结构形成方法，其特征在于，所述第二硅化金属层厚度为
Figure FDA0001608203990000012
5.如权利要求1所述的半导体结构形成方法，其特征在于，形成所述牺牲层前，所述第二源漏掺杂层厚度为
Figure FDA0001608203990000013
6.如权利要求1所述的半导体结构形成方法，其特征在于，刻蚀所述牺牲层的工艺中，露出的第一源漏掺杂层厚度为
Figure FDA0001608203990000014
7.如权利要求1所述的半导体结构形成方法，其特征在于，刻蚀所述牺牲层的工艺中，使得高于隔离层顶部的第一源漏掺杂层侧壁表面全部露出。
8.如权利要求1或7所述的半导体结构形成方法，其特征在于，形成所述牺牲层前，所述隔离层顶部高于所述第一源漏掺杂层底部或者与所述第一源漏掺杂层底部齐平；刻蚀所述牺牲层的工艺中，去除全部厚度所述牺牲层。
9.如权利要求8所述的半导体结构形成方法，其特征在于，所述牺牲层的材料为非晶硅、非晶碳、抗反射涂层材料、有机涂层材料、氧化硅、氮化硅、碳氮氧化硅或氮氧化硅。
10.如权利要求1或7所述的半导体结构形成方法，其特征在于，形成所述牺牲层前，所述隔离层顶部低于所述第一源漏掺杂层底部；刻蚀所述牺牲层的工艺中，去除部分厚度所述牺牲层，剩余牺牲层顶部与所述第一源漏掺杂层底部齐平。
11.如权利要求10所述的半导体结构形成方法，其特征在于，所述牺牲层的材料为氧化硅、氮化硅、碳氮氧化硅或氮氧化硅。
12.如权利要求1所述的半导体结构形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述牺牲层。
13.如权利要求1所述的半导体结构形成方法，其特征在于，形成所述牺牲层的工艺方法包括：在所述隔离层上形成覆盖所述第一源漏掺杂层侧壁、第二源漏掺杂层顶部及侧壁的牺牲膜，所述牺牲膜顶部高于第二源漏掺杂层顶部；去除部分厚度所述牺牲膜，剩余所述牺牲膜顶部与第一源漏掺杂层顶部齐平，形成所述牺牲层。
14.如权利要求13所述的半导体结构形成方法，其特征在于，还包括，在所述隔离层表面形成介质层，所述介质层覆盖所述牺牲膜侧壁表面，在同一工艺中形成所述牺牲膜以及介质层，且所述介质层的材料与所述牺牲膜的材料相同；去除部分厚度牺牲膜工艺中，剩余牺牲膜底部低于所述介质层顶部；所述牺牲层顶部与介质层侧壁围成第一开口；在形成所述第一硅化金属层后，刻蚀所述牺牲层，在所述第一开口底部形成第二开口，所述第二开口露出第一源漏掺杂层侧壁。
15.如权利要求14所述的半导体结构形成方法，其特征在于，在形成所述第二硅化金属层之后，还包括：在所述第二硅化金属层表面形成导电插塞，且所述导电插塞填充满所述第一开口和第二开口。
16.一种半导体结构，其特征在于，包括：
衬底和凸出于所述衬底的鳍部，所述衬底表面具有隔离层，所述隔离层覆盖所述鳍部的部分侧壁，所述隔离层表面具有横跨所述鳍部的栅极，所述栅极覆盖所述鳍部的顶部和侧壁，所述栅极两侧的鳍部内具有沟槽及填充满所述沟槽的源漏掺杂层，所述源漏掺杂层包括覆盖所述沟槽底部的第一源漏掺杂层以及位于所述第一源漏掺杂层顶部的第二源漏掺杂层；
位于所述第一源漏掺杂层顶部及垂直于栅极延伸方向的侧壁表面的第一硅化金属层；
位于所述第一硅化金属层表面及第二源漏掺杂层垂直于栅极延伸方向的侧壁表面的第二硅化金属层。
17.如权利要求16所述的半导体结构，其特征在于，所述第一硅化金属层厚度为
Figure FDA0001608203990000031
18.如权利要求16所述的半导体结构，其特征在于，所述第二硅化金属层厚度为
Figure FDA0001608203990000032
19.如权利要求16所述的半导体结构，其特征在于，所述第二源漏掺杂层厚度为
Figure FDA0001608203990000033
20.如权利要求16所述的半导体结构，其特征在于，所述第二硅化金属层覆盖的第一源漏掺杂层厚度为
Figure FDA0001608203990000034
CN201810252695.0A 2018-03-26 2018-03-26 半导体结构及其形成方法 Active CN110364483B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810252695.0A CN110364483B (zh) 2018-03-26 2018-03-26 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810252695.0A CN110364483B (zh) 2018-03-26 2018-03-26 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN110364483A CN110364483A (zh) 2019-10-22
CN110364483B true CN110364483B (zh) 2021-08-06

Family

ID=68211955

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810252695.0A Active CN110364483B (zh) 2018-03-26 2018-03-26 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN110364483B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112951765B (zh) * 2019-12-10 2023-11-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113903665A (zh) * 2020-07-06 2022-01-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11864377B2 (en) 2020-08-20 2024-01-02 Changxin Memory Technologies, Inc. Semiconductor structure and method for manufacturing same
CN114078816A (zh) * 2020-08-20 2022-02-22 长鑫存储技术有限公司 半导体结构及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101877317A (zh) * 2009-04-29 2010-11-03 台湾积体电路制造股份有限公司 非平坦晶体管及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5129541B2 (ja) * 2007-10-15 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8557666B2 (en) * 2011-09-13 2013-10-15 GlobalFoundries, Inc. Methods for fabricating integrated circuits
US8659032B2 (en) * 2012-01-31 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
CN106952909B (zh) * 2016-01-06 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101877317A (zh) * 2009-04-29 2010-11-03 台湾积体电路制造股份有限公司 非平坦晶体管及其制造方法

Also Published As

Publication number Publication date
CN110364483A (zh) 2019-10-22

Similar Documents

Publication Publication Date Title
US10573563B2 (en) Semiconductor structure and fabrication method thereof
CN107785422B (zh) 半导体结构及其制造方法
CN110364483B (zh) 半导体结构及其形成方法
CN108695257B (zh) 半导体结构及其形成方法
US9136340B2 (en) Doped protection layer for contact formation
CN112309861B (zh) 半导体结构及其形成方法、晶体管
US11075270B2 (en) Semiconductor structure and method for forming the same
CN110797262B (zh) 半导体器件及其形成方法
CN107346783B (zh) 半导体结构及其制造方法
EP3190611A1 (en) Semiconductor device and fabrication method thereof
CN108122760B (zh) 半导体结构及其形成方法
CN108389905B (zh) 半导体结构及其形成方法
US11682725B2 (en) Semiconductor device with isolation layer
CN108573910B (zh) 半导体结构及其形成方法
CN108122761B (zh) 半导体结构及其形成方法
US20220037209A1 (en) Method for manufacturing semiconductor structure
CN108630543B (zh) 半导体结构及其形成方法
CN111725067A (zh) 半导体结构及其形成方法
CN112951765A (zh) 半导体结构及其形成方法
CN113937163B (zh) 半导体器件及其形成方法
CN111627854B (zh) 半导体结构及其形成方法
CN110875390B (zh) 半导体结构及其形成方法
US11482603B2 (en) Semiconductor device and fabrication method thereof
CN113053751B (zh) 半导体结构及其形成方法
CN108573868B (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant