CN103066122B - Mosfet及其制造方法 - Google Patents

Abstract

本发明公开了一种MOSFET，包括衬底、衬底上的栅极堆叠结构、栅极堆叠结构两侧的栅极侧墙结构、栅极侧墙结构两侧衬底中的源漏区，其特征在于：栅极侧墙结构包括第一栅极侧墙和第二栅极侧墙，第二栅极侧墙的材质为DLC。依照本发明的高应力MOSFET及其制造方法，采用高应力的DLC薄膜作为栅极侧墙，缩短了应力层与沟道区的距离，有效提升了沟道区载流子迁移率，提高了器件性能。

Description

MOSFET及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种具有高应力类金刚石无定形碳(DLC)侧墙的MOSFET及其制造方法。

背景技术

从90nmCMOS集成电路工艺起，随着器件特征尺寸的不断缩小，以提高沟道载流子迁移率为目的应力沟道工程(StrainChannelEngineering)起到了越来越重要的作用。多种单轴工艺诱致应力被集成到器件工艺中去，也即在沟道方向引入压应力或拉应力从而增强载流子迁移率，提高器件性能。例如，在90nm工艺中，采用嵌入式SiGe(e-SiGe)源漏或100晶向衬底并结合拉应力蚀刻阻障层(tCESL)来提供pMOS器件中的压应力；在65nm工艺中，在90nm工艺基础上进一步采用第一代源漏极应力记忆技术(SMT^×1)，并采用了双蚀刻阻障层；45nm工艺中，在之前基础上采用了第二代源漏极应力记忆技术(SMT^{× 2})，采用e-SiGe技术结合单tCESL或双CESL，并采用了应力近临技术(StressProximityTechnique，SPT)，此外还针对pMOS采用110面衬底而针对nMOS采用100面衬底；32nm之后，采用了第三代源漏极应力记忆技术(SMT^×3)，在之前基础之上还选用了嵌入式SiC源漏来增强nMOS器件中的拉应力。

此外，向沟道引入应力的技术除了改变衬底、源漏材料，还可以通过控制沟道或侧墙的材质、剖面形状来实现。例如采用双应力衬垫(DSL)技术，对于nMOS采用拉应力SiN_x层侧墙，对于pMOS采用压应力侧墙。又例如将嵌入式SiGe源漏的剖面制造为∑形，改善pMOS的沟道应力。

然而，这些常规应力技术效果随着器件尺寸持续缩小而被不断削弱。对于nMOS而言，随着特征尺寸缩减，提供应力的各层薄膜之间的错位和偏移越来越明显，这就要求薄膜厚度减薄的同时还能精确提供更高的应力。对于pMOS而言，嵌入式SiGe源漏技术的沟道载流子迁移率显著取决于特征尺寸，尺寸缩减使得载流子迁移率提高的效果大打折扣。

一种新的思路是采用类金刚石无定形碳(DLC)薄膜来提高器件的本征应力。例如Kian-MingTan等人在IEEEELETRONDEVICELETTERS，VOL.29，NO.2，FEBUARY2008上发表的《AHigh-StressLinerComprisingDiamond-LikeCarbon(DLC)forStrainedp-ChannelMOSFET》，在整个MOSFET表面上覆盖比SiN压应力高的DLC，DLC的高应力向下传递到沟道区，从而相应地提高了沟道应力，改善了器件的电学性能。此外，美国专利US2010/0213554A1也采用了类似结构。

但是，当常规高应变的DLC应用于前述CESL或压力垫层结构时，由于只在整个器件表面覆盖高应力DLC薄膜，其距离器件内部沟道区较远，对沟道中心区的应变作用效果较弱，也即DLC薄膜经过栅极、较厚的单层侧墙或多层侧墙堆叠结构、栅极绝缘膜等结构之后传递到沟道区的应力降低，难以达到预期效果。

总之，在现有的应力MOSFET中，传统的应力提供结构难以应用于小尺寸器件，难以有效提高器件性能，因此亟需一种能有效控制沟道应力、提高载流子迁移率从而改善器件性能的新型MOSFET及其制造方法。

发明内容

由上所述，本发明的目的在于提供一种能有效控制沟道应力、提高载流子迁移率从而改善器件性能的新型MOSFET及其制造方法。

为此，本发明提供了一种MOSFET，包括衬底、衬底上的栅极堆叠结构、栅极堆叠结构两侧的栅极侧墙结构、栅极侧墙结构两侧衬底中的源漏区，其特征在于：栅极侧墙结构包括第一栅极侧墙和第二栅极侧墙，第二栅极侧墙的材质为DLC。

其中，第二栅极侧墙的DLC中sp³键的含量至少大于50％、氢原子含量少于40％、氮原子含量少于20％，本征应力不小于2GPa。

其中，第一栅极侧墙包括垂直部分和水平部分，第二栅极侧墙位于第一栅极侧墙的水平部分上。

其中，第一栅极侧墙的材质为氧化硅、氮化硅和/或氮氧化硅。

其中，第一栅极侧墙的厚度为1～25nm，第二栅极侧墙的厚度为2～60nm。

其中，栅极堆叠结构包括栅极绝缘层、栅极材料层以及阻挡层；栅极绝缘层包括氧化硅、掺氮氧化硅、氮化硅、或高K材料；栅极材料层包括选自Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La的金属，或是包括选自In₂O₃、SnO₂、ITO、IZO的金属氧化物导体，或是掺杂的多晶硅、非晶硅、多晶锗、多晶锗硅；或是M_xN_y、M_xSi_yN_z、M_xAl_yN_z、M_aAl_xSi_yN_z，其中M包括Ta、Ti、Hf、Zr、Mo、W，或是上述材料的复合层；衬底包括硅、锗、应变硅、锗硅、化合物半导体、或石墨烯、碳基半导体等材料。其中，栅极材料层中掺入C、F、N、O、B、P、As。

其中，源漏区为嵌入式SiGe或SiC，源漏区沿沟道方向还具有源漏扩展区，源漏扩展区位于栅极侧墙结构下方。

其中，源漏区上具有源漏接触金属硅化物，接触蚀刻停止层覆盖源漏接触金属硅化物、栅极侧墙结构以及栅极堆叠结构。其中，源漏接触金属硅化物包括CoSi₂、TiSi₂、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi，接触蚀刻停止层材质为高应力的氧化硅、氮化硅或DLC。

本发明还提供了一种MOSFET制造方法，包括以下步骤：在衬底上形成伪栅极堆叠结构；在伪栅极堆叠结构两侧的衬底中形成源漏区；在伪栅极堆叠结构两侧形成第一栅极侧墙；在第一栅极侧墙上形成材质为DLC的第二栅极侧墙；形成金属源漏接触区；形成应力覆盖绝缘层；形成第一层绝缘隔离介质层，并平坦化；去除伪栅极堆叠结构，形成栅极堆叠结构。

本发明还提供了一种MOSFET制造方法，包括以下步骤：在衬底上形成栅极堆叠结构；在栅极堆叠结构两侧形成第一栅极侧墙；在第一栅极侧墙上形成材质为DLC的第二栅极侧墙；在第二栅极侧墙两侧的衬底中形成源漏区。

其中，第二栅极侧墙的DLC中sp³键的含量至少大于50％、氢原子含量少于40％、氮原子含量少于20％，本征应力不小于2GPa。

其中，通过磁过滤脉冲阴极真空弧放电(FCVA)、PECVD、磁控溅射来沉积形成DLC薄膜，然后采用O₂和/或Ar等离子体干法刻蚀形成位于第一栅极侧墙水平部分上的第二栅极侧墙。

其中，刻蚀衬底形成源漏凹槽，在源漏凹槽中外延生长SiGe或SiC从而形成嵌入式应变源漏区。

其中，对栅极堆叠结构的表面采用高温快速退火来提高或者改变应力。

其中，形成栅极堆叠结构之后或形成源漏区之后，在源漏区上形成源漏接触金属硅化物，然后在源漏接触金属硅化物、第一和第二栅极侧墙以及栅极堆叠结构上形成接触蚀刻停止层。其中，源漏接触金属硅化物包括CoSi₂、TiSi₂、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi，接触蚀刻停止层材质为高应力的氧化硅、氮化硅或DLC。

依照本发明的高应力MOSFET及其制造方法，采用高应力的DLC薄膜作为栅极侧墙，缩短了应力层与沟道区的距离，有效提升了沟道区载流子迁移率，提高了器件性能。

本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图8为依照本发明的高应力MOSFET的后栅工艺的制造方法各步骤的剖面示意图；以及

图9至图13为依照本发明的高应力MOSFET的前栅工艺的制造方法各步骤的剖面示意图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效控制沟道应力、提高载流子迁移率从而改善器件性能的新型MOSFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

以下将参照图1至图8的剖面示意图来详细说明依照本发明的高应力MOSFET的制造方法各步骤，其中特别地，所述方法优先适用于后栅工艺(gate-last)。

首先，参照图1，在衬底10上形成栅极堆叠结构20。首先，提供衬底10。衬底10依照器件用途需要而合理选择，可包括单晶体硅(Si)、绝缘体上硅(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变硅(StrainedSi)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。其次，在衬底10中形成浅沟槽隔离(STI)11，例如先光刻/刻蚀衬底10形成浅沟槽然后采用LPCVD、PECVD等常规技术沉积绝缘隔离材料并CMP平坦化直至露出衬底10，形成STI11，其中STI11的填充材料可以是氧化物、氮化物或氮氧化物。再次，在整个晶片表面也即衬底10和STI11表面依次沉积栅极绝缘膜21和栅极材料22并刻蚀形成栅极堆叠结构20。其中对于后栅工艺而言，栅极堆叠结构20是伪栅极堆叠结构，将在后续工艺中去除，因此栅极绝缘膜21优选为氧化硅的垫层，伪栅极材料22优选为多晶硅、非晶硅或微晶硅甚至是氧化硅。对于前栅工艺而言，栅极堆叠结构20将在后续工艺中保留，因此栅极绝缘膜21优选为氧化硅、掺氮氧化硅、氮化硅、或其它高K材料，高k材料包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层；栅极材料22则可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极材料22中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。

其次，参照图2，在伪栅极堆叠结构20两侧形成伪栅极侧墙23。例如在器件表面沉积氧化硅、氮化硅或其复合层的侧墙材料层然后刻蚀形成伪栅极侧墙23。

再次，参照图3，在伪栅极侧墙23两侧衬底10中形成源漏区30。传统工艺的源漏区30可以是向衬底10中注入掺杂离子形成。在本发明优选实施例中，源漏区30是嵌入式应变源漏区，也即以伪栅极侧墙23为掩模刻蚀衬底10形成源漏凹槽，然后在源漏凹槽中外延生长SiGe或SiC等与衬底10材质不同的高应力材料从而形成相应材质的嵌入式应变源漏区。其中嵌入式应变源漏区30的上表面不限于图3所示与衬底10上表面齐平，而是可以高于衬底10上表面，形成提升源漏。优选地，也可以向嵌入式应变源漏区30中注入掺杂离子以调节类型和浓度；上述嵌入式源漏同时进行掺杂，对应NMOS掺杂磷、砷、锑等，PMOS掺杂硼、铝、镓、铟等。

接着，参照图4，去除伪栅极侧墙23并在伪栅极堆叠结构20两侧的衬底10中形成源漏扩展区31。可以通过湿法腐蚀去除氮化硅或氮氧化硅的伪栅极侧墙23，然后进行源漏离子注入，形成轻掺杂(LDD)的源漏扩展区31。

然后，参照图5，在伪栅极堆叠结构20两侧形成栅极侧墙结构40。其中，栅极侧墙结构40至少包括第一栅极侧墙41和第二栅极侧墙42。首先形成第一栅极侧墙41，在器件表面通过传统工艺沉积第一栅极侧墙材料，可为氧化硅(SiO_x)或氮化硅(SiN_x，x可为1～2，不限于整数)或氮氧化硅(SiO_xN_y，x、y可依照需要合理调整)，也可为这些材料的堆叠，然后控制刻蚀掩模版图和刻蚀工艺参数使得刻蚀得到的第一栅极侧墙41的剖面形状为L形，也即包括与伪栅极堆叠结构20直接接触的垂直部分，以及与嵌入式应变源漏区30和/或源漏扩展区31直接接触的水平部分。第一栅极侧墙41用作高应力侧墙的缓冲层，其厚度优选为1～25nm，较薄的厚度有利于应力传递。

形成第一栅极侧墙41之后，再形成第二栅极侧墙42。通过磁过滤脉冲阴极真空弧放电(FCVA)、PECVD、磁控溅射等低温方法沉积形成具有较高本征应力的类金刚石无定形碳(DLC)薄膜，然后采用O₂和/或Ar等离子体干法刻蚀形成位于第一栅极侧墙41水平部分上的第二栅极侧墙42，并使其剖面形状为近似三角形或1/4椭圆。其中，由于DLC薄膜的材料特性很大程度上取决于sp³键的含量，较高的sp³键的含量使得DLC结构更类似于金刚石而不是石墨，因此为了提高本征应力，本发明优选实施例中控制工艺参数使得DLC中sp³键的含量至少大于50％、氢原子含量少于40％、氮原子含量少于20％，如此使得用作第二栅极侧墙42的DLC薄膜本征应力不小于2GPa并优选为4～10GPa。第二栅极侧墙42的厚度优选为2～60nm。传统的SiN材质的CESL的应力仅为2.4～3.5GPa，而本发明中DLC本征应力较大，且DLC的第二栅极侧墙42与衬底沟道区仅间隔有作为缓冲层的较薄的第一栅极侧墙41，因此较之传统结构，本发明的MOSFET能向沟道区提供更高的应力，从而提高载流子迁移率、改善器件性能。对于nMOS而言DLC薄膜为张应力，而对于pMOS而言DLC薄膜为压应力，因此在CMOS器件的制造工艺中第二栅极侧墙42要分两次形成以分别控制应力种类和大小。

随后，参照图6和图7进行后续工艺，包括形成源漏接触金属硅化物60；形成接触刻蚀停止层(CESL)70，该层同时具备较高应力；形成第一ILD80，并使用平坦化技术如CMP使之平坦化，同时使之顶部与伪栅极堆叠结构20顶部平齐；选择腐蚀去除伪栅极堆叠结构20、形成栅极堆叠结构50；

具体地，以第一和第二栅极侧墙41/42为掩模，执行自对准硅化物工艺，在整个器件表面沉积Pt、Co、Ni、Ti等金属或金属合金的薄膜，然后高温退火处理，使得嵌入式应变源漏区30中所含的硅与金属发生反应生成如CoSi₂、TiSi₂、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi等源漏接触金属硅化物60以降低源漏接触电阻，从而进一步提高器件性能。

形成源漏接触金属硅化物60之后，在整个器件表面沉积形成接触刻蚀停止层(CESL)70，也即CESL70位于STI11、源漏接触金属硅化物60、第二栅极侧墙42、栅极材料层52上，其材质可以是具有高应力的传统的SiOx、SiN_x材料，或者是前述的高应力DLC。CESL70提供额外的应力增强，进一步增大了沟道区应力。具体地，CESL70所谓的高应力在本发明中为材料的本征应力大于1GPa，并优选介于2～10GPa。

淀积第一层绝缘隔离介质层80用于后栅工艺，该层可以为氧化硅、磷硅玻璃、掺氟氧化硅、掺碳氧化硅、氮化硅或者low-k材料，或者多层复合层；运用CMP，干法回刻等方法平坦化80，使之上表面与伪栅极堆叠结构20顶部平齐。

通过湿法腐蚀去除伪栅极堆叠结构20，留下栅极沟槽。然后通过PECVD、HDPCVD、ALD等方法在栅极沟槽中沉积氧化硅、掺氮氧化硅、氮化硅、或其它高K材料的栅极绝缘层51，栅极绝缘层51可以仅位于栅极沟槽底部也可位于栅极沟槽底部和侧壁。栅极绝缘层51所用的高k材料包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。在栅极沟槽中栅极绝缘层51上通过PVD、CVD、ALD等常规方法沉积栅极材料层52，栅极材料层52可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属，也可以是In₂O₃、SnO₂、ITO、IZO等金属氧化物导体，还可以是掺杂的多晶硅、非晶硅、多晶锗、多晶锗硅等。栅极材料层52中可掺入C、F、N、O、B、P、As等元素。栅极材料层52与栅极绝缘层51之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层53，阻挡层53材质为M_xN_y、M_xSi_yN_z、M_xAl_yN_z、M_aAl_xSi_yN_z，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。更优选地，栅极材料层52与阻挡层53不仅采用上下叠置的复合层结构，还可以采用混杂的注入掺杂层结构，也即构成栅极材料层52与阻挡层53的材料同时沉积在栅极绝缘层51上，因此栅极材料层包括上述阻挡层的材料。整个器件表面优选采用例如包括激光退火、Spike退火的高温快速退火来提高或者改变应力。如上所述，栅极绝缘层51、栅极材料层52以及阻挡层53共同构成栅极堆叠结构50。

最后，参照图8，完成器件制造。在整个器件表面沉积形成第二层间介质(ILD)82并CMP平坦化，刻蚀第一ILD80、第二ILD82以及CESL70形成源漏接触孔以暴露源漏接触金属硅化物60，沉积接触金属形成源漏金属塞90并CMP平坦化直至暴露ILD82。

最终形成的MOSFET器件结构如图8所示，包括衬底10、衬底10上的栅极堆叠结构50、栅极堆叠结构50两侧的由第一栅极侧墙41和第二栅极侧墙42构成的栅极侧墙结构40、栅极侧墙结构40两侧衬底10中的源漏区30，其中，第二栅极侧墙42包括DLC。栅极堆叠结构50包括栅极绝缘层51、栅极材料层52以及阻挡层53，其中阻挡层53可位于栅极绝缘层51的上方，栅极材料层52的底部和侧部可被阻挡层53包裹，或者栅极材料层52与阻挡层53的材质相互混合。源漏区30为嵌入式应变源漏区，源漏区30沿沟道方向还具有源漏扩展区31，源漏扩展区31位于栅极侧墙结构40下方。第一栅极侧墙41为L形，包括垂直部分与水平部分，第二栅极侧墙42位于该水平部分上。源漏区30上具有源漏接触金属硅化物60。CESL70覆盖STI11、源漏接触金属硅化物60、第二栅极侧墙42以及栅极材料层52。双层ILD80/82覆盖CESL70，源漏金属塞90穿过ILD80/82以及CESL70与源漏接触金属硅化物60相接触。上述各个构件的材质如前述制造方法中所述，在此不再赘述。

值得注意的是，上述图1至图8工艺对应于后栅工艺。对于前栅工艺而言，相应的制造方法变更如下：

参照图9，在衬底10上形成栅极堆叠结构50，包括依次水平层叠的栅极绝缘层51、阻挡层53以及栅极材料层52。栅极堆叠结构50各个部分材质与图7所示相同，不再赘述。其工艺顺序与后栅工艺相同，除了第一ILD80的平坦化及栅电极去除工艺。

参照图10，在栅极堆叠结构50两侧形成伪侧墙(未示出)，进行源漏结构制作包括内嵌SiGe或SiC结构30等，形成方法与图3、4所示相同，不再赘述。然后在栅极堆叠结构50两侧形成源漏扩展区31。

参照图11，在栅极堆叠结构50两侧形成栅极侧墙结构40。包括先形成L形的第一栅极侧墙41，然后再在第一栅极侧墙41上形成高应力的DLC的第二栅极侧墙42。

然后，参照图12，类似于图6、7，形成源漏接触金属硅化物60以及形成接触刻蚀停止层(CESL)70。与图6、7所示不同的是，图12中前栅工艺的栅极堆叠结构50与图6、7后栅工艺稍有区别，也即前栅工艺的栅极堆叠结构50为水平层叠的三层51/53/52，而不是后栅工艺的U型包围结构。图12中的该些60/70层结构、材质和形成方法与图6、7后栅工艺的前半部分相同，不再赘述。

最后，参照图13，完成器件制造。在整个器件表面沉积形成层间介质(ILD)80并CMP平坦化，刻蚀ILD80以及CESL70形成源漏接触孔以暴露源漏接触金属硅化物60，沉积接触金属形成源漏金属塞90并CMP平坦化直至暴露ILD80。

通过前栅方法形成的器件结构如图13所示，包括衬底10、衬底10上的栅极堆叠结构50、栅极堆叠结构50两侧的由第一栅极侧墙41和第二栅极侧墙42构成的栅极侧墙结构40、栅极侧墙结构40两侧衬底10中的源漏区30，其中，第二栅极侧墙42包括DLC。栅极堆叠结构50包括依次水平层叠的栅极绝缘层51、阻挡层53以及栅极材料层52。源漏区30为嵌入式应变源漏区，源漏区30沿沟道方向还具有源漏扩展区31，源漏扩展区31位于栅极侧墙结构40下方。第一栅极侧墙41为L形，包括垂直部分与水平部分，第二栅极侧墙42位于该水平部分上。源漏区30上具有源漏接触金属硅化物60。CESL70覆盖STI11、源漏接触金属硅化物60、第二栅极侧墙42以及栅极材料层52。单层ILD80覆盖CESL70，源漏金属塞90穿过ILD80以及CESL70与源漏接触金属硅化物60相接触。上述各个构件的材质如前述制造方法中所述，在此不再赘述。

此外，虽然本发明附图中仅显示了平面沟道的MOSFET示意图，但是本领域技术人员应当知晓的是本发明的DLC高应力侧墙结构也可应用于其他例如立体多栅、垂直沟道、纳米线等器件结构。

此外，虽然本发明附图中仅显示了平面单沟道的MOSFET示意图，但是本领域技术人员应当知晓的是本发明的DLC高应力侧墙结构也可应用于其他例如PMOS、NMOS、CMOS等器件结构。

依照本发明的高应力MOSFET及其制造方法，采用高应力的DLC薄膜作为栅极侧墙，缩短了应力层与沟道区的距离，有效提升了沟道区载流子迁移率，提高了器件性能。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (18)

1.一种MOSFET，包括衬底、衬底上的栅极堆叠结构、栅极堆叠结构两侧的栅极侧墙结构、栅极侧墙结构两侧衬底中的源漏区，其特征在于：栅极侧墙结构包括第一栅极侧墙和第二栅极侧墙，第二栅极侧墙的材质为DLC，第二栅极侧墙与第一栅极侧墙顶部等高，DLC的第二栅极侧墙与衬底沟道区仅间隔第一栅极侧墙。

2.如权利要求1的MOSFET，其中，第二栅极侧墙的DLC中sp³键的含量至少大于50％、氢原子含量少于40％、氮原子含量少于20％，本征应力不小于2GPa。

3.如权利要求1的MOSFET，其中，第一栅极侧墙包括垂直部分和水平部分，第二栅极侧墙位于第一栅极侧墙的水平部分上。

4.如权利要求1的MOSFET，其中，第一栅极侧墙的材质为氧化硅和/或氮化硅。

5.如权利要求1的MOSFET，其中，第一栅极侧墙的厚度为1～25nm，第二栅极侧墙的厚度为2～60nm。

6.如权利要求1的MOSFET，其中，栅极堆叠结构包括栅极绝缘层、栅极材料层以及阻挡层；栅极绝缘层包括氧化硅、掺氮氧化硅、氮化硅、高K材料及其组合；栅极材料层包括选自Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La的金属，或是包括选自In₂O₃、SnO₂、ITO、IZO的金属氧化物导体，或是掺杂的多晶硅、非晶硅、多晶锗、多晶锗硅，或是M_xN_y、M_xSi_yN_z、M_xAl_yN_z、M_aAl_xSi_yN_z，其中M包括Ta、Ti、Hf、Zr、Mo、W，或是上述材料的复合层；衬底包括硅、锗、应变硅、锗硅、化合物半导体、碳基半导体材料及其组合。

7.如权利要求6的MOSFET，其中，高k材料包括选自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x的铪基材料，或是包括选自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃的稀土基高K介质材料，或是包括Al₂O₃，以及上述材料的复合层。

8.如权利要求1的MOSFET，其中，源漏区为嵌入式SiGe或SiC，源漏区沿沟道方向还具有源漏扩展区，源漏扩展区位于栅极侧墙结构下方。

9.如权利要求1的MOSFET，其中，源漏区上具有源漏接触金属硅化物，接触蚀刻停止层覆盖源漏接触金属硅化物、栅极侧墙结构以及栅极堆叠结构。

10.如权利要求9的MOSFET，其中，源漏接触金属硅化物包括CoSi₂、TiSi₂、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi，接触蚀刻停止层材质为高应力的氧化硅、氮化硅或DLC。

11.一种MOSFET制造方法，包括以下步骤：

在衬底上形成伪栅极堆叠结构；

在伪栅极堆叠结构两侧的衬底中形成源漏区；

在伪栅极堆叠结构两侧形成第一栅极侧墙；

在第一栅极侧墙上形成材质为DLC的第二栅极侧墙，第二栅极侧墙与第一栅极侧墙顶部等高，DLC的第二栅极侧墙与衬底沟道区仅间隔第一栅极侧墙；

形成金属源漏接触区；

形成应力覆盖绝缘层；

形成第一层绝缘隔离介质层，并平坦化；

去除伪栅极堆叠结构，形成最终栅极堆叠结构。

12.一种MOSFET制造方法，包括以下步骤：

在衬底上形成栅极堆叠结构；

在栅极堆叠结构两侧形成第一栅极侧墙；

在第一栅极侧墙上形成材质为DLC的第二栅极侧墙，第二栅极侧墙与第一栅极侧墙顶部等高；

在第二栅极侧墙两侧的衬底中形成源漏区，DLC的第二栅极侧墙与衬底沟道区仅间隔第一栅极侧墙。

13.如权利要求11或12的MOSFET制造方法，其中，第二栅极侧墙的DLC中sp³键的含量至少大于50％、氢原子含量少于40％、氮原子含量少于20％，本征应力不小于2GPa。

14.如权利要求11或12的MOSFET制造方法，其中，通过磁过滤脉冲阴极真空弧放电(FCVA)、PECVD、磁控溅射来沉积形成DLC薄膜，然后采用O₂和/或Ar等离子体干法刻蚀形成位于第一栅极侧墙水平部分上的第二栅极侧墙。

15.如权利要求11或12的MOSFET制造方法，其中，刻蚀衬底形成源漏凹槽，在源漏凹槽中外延生长SiGe或SiC从而形成嵌入式应变源漏区。

16.如权利要求11或12的MOSFET制造方法，其中，对整个器件表面采用高温快速退火来提高或者改变应力。

17.如权利要求11或12的MOSFET制造方法，其中，形成栅极堆叠结构之后或形成源漏区之后，在源漏区上形成源漏接触金属硅化物，然后在源漏接触金属硅化物、第一和第二栅极侧墙以及栅极堆叠结构上形成接触蚀刻停止层，该层同时具备高应力。

18.如权利要求17的MOSFET制造方法，其中，源漏接触金属硅化物包括CoSi₂、TiSi₂、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi，接触蚀刻停止层材质为高应力的氧化硅、氮化硅或DLC。