CN106129010B - 一种形成3d nand闪存的方法 - Google Patents
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Abstract
本发明涉及半导体制造技术领域，尤其涉及一种形成3D NAND闪存的方法，通过对垂直孔和栅极线的结构的优化，可以实现在一条栅极线中，放入9排垂直孔的图形，然后在垂直孔制程完成后，通过第一沟槽的刻蚀，来实现上下两排垂直孔的分离，减少第二沟槽和间隔所需面积。最后通过后段双图案刻蚀的工艺，实现同一层GL SL中各个CH BL的分别连线，以有效的缩小有效存储单元的大小，从而在不增加工艺难度的前提下，通过优化平面工艺结构与后段连线工艺，提高了等效存储面积大约35%~40%。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种形成3D NAND闪存的方法。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限。在此背景的下，为解决平面闪存遇到的困难，已最求更低的单位存储单元生产成本，各种不同的三维闪存存储器结构应运而生。但三维存储器面临的最大挑战是如何提高单位面积的存储密度，以达到比平面闪存更低的成本。
目前，3D NAND很难实现量产的一个主要原因就是单位面积的存储密度不够高，以致于单位存储单元的成本与平面的1Y NAND产品并不具有优势，甚至更高。对于3D NAND来说，提高存储密度的方法主要是通过提高堆叠层数，但通过此方法不仅造成了工艺的难度升高，亦导致产品的可靠性要求变高。
因此如何在不提高工艺难度，且不影响产品可靠性的基础上，提高单位面积的存储密度成为3D NAND能够实现大规模量产，取代2D NAND所必须克服的问题。
发明内容
针对上述存在的问题，本发明公开了一种形成3D NAND闪存的方法，包括：
步骤S1，提供一光罩(mask)，且所述光罩中，在一排栅极线(Gate line，简称GL)中，形成有预定排数的垂直孔图形(Channel hole，简称CH)；
步骤S2，提供一衬底，所述衬底表面形成有堆叠结构，且所述堆叠结构包括多层交错堆叠的虚拟介质层和层间介质层，所述层间介质层形成于相邻的虚拟介质层之间；
步骤S3，利用所述光罩刻蚀所述堆叠结构至所述衬底形成多个垂直孔，于所述垂直孔填充多晶硅形成多晶硅插塞(CH Poly Plug)；
步骤S4，继续生长一层氧化物，进行第一刻蚀工艺刻蚀所述氧化物至所述堆叠结构的第五层层间介质层的上表面形成第一沟槽(SL1)；
步骤S5，于所述第一沟槽中充满所述氧化物，并进行第二刻蚀工艺刻蚀所述氧化物至所述衬底的上表面形成第二沟槽(SL2)，且所述第二沟槽位于相邻第一沟槽的中间位置；
步骤S6，去除所述虚拟介质层形成第三沟槽，并于所述第二沟槽以及第三沟槽中均填充金属；
步骤S7，继续进行后段连线工艺。
上述的形成3D NAND闪存的方法，其中，所述虚拟介质层为氮化硅。
上述的形成3D NAND闪存的方法，其中，所述层间介质层和所述氧化物均为二氧化硅。
上述的形成3D NAND闪存的方法，其中，所述金属为钨(W)。
上述的形成3D NAND闪存的方法，其中，所述第一刻蚀工艺和所述第二刻蚀工艺均为干法刻蚀工艺。
上述的形成3D NAND闪存的方法，其中，所述步骤S5中，采用原子层沉积(ALD)的方法于所述堆叠结构之上沉积氧化物，并采用化学机械研磨(CMP)去除多余的所述氧化物后，形成充满所述第一沟槽的所述氧化物。
上述的形成3D NAND闪存的方法，其中，所述第一沟槽的关键尺寸(CD)为90～110nm。
上述的形成3D NAND闪存的方法，其中，所述方法中，所述步骤S6具体为：利用双图案光刻工艺(DPL)，实现相邻两排的垂直孔的金属字线(Metal Bit Line，简称MBL)的分离，以达到分别控制的目的。
上述的形成3D NAND闪存的方法，其中，所述预定排数为9排。
上述的形成3D NAND闪存的方法，其中，所述步骤S7中，采用湿法刻蚀工艺去除所述虚拟介质层形成第三沟槽。
上述发明具有如下优点或者有益效果：
本发明公开了一种形成3D NAND闪存的方法，通过对垂直孔和栅极线的结构的优化，可以实现在一条栅极线中，放入9排垂直孔图形，然后在垂直孔制程完成后，通过第一沟槽的刻蚀,来实现上下两排垂直孔的分离，减少第二沟槽和OLP(over lap，间隔)所需面积。最后通过后段双图案刻蚀(DPL)的工艺，实现同一层GL SL中各个CH BL(bit line，位线)的分别连线，以有效的缩小有效存储单元的大小，从而在不增加工艺难度的前提下，通过优化平面工艺结构与后段连线工艺，提高了等效存储面积大约35％～40％。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
图1是本发明实施例中形成3D NAND闪存的方法流程图；
图2是传统技术形成垂直孔的光罩的结构示意图。
图3～12是本发明实施例中形成3D NAND闪存的流程结构示意图。
具体实施方式
下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
如图1所示，本实施例涉及一种形成3D NAND闪存的方法，该方法具体包括如下步骤：
步骤S1，提供一光罩，且在该光罩中，在一排栅极线中，形成预定排数的垂直孔图形；优选的，该预定排数为9排，即在该光罩中，在一排栅极线中，形成9排垂直孔图形，如图3所示的结构。
图2是现有的形成垂直孔的光罩的结构示意图，显而易见的，本实施例中的光罩所形成的垂直孔的排孔方式更为优化，其可以很好的节省面积，提高存储密度。
步骤S2，提供一衬底1，于衬底1表面形成堆叠结构，该堆叠结构包括多层交错堆叠的虚拟介质层2及层间介质层3，在该堆叠结构中，层间介质层3形成于相邻的虚拟介质层2之间，由于形成该堆叠结构的具体工艺为本领域技术人员所熟知，且并非本发明改进的重点，在此便不予以赘述，如图4所示的结构。
在本发明一个优选的实施例中，上述虚拟介质层2为氮化硅。
在本发明一个优选的实施例中，上述层间介质层3为氧化硅。
步骤S3，利用上述步骤S1中提供的光罩刻蚀堆叠结构至衬底1形成多个垂直孔4，如图5所示的结构，并于多个垂直孔4中均填充多晶硅形成多晶硅插塞5，如图6所示的结构。
由于在步骤S1中提供的光罩中，在一排栅极线中，形成预定排数的垂直孔图形，则在本步骤S3中，采用该光罩在一排栅极线中，形成相应排数的垂直孔4。
在本发明的实施例中，由于在步骤S1提供的光罩中，在一排栅极线中，优选形成9排垂直孔图形，则在本步骤S3中，采用该光罩在一排栅极线中，形成9排垂直孔4。
步骤S4，继续生长一层氧化物6，如图7所示的结构，进行第一次刻蚀工艺刻蚀氧化物6至堆叠结构第五层层间介质层3的上表面形成第一沟槽(SL1)7，如图8所示的结构。
在本发明的一个优选的实施例中，上述氧化物6为二氧化硅，且该氧化物6的厚度为500埃。
具体的，在该堆叠结构的上方生长一厚度为500埃的二氧化硅薄膜，之后进行GLSL1光罩(mask)的光刻(photolithography)，然后利用该GL SL1光罩进行第一次刻蚀工艺刻蚀二氧化硅薄膜至堆叠结构第五层层间介质层3的上表面形成第一沟槽7。
在本发明一个优选的实施例中，第一沟槽7的关键尺寸(CD)为90～110nm(例如90nm、100nm、105nm或110nm等)。
在本发明一个优选的实施例中，第一刻蚀工艺为干法刻蚀工艺。
步骤S5，于第一沟槽7中充满氧化物8，如图9所示的结构，并进行第二刻蚀工艺刻蚀氧化物8至衬底1的上表面形成第二沟槽9(SL2)，且第二沟槽9位于相邻第一沟槽7的中间位置，如图10所示的结构。
在本发明的实施例中，该氧化物8和上述步骤S4中的氧化物6优选为同种氧化物。
在本发明一个优选的实施例中，第二刻蚀工艺为干法刻蚀工艺。
在本发明一个优选的实施例中，上述步骤S5中，采用原子层沉积(ALD)的方法于所述第一沟槽7中堆叠结构之上沉积氧化物8(二氧化硅)，并采用化学机械研磨(CMP)去除多余的氧化物8后，形成充满第一沟槽7的氧化物8。
具体的，采用原子层沉积的方法于第一沟槽7之上沉积厚度为1500埃的二氧化硅薄膜，并采用化学机械研磨去除厚度为500埃的二氧化硅薄膜后，形成充满第一沟槽7的氧化物8。
步骤S6，去除虚拟介质层2形成第三沟槽(SL3)，并于第一沟槽7、第二沟槽9以及第三沟槽中均填充金属10，如图11所示的结构。
在本发明一个优选的实施例中，金属10为钨(W)。
在本发明一个优选的实施例中，采用湿法刻蚀工艺去除虚拟介质层2形成第三沟槽。
步骤S7，继续进行后段连线工艺。
在本发明一个优选的实施例中，上述步骤S7具体为：利用双图案光刻工艺(DPL)，实现相邻两排的垂直孔4的MBL的分离，以达到分别控制的目的，其中，11为第一层金属孔(Via1，简称V1)；如图12所示的结构，由于极小的M2(Metal2，第二金属层)的线宽，可以很好的提高存储密度。
根据具体的实验数据可知，由传统的垂直孔光罩形成的垂直孔X方向的间距(BLpitch)为196nm，Y方向的间距(GL pitch)为480nm，垂直孔CD为110nm，则有效单元尺寸(Effective cell Size)为47040nm2；其中，有效单元尺寸＝BL pitch*GL pitch/CH；而采用本实施例形成的垂直孔X方向的间距(pitch)为196nm，Y方向的间距为1050nm，垂直孔CD为110nm，则有效单元(Effective cell Size)＝196*1050/8＝25725nm2，显而易见的，本实施例通过优化平面工艺结构与后段连线工艺，提高了等效存储面积大约35％～40％。
本发明公开了一种形成3D NAND闪存的方法，通过对垂直孔和栅极线的结构的优化，可以实现在一条栅极线中，放入9排垂直孔的图形，然后在垂直孔制程完成后，通过第一沟槽的刻蚀,来实现上下两排垂直孔的分离，减少第二沟槽和间隔所需面积。最后通过后段双图案刻蚀的工艺，实现同一层GL SL中各个CH BL的分别连线，以有效的缩小有效存储单元的大小，从而在不增加工艺难度的前提下，通过优化平面工艺结构与后段连线工艺，提高了等效存储面积大约35％～40％。
本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (9)
1.一种形成3D NAND闪存的方法，其特征在于，包括：
步骤S1，提供一光罩，且所述光罩中，在一排栅极线中，形成有预定排数的垂直孔图形；
步骤S2，提供一衬底，所述衬底表面形成有堆叠结构，且所述堆叠结构包括多层交错堆叠的虚拟介质层和层间介质层，所述层间介质层形成于相邻的虚拟介质层之间；
步骤S3，利用所述光罩刻蚀所述堆叠结构至所述衬底形成多个垂直孔，于所述垂直孔填充多晶硅形成多晶硅插塞；
步骤S4，继续生长一层氧化物，进行第一刻蚀工艺刻蚀所述氧化物至所述堆叠结构的第五层层间介质层的上表面形成第一沟槽；
步骤S5，于所述第一沟槽中充满所述氧化物，并进行第二刻蚀工艺刻蚀所述氧化物至所述衬底的上表面形成第二沟槽，且所述第二沟槽位于相邻第一沟槽的中间位置；
步骤S6，去除所述虚拟介质层形成第三沟槽，并于所述第二沟槽以及第三沟槽中均填充金属；
步骤S7，继续进行后段连线工艺；
其中，所述预定排数为9排。
2.如权利要求1所述的形成3D NAND闪存的方法，其特征在于，所述虚拟介质层为氮化硅。
3.如权利要求1所述的形成3D NAND闪存的方法，其特征在于，所述层间介质层和所述氧化物均为二氧化硅。
4.如权利要求1所述的形成3D NAND闪存的方法，其特征在于，所述金属为钨。
5.如权利要求1所述的形成3D NAND闪存的方法，其特征在于，所述第一刻蚀工艺和所述第二刻蚀工艺均为干法刻蚀工艺。
6.如权利要求1所述的形成3D NAND闪存的方法，其特征在于，所述步骤S5中，采用原子层沉积的方法于所述堆叠结构之上沉积所述氧化物，并采用化学机械研磨去除多余的所述氧化物后，形成充满所述沟槽的所述氧化物。
7.如权利要求1所述的形成3D NAND闪存的方法，其特征在于，所述第一沟槽的关键尺寸为90～110nm。
8.如权利要求1所述的形成3D NAND闪存的方法，其特征在于，所述方法中，所述步骤S7具体为：利用双图案光刻工艺，实现相邻两排的垂直孔的MBL的分离，以达到分别控制的目的。
9.如权利要求1所述的形成3D NAND闪存的方法，其特征在于，所述步骤S6中，采用湿法刻蚀工艺去除所述虚拟介质层形成第三沟槽。
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