CN103426917A - 非易失性存储器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种非易失性存储器件，所述非易失性存储器件包括：沟道层，所述沟道层垂直于衬底的表面而突出；隧道绝缘层，所述隧道绝缘层形成在沟道层的表面上；层叠结构，在所述层叠结构中，沿着沟道层交替地形成有多个浮栅电极和多个控制栅电极；以及电荷阻挡层，所述电荷阻挡层***在所述多个浮栅电极中的每个浮栅电极与所述多个控制栅电极中的每个控制栅电极之间，其中，浮栅电极包括第一浮栅电极和第二浮栅电极，所述第一浮栅电极处在两个控制栅电极之间，所述第二浮栅电极位于层叠结构的最下部和最上部，且在平行于衬底的方向上具有比第一浮栅电极小的宽度。

Description

非易失性存储器件及其制造方法
相关申请的交叉引用
本申请要求2012年5月15日提交的申请号为10-2012-0051572的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种非易失性存储器件及其制造方法，更具体而言，涉及一种具有从衬底垂直层叠多个存储器单元的3D结构的非易失性存储器件及其制造方法。
背景技术
非易失性存储器件是一种尽管切断电源也能维持其中储存的数据的存储器件。目前，广泛地利用例如快闪存储器等的各种非易失性存储器件。
目前，随着具有存储器单元以单层形成在半导体衬底之上的2D结构的非易失性存储器件的集成度的改善达到极限，提出了具有沿着从半导体衬底垂直突出的沟道层形成多个存储器单元的3D结构的非易失性存储器件。具体地，具有3D结构的非易失性存储器件可以包括用于将电荷储存在由导体形成的浮栅电极中的结构、和用于将电荷储存在由绝缘体形成的电荷陷阱层中的结构。
图1A和图1B是现有的具有3D结构的非易失性存储器件的截面图。
参见图1A和图1B，将电荷储存在浮栅电极中的3D非易失性存储器件可以包括：沟道层70，所述沟道层70被形成为穿通交替层叠在衬底10之上的多个层间电介质层20和多个控制栅电极30；隧道绝缘层60，所述隧道绝缘层60包围沟道层70；浮栅电极50，所述浮栅电极50***在层间电介质层20与隧道绝缘层60之间；以及电荷阻挡层40，所述电荷阻挡层40包围浮栅电极50。
在图1A的非易失性存储器件中，位于最上部和最下部的浮栅电极50是仅与一个控制栅电极30相邻的虚设浮栅电极，且因而很难控制。因此，会发生异常编程操作，并且沟道电流在读取操作期间会减小。
此外，如图1B所示，当控制栅电极30位于衬底10上时，不在最下部形成虚设浮栅电极，而是控制栅电极30与衬底10直接连接。因此，将控制栅电极30缩短到阱提取区域，且不能独立于阱提取区域而被控制。因此，需要开发一种能解决上述问题的结构。
发明内容
本发明的一个实施例涉及一种非易失性存储器件及其制造方法，所述非易失性存储器件将虚设浮栅电极的尺寸最小化以减小虚设浮栅电极与控制栅电极之间的耦合比，由此改善操作特性。
根据本发明的一个实施例，一种非易失性存储器件包括：沟道层，所述沟道层与衬底的表面垂直突出；隧道绝缘层，所述隧道绝缘层形成在沟道层的表面上；层叠结构，在所述层叠结构中，沿着沟道层交替形成有多个浮栅电极和多个控制栅电极；以及电荷阻挡层，所述电荷阻挡层***在所述多个浮栅电极中的每个浮栅电极与所述多个控制栅电极中的每个控制栅电极之间，其中，布置所述多个浮栅电极的第一部分使得所述浮栅电极的第一部分中的每个浮栅电极位于所述多个控制栅电极中的两个控制栅电极之间，以及其中，所述多个浮栅电极的浮栅电极位于层叠结构的最下部和最上部，以及其中，所述多个浮栅电极中的位于层叠结构的最下部和最上部的浮栅电极每个都在平行于衬底的方向上具有比所述多个浮栅电极的所述第一部分中的每个浮栅电极的宽度小的宽度。
根据本发明的另一个实施例，一种用于制造非易失性存储器件的方法包括以下步骤：在衬底之上形成第一层间电介质层；在第一层间电介质层之上形成交替层叠多个牺牲层和多个第二层间电介质层的层叠结构；在所述多个牺牲层中的最上面的牺牲层之上形成第三层间电介质层；在第一至第三层间电介质层和牺牲层中形成孔，所述孔暴露出第一至第三层间电介质层、牺牲层以及衬底；刻蚀经由孔暴露出的第一至第三层间电介质层，以形成多个凹槽；以及在所述多个凹槽的每个凹槽中顺序形成电荷阻挡层和浮栅电极，其中，第一和第三层间电介质层具有比所述多个第二层间电介质层低的刻蚀速率。
附图说明
图1A和图1B是现有的具有3D结构的非易失性存储器件的截面图。
图2A至图2J是用于解释根据本发明的一个实施例的非易失性存储器件及其制造方法的截面图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为限定为本文所提供的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并向本领域技术人员充分地传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相似的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例进行了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
图2A至图2J是用于解释根据本发明的一个实施例的非易失性存储器件及其制造方法的截面图。图2J是根据本发明的本实施例的非易失性存储器件的截面图，以及图2A至图2I是说明用于制造图2J的非易失性存储器件的中间工艺的实例的截面图。
参见图2A，在衬底100之上形成第一层间电介质层110。衬底100可以包括由单晶硅形成的半导体衬底，并具有预定的下结构（未示出）。
这里，将第一层间电介质层110致密地形成为具有比以下要描述的第二层间电介质层低的刻蚀速率。例如，第一层间电介质层110可以由基于氧化物的材料形成。在氧化硅（SiO2）的情况下，薄膜的密度可以根据诸如低压化学气相沉积（LP-CVD）、等离子体增强CVD（PE-CVD）、原子层沉积（ALD）或物理气相沉积（PVD）的沉积工艺而不同。例如，由大气压CVD（AP-CVD）形成的氧化硅相比于四乙基原硅酸盐（TEOS）或高温氧化物（HTO）对诸如缓冲氧化物刻蚀剂或氢氟酸的湿法刻蚀溶液具有更大的抗性。
此外，尽管应用相同的沉积方法，但是经由致密化工艺可以减小刻蚀速率。例如，在形成电介质层之后，可以执行退火或快速热处理（RTP）以使电介质层致密，由此增加对湿法刻蚀的抗性。
参见图2B，在第一层间电介质层110之上交替地层叠多个牺牲层120和多个第二层间电介质层130。此后，为了便于描述，将交替地层叠多个牺牲层120和多个层间电介质层130的结构称为层叠结构。
这里，可以将牺牲层120布置在层叠结构的最下部和最上部，且第二层间电介质层130可以由具有比第一层间电介质层110和以下要描述的第三层间电介质层高的刻蚀速率的基于氧化物的材料形成。此外，经由后续工艺去除牺牲层120以提供要形成以下要描述的控制栅电极的空间，牺牲层120可以由相对于第一层间电介质层110、第二层间电介质层130以及以下要描述的第三层间电介质层具有刻蚀选择性的材料，例如基于氮化物的材料形成。图2B示出了五个牺牲层120。然而，牺牲层120的数目仅是实例，并且可以设定为小于或大于五。
参见图2C，在形成在层叠结构的最上部的牺牲层120之上形成第三层间电介质层140。将第三层间电介质层140致密地形成为具有比第二层间电介质层130低的刻蚀速率。例如，第三层间电介质层140可以由与第一层间电介质层110相同的基于氧化物的材料形成。
这里，第三层间电介质层140可以通过与第二层间电介质层130不同的沉积方法来形成，沉积方法可以从LP-CVD、PE-CVD、ALD、PVD等中选择。可替选地，尽管第三层间电介质层140通过相同的方法来沉积，但是可以执行诸如退火或RTP的致密化工艺以减小刻蚀速率。
参见图2D，选择性地刻蚀第三层间电介质层140、层叠结构以及第一层间电介质层110以形成开放衬底100的孔H。
这里，当从上俯视时，孔H可以具有圆形或椭圆形，且可以将多个孔H布置成矩阵形。具体地，当交替地层叠氧化物层和氮化物层以形成层叠结构时，与交替地层叠氧化物层和多晶硅层的现有方法相比，可以更容易地形成具有垂直刻蚀轮廓的层叠结构。
参见图2E，部分地刻蚀经由经由孔H暴露出的第一至第三层间电介质层110、130以及140并且使暴露出的第一至第三层间电介质层110、130以及140从牺牲层120的侧表面凹陷。
这里，可以执行利用第一至第三层间电介质层110、130以及140与牺牲层120之间的刻蚀选择性的湿法刻蚀工艺以将第一至第三层间电介质层110、130以及140凹陷。此时，将具有低刻蚀速率的第一层间电介质层110和第三层间电介质层140刻蚀地比第二层间电介质层130少。另外，当第一层间电介质层110和第三层间电介质层140与第二层间电介质层130在刻蚀速率上具有大的差异时，第一层间电介质层110和第三层间电介质层140可以几乎不被刻蚀。这个工艺的结果是，在孔H的侧壁中形成不均匀的凹槽，且其余的第一至第三层间电介质层110、130以及140分别被称作第一至第三初次层间电介质层图案110A、130A以及140A。
参见图2F，在形成在孔H的侧壁中的凹槽中顺序形成电荷阻挡层150和浮栅电极160A和160B。此时，形成在第一初次层间电介质层110A和第三初次层间电介质层140A的凹槽中的最上面和最下面的浮栅电极是虚设浮栅电极160B，所述虚设浮栅电极160B被形成为在平行于衬底100的方向上具有比形成在第二初次层间电介质层图案130A的凹槽中的浮栅电极160A小的宽度。
这里，电荷阻挡层150用来阻挡储存在浮栅电极160A和160B中的电荷移动到外部，且可以根据ALD或CVD，通过沿着形成在孔H的侧壁中的凹槽的内壁保形地（conformally）沉积绝缘材料来形成电荷阻挡层150。另外，浮栅电极160A和160B可以通过以下工艺形成：将诸如掺杂的多晶硅的导电材料沉积到填充形成在孔H的侧壁中的凹槽的厚度，刻蚀所述导电材料直到暴露出牺牲层120的侧表面，以及将所述导电材料针对各个层分开。
参见图2G，沿着孔H的侧壁形成隧道绝缘层170。隧道绝缘层170是用于电荷隧穿的层，且可以根据ALD或CVD通过沉积基于氧化物的材料来形成隧道绝缘层170。
然后，在形成有隧道绝缘层170的孔H中形成沟道层180。可以通过沉积或生长半导体材料例如多晶硅来形成沟道层180。在本发明的本实施例中，可以将沟道层180形成到完全填充孔H的厚度，但是本发明不限于此。在另一个实施例中，可以将沟道层180形成到不完全填充孔H的厚度。
参见图2H，选择性地刻蚀在孔H两侧的第一至第三初次层间电介质层图案110A、130A以及140A和牺牲层120以形成暴露出牺牲层120的侧表面的沟槽T。
这里，可以将多个沟槽T布置成沿着与图2H的截面方向交叉的方向延伸的缝隙形状。其余的第一至第三初次层间电介质层图案110A、130A以及140A和其余的牺牲层120分别被称作为第一至第三二次层间电介质层图案110B、130B以及140B和牺牲层图案120A。
参见图2I，去除经由沟槽T暴露出的牺牲层图案120A。此时，可以利用牺牲层图案120A与第一至第三二次层间电介质层图案110B、130B以及140B之间的刻蚀选择性基于浸出（dip-out）方法来执行湿法刻蚀工艺，以去除牺牲层图案120A。
参见图2J，在去除牺牲层图案120A的空间中形成控制栅电极190。可以将控制栅电极190形成为在平行于衬底100的方向上具有比浮栅电极160A和160B大的宽度。
这里，控制栅电极190可以通过以下工艺来形成：将诸如掺杂的多晶硅或金属的导电材料沉积到填充去除了牺牲层图案120A的空间的厚度，刻蚀所述导电材料直到暴露出第一至第三二次层间电介质层110B、130B以及140B的侧表面，以及将所述导电材料针对各个层分开。此外，为了在形成控制栅电极190之前改善界面特性，可以通过沿着去除了牺牲层图案120A的空间的内壁保形地沉积氮化钛（TiN）等来形成势垒金属（barrier metal）层。
通过上述制造方法，可以制造根据本发明的本实施例的非易失性存储器件。
参见图2J，根据本发明的实施例的非易失性存储器件可以包括：沟道层180，所述沟道层180从衬底100垂直突出；隧道绝缘层170，所述隧道绝缘层170包围沟道层180的侧表面；层叠结构，在所述层叠结构中，沿着沟道层180交替地层叠有多个浮栅电极160A和160B以及多个控制栅电极190；电荷阻挡层150，所述电荷阻挡层150***在浮栅电极160A和160B与控制栅电极190之间；以及第一至第三二次层间电介质层图案110B、130B以及140B，所述第一至第三二次层间电介质层图案110B、130B以及140B包围浮栅电极160A和160B的外表面。
这里，位于层叠结构的最下部和最上部的浮栅电极160B是虚设浮栅电极，且在平行于衬底100的方向上具有比位于两个控制栅电极190之间的浮栅电极160A小的宽度。另外，控制栅电极190在平行于衬底100的方向上可以具有比浮栅电极160A和160B大的宽度。
此外，根据本发明的实施例的非易失性存储器件可以包括多个存储器单元，所述多个存储器单元沿着沟道层180布置，且每个存储器单元可以包括浮栅电极160A和与浮栅电极160A相邻的控制栅电极190对。
在根据本发明的实施例的非易失性存储器件及其制造方法中，可以最小化位于沿着从衬底垂直突出的沟道形成的多个浮栅电极之中的最上或最下部分中的与控制栅电极和衬底相邻的虚设浮栅电极的尺寸。因此，可以将虚设浮栅电极与控制栅电极接触的面积减小以降低控制栅电极与虚设浮栅电极之间的耦合率。因此，不仅可以防止在虚设浮栅电极中的异常编程操作，也可以防止沟道电流在读取操作期间减小。
根据本发明的实施例，可以将虚设浮栅电极的尺寸最小化以减小虚设浮栅电极与控制栅电极之间的耦合率，这可以改善非易失性存储器件的操作特性。
尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (13)

1.一种非易失性存储器件，包括：
沟道层，所述沟道层垂直于衬底的表面而突出；
隧道绝缘层，所述隧道绝缘层形成在所述沟道层的表面上；
层叠结构，在所述层叠结构中，沿着所述沟道层交替地形成有多个浮栅电极和多个控制栅电极；以及
电荷阻挡层，所述电荷阻挡层***在所述多个浮栅电极中的每个浮栅电极与所述多个控制栅电极中的每个控制栅电极之间，
其中，布置所述多个浮栅电极的第一部分使得所述浮栅电极的所述第一部分中的每个浮栅电极位于所述多个控制栅电极的两个控制栅电极之间，以及
其中，所述多个浮栅电极中的浮栅电极位于所述层叠结构的最下部和最上部，且所述多个浮栅电极中的位于层叠结构的最下部和最上部的浮栅电极每个都在平行于衬底方向上具有比所述多个浮栅电极的第一部分的每个浮栅电极小的宽度。
2.如权利要求1所述的非易失性存储器件，还包括：
多个存储器单元，所述多个存储器单元沿着所述沟道层布置，
其中，所述存储器单元每个都包括所述多个浮栅电极的所述第一部分中的一个浮栅电极、和与所述一个浮栅电极相邻的两个控制栅电极。
3.如权利要求1所述的非易失性存储器件，其中，所述多个浮栅电极中的位于所述层叠结构的最下部和最上部的浮栅电极是虚设浮栅电极。
4.如权利要求1所述的非易失性存储器件，其中，所述多个控制栅电极中的每个控制栅电极在平行于所述衬底的方向上具有比所述多个浮栅电极中的每个浮栅电极大的宽度。
5.如权利要求1所述的非易失性存储器件，还包括绝缘层，所述绝缘层包围所述浮栅电极的外表面。
6.一种制造非易失性存储器件的方法，所述方法包括以下步骤：
在衬底之上形成第一层间电介质层；
在所述第一层间电介质层之上形成交替地层叠多个牺牲层和多个第二层间电介质层的层叠结构；
在所述多个牺牲层中的最上面的牺牲层之上形成第三层间电介质层；
在所述第一至第三层间电介质层和所述牺牲层中形成孔，所述孔暴露出所述第一至第三层间电介质层、所述牺牲层以及所述衬底；
刻蚀经由所述孔暴露出的所述第一至第三层间电介质层，以形成多个凹槽；以及
在所述多个凹槽中的每个凹槽中，顺序形成电荷阻挡层和浮栅电极，
其中，所述第一层间电介质层和所述第三层间电介质层具有比所述多个第二层间电介质层低的刻蚀速率。
7.如权利要求6所述的方法，其中，所述第一层间电介质层和所述第三层间电介质层比所述多个第二层间电介质层中的每个第二层间电介质层更致密。
8.如权利要求6所述的方法，其中，形成所述第一层间电介质层或所述第三层间电介质层的步骤包括以下步骤：
沉积电介质层；以及
经由热处理将所述电介质层致密化。
9.如权利要求6所述的方法，其中，在所述多个凹槽中的每个凹槽中顺序形成电荷阻挡层和浮栅电极的步骤还包括以下步骤：
在形成在所述第一层间电介质层和所述第三层间电介质层中的凹槽中，形成具有第一宽度的浮栅电极；以及
在形成在所述多个第二层间电介质层中的每个凹槽中，形成具有比所述第一宽度大的第二宽度的浮栅电极。
10.如权利要求6所述的方法，其中，所述多个牺牲层中的每个牺牲层相对于所述第一至第三层间电介质层具有刻蚀选择性。
11.如权利要求6所述的方法，还包括：沿着所述孔的侧壁顺序形成隧道绝缘层和沟道层。
12.如权利要求11所述的方法，还包括以下步骤：
在所述孔的每一侧上形成沟槽，所述沟槽延伸穿通所述多个牺牲层以暴露出所述多个牺牲层和所述衬底；
去除由所述沟槽暴露出的所述多个牺牲层，以形成多个空间；以及
在所述多个空间中的每个空间中形成控制栅电极。
13.如权利要求12所述的方法，其中，所述控制栅电极中的每个控制栅电极在平行于所述衬底的方向上具有比所述浮栅电极中的每个浮栅电极大的宽度。
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