CN109524417A - 3d nand存储器及其形成方法 - Google Patents
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Abstract
一种3D NAND存储器及其形成方法，其中所述3D NAND存储器的形成方法，在形成堆叠结构后，无需先将堆叠结构的***区域通过多次掩膜和刻蚀工艺形成台阶区，可以直接在***区上的堆叠结构中形成若干接触通孔，极大的简化了制作工艺，降低了制作成本，并且，控制栅和导电接触部可以同时形成，相比于现有的控制栅和导电接触部在不同步骤形成的工艺，极大的简化了工艺步骤。并且3D NAND存储器的形成方法还能够防止误对准、过刻蚀和欠刻蚀等问题的产生。
Description
技术领域
本发明涉及半导体制作领域，尤其涉及一种3D NAND存储器及其形成方法。
背景技术
NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的3D NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的3D NAND存储器。
在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构。现有3D NAND存储器的形成过程一般包括：提供衬底，所述衬底包括***区和核心阵列区；在衬底上形成氮化硅层和氧化硅层交替层叠的堆叠层，所述对叠层横跨***区和核心阵列区；刻蚀***区域的堆叠层，形成台阶区，所述台阶区具有若干台阶，每一个台阶由相邻层的氮化硅层和氧化硅层的构成的一个叠层组成；刻蚀核心阵列区的堆叠层，在堆叠层中形成沟道孔；在所述沟道孔中形成存储区；去除氮化硅层，在去除氮化硅层的位置形成金属控制栅；形成金属控制栅后，形成覆盖堆叠结构的介质层；刻蚀所述介质层，在介质层中形成若干接触通孔，若干接触通孔暴露出相应的台阶的金属控制栅表面；在若干接触通孔填充金属，形成若干金属接触部。
但是，现有3D NAND存储器的制作工艺较为复杂。
发明内容
本发明所要解决的技术问题是怎样降低3D NAND存储器的制作成本。
为解决前述问题，本发明提供了一种3D NAND存储器的形成方法，包括：
提供半导体衬底，所述半导体衬底包括***区和核心阵列区；在所述半导体衬底的***区和核心阵列区上形成堆叠结构，所述堆叠结构包括交替层叠的绝缘层和牺牲层；刻蚀所述***区上的堆叠结构，在***区上的堆叠结构中形成深度不同的若干接触通孔，所述若干接触通孔的底部分别暴露出不同层的牺牲层表面；在所述若干接触通孔的侧壁和底部表面以及堆叠结构的表面上形成支撑材料层；去除所述牺牲层，形成若干空腔；去除所述若干接触通孔底部的支撑材料层，使得每个接触通孔与底部对应的一个空腔连通；向所述若干接触通孔及其对应连通的空腔中填充导电材料，形成控制栅和与控制栅连接的导电接触部。
可选的，还包括：在形成支撑材料层之后，刻蚀所述支撑材料层和堆叠结构，在***区和核心阵列区上的堆叠结构中形成若干暴露出半导体衬底表面的伪沟道通孔，在核心阵列区上的堆叠结构中形成若干暴露出半导体衬底表面的沟道通孔；在所述沟道通孔中形成存储结构；在所述伪沟道通孔中形成伪沟道结构；形成所述存储结构和伪沟道结构后，去除所述牺牲层，形成若干空腔。
可选的，所述接触通孔的形成过程包括：在所述堆叠结构的表面上形成第一图形化的掩膜层，所述第一图形化的掩膜层中具有暴露出***区上的堆叠结构表面的若干开口，若干开口从***区指向核心阵列区的方向上依次排列；在所述第一图形化的掩膜层上形成光刻胶层；进行光刻胶图形化工艺，使所述光刻胶层暴露出第一图形化的掩膜层中离核心阵列区最远的一个开口；进行刻蚀工艺，以所述光刻胶层和第一图形化的掩膜层为掩膜，沿所述最远的开口，刻蚀所述堆叠结构中最顶层的绝缘层，形成第一接触通孔，所述第一接触通孔暴露出最顶层绝缘层底部的牺牲层的表面；进行光刻胶图形化工艺，使所述光刻胶层暴露出第一图形化的掩膜层中离核心阵列区第二远的一个开口；进行刻蚀工艺，以所述光刻胶层和第一图形化的掩膜层为掩膜，沿所述第二远的开口，刻蚀所述堆叠结构中最顶层的绝缘层，形成第二接触通孔，所述第二接触通孔暴露出最顶层绝缘层底部的牺牲层的表面，同时沿第一接触通孔继续刻蚀底部牺牲层和绝缘层，使得第一接触通孔的底部暴露出倒数第二层的牺牲层的表面；循环进行光刻胶图形化工艺和刻蚀工艺，依次暴露出从***区指向核心阵列区的方向上的若干开口，并依次刻蚀相应层的绝缘层和牺牲层，直至形成若干接触通孔。
可选的，所述支撑材料层位于第一图形化的掩膜层表面
可选的，在去除牺牲层时，所述牺牲层相对于支撑材料层具有高的刻蚀选择比。
可选的，所述支撑材料层为单层或多层堆叠结构。
可选的，所述支撑材料层为单层的氧化硅，或者氧化硅和多晶硅的双层堆叠结构。
可选的，在形成所述伪沟道通孔和沟道通孔之前，在所述支撑材料层表面上形成第二图形化的掩膜层，所述第二图形化的掩膜层填充满接触通孔。
可选的，在形成所述伪沟道通孔和沟道通孔之后，去除所述第二图形化的掩膜层。
可选的，在所述沟道通孔中形成存储结构之前，在所述沟道通孔的底部形成半导体外延层。
可选的，所述存储结构和伪沟道结构在同一步骤中形成或不同步骤中形成。
可选的，所述存储结构至少包括电荷捕获层和沟道层。
可选的，在形成所述存储结构和伪沟道结构后，回刻蚀存储结构，在顶层的绝缘层中形成凹槽，在凹槽中填充半导体材料形成插塞。
可选的，在所述凹槽中填充半导体材料时，在所述接触通孔中也填充半导体材料。
可选的，还包括：在形成所述存储结构和伪沟道结构后，刻蚀核心阵列区上的堆叠结构，形成贯穿堆叠结构的栅极隔槽，所述栅极隔槽的底部暴露出半导体衬底。
可选的，形成栅极隔槽后，去除所述牺牲层；去除接触通孔中半导体材料。
可选的，向所述接触通孔和空腔中填充导电材料时，向所述栅极隔槽中也填充导电材料，所述填充的导电材料仅覆盖栅极隔槽的侧壁和底部表面。
可选的，还包括：回刻蚀去除所述栅极隔槽侧壁和底部表面的导电材料；在回刻蚀去除所述栅极隔槽侧壁和底部表面的导电材料后，在栅极隔槽的侧壁表面形成隔离侧墙；在隔离侧墙表面形成填充满剩余的栅极隔槽导电层，形成阵列共源极。
可选的，去除所述牺牲层后，在若干接触通孔中的支撑材料层表面以及若干空腔的侧壁表面形成高K薄膜。
可选的，去除所述若干接触通孔底部的支撑材料层，使得每个接触通孔与底部对应的一个空腔连通之前，相应的去除接触通孔底部的支撑材料层上的高K薄膜。
本发明还提供了一种3D NAND存储器，包括：
半导体衬底，所述半导体衬底包括***区和核心阵列区；位于所述半导体衬底的***区和核心阵列区上的堆叠结构，所述堆叠结构包括交替层叠的绝缘层和控制栅结构，所述控制栅结构包括高K薄膜和控制栅；位于所述***区上的堆叠结构中的若干深度不同的接触通孔，若干接触通孔的底部分别暴露出不同层的控制栅表面；位于所述若干接触通孔的侧壁表面的支撑材料层；位于所述支撑材料层和相应控制栅表面，且填充满接触通孔的导电接触部。
可选的，还包括：位于***区和核心阵列区上的堆叠结构中的若干暴露出半导体衬底表面的伪沟道通孔，位于核心阵列区上堆叠结构中的若干暴露出半导体衬底表面的沟道通孔；位于所述沟道通孔中的存储结构；位于所述伪沟道通孔中的伪沟道结构。
可选的，所述支撑材料层的材料为氧化硅。
可选的，所述沟道通孔的底部还具有半导体外延层，所述存储结构位于半导体外延层上。
可选的，所述存储结构至少包括电荷捕获层和沟道层。
可选的，所述存储结构顶部表面还具有半导体材料插塞。
可选的，还包括：位于核心阵列区上的堆叠结构中，贯穿堆叠结构的栅极隔槽；位于栅极隔槽中的阵列共源极。
与现有技术相比，本发明技术方案具有以下优点：
所述3D NAND存储器的形成方法，在***区和核心阵列区上形成堆叠结构后，刻蚀所述***区上的堆叠结构，在***区上的堆叠结构中形成若干深度不同的接触通孔，若干接触通孔的底部分别暴露出不同层的牺牲层表面；在所述若干接触通孔的侧壁和底部表面以及堆叠结构的表面上形成支撑材料层；去除所述牺牲层，形成若干空腔；去除若干接触通孔底部的支撑材料层，使得每个接触通孔与底部对应的一个空腔连通；向所述若干接触通孔及其对应连通的空腔中填充导电材料，形成控制栅和与控制栅连接的导电接触部。即本申请在形成导电接触部和控制栅时，无需先将堆叠结构的***区域通过多次掩膜和刻蚀工艺形成台阶区，且无需通过不同的步骤分别形成导电接触部和控制栅，可以直接在***区上的堆叠结构中通过集成制作工艺同时形成导电接触部和控制栅，极大的简化了制作工艺。并且，由于不需要形成台阶区，在形成导电接触部时，不存在接触通孔与台阶的对准问题，并且无需较大面积的台阶区，有利于提高器件的集成度。并且，在所述若干接触通孔的侧壁和底部表面以及堆叠结构的表面上形成支撑材料层，支撑材料层在去除牺牲层形成若干空腔时用于维持形成的接触通孔的位置和形状，以及定义接触通孔和空腔的相对位置，通过去除每一个接触孔底部的高K薄膜以及支撑材料层，然后填充金属时，从而进一步可以保证导电接触部和对应的控制栅的连接，从而简便的实现导电接触部和控制栅的集成制作工艺。
进一步，***区上的伪沟道通孔和核心阵列区的沟道通孔的制作可以同时进行，在伪沟道通孔中形成伪沟道结构，在去除牺牲层时，所述伪沟道结构用于支撑堆叠结构，以防止堆叠结构倒塌，在所述沟道通孔中形成存储结构，以存储数据。
进一步，所述接触通孔的形成过程包括：在所述堆叠结构的表面上形成第一图形化的掩膜层，所述第一图形化的掩膜层中具有暴露出***区上的堆叠结构表面的若干开口，若干开口从***区指向核心阵列区的方向上依次排列；在所述第一图形化的掩膜层上形成光刻胶层；进行光刻胶图形化工艺，使所述光刻胶层暴露出第一图形化的掩膜层中离核心阵列区最远的一个开口；进行刻蚀工艺，以所述光刻胶层和第一图形化的掩膜层为掩膜，沿所述最远的开口，刻蚀所述堆叠结构中最顶层的绝缘层，形成第一接触通孔，所述第一接触通孔暴露出最顶层绝缘层底部的牺牲层的表面；进行光刻胶图形化工艺，使所述光刻胶层暴露出第一图形化的掩膜层中离核心阵列区第二远的一个开口；进行刻蚀工艺，以所述光刻胶层和第一图形化的掩膜层为掩膜，沿所述第二远的开口，刻蚀所述堆叠结构中最顶层的绝缘层，形成第二接触通孔，所述第二接触通孔暴露出最顶层绝缘层底部的牺牲层的表面，同时沿第一接触通孔继续刻蚀底部牺牲层和绝缘层，使得第一接触通孔的底部暴露出倒数第二层的牺牲层的表面；循环进行光刻胶图形化工艺和刻蚀工艺，依次暴露出从***区指向核心阵列区的方向上的若干开口，并依次刻蚀相应层的绝缘层和牺牲层，直至形成若干接触通孔。采用前述方式形成台阶状分布的若干接触通孔时，相比于现有的形成工艺，本申请在形成若干台阶状的接触通孔时，无需先将堆叠结构的***区域通过多次掩膜和刻蚀工艺形成台阶区，极大的简化了制作工艺，降低了制作成本；并且形成若干接触通孔时，现在堆叠结构表面形成第一图形化的掩膜层，在第一图形化的掩膜层上形成光刻胶层，通过多次的光刻胶图形化工艺及相应的刻蚀工艺形成若干接触通孔，因而若干接触通孔的位置只依赖于第一图形化的掩膜层中若干开口的位置而无需考虑台阶区所在的位置，因而能防止接触通孔与台阶区误对准问题的产生，并且能防止过刻蚀和欠刻蚀问题的产生；并且通过上述工艺使得若干接触通孔的底部能暴露出相应层的牺牲层的表面，因而也无需考虑台阶区的大小，进一步降低制作成本。
进一步，在形成所述存储结构和伪沟道结构后，去除所述牺牲层之前，刻蚀核心阵列区上的堆叠结构，形成贯穿堆叠结构的栅极隔槽，所述栅极隔槽的底部暴露出半导体衬底，在栅极隔槽中可以形成阵列共源极。
本发明的3D NAND存储器，制作成本低，并且3D NAND存储器不存在误对准，导电接触部与控制栅接触不良，以及对控制栅过刻蚀的问题。
附图说明
图1-19为本发明实施例3D NAND存储器形成过程的结构示意图。
具体实施方式
如背景技术所言，现有3D NAND存储器的工艺较为复杂。
研究发现，现有的3D NAND存储器制作时，在形成堆叠结构后，需要在堆叠结构的***区域形成台阶区，在形成台阶区时需要多次的掩膜和刻蚀工艺，然后去除氮化硅层，在去除氮化硅层的位置形成金属控制栅；接着在形成金属控制栅后，形成覆盖堆叠结构的介质层；接着，刻蚀所述介质层，在介质层中形成若干接触通孔，若干接触通孔暴露出相应的台阶的金属控制栅表面；最后，在若干接触通孔填充金属，形成若干金属接触部。即现有制作金属控制栅和金属接触部时，金属控制栅和金属接触部通过不同的工艺步骤形成，使得金属控制栅和金属接触部的形成工艺较为复杂。
此外，现有的工艺由于接触通孔需要暴露出对应的台阶表面，在形成接触通孔时容易存在误对准问题，并且，为了使得接触通孔与相应的台阶表面能够对准或者使得形成的金属接触部能够与相应的台阶表面保持良好接触，这就需要较大面积的台阶区，降低了器件的集成度，并且采用一次掩膜工艺形成接触通孔时，容易存在接触通孔与相应台阶区的误对准问题，以及过刻蚀(对台阶造成过刻蚀)和欠刻蚀(接触通孔底部未暴露出对应的台阶)等问题。
为此，本发明实施例中提供了一种3D NAND存储器及其形成方法，其中所述3DNAND存储器的形成方法，在形成导电接触部和控制栅时，无需先将堆叠结构的***区域通过多次掩膜和刻蚀工艺形成台阶区，且无需通过不同的步骤分别形成导电接触部和控制栅，可以直接在***区上的堆叠结构中通过集成制作工艺同时形成导电接触部和控制栅，极大的简化了制作工艺。并且，由于不需要形成台阶区，在形成导电接触部时，不存在接触通孔与台阶的对准问题，并且无需较大面积的台阶区，有利于提高器件的集成度。并且，在所述若干接触通孔的侧壁和底部表面以及堆叠结构的表面上形成支撑材料层，支撑材料层在去除牺牲层形成若干空腔时用于维持形成的接触通孔的位置和形状，以及定义接触通孔和空腔的相对位置，通过去除每一个接触孔底部的高K薄膜以及支撑材料层，然后填充金属时，从而进一步可以保证导电接触部和对应的控制栅的连接，从而简便的实现导电接触部和控制栅的集成制作工艺。
为使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1-19为本发明实施例3D NAND存储器形成过程的结构示意图。
参考图1，提供半导体衬底201，所述半导体衬底201包括***区21和核心阵列区22；在所述半导体衬底201的***区21和核心阵列区22形成堆叠结构，所述堆叠结构包括交替层叠的绝缘层204和牺牲层205。
在一实施例中，所述***区21与核心阵列区22相邻接，所述***区21位于核心阵列区22一侧，或者所述***区21围绕所述核心阵列区22，所述堆叠结构横跨***区21和核心阵列区22。
所述半导体衬底201的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述衬底200的材料为单晶硅(Si)。
所述堆叠结构包括交替层叠的绝缘层204和牺牲层205，所述牺牲层205后续去除以形成空腔，部分空腔与对应的接触通孔连通，然后在其中填充金属，形成导电接触部，另一部分空腔中填充金属，形成控制栅。所述绝缘层204作为不同层的控制栅之间，以及控制栅与其他器件(导电接触部、沟道孔等)之间的电学隔离。
所述绝缘层204和牺牲层205交替层叠是指：在形成一层绝缘层204后，在该绝缘层204的表面形成一层牺牲层205，然后依次循环进行形成绝缘层204和位于绝缘层204上的牺牲层205的步骤。本实施例中，所述堆叠结构的最顶层为一层绝缘层(最顶层绝缘层)204，最顶层绝缘层204下方为若干层堆叠的双层堆叠结构，每一层双层堆叠结构包括一层绝缘层204和位于该层绝缘层表面的牺牲层205。
所述堆叠结构的层数(层数是指最顶层绝缘层下方的绝缘层或牺牲层的层数，或者指最顶层绝缘层下方的绝缘层204和牺牲层205的双层堆叠结构的层数)，根据垂直方向所需形成的存储单元的个数来确定，所述堆叠结构的层数可以为8层、32层、64层等，堆叠层的层数越多，越能提高集成度。本实施例中，仅以堆叠结构的层数为3层作为示例进行说明。
所述牺牲层205与绝缘层204的材料不相同，牺牲层205相对于绝缘层204具有高的刻蚀选择比，使得后续在去除牺牲层205时，对绝缘层204的刻蚀量较小或者忽略不计，保证绝缘层204的完整性。
所述绝缘层204的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，所述牺牲层205的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种。本实施例中，所述绝缘层204的材料为氧化硅，牺牲层205的材料为氮化硅，所述绝缘层204和牺牲层205采用化学气相沉积工艺形成。
在一实施例中，根据工艺或器件的需要，所述半导体衬底201中还可以形成N型的深阱202，和位于N型的深阱202中的P型阱区203。
参考图2-6，刻蚀***区21上的堆叠结构，在***区21上的堆叠结构中形成若干深度不同的接触通孔(209、210、211)，若干接触通孔(209、210、211)的底部分别暴露出不同层的牺牲层205表面。
下面结合附图对接触通孔(209、210、211)的具体形成过程进行详细描述。
请参考图2，在所述堆叠结构的表面上形成第一图形化的掩膜层206，所述第一图形化的掩膜层206中具有暴露出***区21上的堆叠结构表面的若干开口207，若干开口207从***区21指向核心阵列区22的方向上依次排列。
所述第一图形化的掩膜层206作为后续刻蚀堆叠结构形成接触通孔时的掩膜，所述第一图形化的掩膜层206中形成的开口207的数量与后续堆叠结构中形成的接触通孔的数量一致。
所述第一图形化的掩膜层206相对于绝缘层204和牺牲层205具有高的刻蚀选择比，所述第一图形化的掩膜层206的材料可以为多晶硅、无定型硅、无定形碳、氮化钛、氮化钽中的一种或几种，所述第一图形化的掩膜层206的可以为单层或多层堆叠结构(比如双层堆叠结构)。本实施例中，所述第一图形化的掩膜层206的材料为多晶硅。
在一实施例中，所述第一图形化的掩膜层206具体的形成过程为：在所述堆叠结构表面形成第一掩膜材料层；在第一掩膜材料层上形成图形化的光刻胶层；然后以图形化的光刻胶层为掩膜刻蚀所述第一掩膜材料层，在第一掩膜材料层中形成若干开口207，形成图形化的掩膜层206。
需要说明的是，从***区21指向核心阵列区22的方向是指：在***区21选取一个点，在核心阵列区22选取一个点，从***区21的点做一条向核心阵列区22中点延伸的连线，所述连线延伸的方向即从***区21指向核心阵列区22的方向。具体到图2所述的结构中，从***区21指向核心阵列区22的方向为图2中从左向右的方向。
参考图3，在所述第一图形化的掩膜层206上形成光刻胶层208；进行光刻胶图形化工艺，使所述光刻胶层208暴露出第一图形化的掩膜层206中离核心阵列区22最远的一个开口207。
所述光刻胶层208的形成工艺为旋涂工艺，通过曝光和显影工艺(光刻胶图形化工艺)使得光刻胶层208暴露出第一图形化的掩膜层206中离核心阵列区22最远的一个开口207。
所述第一图形化的掩膜层206若干开口离核心阵列区22的距离是指若干开口在半导体衬底201上的投影到核心阵列区22某一参考位置的直线距离，具体到图2中，第一图形化的掩膜层206中离核心阵列区22最远的一个开口207为最左边的一个开口。
参考4，进行刻蚀工艺，以所述光刻胶层208和第一图形化的掩膜层206为掩膜，沿所述最远的开口207，刻蚀所述堆叠结构中最顶层的绝缘层204，形成第一接触通孔209，所述第一接触通孔209暴露出最顶层绝缘层204底部的牺牲层205的表面。
所述刻蚀最顶层的绝缘层204采用各向异性的干法刻蚀工艺，比如反应离子刻蚀工艺或等离子体刻蚀工艺。
在刻蚀最顶层的绝缘层204时，以底部的牺牲层205作为刻蚀停止层。
形成第一接触通孔209可以直接停止在底部的牺牲层205表面，也可以过刻蚀去除部分厚度的牺牲层205。
参考图5，进行光刻胶图形化工艺，使所述光刻胶层208暴露出第一图形化的掩膜层206中离核心阵列区22第二远的一个开口207；进行刻蚀工艺，以所述光刻胶层208和第一图形化的掩膜层206为掩膜，沿所述第二远的开口207，刻蚀所述堆叠结构中最顶层的绝缘层204，形成第二接触通孔210，所述第二接触通孔210暴露出最顶层绝缘层204底部的牺牲层205(倒数第一层牺牲层)的表面，同时沿第一接触通孔209继续刻蚀底部一层牺牲层205(倒数第一层牺牲层)和一层绝缘层204(倒数第一层绝缘层)，使得第一接触通孔209的底部暴露出倒数第二层的牺牲层205的表面。
为了方面描述，将堆叠结构(堆叠结构中最顶层为绝缘层，最顶层绝缘层下方为若干层堆叠的双层堆叠结构，每一层双层堆叠结构包括一层绝缘层和位于该层绝缘层表面的牺牲层)中的若干绝缘层从上到下依次定义为最顶层绝缘层，倒数第一层绝缘层，倒数第二层绝缘层，……，倒数第N(N大于2)层绝缘层(最底层绝缘层)，将堆叠结构中的若干牺牲层依次定义为倒数第一层牺牲层，倒数第二层牺牲层，……，倒数第N(N大于2)层牺牲层(最底层牺牲层)。
本实施例中，使所述光刻胶层208暴露出第一图形化的掩膜层206中离核心阵列区22第二远的一个开口207的光刻胶图形化工艺为灰化工艺。
所述刻蚀最顶层的绝缘层204形成第二接触通孔210的刻蚀工艺为各向异性的干法刻蚀工艺，比如反应离子刻蚀工艺或等离子体刻蚀工艺。
在一实施例中，进行刻蚀工艺时，可以采用不同的刻蚀气体，比如先采用对牺牲层205具有较大刻蚀速率的第一气体，然后采用对绝缘层204具有较大刻蚀速率的第二气体。
参考图6，循环进行光刻胶图形化工艺和刻蚀工艺，依次暴露出从***区21指向核心阵列区22的方向上的若干开口207，并依次刻蚀相应层的绝缘层204和牺牲层205，直至形成若干接触通孔。
所述形成的接触通孔的数量与堆叠结构的层数一致，从***区21指向核心阵列区22的方向上，所述形成的若干接触通孔的底部呈台阶状分布，不同接触通孔的底部相应的暴露出不同层的牺牲层205的表面。
本实施例中，堆叠结构的层数为三层，相应形成接触通孔的数量也为三个，因而循环进行光刻胶图形化工艺和刻蚀工艺的步骤为：进行光刻胶图形化工艺，使所述光刻胶层208(参考图5)暴露出第一图形化的掩膜层206中离核心阵列区22第三远的一个开口207；进行刻蚀工艺，以所述光刻胶层208和第一图形化的掩膜层206为掩膜，沿所述第三远的开口207，刻蚀所述堆叠结构中最顶层的绝缘层204，形成第三接触通孔211，所述第三接触通孔211暴露出最顶层绝缘层204底部的牺牲层205(倒数第一层牺牲层)的表面，同时沿第二接触通孔210继续刻蚀底部一层牺牲层205(倒数第一层牺牲层)和一层绝缘层204(倒数第一层绝缘层)，使得第二接触通孔210的底部暴露出倒数第二层的牺牲层205的表面，同时沿第一接触通孔209继续刻蚀底部一层牺牲层205(倒数第二层牺牲层)和一层绝缘层204(倒数第二层绝缘层)，使得第一接触通孔209的底部暴露出最底层的牺牲层205(倒数第三层牺牲层)的表面。
本实施例中，堆叠结构的层数为三层，相应的形成的接触通孔的数量为三个，包括第一接触通孔209，第二接触通孔210，第三接触通孔211，不同的接触通孔暴露出不同层的牺牲层205的表面，比如第一接触通孔209暴露出最底层的牺牲层205(倒数第三层牺牲层)的表面，第二接触通孔210暴露出倒数第二层牺牲层205的表面，第三接触通孔211暴露出倒数第一层牺牲层205的表面。
本实施例中，在进行最后的刻蚀工艺时，所述光刻胶层被消耗完，或者进行最后的光刻胶图形化工艺时，所述光刻胶层被消耗完。
本实施例中，采用前述方式形成台阶状分布的若干接触通孔(209-211)，相比于现有的形成工艺，本申请在形成若干台阶状的接触通孔时，无需先将堆叠结构的***区域通过多次掩膜和刻蚀工艺形成台阶区，极大的简化了制作工艺，降低了制作成本；并且形成若干接触通孔时，现在堆叠结构表面形成第一图形化的掩膜层206，在第一图形化的掩膜层206上形成光刻胶层208，通过多次的光刻胶图形化工艺及相应的刻蚀工艺形成若干接触通孔(209-211)，因而若干接触通孔(209-211)的位置只依赖于第一图形化的掩膜层206中若干开口207的位置而无需考虑台阶区所在的位置，因而能防止接触通孔与台阶区误对准问题的产生，并且能防止过刻蚀和欠刻蚀问题的产生；并且通过上述工艺使得若干接触通孔的底部能暴露出相应层的牺牲层的表面，因而也无需考虑台阶区的大小，进一步降低制作成本。
参考图7，在所述若干接触通孔(209-211)的侧壁和底部表面以及堆叠结构的表面上形成支撑材料层212。
所述支撑材料层212在后续去除牺牲层205形成若干空腔时用于维持形成的接触通孔(209-211)的位置和形状。
在一实施例中，所述牺牲层205相对于支撑材料层212具有高的刻蚀选择比，以使得后续在去除牺牲层205时，使得支撑材料层212能保持完整，从而使得接触通孔(209-211)的位置和形状保持精确。
所述支撑材料层212可以为单层或多层堆叠结构，支撑材料层212的厚度远小于或小于接触通孔的宽度。在一实施例中，所述支撑材料层212可以为单层的氧化硅，或者氧化硅和多晶硅的双层堆叠结构。需要说明的是，在其他实施例中，所述支撑层可以采用其他合适的材料。
本实施例中，由于所述第一图形化的掩膜层206还未去除，所述支撑材料层212形成在第一图形化的掩膜层206表面。在其他实施例中，所述支撑材料层可以直接形成在堆叠结构的表面。
请结合参考图8和图9，刻蚀所述支撑材料层212和堆叠结构，在***区21和核心阵列区22上的堆叠结构中形成若干暴露出半导体衬底201表面的伪沟道通孔214，在核心阵列区22上的堆叠结构中形成若干暴露出半导体衬底201表面的沟道通孔215。
所述伪沟道通孔214中后续形成伪沟道结构，后续在去除牺牲层时，所述伪沟道结构用于支撑堆叠结构，以防止堆叠结构倒塌。
所述沟道通孔215中后续形成3D NAND存储器的存储结构。
在一实施例中，具体请参考图8，在形成所述伪沟道通孔214和沟道通孔215之前，在所述支撑材料层212表面上形成第二图形化的掩膜层213，所述第二图形化的掩膜层213填充满接触通孔(209-211)。
所述第二图形化的掩膜层213作为刻蚀支撑材料层212和堆叠结构时的掩膜，所述第二图形化的掩膜层213中具有暴露出堆叠结构上的支撑材料层212表面的若干开口，若干开口的位置与堆叠结构中待形成的伪沟道通孔和沟道通孔的位置和数量对应。
所述第二图形化的掩膜层213可以为单层或多层堆叠结构，
在一实施例中，所述第二图形化的掩膜层213包括填充层、位于填充层上的抗反射图层、位于抗反射图层上的光刻胶层。所述填充层具有平坦的表面，且所述填充层填充满所述接触通孔(209-211)，所述填充层的材料可以为无定型碳或其他合适的填充材料。
请参考图9，刻蚀所述支撑材料层212和堆叠结构采用各向异性的干法刻蚀工艺，包括反应离子刻蚀工艺或等离子体刻蚀工艺。
若干伪沟道通孔214和沟道通孔215均是一个一个独立的通孔，伪沟道通孔214和沟道通孔215的宽度小于接触通孔(209-211)的宽度。
本实施例中，在形成伪沟道通孔214和沟道通孔215时需要刻蚀所述第一图形化的掩膜层206，且在形成伪沟道通孔214和沟道通孔215时，可以过刻蚀去除部分厚度的半导体衬底。
在一实施例中，所述形成的伪沟道通孔214呈阵列排布，使得后续形成的伪沟道结构也呈阵列排布，使得若干伪沟道结构的支撑能力较强，并且产生的应力能较小。所述沟道通孔215也呈阵列排布，从而可以形成阵列排布的存储结构。需要说明的是，在其他实施例中，所述伪沟道通孔214和沟道通孔215可以为其他的排列方式。
在一实施例中，两相邻的接触通孔之间或者接触通孔周围的堆叠结构中至少形成一个伪沟道通孔，后续在形成伪沟道结构后，在去除牺牲层时，能使得悬空的接触通孔不会变形或变形量较小。
在形成所述伪沟道通孔214和沟道通孔215之后，需要去除所述第二图形化的掩膜层213(参考图8)。去除所述第二图形化的掩膜层213可以采用灰化和湿法刻蚀工艺。
结合参考图9和图10，在核心阵列区22上的所述沟道通孔中形成存储结构217；在***区21和核心阵列区22上的所述伪沟道通孔中形成伪沟道结构218。
所述存储结构至少包括电荷捕获层和沟道层，在本实施例中，电荷捕获层为ONO层，即氧化硅-氮化硅-氧化硅的叠层，沟道层为多晶硅层。在一具体的实施例中，可以在沟道通孔中依次淀积ONO层、多晶硅层以及氧化硅层，来形成存储结构。
所述存储结构217和伪沟道结构218的形成可以在同一步骤，也可以在不同步骤进行。
在一实施例中，所述存储结构217和伪沟道结构218的形成在同一步骤进行时，形成步骤包括：在沟道通孔中形成淀积ONO层、多晶硅层以及氧化硅层时，同时在伪沟道通孔中也会沉积ONO层、多晶硅层以及氧化硅层，沉积后，进行平坦化工艺(化学机械研磨工艺)，以支撑材料层212或第一图形化的掩膜层206作为停止层，该方法节省了工艺步骤。
在另一实施例中，所述存储结构217和伪沟道结构218的形成在不同步骤进行时，形成步骤包括：先通过掩膜将伪沟道通孔214遮掩，然后在沟道通孔215中沉积ONO层、多晶硅层，接着去除所述掩膜，在伪沟道通孔214中和沟道通孔215多晶硅层上填充满氧化硅层，最后进行化学机械研磨暴露出第一图形化的掩膜层206或支撑材料层212表面。
在另一实施例中，所述存储结构217和伪沟道结构218的形成在不同步骤进行时，形成步骤包括：同时在伪沟道通孔214和沟道通孔215中沉积ONO层，然后通过掩膜将伪沟道通孔214遮掩，然后在沟道通孔215中ONO层上沉积多晶硅层，接着去除所述掩膜，在伪沟道通孔214的ONO层上和沟道通孔215中的多晶硅层上填充满氧化硅层，最后进行化学机械研磨暴露出第一图形化的掩膜层206或支撑材料层212表面。
在形成存储结构217和伪沟道结构218时，所述接触通孔(209-211)可以通过掩膜遮掩，所述掩膜可以采用前述遮掩伪沟道通孔的同一掩膜。在一具体实施例中，在沟道通孔的中的形成ONO层、多晶硅层前，将所述接触通孔(209-211)通过掩膜遮掩，然后在沟道通孔中形成ONO层、多晶硅层后，接着去除所述掩膜，在接触通孔(209-211)侧壁和沟道通孔的多晶硅层表面同时形成氧化硅层。
在3D NAND存储器制作过程中，为了保证源极和漏极(Source-Drain)的有效电连接，沟道通孔刻蚀必须保证对半导体衬底一定的过刻蚀量，但过刻蚀工艺存在一定的不均匀性，从而导致沟道孔长度不一，也就是源极和漏极之间的通道长度不一致，从而导致存储阵列的阈值电压(Vt)分布不均匀/不收敛，影响读、写、擦除、存储等各方面的性能。因而在一实施例中，请参考图10，在所述沟道通孔215中形成存储结构217之前，在所述沟道通孔215的底部形成半导体外延层216，将过刻蚀的沟道通孔垫到同等高度，从而提高Vt分布均匀性，防止对读、写、擦除、存储等各方面的性能的影响。半导体外延层216的材料为硅、锗或其他合适的半导体材料。半导体外延层216形成工艺为选择性外延工艺。
在一实施例中，请参考图11，在形成所述存储结构217和伪沟道结构218后，回刻蚀存储结构217，在顶层的绝缘层204中形成凹槽，在凹槽中填充半导体材料形成插塞220。
所述插塞220的材料为硅、锗或其他的半导体材料，所述插塞220用于连接沟道层以及形成控制栅后在堆叠结构上形成的位线。所述插塞220的具体形成工艺为：回刻蚀存储结构217，在顶层的绝缘层204中形成凹槽；在所述凹槽中以及第一图形化的掩膜层上形成半导体材料层，所述半导体材料层填充满凹槽；平坦化去除最顶层的绝缘层上的半导体材料层和第一图形化的掩膜层，在凹槽中形成半导体材料的插塞220；在形成插塞220后，可以在所述堆叠结构表面形成一层介电层(比如氧化硅层)。
在一实施例中，在所述凹槽中填充半导体材料形成插塞时，在所述接触通孔中也填充半导体材料，形成填充牺牲层219。
在其他实施例中，在在所述凹槽中填充半导体材料形成插塞时，所述接触通孔可以通过掩膜遮掩，在形成所述插塞220后或者后续在去除所述牺牲层205后，去除所述掩膜。
参考图12，形成所述存储结构217和伪沟道结构218后，去除所述牺牲层205(参考图11)，形成若干空腔222。
去除牺牲层205采用湿法刻蚀工艺，本实施例中，所述湿法刻蚀采用的刻蚀溶液为浓磷酸。在去除牺牲层205时，所述牺牲层205相对于绝缘层204和支撑材料层212具有高的刻蚀选择比。
在一实施例中，在形成所述存储结构217和伪沟道结构218后，去除所述牺牲层205之前，刻蚀核心阵列区22上的堆叠结构，形成贯穿堆叠结构的栅极隔槽221，所述栅极隔槽221的底部暴露出半导体衬底201。所述栅极隔槽221的宽度大于接触通孔宽度以及牺牲层205的厚度，使得后续在填充金属层时，金属层不会将栅极隔槽221填充满。
所述栅极隔槽221中后续用于形成阵列共源极。
在一实施例中，请结合参考图12和13，当所述接触通孔中形成有填充牺牲层219时，通过湿法工艺去除所述填充牺牲层219，保留支撑材料层212。
在其他实施例中，当所述支撑材料层212为氧化硅层和多晶硅层的双层堆叠结构时，还可以去除所述多晶硅层，仅保留氧化硅层。
需要说明的是，在其他实施例中，当不形成存储结构和伪沟道结构时，在形成支撑材料层步骤后，进行去除所述牺牲层，形成若干空腔的步骤。
在一实施例中，参考图14，去除牺牲层后，在若干接触通孔(209-211)中的支撑材料层212表面以及若干空腔22的侧壁表面形成高K薄膜223。
所述高K薄膜223的材料HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO，所述高K薄膜223的形成工艺包括原子层沉积工艺。
在一实施例中，当形成有栅极隔槽221时，所述高K薄膜223还覆盖栅极隔槽221的侧壁和底部表面。
参考图15，去除所述若干接触通孔(209-211)底部的支撑材料层212，使得每个接触通孔(209-211)与底部对应的一个空腔连通。
在一实施例中，当在若干接触通孔(209-211)中的支撑材料层212表面以及若干空腔22的侧壁表面形成高K薄膜223时，在去除所述若干接触通孔(209-211)底部的支撑材料层212之前，相应的还需要去除接触通孔(209-211)底部的支撑材料层212上的高K薄膜223。
去除若干接触通孔(209-211)底部高K薄膜223以及支撑材料层212采用各向异性的干法刻蚀工艺，包括反应离子刻蚀工艺和等离子刻蚀工艺。
将每个接触通孔(209-211)与底部对应的一个空腔连通后，后续形成导电接触部和控制栅可以同一步骤形成，并且每个导电接触部可以与对应层的控制栅接触连接。
在一实施例中，当形成有栅极隔槽221时，同时去除栅极隔槽221底部的高K薄膜223。
参考图16，向所述若干接触通孔及其对应连通的空腔中填充导电材料，形成控制栅228和与控制栅228连接的导电接触部(224-226)。
所述填充的导电材料可以为金属或其他的导电材料(比如多晶硅等)。本实施例中，所述导电材料为金属，所述金属为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种，所述填充导电材料的工艺包括原子层沉积或电镀。
填充导电材料时，所述栅极隔槽221未填充满，所述填充的导电材料仅覆盖栅极隔槽的侧壁和底部表面。
本实施例中，通过前述工艺步骤，无需先将堆叠结构的***区域通过多次掩膜和刻蚀工艺形成台阶区，且无需通过不同的步骤分别形成导电接触部和控制栅，可以直接在***区21上的堆叠结构中通过集成制作工艺同时形成导电接触部(224-226)和控制栅228，极大的简化了制作工艺；并且，由于不需要形成台阶区，在形成导电接触部(224-226)时，不存在接触通孔与台阶的对准问题，并且无需较大面积的台阶区，有利于提高器件的集成度。并且，在所述若干接触通孔的侧壁和底部表面以及堆叠结构的表面上形成支撑材料层212，支撑材料层212在去除牺牲层205形成若干空腔222时用于维持形成的接触通孔(209-211)的位置和形状，以及定义接触通孔(209-211)和空腔222的相对位置，通过去除每一个接触孔底部的高K薄膜223以及212支撑材料层，然后填充金属时，从而进一步可以保证导电接触部和对应的控制栅的连接，从而简便的实现导电接触部(224-226)和控制栅228的集成制作工艺；并且由于控制栅228和导电接触部(224-226)可以同时，因而不存在形成导电接触部时对控制栅的过刻蚀问题。
参考图17，回刻蚀去除栅极隔槽221侧壁和底部表面的导电材料。
回刻蚀去除栅极隔槽221侧壁和底部表面的导电材料可以采用湿法刻蚀工艺。
参考图18，回刻蚀去除栅极隔槽221侧壁和底部表面的金属步骤后，在栅极隔槽221的侧壁表面形成隔离侧墙229。
所述隔离侧墙229可以为单层或多层堆叠结构，隔离侧墙229的材料为氧化硅、氮化硅、氮氧化硅中的一种或几种。
在形成隔离侧墙229后，还可以对栅极隔槽221底部的半导体衬底进行掺杂，形成掺杂区230。
参考图19，在隔离侧墙229表面形成填充满剩余的栅极隔槽的导电层230，形成阵列共源极。
所述导电层230的材料为多晶硅或金属。
本发明另一实施例还提供了一种3D NAND存储器，请参考图19，包括：
半导体衬底201，所述半导体衬底201包括相邻的***区21和核心阵列区22；
位于所述半导体衬底201***区21和核心阵列区22上的堆叠结构，所述堆叠结构包括交替层叠的绝缘层204和控制栅结构，所述控制栅结构包括高K薄膜223和控制栅228；
位于所述***区21上的堆叠结构中的若干深度不同的接触通孔，若干接触通孔的底部分别暴露出不同层的控制栅表面；
位于所述若干接触通孔的侧壁表面的支撑材料层212；
位于支撑材料层212和相应的控制栅228表面，且填充满接触通孔的导电接触部(224-226)。
所述堆叠结构横跨***区21和核心阵列区22。
在一实施例中，还包括：位于***区21和核心阵列区22上的堆叠结构中的若干暴露出半导体衬底表面的伪沟道通孔，位于核心阵列区22上的堆叠结构中的若干暴露出半导体衬底表面的沟道通孔；位于所述沟道通孔中的存储结构217；位于所述伪沟道通孔中的伪沟道结构218。
在一实施例中，所述支撑材料层212的材料为氧化硅。
在一实施例中，所述沟道通孔的底部还具有半导体外延层216，所述存储结构217位于半导体外延层216上。
所述存储结构217至少包括电荷捕获层和沟道层。
所述存储结构217顶部表面还具有半导体材料插塞220。
在一实施例中，还包括：位于核心阵列区22上的堆叠结构，贯穿堆叠结构的栅极隔槽；位于栅极隔槽中的阵列共源极230。
需要说明的是，本实施例中与前述实施例(3D NAND存储器形成过程)中，相同结构的限定或描述，在本实施例中不再赘述，具体请参考前述实施例中相应部分的限定或描述。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (27)
1.一种3D NAND存储器的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括***区和核心阵列区；
在所述半导体衬底的***区和核心阵列区上形成堆叠结构，所述堆叠结构包括交替层叠的绝缘层和牺牲层；
刻蚀所述***区上的堆叠结构，在***区上的堆叠结构中形成深度不同的若干接触通孔，所述若干接触通孔的底部分别暴露出不同层的牺牲层表面；在所述若干接触通孔的侧壁和底部表面以及堆叠结构的表面上形成支撑材料层；
去除所述牺牲层，形成若干空腔；
去除所述若干接触通孔底部的支撑材料层，使得每个接触通孔与底部对应的一个空腔连通；
向所述若干接触通孔及其对应连通的空腔中填充导电材料，形成控制栅和与控制栅连接的导电接触部。
2.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，
还包括：
在形成支撑材料层之后，刻蚀所述支撑材料层和堆叠结构，在***区和核心阵列区上的堆叠结构中形成若干暴露出半导体衬底表面的伪沟道通孔，在核心阵列区上的堆叠结构中形成若干暴露出半导体衬底表面的沟道通孔；
在所述沟道通孔中形成存储结构；
在所述伪沟道通孔中形成伪沟道结构；
形成所述存储结构和伪沟道结构后，去除所述牺牲层，形成若干空腔。
3.如权利要求2所述的3D NAND存储器的形成方法，其特征在于，所述接触通孔的形成过程包括：在所述堆叠结构的表面上形成第一图形化的掩膜层，所述第一图形化的掩膜层中具有暴露出***区上的堆叠结构表面的若干开口，若干开口从***区指向核心阵列区的方向上依次排列；在所述第一图形化的掩膜层上形成光刻胶层；进行光刻胶图形化工艺，使所述光刻胶层暴露出第一图形化的掩膜层中离核心阵列区最远的一个开口；进行刻蚀工艺，以所述光刻胶层和第一图形化的掩膜层为掩膜，沿所述最远的开口，刻蚀所述堆叠结构中最顶层的绝缘层，形成第一接触通孔，所述第一接触通孔暴露出最顶层绝缘层底部的牺牲层的表面；进行光刻胶图形化工艺，使所述光刻胶层暴露出第一图形化的掩膜层中离核心阵列区第二远的一个开口；进行刻蚀工艺，以所述光刻胶层和第一图形化的掩膜层为掩膜，沿所述第二远的开口，刻蚀所述堆叠结构中最顶层的绝缘层，形成第二接触通孔，所述第二接触通孔暴露出最顶层绝缘层底部的牺牲层的表面，同时沿第一接触通孔继续刻蚀底部牺牲层和绝缘层，使得第一接触通孔的底部暴露出倒数第二层的牺牲层的表面；循环进行光刻胶图形化工艺和刻蚀工艺，依次暴露出从***区指向核心阵列区的方向上的若干开口，并依次刻蚀相应层的绝缘层和牺牲层，直至形成若干接触通孔。
4.如权利要求3所述的3D NAND存储器的形成方法，其特征在于，所述支撑材料层位于第一图形化的掩膜层表面。
5.如权利要求1或3所述的3D NAND存储器的形成方法，其特征在于，在去除牺牲层时，所述牺牲层相对于支撑材料层具有高的刻蚀选择比。
6.如权利要求5所述的3D NAND存储器的形成方法，其特征在于，所述支撑材料层为单层或多层堆叠结构。
7.如权利要求5所述的3D NAND存储器的形成方法，其特征在于，所述支撑材料层为单层的氧化硅，或者氧化硅和多晶硅的双层堆叠结构。
8.如权利要求2所述的3D NAND存储器的形成方法，其特征在于，在形成所述伪沟道通孔和沟道通孔之前，在所述支撑材料层表面上形成第二图形化的掩膜层，所述第二图形化的掩膜层填充满接触通孔。
9.如权利要求8所述的3D NAND存储器的形成方法，其特征在于，在形成所述伪沟道通孔和沟道通孔之后，去除所述第二图形化的掩膜层。
10.如权利要求2所述的3D NAND存储器的形成方法，其特征在于，在所述沟道通孔中形成存储结构之前，在所述沟道通孔的底部形成半导体外延层。
11.如权利要求2所述的3D NAND存储器的形成方法，其特征在于，所述存储结构和伪沟道结构在同一步骤中形成或不同步骤中形成。
12.如权利要求11所述的3D NAND存储器的形成方法，其特征在于，所述存储结构至少包括电荷捕获层和沟道层。
13.如权利要求11所述的3D NAND存储器的形成方法，其特征在于，在形成所述存储结构和伪沟道结构后，回刻蚀存储结构，在顶层的绝缘层中形成凹槽，在凹槽中填充半导体材料形成插塞。
14.如权利要求13所述的3D NAND存储器的形成方法，其特征在于，在所述凹槽中填充半导体材料时，在所述接触通孔中也填充半导体材料。
15.如权利要求2所述的3D NAND存储器的形成方法，其特征在于，还包括：在形成所述存储结构和伪沟道结构后，刻蚀核心阵列区上的堆叠结构，形成贯穿堆叠结构的栅极隔槽，所述栅极隔槽的底部暴露出半导体衬底。
16.如权利要求15所述的3D NAND存储器的形成方法，其特征在于，形成栅极隔槽后，去除所述牺牲层；去除接触通孔中半导体材料。
17.如权利要求15所述的3D NAND存储器的形成方法，其特征在于，向所述接触通孔和空腔中填充导电材料时，向所述栅极隔槽中也填充导电材料，所述填充的导电材料仅覆盖栅极隔槽的侧壁和底部表面。
18.如权利要求17所述的3D NAND存储器的形成方法，其特征在于，还包括：回刻蚀去除所述栅极隔槽侧壁和底部表面的导电材料；在回刻蚀去除所述栅极隔槽侧壁和底部表面的导电材料后，在栅极隔槽的侧壁表面形成隔离侧墙；在隔离侧墙表面形成填充满剩余的栅极隔槽导电层，形成阵列共源极。
19.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，去除所述牺牲层后，在若干接触通孔中的支撑材料层表面以及若干空腔的侧壁表面形成高K薄膜。
20.如权利要求19所述的3D NAND存储器的形成方法，其特征在于，去除所述若干接触通孔底部的支撑材料层，使得每个接触通孔与底部对应的一个空腔连通之前，相应的去除接触通孔底部的支撑材料层上的高K薄膜。
21.一种3D NAND存储器，其特征在于，包括：
半导体衬底，所述半导体衬底包括***区和核心阵列区；
位于所述半导体衬底的***区和核心阵列区上的堆叠结构，所述堆叠结构包括交替层叠的绝缘层和控制栅结构，所述控制栅结构包括高K薄膜和控制栅；
位于所述***区上的堆叠结构中的若干深度不同的接触通孔，若干接触通孔的底部分别暴露出不同层的控制栅表面；
位于所述若干接触通孔的侧壁表面的支撑材料层；
位于所述支撑材料层和相应控制栅表面，且填充满接触通孔的导电接触部。
22.如权利要求21所述的3D NAND存储器，其特征在于，还包括：位于***区和核心阵列区上的堆叠结构中的若干暴露出半导体衬底表面的伪沟道通孔，位于核心阵列区上堆叠结构中的若干暴露出半导体衬底表面的沟道通孔；
位于所述沟道通孔中的存储结构；
位于所述伪沟道通孔中的伪沟道结构。
23.如权利要求21所述的3D NAND存储器，其特征在于，所述支撑材料层的材料为氧化硅。
24.如权利要求22所述的3D NAND存储器，其特征在于，所述沟道通孔的底部还具有半导体外延层，所述存储结构位于半导体外延层上。
25.如权利要求22所述的3D NAND存储器，其特征在于，所述存储结构至少包括电荷捕获层和沟道层。
26.如权利要求22所述的3D NAND存储器，其特征在于，所述存储结构顶部表面还具有半导体材料插塞。
27.如权利要求22所述的3D NAND存储器，其特征在于，还包括：位于核心阵列区上的堆叠结构中，贯穿堆叠结构的栅极隔槽；位于栅极隔槽中的阵列共源极。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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