CN109817627A - 一种形成三维存储器的方法及三维存储器 - Google Patents
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Abstract
本发明提供一种形成三维存储器的方法，包括：提供半导体结构，所述半导体结构具有衬底和位于衬底上的堆叠结构，所述堆叠结构具有顶部选择栅极；在所述顶部选择栅极中形成波浪形的顶部选择栅极切线，所述顶部选择栅极切线将所述顶部选择栅极分为多个相互绝缘的区域，以及形成穿过所述堆叠结构的沟道孔和波浪形栅线隙，填充所述沟道孔形成垂直沟道结构，以及形成阵列共源极；其中，所述顶部选择栅极切线位于相邻的所述区域的沟道孔之间。
Description
技术领域
本发明主要涉及半导体制造方法，尤其涉及一种形成三维存储器的方法及三维存储器。
背景技术
为了克服二维存储器件的限制，业界已经研发并大规模量产了具有三维(3D)结构的存储器件，通过不断提高栅极(Gateline，GL)的堆叠层数并缩小存储单元的尺寸及位线线宽，来不断提高集成密度。
在例如3D NAND闪存的三维存储器件中，存储阵列可包括具有沟道结构的核心阵列(Core Array)区。通常通过单次刻蚀来形成堆叠层的沟道孔。但是为了提高存储密度和容量，三维存储器的层数(Tier)继续增大，例如从64层增长到96层、128层或更多层。单次刻蚀的方法在处理高深宽比(如：深宽比>50:1甚至100:1)特征图案方面，受机台及制程能力限制，在处理能力上越来越没有效率，成本也越来越高。
此外，在存储阵列中，导电接触将存储阵列中的沟道结构连接到位线(Bit Line，BL)，通过位线可以选择性地读写存储阵列中的数据。为了提高存储密度和容量，通常的做法是减小沟道孔(Channel Hole，CH)和阵列共源极(Array Common Source，ACS)的关键尺寸。但是为了将源极和漏极电连接，位线的线宽及间距也会相应地减小，位线间距减小将会导致严重的金属间耦合效应(Inter-Metal Coupling Effects)，不仅会提高工艺的难度，而且会显著增加工艺成本。
发明内容
本发明要解决的技术问题是提供一种形成三维存储器的方法及三维存储器，可以降低工艺难度，缩短深孔刻蚀的工艺周期，减少金属间耦合效应，增加存储单元的密度，有效提高存储器的存储密度和容量。
为解决上述技术问题，本发明的一方面提供了一种形成三维存储器的方法，包括：提供半导体结构，所述半导体结构具有衬底和位于衬底上的堆叠结构，所述堆叠结构具有顶部选择栅极；在所述顶部选择栅极中形成波浪形的顶部选择栅极切线，所述顶部选择栅极切线将所述顶部选择栅极分为多个相互绝缘的区域，以及形成穿过所述堆叠结构的沟道孔和波浪形栅线隙，填充所述沟道孔形成垂直沟道结构，以及形成阵列共源极；其中，所述顶部选择栅极切线位于相邻的所述区域的沟道孔之间。
在本发明的一实施例中，在所述堆叠结构的顶部形成波浪形的顶部选择栅极切线的步骤包括：在所述堆叠结构的顶部形成沟槽；使用绝缘材料填充所述沟槽，形成顶部选择栅极切线。
在本发明的一实施例中，所述沟槽的深度为6-10层所述栅极结构。
在本发明的一实施例中，所述顶部选择栅极切线与所述栅线隙的走向一致。
在本发明的一实施例中，形成阵列共源极的步骤包括：掺杂所述栅线隙底部的衬底形成阵列共源极；在所述栅线隙中形成隔离层和源极线，所述源极线与所述阵列共源极电连接，所述隔离层隔离所述源极线与所述堆叠结构的栅极；其中，所述顶部选择栅极切线的宽度小于所述栅线隙的宽度。
在本发明的一实施例中，形成阵列共源极的步骤包括：掺杂所述栅线隙底部的衬底形成阵列共源极；以绝缘材料填充栅线隙；形成连接所述阵列共源极至所述半导体结构的无源侧的导电接触；其中，所述顶部选择栅极切线的宽度大于或等于所述栅线隙的宽度。
在本发明的一实施例中，相邻两个所述栅线隙之间的沟道孔周期排列成重复阵列，所述顶部选择栅极切线将周期排列成重复阵列的所述沟道孔均分成子阵列，每个子阵列具有相同排数的沟道孔。
在本发明的一实施例中，每个重复阵列的沟道孔沿所述顶部选择栅极切线的延伸方向排列成不少于四行的偶数行。
在本发明的一实施例中，相邻两个所述栅线隙之间，所述顶部选择栅极切线的数量至少为两个。
在本发明的一实施例中，形成阵列共源极的步骤之后还包括：形成与所述沟道孔电连接的导电接触以及用位线连接的导电接触。
在本发明的一实施例中，每行沟道孔中相邻沟道孔连接的导电接触错开排布。
本发明的另一方面提供了一种三维存储器，所述三维存储器包括：半导体结构，所述半导体结构具有衬底、位于衬底上的堆叠结构以及穿过所述堆叠结构的沟道孔，所述堆叠结构具有顶部选择栅极，所述沟道孔中填充有垂直沟道结构；形成于所述顶部选择栅极中的波浪形顶部选择栅极切线，所述顶部选择栅极切线将所述顶部选择栅极分为多个相互绝缘的区域，且所述顶部选择栅极切线位于相邻的所述区域的沟道孔之间；穿过堆叠结构的栅线隙，所述栅线隙为波浪形；阵列共源极，所述阵列共源极形成所述栅线隙底部的衬底中；与所述沟道孔电连接的导电接触以及连接导电接触的位线。
在本发明的一实施例中，所述顶部选择栅极切线的深度为6-10层所述栅极结构。
在本发明的一实施例中，所述顶部选择栅极切线与所述栅线隙的走向一致。
在本发明的一实施例中，所述顶部选择栅极切线的宽度小于所述栅线隙的宽度。
在本发明的一实施例中，所述顶部选择栅极切线的宽度大于或等于所述栅线隙的宽度。
在本发明的一实施例中，相邻两个所述栅线隙之间的沟道孔周期排列成重复阵列，所述顶部选择栅极切线将周期排列成重复阵列的所述沟道孔均分成子阵列，每个子阵列具有相同排数的沟道孔。
在本发明的一实施例中，每个重复阵列的沟道孔沿所述顶部选择栅极切线的轴线方向排列成不少于四行的偶数行。
在本发明的一实施例中，每行沟道孔中相邻沟道孔连接的导电接触错开排布。
在本发明的一实施例中，所述波浪形可为正弦波、折线或曲线。
与现有技术相比，本发明具有以下优点：本发明提供了一种形成三维存储器的方法及三维存储器，顶部选择栅极切线和栅线隙呈波浪形，该波浪形图案穿梭于相邻区域的沟道孔之间，因此有更多的区域可以用来布置沟道孔，从而可以在不加剧金属间耦合效应的前提下，增加存储单元的密度，以提高存储器的存储密度和容量。另一方面，波浪形图案剩下来的区域，可以用来增加沟道孔的关键尺寸，在刻蚀深宽比能力一定的情况下，通过增加沟道孔的关键尺寸，可以增加一次性刻蚀的深度，降低工艺成本，缩短工艺周期；此外，每一行沟道孔中相邻沟道孔连接的导电接触错开排布，可以拉开导电接触与其它行的导电接触以及位线的距离，有效降低工艺难度的同时也降低了金属间耦合效应。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A是一种三维存储器的俯视图，图1B是图1A中的三维存储器的局部放大图。
图2是根据本发明的一实施例的形成三维存储器的方法的流程图。
图3A-3C是根据本发明的一实施例的形成三维存储器的方法的示例性过程的剖面示意图。
图4A-4D是根据本发明的一实施例的形成三维存储器的方法的示例性过程的俯视图。
图5是根据本发明的一实施例的三维存储器的示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在***部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在***部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。
图1A是一种三维存储器的俯视图，图1B是图1A中的三维存储器的局部放大图。其中，图1B是图1A所示的三维存储器的方框区域的局部放大图，为了便于说明，图1B放大之后向左旋转90°。
参考图1A和图1B所示，三维存储器100的存储阵列包括核心阵列(Core Array)区101和阶梯(Stair Step，SS)区102。核心阵列区101包括多个存储单元103。这些存储单元Cell以8个或16个为单位，连成位线(Bit-line)，形成所谓的Byte(x8)/Word(x16)，即NANDDevice的位宽。这些Line会再组成页(Page)，如以每32个或64个或128个等形成一个块区(Block)，块区之间以栅线隙(Gate-line Slit)进行隔离，多个Block形成片区(Plane)，片区之间由切割道(Scribe Lane)进行划分，几个片区形成芯片(Chip)。顶部选择栅极切线105会穿过部分存储单元1031的顶部，使得这些存储单元1031绝缘，从而失去存储功能。阶梯区102设置在核心阵列区101的周围，用来供存储阵列各层中的栅极层引出接触部。这些栅极层作为存储阵列的字线，执行编程、擦写、读取等操作。
通常通过单次刻蚀来形成堆叠层的沟道孔。但是为了提高存储密度和容量，三维存储器的层数(tier)继续增大，例如从64层增长到96层、128层或更多层，而存储单元与位线尺寸也在不断缩小，在这种趋势下，单次刻蚀的方法在处理高深宽比(例如，深宽比>50:1甚至100:1)特征图案方面，受机台及制程能力限制，在处理能力上越来越没有效率，成本也越来越高。
此外，在存储阵列中，导电接触将存储阵列中的存储单元连接到位线106，通过位线106可以选择性地读写存储阵列中的数据。为了提高存储密度和容量，通常的做法是减小沟道孔和栅线隙的关键尺寸。但是为了将源极和漏极电连接，位线106的间距也会相应地减小，位线106间距减小将会导致严重的金属间耦合效应，不仅会增加工艺的难度，而且会显著增加工艺成本。
本发明提供了一种形成三维存储器的方法，可以降低工艺难度，缩短深孔刻蚀的工艺周期，减少金属间耦合效应，增加存储单元的密度，有效提高存储器的存储密度和容量。
图2是根据本发明的一实施例的形成三维存储器的方法的流程图。图3A-3C是根据本发明的一实施例的形成三维存储器的方法的示例性过程的剖面示意图。图4A-4D是根据本发明的一实施例的形成三维存储器的方法的示例性过程的俯视图。下面参考图2-4D所示描述本实施例的形成三维存储器的方法。
在步骤202中，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成三维存储器件的至少一部分。半导体结构可包括阵列区，阵列区可包括核心区和字线连接区。从垂直方向看，核心区可具有衬底、位于衬底上的堆叠结构。堆叠结构还具有顶部选择栅极314(Top Select Gate，TSG)。
在图3A和4A所示例的半导体结构中，半导体结构300a可包括衬底301、位于衬底301上的堆叠结构310。堆叠结构310可为第一材料层311和第二材料层312交替层叠的叠层。第一材料层311可为栅极层或伪栅极层。堆叠结构310还具有顶部选择栅极314。
在本发明的实施例中，衬底301的材料例如是硅。第一材料层311和第二材料层312例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底301上交替沉积氮化硅和氧化硅形成堆叠结构310。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性的，例如衬底301还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。栅极层还可以是其它导电层，例如金属钨，钴，镍等。第二材料层还可以是其它介电材料，例如氧化铝，氧化铪，氧化钽等。
在步骤204中，在顶部选择栅极的中形成顶部选择栅极切线(TSG-cut)，该顶部选择栅极切线为波浪形。
仅作为示例，在顶部选择栅极中形成波浪形的顶部选择栅极切线的方法可以包括以下步骤：先在堆叠结构的顶部，即顶部选择栅极处形成沟槽，然后使用绝缘材料填充沟槽，从而形成顶部选择栅极切线。形成沟槽的方法可以是使用图案化的掩膜曝光、光刻以及刻蚀形成沟槽。顶部选择栅极切线的横截面的形状可以通过掩膜的图案控制，例如可以通过选择掩膜的图案来形成横截面为波浪形的顶部选择栅极切线。波浪形可以是正弦波、折线或曲线。在本发明的实施例中，填充沟槽的绝缘材料可以是氧化硅。根据形成方法不同(例如：化学气相沉积(CVD)，原子层沉积(ALD)，旋涂法等)导致的晶圆表面平整度不同，当平整度不够时，后续可以增加化学机械研磨步骤。
沟槽的深度可以是6-10层栅极结构。沟槽的深度可以通过刻蚀的工艺参数(例如：刻蚀时间，气体流量，配比，压强，温度等)来控制，在刻蚀速率一定的情况下，刻蚀的时间越长，形成的沟槽就越深。在本发明的一实施例中，可以通过调节刻蚀的工艺参数，将沟槽的深度控制在最优器件性能所需的选择栅层数，例如1层到5层栅极结构之间。刻蚀的方法可以是干法刻蚀。干法刻蚀可以例如是等离子刻蚀。
在本发明的实施例中，相邻两个栅线隙之间，顶部选择栅极切线的数量至少为两个。
在图3B和4B所示例的半导体结构中，半导体结构300b在顶部选择栅极314的中形成顶部选择栅极切线314a，顶部选择栅极切线314a为波浪形，该波浪形是正弦波。顶部选择栅极切线314a的数目为2个。
在步骤206中，形成穿过堆叠结构的沟道孔和波浪形栅线隙。
在此步骤中，形成穿过堆叠结构的沟道孔和波浪形栅线隙，填充沟道孔形成垂直沟道结构，以及形成阵列共源极。
形成穿过堆叠结构的沟道孔，填充沟道孔形成垂直沟道结构的工艺可以包括以下几个步骤：(1)通过掩膜进行图案控制，依次进行硬掩膜沉积、光刻胶旋涂与烘焙、曝光和干法刻蚀，从堆叠结构的顶部直至贯穿硅衬底，形成沟道孔；(2)在沟道孔的底部形成硅外延层，将沟道孔底部填到相同的高度，以保证诸如阈值电压均匀性等器件特性；(3)依次向沟道孔填充阻挡层、电荷捕获层、遂穿层和沟道层；(4)沟道孔底部开孔，再次填充沟道层，以连通沟道孔与硅外延层；(5)以介电隔离材料填充沟道孔核心部分，沟道孔核心部分也可以留作气隙(Air gap)。
在本发明的一实施例中，阻挡层可以是氧化铝，氧化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。电荷捕获层可以是氮化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。隧穿层可以是氧化硅、氮氧化硅的单层或叠层或混合层等宽禁带材料。沟道层可以是多晶硅。介电隔离材料可以是氧化硅。
形成穿过堆叠结构波浪形栅线隙，形成阵列共源极的工艺可以包括以下几个步骤：(1)通过掩膜进行图案控制，依次进行硬掩膜沉积、光刻胶旋涂与烘焙、曝光和干法刻蚀，从堆叠结构的顶部直至贯穿硅衬底，形成栅线隙；(2)前栅工艺中，无须进行栅极替换，直接以离子注入的方式，向沟槽底部注入高浓度活性离子，形成阵列共源极；后栅工艺中，以栅线隙为切入口，对栅极牺牲层进行替换后再对栅极层进行回刻，再向沟槽底部注入高浓度活性离子，形成阵列共源极；(3)形成阵列共源极的导电连接。
在本发明的实施例中，对栅极牺牲层进行替换的方法可以是湿法刻蚀。替换材料可以为金属钨、钴、镍、钛等导电材料。
在本发明的一实施例中，形成阵列共源极的导电连接可以是在栅线隙的侧壁由外向内依次填充隔离层和源极线，源极线与阵列共源极电连接，隔离层隔离导电材料与堆叠结构的栅极，从而将阵列共源极电连接至半导体结构的有源侧。在该实施例中，顶部选择栅极切线的宽度小于栅线隙的宽度。
在本发明的另一实施例中，形成阵列共源极的导电连接可以是以绝缘材料填充栅线隙，然后形成连接阵列共源极至半导体结构的无源侧的导电接触。在该实施例中，顶部选择栅极切线的宽度大于或等于栅线隙的宽度。
在本发明的又一实施例中，可以不用导电材料填充栅线隙形成阵列共源极。在此实施例中，栅线隙部分被真空处理，处于真空状态以形成气隙(air gap)，使得存储器的存储块与存储块之间通过气隙电隔离开来。由于气隙具有更低的介电常数，因此在存储器的存储块之间能更有效地隔离绝缘，使得存储器整体的工作性能更优。
顶部选择栅极切线可以与栅线隙的走向一致，因此可以使用相同的掩膜来形成顶部选择栅极切线与栅线隙，从而可以简化工艺，降低成本。顶部选择栅极切线的宽度可以小于栅线隙的宽度，以提高阵列共源极的导电性，提升三维存储器的读写性能。
相邻两个栅线隙之间的沟道孔周期排列成重复阵列。相邻两个栅线隙之间的沟道孔周期排列成重复阵列，顶部选择栅极切线将周期排列成重复阵列的沟道孔均分成子阵列，每个子阵列具有相同排数的沟道孔。每个重复阵列的沟道孔沿顶部选择栅极切线的延伸方向排列成不少于四行的偶数行。每行沟道孔中相邻沟道孔连接的导电触点错开排布。
在图3C和4C所示例的半导体结构300c中，半导体结构300c可包括沟道孔320。沟道孔320中设有垂直于衬底301表面的垂直沟道结构313。需要指出的是，垂直沟道结构313也可以为虚拟沟道结构，其内部结构可以与用于核心区的沟道结构相同或者有所差别。垂直沟道结构形成于沟道孔320中。
垂直沟道结构313可包括从更接近栅极的外层到内的设置依次为阻挡层、电荷捕获层、隧穿层、沟道层。阻挡层的材料可以是高K电介质。高K电介质材料具有更薄的等效氧化层厚度(EOT，Equivalence Oxide Thickness)，可有效减少栅极漏电，同时保持晶体管性能。高K电介质可以例如是氧化铝，氧化铪，氧化锆等。阻挡层可以是单层的介电氧化物，亦可是双层模型，如高K氧化物并氧化硅等。阻挡层、电荷捕获层和隧穿层构成存储器层。存储器层可以不是设置在沟道孔内的介质层，而是设置在第一材料层中靠近沟道孔的横向沟槽内的浮栅结构。存储器层的一些示例细节将在后文描述。
垂直沟道结构313的底部可具有硅外延层313a。硅外延层313a的材料例如是硅。
垂直沟道结构313内还可设有填充层。填充层可以起到支撑物的作用。填充层的材料可以是氧化硅。填充层可以是实心的，也可以是中空的。
继续参考图4C，沟道孔320位于顶部选择栅极切线314a的两侧，即顶部选择栅极切线314a不会穿过沟道孔320。如图4C所示，顶部选择栅极切线314a穿过沟道孔320a、320b、320c、320d和320e之间的区域。在本发明的一优化例中，顶部选择栅极切线314a与相邻两行的沟道孔(例如320a和320b)之间的距离相等。由于顶部选择栅极切线314a为波浪形，且顶部选择栅极切线314a位于相邻的区域的沟道孔320之间，因此有更多的区域可以用来布置沟道孔320，从而可以增加沟道孔320的关键尺寸。在刻蚀深宽比一定的情况下，通过增加沟道孔320的关键尺寸，可以增加刻蚀的深度。
在步骤208中，形成与沟道孔电连接的导电接触以及连接导电接触的位线。
在此步骤中，可以先形成覆盖堆叠结构的绝缘层，经过图案化曝光、光刻和刻蚀步骤形成导电接触孔，然后用导电材料填充导电接触孔从而形成导电接触，该导电接触与相应的沟道孔电连接。在本发明的实施例中，导电材料可以是金属材料，例如钨。
导电接触形成之后，形成连接导电接触的位线。每行沟道孔中相邻沟道孔的电连接的导电接触错开排布，可以降低位线连接的导电接触的数目，提高位线的寻址速度。
导电接触的横截面的形状可以通过刻蚀阻挡层的图案来控制。例如，使用圆形图案的刻蚀阻挡层，形成的导电接触的横截面的形状为圆形。又例如，使用椭圆形图案的刻蚀阻挡层，形成的导电接触的横截面的形状为椭圆形。
在本发明的一优化例中，导电接触的横截面为椭圆形。位线穿过椭圆形的导电接触的长轴，可以增加位线与导电接触的接触面积，加快位线的读写速度，从而提升三维存储器的性能。此外，与圆形的导电接触相比，椭圆形的导电接触的短轴方向缩短，使得导电接触与其它行的导电接触以及位线的距离也相应地增大，降低了金属间耦合效应。
在图4D所示例的半导体结构中，半导体结构300d中形成有与沟道孔320电连接的导电接触350，以及连接同一行导电接触的位线360。每行沟道孔中相邻沟道孔320的电连接的导电接触350错开排布。每行沟道孔320布置有两排位线360，每条位线360连接3个导电接触，可以降低位线连接的导电接触的数目，提高位线的寻址速度。
导电接触350的横截面为椭圆形。位线穿过椭圆形的导电接触350的长轴，可以增加位线与导电接触350的接触面积，加快位线360的读写速度，从而提升三维存储器的性能。此外，与圆形的导电接触350相比，椭圆形的导电接触350的短轴方向缩短，使得导电接触350与其它行的导电接触350以及位线360的距离也相应地增大，降低了金属间耦合效应。
至此，三维存储器的沟道结构的工艺基本完成。在这些工艺完成后，再加上常规的工艺，即可得到三维存储器。举例来说，当三维存储器为电荷俘获型存储器时，图4E所示的半导体结构300d中的第一堆栈310和第二堆栈330为伪栅极堆栈，第一材料层311和331为伪栅极层，则在步骤208之后，还包括将第一堆栈和第二堆栈中的第一材料层311和331替换为栅极层。又如，当三维存储器为浮栅型存储器时，第一堆栈310和第二堆栈330为栅极堆栈，第一堆栈和第二堆栈中的第一材料层311和331为栅极层，在步骤208之后不需经过材料替换的步骤。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。例如，可以省略步骤208。
本发明提供了一种形成三维存储器的方法，顶部选择栅极切线和栅线隙均为波浪形，且顶部选择栅极切线位于相邻的区域的沟道孔之间，因此有更多的区域可以用来布置沟道孔，从而可以增加沟道孔的关键尺寸，在刻蚀深宽比一定的情况下，通过增加沟道孔的关键尺寸，可以增加刻蚀的深度；此外，每一行沟道孔中相邻沟道孔连接的导电接触错开排布，可以增大导电接触与其它行的导电接触以及位线的距离，降低金属间耦合效应。
图5是根据本发明的一实施例的三维存储器的示意图。该三维存储器可以通过上文描述的方法形成。三维存储器包括半导体结构500。半导体结构500具有衬底、位于衬底上的堆叠结构以及穿过堆叠结构的沟道孔520。沟道孔中填充有垂直沟道结构。图5是根据本发明的一实施例的三维存储器的俯视图，因此位于三维存储器下方的衬底和堆叠结构未予显示。堆叠结构具有顶部选择栅极。顶部选择栅极中形成有波浪形的顶部选择栅极切线514a，将顶部选择栅极分为多个相互绝缘的区域，且顶部选择栅极切线514a位于相邻的区域的沟道孔520之间。穿过堆叠结构的栅线隙530与沟道孔520电连接的导电接触550以及连接同一行导电接触的位线560，该位线560可以是导电材料，例如金属钨。
在本发明的一实施例中，顶部选择栅极切线514a的深度为6-10层堆叠结构。在本发明的一实施例中，顶部选择栅极切线514a与栅线隙530的走向一致。在本发明的一实施例中，顶部选择栅极切线的宽度小于栅线隙530的宽度。在本发明的一实施例中，顶部选择栅极切线的宽度大于或等于栅线隙530的宽度。在本发明的一实施例中，相邻两个栅线隙530之间的沟道孔周期排列成重复阵列，顶部选择栅极切线514a将周期排列成重复阵列的沟道孔均分成子阵列，每个子阵列具有相同排数的沟道孔。在本发明的一实施例中，每个重复阵列的沟道孔520沿顶部选择栅极切线514a的轴线方向排列成不少于四行的偶数行。在本发明的一实施例中，每行沟道孔中相邻沟道孔520连接的导电接触错开排布。在本发明的一实施例中，波浪形可以是正弦波、折线或曲线。
本发明提供了一种三维存储器，顶部选择栅极切线和栅线隙均为波浪形，且顶部选择栅极切线位于相邻的区域的沟道孔之间，因此有更多的区域可以用来布置沟道孔，从而可以增加沟道孔的关键尺寸，在刻蚀深宽比一定的情况下，通过增加沟道孔的关键尺寸，可以增加刻蚀的深度；此外，每一行沟道孔中相邻沟道孔连接的导电接触错开排布，可以增大导电接触与其它行的导电接触以及位线的距离，降低金属间耦合效应。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。
Claims (20)
1.一种形成三维存储器的方法，包括：
提供半导体结构，所述半导体结构具有衬底和位于衬底上的堆叠结构，所述堆叠结构具有顶部选择栅极；
在所述顶部选择栅极中形成波浪形的顶部选择栅极切线，所述顶部选择栅极切线将所述顶部选择栅极分为多个相互绝缘的区域，以及
形成穿过所述堆叠结构的沟道孔和波浪形栅线隙，填充所述沟道孔形成垂直沟道结构，以及形成阵列共源极；其中，所述顶部选择栅极切线位于相邻的所述区域的沟道孔之间。
2.根据权利要求1所述的形成三维存储器的方法，其特征在于，在所述堆叠结构的顶部形成波浪形的顶部选择栅极切线的步骤包括：
在所述堆叠结构的顶部形成沟槽；
使用绝缘材料填充所述沟槽，形成顶部选择栅极切线。
3.根据权利要求2所述的形成三维存储器的方法，其特征在于，所述沟槽的深度为6-10层所述栅极结构。
4.根据权利要求1所述的形成三维存储器的方法，其特征在于，所述顶部选择栅极切线与所述栅线隙的走向一致。
5.根据权利要求1或4所述的形成三维存储器的方法，其特征在于，形成阵列共源极的步骤包括：
掺杂所述栅线隙底部的衬底形成阵列共源极；
在所述栅线隙中形成隔离层和源极线，所述源极线与所述阵列共源极电连接，所述隔离层隔离所述源极线与所述堆叠结构的栅极；
其中，所述顶部选择栅极切线的宽度小于所述栅线隙的宽度。
6.根据权利要求1或4所述的形成三维存储器的方法，其特征在于，形成阵列共源极的步骤包括：
掺杂所述栅线隙底部的衬底形成阵列共源极；
以绝缘材料填充栅线隙；
形成连接所述阵列共源极至所述半导体结构的无源侧的导电接触；
其中，所述顶部选择栅极切线的宽度大于或等于所述栅线隙的宽度。
7.根据权利要求1所述的形成三维存储器的方法，其特征在于，相邻两个所述栅线隙之间的沟道孔周期排列成重复阵列，所述顶部选择栅极切线将周期排列成重复阵列的所述沟道孔均分成子阵列，每个子阵列具有相同排数的沟道孔。
8.根据权利要求7所述的形成三维存储器的方法，其特征在于，每个重复阵列的沟道孔沿所述顶部选择栅极切线的延伸方向排列成不少于四行的偶数行。
9.根据权利要求7所述的形成三维存储器的方法，其特征在于，相邻两个所述栅线隙之间，所述顶部选择栅极切线的数量至少为两个。
10.根据权利要求1所述的形成三维存储器的方法，其特征在于，形成阵列共源极的步骤之后还包括：形成与所述沟道孔电连接的导电接触以及用位线连接的导电接触。
11.根据权利要求10所述的形成三维存储器的方法，其特征在于，每行沟道孔中相邻沟道孔连接的导电接触错开排布。
12.一种三维存储器，所述三维存储器包括：
半导体结构，所述半导体结构具有衬底、位于衬底上的堆叠结构以及穿过所述堆叠结构的沟道孔，所述堆叠结构具有顶部选择栅极，所述沟道孔中填充有垂直沟道结构；
形成于所述顶部选择栅极中的波浪形顶部选择栅极切线，所述顶部选择栅极切线将所述顶部选择栅极分为多个相互绝缘的区域，且所述顶部选择栅极切线位于相邻的所述区域的沟道孔之间；
穿过堆叠结构的栅线隙，所述栅线隙为波浪形；
阵列共源极，所述阵列共源极形成所述栅线隙底部的衬底中；
与所述沟道孔电连接的导电接触以及连接导电接触的位线。
13.根据权利要求12所述的形成三维存储器，其特征在于，所述顶部选择栅极切线的深度为6-10层所述栅极结构。
14.根据权利要求12所述的形成三维存储器，其特征在于，所述顶部选择栅极切线与所述栅线隙的走向一致。
15.根据权利要求12所述的形成三维存储器，其特征在于，所述顶部选择栅极切线的宽度小于所述栅线隙的宽度。
16.根据权利要求12所述的形成三维存储器，其特征在于，所述顶部选择栅极切线的宽度大于或等于所述栅线隙的宽度。
17.根据权利要求12所述的形成三维存储器，其特征在于，相邻两个所述栅线隙之间的沟道孔周期排列成重复阵列，所述顶部选择栅极切线将周期排列成重复阵列的所述沟道孔均分成子阵列，每个子阵列具有相同排数的沟道孔。
18.根据权利要求17所述的形成三维存储器，其特征在于，每个重复阵列的沟道孔沿所述顶部选择栅极切线的轴线方向排列成不少于四行的偶数行。
19.根据权利要求17所述的形成三维存储器，其特征在于，每行沟道孔中相邻沟道孔连接的导电接触错开排布。
20.根据权利要求13所述的形成三维存储器，其特征在于，所述波浪形可为正弦波、折线或曲线。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110741475A (zh) * | 2019-08-29 | 2020-01-31 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN111146209A (zh) * | 2019-12-25 | 2020-05-12 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN111968988A (zh) * | 2020-08-28 | 2020-11-20 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN111968986A (zh) * | 2020-08-11 | 2020-11-20 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN112635480A (zh) * | 2020-10-27 | 2021-04-09 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN113410251A (zh) * | 2021-06-21 | 2021-09-17 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| US12052871B2 (en) | 2021-10-07 | 2024-07-30 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory and fabrication method thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9627396B2 (en) * | 2014-05-30 | 2017-04-18 | Samsung Electronics Co., Ltd. | Semiconductor device including a stack having a sidewall with recessed and protruding portions |
| CN107305895A (zh) * | 2016-04-21 | 2017-10-31 | 三星电子株式会社 | 具有包括不同材料层的公共源线的存储器件 |
| CN107658306A (zh) * | 2017-08-31 | 2018-02-02 | 长江存储科技有限责任公司 | 一种使用波浪上选择门的nand存储器通道空穴结构 |
-
2019
- 2019-01-31 CN CN201910100586.1A patent/CN109817627A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9627396B2 (en) * | 2014-05-30 | 2017-04-18 | Samsung Electronics Co., Ltd. | Semiconductor device including a stack having a sidewall with recessed and protruding portions |
| CN107305895A (zh) * | 2016-04-21 | 2017-10-31 | 三星电子株式会社 | 具有包括不同材料层的公共源线的存储器件 |
| CN107658306A (zh) * | 2017-08-31 | 2018-02-02 | 长江存储科技有限责任公司 | 一种使用波浪上选择门的nand存储器通道空穴结构 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110741475A (zh) * | 2019-08-29 | 2020-01-31 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| US11271007B2 (en) | 2019-08-29 | 2022-03-08 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory and fabrication method thereof |
| CN111146209A (zh) * | 2019-12-25 | 2020-05-12 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN111968986A (zh) * | 2020-08-11 | 2020-11-20 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN111968988A (zh) * | 2020-08-28 | 2020-11-20 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN111968988B (zh) * | 2020-08-28 | 2023-11-03 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN112635480A (zh) * | 2020-10-27 | 2021-04-09 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN112635480B (zh) * | 2020-10-27 | 2022-05-27 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN113410251A (zh) * | 2021-06-21 | 2021-09-17 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| CN113410251B (zh) * | 2021-06-21 | 2022-09-09 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| US12052871B2 (en) | 2021-10-07 | 2024-07-30 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory and fabrication method thereof |
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| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20190528 |