TWI409852B - 利用自對準雙重圖案製作半導體元件微細結構的方法 - Google Patents

利用自對準雙重圖案製作半導體元件微細結構的方法 Download PDF

Info

Publication number
TWI409852B
TWI409852B TW098146610A TW98146610A TWI409852B TW I409852 B TWI409852 B TW I409852B TW 098146610 A TW098146610 A TW 098146610A TW 98146610 A TW98146610 A TW 98146610A TW I409852 B TWI409852 B TW I409852B
Authority
TW
Taiwan
Prior art keywords
pattern
mask pattern
mask
semiconductor device
layer
Prior art date
Application number
TW098146610A
Other languages
English (en)
Other versions
TW201123266A (en
Inventor
Tah Te Shih
Chung Yuan Lee
Original Assignee
Inotera Memories Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Inotera Memories Inc filed Critical Inotera Memories Inc
Priority to TW098146610A priority Critical patent/TWI409852B/zh
Priority to US12/717,923 priority patent/US8343871B2/en
Publication of TW201123266A publication Critical patent/TW201123266A/zh
Application granted granted Critical
Publication of TWI409852B publication Critical patent/TWI409852B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

利用自對準雙重圖案製作半導體元件微細結構的方法
本發明係有關於先進半導體元件製造技術領域，特別是有關於一種利用自動對準雙重圖案(self-aligned double patterning)技術形成半導體元件微細結構的方法。
半導體工業的長期持續成長有賴於光學微影技術的精進，然而，隨著半導體技術推進到50奈米節點以下，半導體製程遭遇到的困難度也隨著增加許多。舉例來說，以目前主流的193奈米光學微影製程設備的解析能力，仍需要額外搭配浸潤式微影(immersion lithography)技術及/或雙重圖案(double patterning)技術，才能夠順利的製作出特徵尺寸50奈米以下的高密度半導體元件微細結構。
目前的雙重圖案技術多採用側壁子蝕刻方式進行，其步驟大致上包括：利用曝光、顯影步驟形成光阻圖案，然後，在該光阻圖案上沈積遮蔽材料，並蝕刻形成側壁子，接著，去除該光阻圖案，再利用該側壁子作為蝕刻遮罩，蝕刻出微細圖案，最後，移除該側壁子。但是，上述雙重圖案技術的缺點是利用側壁子作為蝕刻遮罩會產生圓角化問題，而且側壁子的蝕刻也可能造成特徵尺寸的改變。由此可知，先前技藝仍有許多不足與缺點需要被進一步的改良與改善。
本發明的主要目的在提供一種利用自動對準雙重圖案技術形成半導體元件微細結構的方法，藉此解決上述先前技藝的不足與缺點。
根據本發明之較佳實施例，本發明提供一種利用自對準雙重圖案製作半導體元件微細結構的方法，包含有：提供一元件層；於該元件層上形成一第一遮罩圖案；於該第一遮罩圖案上形成一第二遮罩圖案，且該第二遮罩圖案僅部分覆蓋住該第一遮罩圖案；利用該第一遮罩圖案與該第二遮罩圖案作為一蝕刻阻擋遮罩，選擇性的蝕刻該元件層，以形成一第一溝渠；選擇性的去除部分未被該第二遮罩圖案覆蓋住的該第一遮罩圖案，形成一中間過渡遮罩圖案；沈積一第三遮罩層，使其填滿該第一溝渠並覆蓋住該中間過渡遮罩圖案；研磨該第三遮罩層，直到曝露出該中間過渡遮罩圖案，並形成一第三遮罩圖案；選擇性的去除該中間過渡遮罩圖案，形成一開口；以及經由該開口蝕刻該元件層，形成一第二溝渠。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
請參閱第1圖至第11圖，其為依據本發明一較佳實施例所繪示的利用自動對準雙重圖案技術製作半導體元件微細結構的方法的剖面示意圖。如第1圖所示，首先，在元件層(device layer)10上形成一第一遮罩層20，其中，元件層10可以是矽基材等半導體基底、多層堆疊結構，或者如二氧化矽等介電層。其中，多層堆疊結構可以是多晶矽-鎢-氮化矽堆疊結構，但不限於此。
根據本發明較佳實施例，前述的第一遮罩層20對於元件層10需具備高的蝕刻選擇比，舉例來說，若元件層10是二氧化矽，則第一遮罩層20可以是多晶矽。接著，在第一遮罩層20形成一光阻圖案30。根據本發明較佳實施例，舉例來說，光阻圖案30可以是複數條密集排列的直線圖案，且線寬(line width)與間隙(space)可以為1：1，但不限於此。
如第2圖所示，接著進行一蝕刻步驟，例如，非等向性乾蝕刻，利用光阻圖案30作為蝕刻阻擋遮罩，蝕刻未被光阻圖案30覆蓋的第一遮罩層20，直到曝露出部分的元件層10的表面，如此形成第一遮罩圖案20a。根據本發明較佳實施例，第一遮罩圖案20a同樣為複數條密集排列的直線圖案。隨後，將光阻圖案30去除。
如第3圖所示，接著於第一遮罩圖案20a上形成一第二遮罩層40，且使第二遮罩層40覆蓋第一遮罩圖案20a並填滿第二遮罩層40之間的間隙。其中，根據本發明較佳實施例，前述的第二遮罩層40需同時對於元件層10以及第一遮罩圖案20a具備高的蝕刻選擇比，舉例來說，若元件層10是二氧化矽，且第一遮罩圖案20a是多晶矽，則第二遮罩層40可以是碳層或非晶(amorphous)碳層。在其它實施例中，第二遮罩層40上可以另外再形成一抗反射層，例如，介電抗反射層(DARC)。前述之介電抗反射層可以是氮化矽等，但不限於此。
隨後，在第二遮罩層40形成一光阻圖案50。根據本發明較佳實施例，舉例來說，光阻圖案50可以是複數條密集排列的直線圖案，且線寬與間隙為1：1，只是橫向位移了一小段距離，例如，位移一半的線距(pitch)，使得光阻圖案50僅部分與第一遮罩圖案20a重疊。前述的線距是指線寬與間隙的和。
如第4圖所示，接著進行一蝕刻步驟，例如，非等向性乾蝕刻，利用光阻圖案50作為蝕刻阻擋遮罩，選擇性的僅僅蝕刻未被光阻圖案50覆蓋的第二遮罩層40，直到曝露出部分的元件層10的表面以及曝露出部分的第一遮罩圖案20a的表面，如此形成第二遮罩圖案40a。此時，在第二遮罩圖案40a的垂直側壁與第一遮罩圖案20a的垂直側壁之間構成一開口40b，舉例來說，其寬度約略為原來間隙的一半左右。
如第5圖所示，接著，進行一蝕刻製程，例如，非等向性乾蝕刻，利用第一遮罩圖案20a與第二遮罩圖案40a作為一蝕刻阻擋遮罩60，經由開口40b選擇性的僅僅蝕刻未被第一遮罩圖案20a與第二遮罩圖案40a覆蓋的元件層10，形成第一溝渠100。
如第6圖所示，在完成第一溝渠100的蝕刻之後，接著，再進行一蝕刻製程，例如，非等向性乾蝕刻，利用第二遮罩圖案40a作為一蝕刻阻擋遮罩，選擇性的僅僅蝕刻掉未被第二遮罩圖案40a覆蓋住的第一遮罩圖案20a，自動對準形成一中間過渡遮罩圖案20b。此步驟又可稱作為第一遮罩圖案20a的「修剪(trimming)」步驟，並且僅會選擇性的蝕刻第一遮罩圖案20a，而實質上不蝕刻第二遮罩圖案40a及元件層10。
如第7圖所示，接著，沈積一第三遮罩層140，使其覆蓋住中間過渡遮罩圖案20b，並且填滿第一溝渠100與中間過渡遮罩圖案20b之間的空隙。在沈積第三遮罩層140之前，可選擇去除或不去除第二遮罩圖案40a。第三遮罩層140可以是與第二遮罩圖案40a相同的材料所構成的，例如，碳層或非晶碳層，其沈積方法可採用電漿加強化學氣相沈積(PECVD)法，但不限於此。當然，在其它實施例中，第三遮罩層140也可以是由與第二遮罩圖案40a不相同的材料所構成的。重要的是，第三遮罩層140需同時對中間過渡遮罩圖案20b以及對元件層10具備高的蝕刻選擇比。
如第8圖所示，接下來，進行一化學機械研磨(chemical mechanical polishing,CMP)製程，研磨掉部分厚度的第三遮罩層140，直到曝露出中間過渡遮罩圖案20b的上表面，如此，自動對準形成第三遮罩圖案140a。
如第9圖所示，在完成化學機械研磨製程之後，隨後再進行一蝕刻製程，例如，非等向性乾蝕刻，利用第三遮罩圖案140a作為一蝕刻阻擋遮罩，選擇性的僅僅蝕刻掉中間過渡遮罩圖案20b，如此形成開口140b。
如第10圖所示，在蝕刻掉中間過渡遮罩圖案20b之後，接著再進行一蝕刻製程，例如，非等向性乾蝕刻，同樣利用第三遮罩圖案140a作為一蝕刻阻擋遮罩，經由開口140b蝕刻元件層10，如此，在元件層10中形成第二溝渠102。最後，如第11圖所示，去除第三遮罩圖案140a。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．元件層
20．．．第一遮罩層
20a．．．第一遮罩圖案
20b．．．中間過渡遮罩圖案
30．．．光阻圖案
40．．．第二遮罩層
40a．．．第二遮罩圖案
40b．．．開口
50．．．光阻圖案
60．．．蝕刻阻擋遮罩
100．．．第一溝渠
102．．．第二溝渠
140．．．第三遮罩層
140a．．．第三遮罩圖案
140b．．．開口
第1圖至第11圖為依據本發明較佳實施例所繪示的利用自動對準雙重圖案技術形成半導體元件微細結構的方法的剖面示意圖。
10．．．元件層
20a．．．第一遮罩圖案
40a．．．第二遮罩圖案
60．．．蝕刻阻擋遮罩
100．．．第一溝渠

Claims (15)

  1. 一種利用自對準雙重圖案製作半導體元件微細結構的方法，包含有：提供一元件層；於該元件層上形成一第一遮罩圖案；於該第一遮罩圖案上形成一第二遮罩圖案，且該第二遮罩圖案僅部分覆蓋住該第一遮罩圖案；利用該第一遮罩圖案與該第二遮罩圖案作為一蝕刻阻擋遮罩，選擇性的蝕刻該元件層，以形成一第一溝渠；選擇性的去除部分未被該第二遮罩圖案覆蓋住的該第一遮罩圖案，形成一中間過渡遮罩圖案；沈積一遮罩材料層，使其填滿該第一溝渠並覆蓋住該中間過渡遮罩圖案；研磨該遮罩材料層，直到曝露出該中間過渡遮罩圖案，並形成一第三遮罩圖案；選擇性的去除該中間過渡遮罩圖案，形成一開口；以及經由該開口蝕刻該元件層，形成一第二溝渠。
  2. 如申請專利範圍第1項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該元件層為一介電層。
  3. 如申請專利範圍第2項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該介電層包含二氧化矽。
  4. 如申請專利範圍第1項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該元件層為一半導體基底。
  5. 如申請專利範圍第4項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該半導體基底為一矽基材。
  6. 如申請專利範圍第1項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該元件層為一多層堆疊結構。
  7. 如申請專利範圍第6項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該多層堆疊結構包含多晶矽-鎢-氮化矽堆疊結構。
  8. 如申請專利範圍第1項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該第一遮罩圖案包含多晶矽。
  9. 如申請專利範圍第1項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該第二遮罩圖案包含碳。
  10. 如申請專利範圍第1項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該第二遮罩圖案包含非晶碳層。
  11. 如申請專利範圍第1項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該遮罩材料層與該第二遮罩圖案由相同的材料所構成。
  12. 如申請專利範圍第1項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該遮罩材料層包含碳或非晶碳。
  13. 如申請專利範圍第1項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該第一遮罩圖案包含複數條密集排列的直線圖案。
  14. 如申請專利範圍第13項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該複數條密集排列的直線圖案的線寬與間隙比為1：1。
  15. 如申請專利範圍第1項所述之利用自對準雙重圖案製作半導體元件微細結構的方法，其中該第二遮罩圖案上另有一抗反射層。
TW098146610A 2009-12-31 2009-12-31 利用自對準雙重圖案製作半導體元件微細結構的方法 TWI409852B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW098146610A TWI409852B (zh) 2009-12-31 2009-12-31 利用自對準雙重圖案製作半導體元件微細結構的方法
US12/717,923 US8343871B2 (en) 2009-12-31 2010-03-04 Method for fabricating fine patterns of semiconductor device utilizing self-aligned double patterning

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW098146610A TWI409852B (zh) 2009-12-31 2009-12-31 利用自對準雙重圖案製作半導體元件微細結構的方法

Publications (2)

Publication Number Publication Date
TW201123266A TW201123266A (en) 2011-07-01
TWI409852B true TWI409852B (zh) 2013-09-21

Family

ID=44188068

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098146610A TWI409852B (zh) 2009-12-31 2009-12-31 利用自對準雙重圖案製作半導體元件微細結構的方法

Country Status (2)

Country Link
US (1) US8343871B2 (zh)
TW (1) TWI409852B (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103390551B (zh) * 2012-05-10 2017-03-01 联华电子股份有限公司 半导体装置图案化结构的制作方法
US8736069B2 (en) 2012-08-23 2014-05-27 Macronix International Co., Ltd. Multi-level vertical plug formation with stop layers of increasing thicknesses
CN103794490B (zh) * 2012-10-30 2017-02-22 中芯国际集成电路制造(上海)有限公司 自对准双图形的形成方法
CN103909464B (zh) * 2013-01-09 2017-10-31 华邦电子股份有限公司 化学机械研磨方法与自我对准方法
US8987914B2 (en) 2013-02-07 2015-03-24 Macronix International Co., Ltd. Conductor structure and method
US9214351B2 (en) 2013-03-12 2015-12-15 Macronix International Co., Ltd. Memory architecture of thin film 3D array
US8993429B2 (en) 2013-03-12 2015-03-31 Macronix International Co., Ltd. Interlayer conductor structure and method
US9117526B2 (en) 2013-07-08 2015-08-25 Macronix International Co., Ltd. Substrate connection of three dimensional NAND for improving erase performance
US9761489B2 (en) 2013-08-20 2017-09-12 Applied Materials, Inc. Self-aligned interconnects formed using substractive techniques
WO2015047255A1 (en) 2013-09-25 2015-04-02 Intel Corporation Sacrificial material for stripping masking layers
US9070447B2 (en) 2013-09-26 2015-06-30 Macronix International Co., Ltd. Contact structure and forming method
US8970040B1 (en) 2013-09-26 2015-03-03 Macronix International Co., Ltd. Contact structure and forming method
KR102185281B1 (ko) * 2014-01-09 2020-12-01 삼성전자 주식회사 자기 정렬 더블 패터닝 공정을 이용하여 반도체 소자의 패턴을 형성하는 방법
US9343322B2 (en) 2014-01-17 2016-05-17 Macronix International Co., Ltd. Three dimensional stacking memory film structure
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
US9721964B2 (en) 2014-06-05 2017-08-01 Macronix International Co., Ltd. Low dielectric constant insulating material in 3D memory
US9768175B2 (en) 2015-06-21 2017-09-19 Micron Technology, Inc. Semiconductor devices comprising gate structure sidewalls having different angles
US10802185B2 (en) 2017-08-16 2020-10-13 Lumentum Operations Llc Multi-level diffractive optical element thin film coating
CN109920730B (zh) * 2017-12-13 2021-04-20 联华电子股份有限公司 一种图案化方法
CN110391136B (zh) 2018-04-17 2022-03-15 联华电子股份有限公司 图案化方法
CN113078100B (zh) * 2021-03-19 2021-12-17 长江存储科技有限责任公司 自对准成像方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI229905B (en) * 2003-11-13 2005-03-21 Nanya Technology Corp Method for controlling critical dimension by utilizing resist sidewall protection
TW200812008A (en) * 2006-08-21 2008-03-01 Elpida Memory Inc Method for producing semiconductor device
TW200822286A (en) * 2006-11-10 2008-05-16 Samsung Electronics Co Ltd Method forming fine patterns using double patterning process
TWI303751B (en) * 2004-03-16 2008-12-01 Imec Inter Uni Micro Electr Method of manufacturing a semiconductor device
US20080305642A1 (en) * 2007-06-05 2008-12-11 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6638441B2 (en) * 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
DE10312469A1 (de) * 2003-03-20 2004-10-07 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterstruktur
US7064078B2 (en) 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US7183205B2 (en) * 2004-06-08 2007-02-27 Macronix International Co., Ltd. Method of pitch dimension shrinkage
US7842558B2 (en) * 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7759253B2 (en) 2006-08-07 2010-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method and material for forming a double exposure lithography pattern
JP5158370B2 (ja) 2008-02-14 2013-03-06 信越化学工業株式会社 ダブルパターン形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI229905B (en) * 2003-11-13 2005-03-21 Nanya Technology Corp Method for controlling critical dimension by utilizing resist sidewall protection
TWI303751B (en) * 2004-03-16 2008-12-01 Imec Inter Uni Micro Electr Method of manufacturing a semiconductor device
TW200812008A (en) * 2006-08-21 2008-03-01 Elpida Memory Inc Method for producing semiconductor device
TW200822286A (en) * 2006-11-10 2008-05-16 Samsung Electronics Co Ltd Method forming fine patterns using double patterning process
US20080305642A1 (en) * 2007-06-05 2008-12-11 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device

Also Published As

Publication number Publication date
TW201123266A (en) 2011-07-01
US20110159691A1 (en) 2011-06-30
US8343871B2 (en) 2013-01-01

Similar Documents

Publication Publication Date Title
TWI409852B (zh) 利用自對準雙重圖案製作半導體元件微細結構的方法
US10522348B2 (en) Methods for device fabrication using pitch reduction
US10014175B2 (en) Lithography using high selectivity spacers for pitch reduction
TWI676292B (zh) 一種在基底上製造半導體裝置之鰭結構的方法
TWI625764B (zh) 次解析度基板圖案化所用之蝕刻遮罩的形成方法
US9437447B2 (en) Method for patterning a substrate for planarization
US8288083B2 (en) Methods of forming patterned masks
TW200952041A (en) Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US9070630B2 (en) Mechanisms for forming patterns
US20120175745A1 (en) Methods for fabricating semiconductor devices and semiconductor devices using the same
US9564342B2 (en) Method for controlling etching in pitch doubling
US20090170310A1 (en) Method of forming a metal line of a semiconductor device
CN114823295A (zh) 一种半导体器件的制造方法
CN112864094A (zh) 半导体结构及其形成方法
US11557480B2 (en) Semiconductor structure and fabrication method thereof
JP2009094379A (ja) 半導体装置の製造方法
CN104064474B (zh) 双重图形化鳍式晶体管的鳍结构制造方法
US8329522B2 (en) Method for fabricating semiconductor device
KR101103809B1 (ko) 반도체 소자의 제조 방법
KR20100076763A (ko) 반도체 소자의 미세 패턴 제조 방법
TWI518743B (zh) 半導體裝置圖案化結構之製作方法
KR20090106010A (ko) 반도체 소자 제조 방법
KR20110111731A (ko) 반도체 장치 제조방법
KR20110111674A (ko) 반도체 장치 제조방법