KR102128465B1 - 수직 구조의 비휘발성 메모리 소자 - Google Patents

수직 구조의 비휘발성 메모리 소자 Download PDF

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Abstract

본 발명의 사상은 수직 구조의 비휘발성 메모리 소자에서, 채널 구조체가 형성되는 채널 홀 크기의 산포 문제를 해결하여, 고집적화되고 신뢰성이 향상된 수직 구조의 비휘발성 메모리 소자를 제공한다. 상기 비휘발성 메모리 소자는 기판; 상기 기판의 주면에 수직한 제1 방향으로 상기 기판 상에서 연장하는 채널 구조체; 및 상기 제1 방향을 따라 상기 채널 구조체의 측면 상에서 서로 이격되도록 순차적으로 형성된 그라운드 선택 라인, 복수의 워드 라인 및 스트링 선택 라인;을 포함하는 복수의 메모리 셀 스택; 및 상기 복수의 메모리 셀 스택 각각의 사이에서 상기 기판의 제1 표면 위에 형성되는 공통 소스 영역을 포함하고, 상기 기판에는 상기 기판의 제1 표면의 레벨보다 낮은 레벨의 제2 표면을 저면으로 하는 리세스 영역이 형성되어 있는 것을 특징으로 한다.

Description

수직 구조의 비휘발성 메모리 소자{Vertical structure non-volatile memory device}
본 발명의 사상은 비휘발성 메모리 소자에 관한 것으로서, 특히 채널 구조체가 수직 방향으로 형성된 수직 구조의 비휘발성 메모리 소자에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리가 요구되고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 비휘발성 메모리 소자가 제안되고 있다.
본 발명의 사상이 해결하고자 하는 과제는 수직 구조의 비휘발성 메모리 소자에서 채널 구조체를 형성하는 과정에서 발생하는 채널 홀 크기의 산포 문제를 해결하여 고집적화 되고, 신뢰성이 향상된 수직 구조의 비휘발성 메모리 소자를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 기판; 상기 기판의 주면에 수직한 제1 방향으로 상기 기판 상에서 연장하는 채널 구조체; 및 상기 제1 방향을 따라 상기 채널 구조체의 측면 상에서 서로 이격되도록 순차적으로 형성된 그라운드 선택 라인, 복수의 워드 라인 및 스트링 선택 라인;을 포함하는 복수의 메모리 셀 스택; 및 상기 복수의 메모리 셀 스택 각각의 사이에서 상기 기판의 제1 표면 위에 형성되는 공통 소스 영역을 포함하고, 상기 기판에는 상기 기판의 제1 표면의 레벨보다 낮은 레벨의 제2 표면을 저면으로 하는 리세스 영역이 형성되어 있는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 리세스 영역을 채우는 제1 채널 물질층을 더 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 제1 채널 물질층의 상면의 레벨은 상기 공통 소스 영역이 형성된 기판의 상면 레벨보다 높은 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 제1 채널 물질층은 상기 공통 소스 영역의 하부 측벽에 접하도록 형성되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 공통 소스 영역의 측벽에 접하고, 상기 제1 채널 물질층의 상면의 일부에 제1 방향으로 오버랩되는 더미 채널 구조체를 더 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 기판 상에 상기 리세스 영역의 저면의 레벨보다 낮은 채널 홀 리세스 영역이 형성되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 기판 상에 상기 리세스 영역의 저면의 레벨보다 높고, 상기 기판의 상면 레벨보다는 낮은 채널 홀 돌출부가 형성되는 것을 특징으로 한다.
상기 과제를 해결하기 위하여, 본 발명의 또 다른 기술적 사상은, 기판; 상기 기판의 주면에 수직한 제1 방향으로 상기 기판 상에서 연장하는 채널 구조체; 및 상기 제1 방향을 따라 상기 채널 구조체의 측면 상에서 서로 이격되도록 순차적으로 형성된 복수의 워드 라인; 상기 복수의 워드 라인 사이에 형성된 공통 소스 영역; 및 상기 공통 소스 영역의 측벽을 따라 형성되고, 상기 채널 구조체와 상기 공통 소스 영역과의 사이에 배치되는 적어도 하나의 더미 채널 구조체를 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 더미 채널 구조체는 상기 제1 방향에 수직인 제2 방향을 따라 일렬로 배치되는 복수의 더미 채널 구조체를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 더미 채널 구조체는 채널층과 전하 저장층을 포함하고, 상기 적어도 하나의 더미 채널 구조체의 상기 공통 소스 영역을 향하는 면은 블로킹 절연막으로 감싸진 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 더미 채널 구조체는 그 내부가 비어있는 더미 홀(dummy hole)을 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 더미 채널 구조체와 최단 거리에 형성된 워드 라인 상에 형성된 채널 구조체와의 간격은, 상기 워드 라인 상의 채널 구조체 간의 최단 거리보다 큰 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 더미 채널 구조체는 그 내부가 절연 물질로 이루어진 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 공통 소스 영역은 상기 기판의 제1 표면 위에 형성되고, 상기 적어도 하나의 더미 채널 구조체는 상기 기판의 제1 표면의 레벨과 다른 레벨에 있는 제2 표면 위에 형성되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 복수의 워드 라인 상에 각각 형성되고, 상기 복수의 워드 라인 각각을 연결하는 복수의 워드 라인 콘택을 더 포함하고, 상기 더미 채널 구조체는 상기 복수의 워드 라인 콘택의 주위에 배치되는 것을 특징으로 한다.
본 발명의 사상에 따른 수직 구조의 비휘발성 메모리 소자는 복수의 워드 라인의 각각을 분리하는 워드 라인 리세스 영역에 더미(dummy) 채널 홀을 형성하여 상기 워드 라인 리세스 영역에 형성되는 공통 소스 영역에 인접하게 더미 채널 구조체를 형성함으로써, 식각 마스크를 사용하여 패턴 및 에치(etch)할 때 발생할 수 있는 에치 로딩(etch loading) 효과에 의한 채널 홀 크기의 산포 문제를 해결하고, 채널 홀 크기의 균일도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 등가회로도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 3a 및 도 3b는 도 2의 A ? A’ 단면 영역에 대한 서로 다른 실시예를 나타내는 사시도들이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 워드 라인 영역을 나타내는 평면도이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 요부를 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 워드 라인 영역을 나타내는 평면도이다.
도 8a 내지 도 8c는 도 6에 도시되어 있는 비휘발성 메모리 소자의 제조 과정 중 일부에 대해서 요부만을 나타낸 단면도이다.
도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 10 내지 도 16은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법의 요부를 나타내는 단면도이다.
도 17a 및 도 17b는 도 10 내지 도 16에 도시된 비휘발성 메모리 소자의 제조 과정 중 일부에 대해서 요부만을 나타낸 단면도이다.
도 18은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 워드 라인 구조체의 적층 구조를 나타내는 측단면도이다.
도 19는 도 18에 도시되어 있는 비휘발성 메모리 소자의 워드 라인 영역을 나타내는 평면도이다.
도 20은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 개략적인 블록 다이어그램이다.
도 21은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 22는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자는 셀 어레이 영역, 주변 회로 영역, 센스 앰프 영역, 디코딩 회로 영역 및 연결 영역을 포함할 수 있다. 상기 셀 어레이 영역에는, 복수의 메모리 셀들 및 상기 메모리 셀들로의 전기적 연결을 위한 비트 라인들 및 워드 라인들이 배치된다. 상기 주변 회로 영역에는 상기 메모리 셀들의 구동을 위한 회로들이 배치되고, 상기 센스 앰프 영역에는 상기 메모리 셀들에 저장된 정보를 판독하기 위한 회로들이 배치된다. 상기 연결 영역은 상기 셀 어레이 영역과 상기 디코딩 회로 영역 사이에 배치될 수 있으며, 여기에는 상기 워드 라인들과 상기 디코딩 회로 영역을 전기적으로 연결하는 배선 구조체가 배치될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 등가 회로로서, 특히 수직 채널 구조를 갖는 수직 구조의 낸드(NAND) 플래시 메모리 소자에 대한 등가 회로도가 예시된다.
도 1을 참조하면, 메모리 셀 어레이(10)는 복수의 메모리 셀 스트링(Memory Cell String, 12)을 포함할 수 있다. 복수의 메모리 셀 스트링(12)은 각각 기판(미도시)의 주면의 연장 방향(즉, x 및 y 방향)에 대한 수직 방향(즉, z 방향)으로 연장되어 있는 수직 구조를 가질 수 있다. 복수의 메모리 셀 스트링(12)에 의해 워드 라인(WL1 내지 WLn)과 결합된 메모리 셀 블록(14)이 구성될 수 있다.
복수의 메모리 셀 스트링(12)은 각각 복수의 메모리 셀(MC1 내지 MCn), 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST)를 구비할 수 있다. 각각의 메모리 셀 스트링(12)에서 그라운드 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 내지 MCn) 및 스트링 선택 트랜지스터(SST)가 수직으로(즉, z 방향으로) 직렬 배치될 수 있다. 여기서, 복수의 메모리 셀(MC1 내지 MCn)은 데이터를 저장할 수 있다. 복수의 워드 라인(WL1 내지 WLn)은 각각의 메모리 셀(MC1 내지 MCn)에 결합되어 이들에 결합된 메모리 셀(MC1 내지 MCn)을 제어할 수 있다. 복수의 메모리 셀(MC1 내지 MCn)의 수는 반도체 메모리 소자의 용량에 따라서 조절될 수 있다.
메모리 셀 블록(14)의 제1 내지 제m 열(column)에 배열되는 메모리 셀 스트링(12)의 일측, 예컨대, 스트링 선택 트랜지스터(SST)의 드레인(drain)측에는 각각 x 방향으로 연장되는 복수의 비트 라인(BL1 내지 BLm)이 연결될 수 있다. 또한, 각 메모리 셀 스트링(12)의 타측, 예컨대, 그라운드 선택 트랜지스터(GST)의 소스(source)측에는 공통 소스 라인(CSL)이 연결될 수 있다.
복수의 메모리 셀 스트링(12)의 복수의 메모리 셀(MC1 내지 MCn) 중 동일 막에 배열된 메모리 셀(MC1 내지 MCn)의 각 게이트들에는 y 방향으로 연장되는 워드 라인(WL1 내지 WLn)이 공통적으로 연결될 수 있다. 워드 라인(WL1 내지 WLn)의 구동에 따라 복수의 메모리 셀(MC1 내지 MCn)에 데이터를 프로그래밍, 독출 또는 소거할 수 있다.
각각의 메모리 셀 스트링(12)에서 스트링 선택 트랜지스터(SST)는 비트 라인(BL1 내지 BLm)과 메모리 셀(MC1 내지 MCn)과의 사이에 배열될 수 있다. 메모리 셀 블록(14)에서 각각의 스트링 선택 트랜지스터(SST)는 자신의 게이트에 연결되는 스트링 선택 라인(SSL)에 의해 복수의 비트 라인(BL1 내지 BLm)과 복수의 메모리 셀(MC1 내지 MCn)과의 사이에서의 데이터 전송을 제어할 수 있다.
그라운드 선택 트랜지스터(GST)는 복수의 메모리 셀(MC1 내지 MCn)과 공통 소스 라인(CSL) 사이에 배열될 수 있다. 메모리 셀 블록(14)에서 각각의 그라운드 선택 트랜지스터(GST)는 이의 게이트에 각각 연결되는 그라운드 선택 라인(GSL)에 의해 복수의 메모리 셀(MC1 내지 MCn)과 공통 소스 라인(CSL) 사이에서의 데이터 전송을 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도로서, 도 1의 메모리 셀 스트링을 구성하는 일부 구성요소는 생략되어 도시되어 있다. 예컨대, 메모리 셀 스트링 중 비트 라인은 생략되어 있다.
도 2를 참조하면, 상기 비휘발성 메모리 소자(100)는, 기판(110) 상에 배치된 채널 영역(120) 및 채널 영역(120)의 측벽을 따라 배치된 복수의 메모리 셀 스트링(MC ST)들을 포함할 수 있다. 복수의 메모리 셀 스트링(MC ST)들은 y 방향으로 배열될 수 있다. 도 2에 도시된 바와 같이, 채널 영역(120)의 측면을 따라 기판(110)으로부터 z 방향으로 연장되는 메모리 셀 스트링(12, 도 1 참조)이 배열될 수 있다. 각 메모리 셀 스트링(12)은 그라운드 선택 트랜지스터(GST, 도 1 참조), 다수의 메모리 셀(MC1 내지 MCn, 도 1 참조) 및 스트링 선택 트랜지스터(SST, 도 1 참조)를 포함할 수 있다. 경우에 따라, 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터는 2개씩 구비될 수도 있다.
상기 기판(110)의 주면(main surface)은 x 방향과 y 방향으로 연장될 수 있다. 상기 기판(110)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(SiGe) 기판, 실리콘 온 인슐레이터(silicon-on-insulator: SOI) 기판 중에서 선택되는 적어도 하나로 이루어질 수 있다. 상기 기판(110)은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 본 발명의 일 실시예에 있어서 IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 상기 기판(110)은 벌크 웨이퍼 또는 에피택셜층(Epitaxial layer)으로 형성될 수도 있다.
상기 기판(110) 상부에는 상기 기판(110)의 주면에 평행한 y 방향을 따라 연장하는 소스 영역(112)이 제공된다. 도 1에는 하나의 소스 영역(112)이 도시되었지만, y 방향을 따라 연장하며 y 방향과 수직한 x 방향을 따라 이격되도록 복수 개의 소스 영역(112)이 배치될 수도 있다.
기둥 형상의 채널 영역(120)은 기판(110)의 주면 방향에 수직인 z 방향으로 연장되도록 배치될 수 있다. 상기 채널 영역(120)은 x 방향과 y 방향으로 이격하여 배치될 수 있으며, y 방향으로 지그재그(zig-zag) 형태로 배치될 수 있다. 즉, y 방향으로 인접하여 배열되는 채널 영역(120)은 x 방향으로 오프셋(off-set)되어 배치될 수 있다. 상기 채널 영역(120)은 예를 들어, 환형(annular)으로 형성될 수 있다. 또한, 상기 채널 영역(120)은 환형에 한정되지 않고, 원기둥이나 사각 기둥 형태로 형성되거나 또는 사각 기둥의 양 측면 및 하부 면만으로 형성될 수도 있다.
상기 채널 영역(120)은 하면에서 기판(110)과 전기적으로 연결될 수 있다. 예컨대, 도시된 바와 같이 상기 채널 영역(120)은 하부 면에서 돌출된 채널 콘택(122)을 포함하여 상기 채널 콘택(122)을 통해 상기 기판(110)에 연결될 수 있다. 또한, 상기 채널 영역(120)의 하부면 전체가 기판에 연결되는 구조를 가질 수도 있다.
채널 영역(120)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않거나, p형 또는 n형 불순물을 포함할 수 있다. 상기 채널 영역(120)의 내부에 원기둥 필러 구조의 매립 절연막(130)이 형성될 수 있다. 본 발명의 예시적인 실시예들에 있어서, 상기 매립 절연막(130)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 질화물 중 선택되는 적어도 하나의 절연물질로 이루어질 수 있고, 이와는 달리 에어갭(air gap)으로 이루어질 수도 있다.
도 2에는 도시되지 않았지만, 상기 채널 영역(120) 및 상기 매립 절연막(130) 상에 도전층(190, 도 5 참조)이 형성되어 상기 채널 영역(120)과 전기적으로 연결될 수 있다. 상기 도전층(190)은 스트링 선택 트랜지스터(SST, 도 5의 191 참조)의 드레인 영역으로 작용할 수 있다.
스트링 선택 트랜지스터들(SST)은 x 방향으로 배열되며, 상기 도전층(190)을 통해 비트 라인(BL1 내지 BLm, 도 1 참조)에 연결될 수 있다. 상기 비트 라인(BL1 내지 BLm)은 x 방향으로 연장되는 라인 형상의 패턴으로 이루어질 수 있으며, 상기 도전층(190)과 전기적으로 연결될 수 있다. 또한, x 방향으로 배열된 그라운드 선택 트랜지스터(GST, 도 1 참조)은 각각 이들에 인접한 소스 영역(112)에 전기적으로 연결될 수 있다.
채널 영역(120)의 측벽 상에 게이트 유전막(140)이 형성될 수 있다. 상기 게이트 유전막(140)은 상기 채널 영역(120)의 측벽을 따라 기판(110)에 수직 방향인 z 방향으로 연장될 수 있다. 상기 게이트 유전막(140)의 바닥면은 채널 콘택(122)에 접하도록 형성될 수 있다. 본 발명의 일 실시예에 있어서, 상기 게이트 유전막(140)은 터널 절연막(142), 전하 저장막(144) 및 블로킹 절연막(146, 이하 도 5 참조)이 순차적으로 적층된 구조를 가질 수 있다.
채널 영역(120)의 측벽 상에 그라운드 선택 라인(152), 복수의 워드 라인(154a 내지 154e) 및 스트링 선택 라인(156)이 기판(110)의 주면에 수직인 z 방향으로 각각 이격되어 형성될 수 있다. 상기 그라운드 선택 라인(152), 상기 복수의 워드 라인(154a 내지 154e) 및 상기 스트링 선택 라인(156) 각각은 행 및 열로 배열된 복수의 채널 영역(120)의 측벽을 둘러싸며 기판(110)의 주면과 평행한 x 방향으로 연장되도록 배치될 수 있다. 상기 그라운드 선택 라인(152)과 기판(110) 사이에는 하부 절연막(172)이 형성될 수 있다. 도 2에는 도시되지 않았지만, 상기 스트링 선택 라인(156)의 상면에는 상부 절연막(174, 도 5 참조)이 형성될 수 있다.
게이트 유전막(140)은 상기 채널 영역(120)과 상기 그라운드 선택 라인(152) 사이, 상기 채널 영역(120)과 상기 복수의 워드 라인(154a 내지 154e) 사이 및 상기 채널 영역(120)과 스트링 선택 라인(156) 사이에 개재될 수 있다. 상기 스트링 선택 라인(156)과 상기 스트링 선택 라인(156)에 인접한 채널 영역(120) 및 게이트 유전막(140)이 스트링 선택 트랜지스터(SST, 도 1 참조)를 구성할 수 있다. 상기 복수의 워드 라인(154a 내지 154e)과 상기 복수의 워드 라인(154a 내지 154e)에 인접한 채널 영역(120) 및 게이트 유전막(140)이 메모리 셀 트랜지스터(MC1 내지 MCn, 도 1 참조)를 구성할 수 있다. 상기 그라운드 선택 라인(152)과 상기 그라운드 선택 라인(152)에 인접한 채널 영역(120) 및 게이트 유전막(140)이 그라운드 선택 트랜지스터(GST, 도 1 참조)를 구성할 수 있다.
그라운드 선택 라인(152), 복수의 워드 라인(154a 내지 154e) 및 스트링 선택 라인(156) 각각의 두께 및 이들 사이의 간격은 요구되는 메모리 셀 어레이(10, 도 1 참조)의 특성에 따라 동일할 수도 있고, 서로 다르게 형성될 수도 있다. 도 2에서는 그라운드 선택 라인(152)과 기판(110)에 가장 인접하게 형성된 워드 라인(154a) 사이의 간격이 인접한 워드 라인(154b 내지 154e) 사이의 간격보다 크게 형성된 것으로 도시하였으나 이들 각각의 두께 및 간격이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 상기 그라운드 선택 라인(152)과 상기 복수의 워드 라인(154a 내지 154e) 사이의 셀간 간섭을 방지하기 위하여 그라운드 선택 라인(152)과 기판(110)에 가장 인접하게 형성된 워드 라인(154a) 사이의 간격을 크게 형성할 수 있으며, 그라운드 선택 트랜지스터(GST) 및/또는 스트링 선택 트랜지스터들(SST)의 문턱 전압 조절을 위하여 상기 그라운드 선택 라인(152) 및/또는 상기 스트링 선택 라인(156)의 두께를 다양하게 형성할 수도 있다.
본 발명의 일 실시예에 있어서, 그라운드 선택 라인(152), 복수의 워드 라인(154a 내지 154e) 및 스트링 선택 라인(156)은 금속 실리사이드 물질을 포함할 수 있다. 예를 들어, 상기 그라운드 선택 라인(152), 상기 복수의 워드 라인(154a 내지 154e) 및 상기 스트링 선택 라인(156)은 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix), 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix) 중에서 선택되는 적어도 하나를 포함할 수 있다.
그라운드 선택 라인(152)과 기판(110)과 가장 인접하게 형성된 워드 라인(154a) 사이, 서로 인접한 워드 라인(154a 내지 154e) 사이, 및 기판(110)에서 가장 멀리 이격되게 형성된 워드 라인(154e)과 스트링 선택 라인(156) 사이에는 층간 절연막(162a 내지 162f)가 개재될 수 있다. 상기 층간 절연막(162a 내지 162f)은 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물 중에서 선택되는 적어도 하나의 절연 물질로 이루어질 수 있다. 상기 층간 절연막(162)은 상기 그라운드 선택 라인(152), 복수의 워드 라인(154a 내지 154e) 및 스트링 선택 라인(156) 사이를 전기적으로 절연시킬 수 있다.
그라운드 선택 라인(152), 복수의 워드 라인(154a 내지 154e), 스트링 선택 라인(156) 및 층간 절연막(162a 내지 162f)는 메모리 셀 스트링(MC ST)을 형성한다.
공통 소스 라인(180)은 소스 영역(112) 상에서 기판(110)의 주면에 수직하는 z 방향을 따라 연장하도록 형성될 수 있다. 본 발명의 일 실시예에 있어서, 상기 공통 소스 라인(180)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속, 불순물이 도핑된 폴리실리콘, 니켈 실리사이드(NiSix), 티타늄 실리사이드(TiSix), 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix) 등과 같은 금속 실리사이드 등 도전성 물질로 형성될 수 있다. 상기 공통 소스 라인(180)의 양 측벽 상에는 절연 물질로 이루어진 공통 소스 라인 스페이서(182)가 형성될 수 있다. 상기 공통 소스 라인 스페이서(182)는 그라운드 선택 라인(152), 복수의 워드 라인(154a 내지 154d) 및 스트링 선택 라인(156)과 상기 공통 소스 라인(180)의 사이를 전기적으로 절연시킬 수 있다.
공통 소스 라인(180)의 외곽에 인접하게 더미(dummy) 채널 구조체(D)가 형성될 수 있다. 상기 더미 채널 구조체(D)의 기판(110) 주면 방향과 평행한 방향으로 형성된 단면은 완전한 원의 형태가 아니고, 상기 공통 소스 라인(180)에 접하여 반원의 형태를 가질 수 있다. 상기 더미 채널 구조체(D)와 상기 공통 소스 라인(180)의 사이에는 공통 소스 라인 스페이서(182)가 개재될 수 있다. 상기 더미 채널 구조체(D)는 더미 채널 영역(120A), 채널 물질층(122A), 더미 매립 절연막(130A) 및 더미 게이트 유전막(140A)을 포함할 수 있다. 상기 더미 채널 영역(120A), 더미 매립 절연막(130A) 및 게이트 유전막(140A)은 워드 라인(154a 내지 154d) 상에 형성되고, 공통 소스 라인(180)에 인접하지 않도록 형성된 채널 영역(120), 매립 절연막(130) 및 게이트 유전막(140)과는 다른 것으로 각각의 기능을 수행하지 않을 수 있다. 한편, 다른 실시예에서는, 상기 더미 채널 구조체(D)가 내부가 비어 있는 더미 홀(dummy hole)을 포함할 수도 있다.
채널 물질층(122A)은 상기 공통 소스 라인(180)의 하부 측벽에 접하여 형성될 수 있다. 상기 채널 물질층(122A)와 상기 공통 소스 라인(180) 사이에는 공통 소스 라인 스페이서(182)가 개재될 수 있다. 상기 채널 물질층(122A)은 기판(110) 상의 상기 공통 소스 라인(180)이 형성된 영역에 배치되며, 상기 채널 물질층(122A)의 저면은 기판(110)의 상면 레벨보다 낮은 리세스 영역에 형성될 수 있다. 상기 채널 물질층(122A)은 더미 채널 구조체(D)의 더미 채널 콘택일 수 있다. 상기 더미 채널 콘택(122A)은 채널 콘택(122)과는 달리 콘택으로서의 기능을 하지 않을 수 있다. 상기 채널 물질층(122A)에 대한 상세한 설명은 도 5의 설명 부분에서 후술하기로 한다.
본 발명의 기술적 사상에 따른 비휘발성 메모리 소자는, 기판(110)의 주면 에 수직인 z 방향으로 형성된 공통 소스 라인(180)에 인접하도록 더미 채널 구조체(D)를 형성함으로써, 채널 구조체를 형성하기 위한 채널 홀(Channel hole) 패터닝 및 에치(etch) 공정 시 발생할 수 있는 채널 홀 크기의 균일도를 향상시킬 수 있다. 즉, 채널 구조체를 형성하기 위해 채널 홀을 패터닝하고 에치하는 공정을 수행하는데 있어서, 워드 라인 영역만이 아니라 상기 워드 라인을 각각 분리하기 위한 워드 라인 리세스 영역에도 더미 채널 홀을 형성함으로써, 상기 워드 라인 리세스 영역이 식각 마스크로 막혀있는 경우 발생할 수 있는 에치 로딩(etch loading) 효과에 의해 채널 홀의 크기가 서로 달라지는 문제점을 극복할 수 있다. 추후 공정에서 상기 워드 라인 리세스 영역에는 공통 소스 라인(180) 및 공통 소스 라인 스페이서(182)가 형성되고, 상기 더미 채널 홀에는 더미 채널 구조체(D)가 형성될 수 있다.
한편, 도 2에서 워드 라인(154a 내지 154e)이 5개로 배열되는 것으로 도시되어 있지만, 이는 예시적이며 비휘발성 메모리 소자(100)의 용량에 따라 더 많거나 더 적은 수의 메모리 셀들이 배열될 수도 있다. 또한, 메모리 셀 스트링(MC ST)들의 스트링 선택 트랜지스터(SST, 도 1 참조) 및 접지 선택 트랜지스터(GST, 도 1 참조)는 하나씩 배열되어 있다. 그러나 본 발명 사상이 이러한 형태에 한정되지 것은 아니다. 예컨대, 상기 스트링 선택 트랜지스터(SST) 및 상기 접지 선택 트랜지스터(GST)의 개수를 각각 적어도 두 개 이상으로 하여, 보이드(void) 없이 층간 절연막(162a 내지 162f) 사이를 채울 수 있도록 형성할 수도 있다. 또한, 상기 스트링 선택 트랜지스터(SST) 및 상기 접지 선택 트랜지스터(GST)는 상기 복수의 워드 라인(154a 내지 154e)과 상이한 구조를 가질 수도 있다.
도 3a 및 도 3b는 도 2에 도시된 A - A’ 선 단면 영역에 대한 서로 다른 실시예를 나타내는 확대 사시도들이다.
도 3a를 참조하면, 더미 채널 구조체(D)는 더미 채널 영역(120A), 더미 매립 절연막(130A) 및 더미 게이트 유전막(140A)을 포함할 수 있다. 공통 소스 라인(180)과 가장 인접하게 형성된 면에는 반원 형태의 더미 매립 절연막(130A)이 형성되어 있고, 그 측벽을 덮으며 부채꼴 형태의 더미 채널 영역(120A)가 형성되며, 그 측벽을 부채꼴 형태의 더미 게이트 유전막(140A)이 덮으며 형성되어 있다. 상기 더미 게이트 유전막(140A)는 상기 더미 채널 영역(120A)가 인접한 순서대로 더미 터널링 절연막(142A), 더미 전하 저장막(144A), 제1 더미 블로킹 절연막(146A) 및 제2 더미 블로킹 절연막(147A)을 차례로 포함할 수 있다. 상기 더미 매립 절연막(130A)의 측면 일부, 상기 더미 채널 영역(120A)의 일부 및 상기 더미 게이트 유전막(140A)의 일부에 접하며, 상기 공통 소스 라인(180)사이에 상기 제2 더미 블로킹 절연막(147A)이 개재될 수 있다.
더미 터널링 절연막(142A)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다. 상기 더미 전하 저장막(144A)은 화학기상증착(Chemical Vapor Deposition, CVD), 예를 들어 실레인 가스(SiH4) 또는 포스핀 가스(PH3)를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착하여 형성할 수 있다. 또다른 실시예에서 상기 더미 전하 저장막(144A)은 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 양자 도트 또는 나노 크리스탈은 도전체, 예컨대 메탈 또는 반도체의 미세 입자들로 구성될 수 있다. 상기 제1 및 제2 더미 블록킹 절연막(146A, 147A)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 또는 고유전율(high-k) 유전물층 중 하나 이상을 포함할 수 있다. 상기 제1 및 제2 더미 블록킹 절연막(146A, 147A)은 더미 터널링 절연막(142A)보다 고유전율(high-k)을 갖는 물질일 수 있다.
상기 더미 채널 영역(120A) 및 상기 더미 전하 저장막(144A)이 제2 더미 블로킹 절연막(147A)에 접하는 부분에 산화막(148A)이 형성될 수 있다. 상기 산화막(148A)을 형성하는 이유는 워드 라인을 실리사이드화 하는 공정에서 상기 더미 채널 영역(120A) 및 상기 더미 전하 저장막(144A)이 실리사이드화 되는 것을 방지하기 위함이다.
도 3b에 도시된 바와 같이 더미 매립 절연막(130A)이 생략되는 구조에서는, 부채꼴 형태의 더미 채널 영역(120A)의 공통 소스 라인(180) 쪽으로 노출되는 면에 산화막(148B)가 형성될 수 있다. 상기 산화막(148B)에 접하고, 상기 제1 더미 블로킹 절연막(146A)을 감싸며 제2 더미 블로킹 절연막(147A)이 형성될 수 있다.
한편, 상기 제2 더미 블로킹 절연막(147A) 및 산화막(148A, 148B)의 존재로 인해 공통 소스 라인(180)에 인접한 채널 구조체의 측벽 외곽부는 굴곡된 형태를 가질 수 있다. 또한, 상기 제2 더미 블로킹 절연막(147A) 및 산화막(148A, 148B)은 워드 라인 영역(154a 내지 154e, 도 2 참조)의 형성 과정에서 더미 채널 구조체(D)가 실리사이드화 되는 것을 방지하는 역할을 할 수 있다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(100)의 워드 라인 영역에서 채널 구조체의 배열 형태를 나타내는 평면도이다.
도 4를 참조하면, 메모리 셀 스트링(MC ST, 도 2 참조)을 구성하는 워드 라인(154) 상에 채널 영역(120), 매립 절연막(130) 및 게이트 유전막(140)으로 이루어진 채널 구조체(C)가 형성되어 있고, 상기 워드 라인(154)을 각각 분리하는 워드 라인 리세스 영역(WLR)에 인접하게 더미 채널 구조체(D)가 형성되어 있다. 상기 워드 라인 리세스 영역(WLR)에 인접하게 형성된 더미 채널 구조체(D)와 상기 메모리 셀을 구성하는 워드 라인(154)에 형성되어 있는 채널 구조체(C) 간의 최단 거리 d1은 상기 메모리 셀을 구성하는 워드 라인(154) 상에 형성되어 있는 채널 구조체(C) 간의 최단 거리 d2보다 큰 값을 가질 수 있다. 도 2 내지 도 3을 참조하면, 상기 더미 채널 구조체(D)는 공통 소스 라인(180)에 인접하게 형성되는데, 상기 공통 소스 라인(180)은 워드 라인(154)을 각각 분리하는 워드 라인 리세스 영역(WLR) 상에 형성된다. 상기 더미 채널 구조체(D)를 제조하기 위해 채널 홀을 패터닝 및 에치 하는 과정에서 상기 워드 라인 리세스 영역(WLR)에 형성되는 더미 채널 홀과 메모리 셀의 워드 라인(154)에 형성되는 채널 홀과의 거리를 메모리 셀의 워드 라인(154)에 형성되는 채널 홀 간의 거리보다 더 멀게 하여 에치 로딩 효과 발생에 의한 채널 홀 크기의 산포를 개선할 수 있다.
도 5는 도 2에 도시된 본 발명의 실시예에 따른 비휘발성 메모리 소자(100)의 요부만을 도시한 단면도이다.
도 5를 참조하면, 기판(110)의 주면 방향에 수직 방향으로 리세스된 영역에 채널 콘택(122) 및 채널 물질층(122A)이 존재하고, 공통 소스 라인(180)에 인접하게 형성된 채널 물질층(122A)이 상기 공통 소스 라인(180)의 외곽부의 측벽 및 저면을 덮도록 형성되어 있다. 상기 채널 물질층(122A)은 상기 기판(110)의 주면 방향에 수직 방향을 따라 이어지는 공통 소스 라인(180)과 그라운드 선택 라인(152), 복수의 워드 라인(154a 내지 154e), 스트링 선택 라인(156) 및 상기 그라운드 선택 라인(152), 상기 복수의 워드 라인(154a 내지 154e), 상기 스트링 선택 라인(156) 사이에 개재되는 층간 절연막(162a 내지 162f)를 포함하는 메모리 셀 스트링(MC ST) 사이에 형성될 수 있다. 또한, 상기 채널 물질층(122A)은 상기 기판(110)의 채널 콘택 리세스 영역(122R) 만큼 안쪽으로 파인 공간에 형성될 수 있다. 즉, 이는 상기 공통 소스 라인(180)을 형성하기 위해 워드 라인 리세스 영역(WLR, 도 4 참조)을 형성할 때, 더미 채널 홀이 패터닝 및 에치되는 과정에서 상기 기판(110) 상 채널 콘택 리세스 영역(122R)에 형성된 더미 채널 구조체(D)의 채널 콘택에 해당하는 채널 물질층(122A)이 완전히 제거되지 않았기 때문이다. 본 발명의 일 실시예에 있어서, 상기 채널 물질층(122A)은 더미 채널 콘택일 수 있다. 상기 채널 물질층(122A)은 도핑된 폴리실리콘을 포함하는 도전체로 이루어질 수 있다. 상기 채널 물질층(122A)은 실리콘 에피택셜층(Silicon Epitaxial Layer)로 이루어질 수 있다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(102)의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 6에 도시된 비휘발성 메모리 소자(102)는, 도 2에 도시된 비휘발성 메모리 소자(100)와 공통되는 구성요소를 가지지만, 더미 채널 구조체(D, 도 2 참조)가 공통 소스 라인(180)의 측벽에 형성되어 있지 않고, 채널 물질층(122B)이 상기 공통 소스 라인(180)이 형성된 기판(110) 상에만 잔존해 있을 수 있다. 이하 도 2에서 설명한 내용과 중복되는 구성에 대한 설명은 생략한다.
상기 채널 물질층(122B)의 상면의 레벨은 기판의 상면 레벨보다 높게 형성될 수 있다. 본 발명의 일 실시예에 있어서, 상기 채널 물질층(122B)는 더미 채널 콘택일 수 있다. 상기 채널 물질층(122B)의 저면은 상기 기판(110) 상의 리세스된 영역에 형성되는데, 이에 대한 자세한 설명은 도 8a의 설명 부분에서 후술하도록 한다.
도 7a, 도 7b는 도 6에 도시된 실시예에 따른 비휘발성 메모리 소자(102)의 제조 공정 단계의 일부를 나타내는 평면도이다.
도 7a 및 도 7b를 참조하면, 더미 채널 구조체(D)가 워드 라인 리세스 영역(WLR)에 모두 포함되어 추후 공정에서 식각되어 제거될 수 있다. 상기 더미 채널 구조체(D)는 워드 라인(154) 상에 상기 워드 라인 리세스 영역(WLR)에 포함되어 있을 수 있다. 상기 더미 채널 구조체(D)는 더미 채널 영역(120A), 더미 매립 절연막(130A) 및 더미 게이트 유전막(140A)로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 더미 채널 구조체(D)가 2열(Column)로 배치되는 경우(도 7a 참조)와 상기 더미 채널 구조체(D)가 1열로 배치되는 경우(도 7b 참조)가 있을 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니고, 상기 더미 채널 구조체(D)가 3열 또는 4열 이상의 복수의 열로 형성될 수 있다. 상기 더미 채널 구조체(D)는 워드 라인 리세스 영역(WLR)의 형성 과정에서 모두 식각되어 제거된다.
도 8a를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(102-1)의 워드 라인 리세스 영역(WLR)이 형성된 기판(110)의 리세스 된 공간에는 채널 물질층(122B)의 일부가 잔존해 있을 수 있다. 상기 비휘발성 메모리 소자(108-1)은 도 5에 도시된 본 발명의 실시예와는 달리 채널 물질층(122B)이 상기 워드 라인 리세스 영역(WLR)이 형성된 기판(110)의 채널 콘택 리세스 영역(122R)에만 존재할 수 있다. 상기 채널 물질층(122B)이 공통 소스 라인(180)의 측벽에 접하지 않도록 형성된다. 즉, 그라운드 선택 라인(152), 복수의 워드 라인(154a 내지 154e), 스트링 선택 라인(156) 및 상기 그라운드 선택 라인(152), 상기 복수의 워드 라인(154a 내지 154e), 상기 스트링 선택 라인(156) 사이에 개재되는 층간 절연막(162a 내지 162f)를 포함하는 메모리 셀 스트링(MC ST) 사이, 즉 상기 워드 라인 리세스 영역(WLR)의 외곽부에는 상기 채널 물질층(122B)이나 더미 채널 구조체(D)이 형성되지 않는다. 이는 도 7a 및 도 7b에서 설명했듯이 상기 더미 채널 구조체(D)가 형성된 위치에 워드 라인 리세스 영역(WLR)을 형성하면서 상기 더미 채널 구조체(D)를 모두 식각하여 제거하기 때문이다. 다만, 식각 공정 상 상기 더미 채널 구조체(D)에 포함되는 채널 물질층(122B)의 일부가 잔존해 있을 수 있다. 본 발명의 일 실시예에 있어서, 상기 채널 물질층(122B)은 더미 채널 콘택일 수 있다. 도 5에서 설명한 내용과 중복되는 구성에 대한 설명은 생략한다.
도 8b 및 도 8c에 도시된 본 발명의 실시예에 따른 비휘발성 메모리 소자(102-2, 102-3)는 도 8a에 도시된 비휘발성 메모리 소자(102-1)와는 달리 워드 라인 리세스 영역(WLR)이 형성된 기판(110)의 상면에 채널 물질층(122B)이 잔존하지 않는다. 상기 워드 라인 리세스 영역(WLR)이 형성된 기판(110)의 상면은 각각 상기 기판(110)을 향하는 부분으로 굴곡이 있거나 또는 상기 기판(110)의 상부를 향하여 돌출된 부분이 있을 수 있다. 즉, 도 8b에 도시된 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(102-2)의 경우는 워드 라인 리세스 영역(WLR)이 형성된 기판(110)의 상면 레벨이 채널 홀 리세스 영역(CHR)이 형성된 기판(110)의 상면 레벨보다 높고, 도 8c에 도시된 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(102-3)의 경우 워드 라인 리세스 영역(WLR)이 형성된 기판(110)의 상면 레벨이 채널 홀 리세스 영역(CHR)이 형성된 기판(110)의 상면 레벨보다 낮게 형성될 수 있다. 즉, 상기 기판(110) 상의 워드 라인 리세스 영역(WLR)과 채널 홀 리세스 영역(CHR)의 상면의 레벨이 각각 다르게 형성될 수 있다. 이는 채널 홀 리세스 영역(CHR)을 먼저 형성한 후 워드 라인 리세스 영역(WLR)을 형성하는바, 상기 채널 홀 리세스 영역(CHR)과 상기 워드 라인 리세스 영역(WLR)을 각각 형성하는데 있어서 식각의 정도가 다르기 때문에 전술한 바와 같은 상면 레벨의 차이가 생길 수 있다.
도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(104)의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 9에 도시된 비휘발성 메모리 소자(104)는, 도 2에 도시된 비휘발성 메모리 소자(100)와 공통되는 구성요소를 가지지만, 상기 비휘발성 메모리 소자(100)와는 달리 공통 소스 라인(180)에 인접하게 형성된 더미 채널 구조체의 내부가 절연 물질로 이루어진 절연 패턴 구조체(132)를 포함하고 있는 차이점이 있다. 도 2와 공통되는 구성요소에 대한 설명은 생략한다.
상기 절연 패턴 구조체(132)는 상기 공통 소스 라인(180)에 인접하게 형성되고, 반원 형태의 단면을 가지며, 기판(110)의 주면 방향과 수직인 z 방향으로 연장되어 있다. 상기 절연 패턴 구조체(132)는 실리콘 산화물(SiO2), 실리콘 질화물(SiN 또는 Si3N4), 실리콘 산질화물(SiON), 또는 고유전율(high-k) 유전물층 중 선택되는 적어도 하나 이상의 절연 물질로 이루어질 수 있다. 상기 절연 패턴 구조체(132)는 전술한 절연 물질들로 이루어짐으로써 워드 라인 리세스 영역(WLR, 도 4 참조)을 통해 그라운드 선택 라인(152), 복수의 워드 라인(154a 내지 154e) 및 스트링 선택 라인(156)을 실리사이드화 하는 공정에서, 더미 채널 구조체의 일부가 함께 실리사이드화 되는 것을 방지할 수 있다.
도 10 내지 도 16은 도 9에 도시되어 있는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(104)의 제조 방법 중 요부를 나타내는 단면도이다.
도 10을 참조하면, 기판(110) 상에 하부 절연막(172)을 형성하고, 상기 하부 절연막(172) 상에 제1 희생층(192)을 형성한다. 상기 제1 희생층(192) 상에 복수의 층간 절연막(162) 및 복수의 제2 희생층(194)을 교대로 적층한다. 최상부의 제2 희생층(194) 상에 층간 절연막(162) 및 제3 희생층들(196)을 교대로 적층한다.
본 발명의 일 실시예에 있어서, 상기 하부 절연막(172)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN 또는 Si3N4), 실리콘 산질화물(SiON) 중에서 선택되는 적어도 하나의 절연 물질을 사용하여 형성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 내지 제3 희생층(192, 194, 196)은 불순물이 도핑된 폴리실리콘 등과 같은 도전 물질을 사용하여 형성될 수 있다.
복수의 제2 희생층(194)의 개수는 및/또는 제3 희생층들(196)의 개수는 후속 공정에서 형성될 워드 라인들(도 9의 154a 내지 154e 참조) 및 스트링 선택 라인들(도 9의 156 참조)의 개수에 따라 달라질 수 있다. 또한, 도 10에서는 하나의 제1 희생층(192)만을 형성하였지만, 그라운드 선택 라인(도 9의 152)의 개수를 2 개 이상으로 형성하는 경우에 2 개 이상의 제1 희생층(192)을 적층할 수 있다. 제1 내지 제3 희생층들(192, 194, 196)의 두께 및/또는 간격 또한 서로 다르게 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 희생층(192)과 최하부의 제2 희생층(194) 사이에 적층된 하부 절연막(172)의 두께를 두껍게 형성함으로써 후속 공정에서 형성될 그라운드 선택 라인(도 9의 152 참조) 및 워드 라인(도 9의 154 참조) 사이의 수직 방향에 따른 간격을 조절할 수 있다.
하부 절연막(172)과 제1 내지 제3 희생층들(192, 194, 196), 층간 절연막(162) 및 상부 절연막(174)을 이방성 식각하여 상기 제1 내지 제3 희생층들(192, 194, 196)과 층간 절연막(162)을 관통하는 채널 홀 리세스 영역(CHR)을 형성할 수 있다.
도 11을 참조하면, 상기 채널 홀 리세스 영역(CHR)을 채우고, 상부 절연막(174)의 상면을 덮는 제1 희생물질층(184)을 형성한다. 상기 제1 희생물질층(184)은 SOG(Silicon On Glass), SOH(Silicon Organic Hybrid) 또는 실리콘-게르마늄(SiGe) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
도 12를 참조하면, 채널 홀 리세스 영역(CHR)의 일부에 채워진 제1 희생물질층(184)을 제거하고, 희생 절연 물질층(181)을 채울 수 있다.
즉, 상기 복수의 채널 홀 리세스 영역(CHR) 중 일부를 식각 마스크로 덮고, 추후 공정에서 워드 라인 리세스 영역(WLR, 도 15 참조)으로 될 공간에 형성된 채널 홀 리세스 영역(CHR)은 오픈(open)하여 상기 제1 희생물질층(184)를 제거할 수 있다. 이후, 상기 제1 희생물질층(184)만을 식각할 수 있는 식각 선택비를 가진 에천트(echant)를 사용하여 상기 워드 라인 리세스 영역(WLR)이 형성될 채널 홀 리세스 영역(CHR) 상에 형성된 제1 희생물질만을 선택적으로 제거하여 상기 워드 라인 리세스 영역(WLR)이 형성될 기판(110)의 상면을 노출시킬 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 희생물질층(184)은 SOG(Silicon On Glass), SOH(Silicon Organic Hybrid) 또는 실리콘-게르마늄(SiGe) 등과 같은 도전성 물질로 이루어질 수 있으므로, 상기 도전성 물질만을 선택적으로 식각할 수 있는 에천트를 사용할 수 있다.
상기 제1 희생물질층(184)를 제거한 다음에는, 상부 절연막(174)을 덮도록 형성된 제1 희생물질층(184)을 제거하고, 상기 워드 라인 리세스 영역(WLR)이 형성될 채널 홀 리세스 영역(CHR)에 희생 절연 물질층(181)을 채워넣는다. 상기 상부 절연막(174) 상에 형성된 제1 희생물질층(184)을 기계적 화학적 연마(Chemical mechanical polishing, CMP)하여 상기 제1 희생물질층(184)의 상면의 레벨이 상기 상부 절연막(174)의 상면 레벨보다 낮도록 상기 제1 희생물질층(184)의 상면을 노출시킬 수도 있다. 이후, 상기 워드 라인 리세스 영역(WLR)이 형성될 채널 홀 리세스 영역(CHR)의 일부를 채우고, 상기 상부 절연막(174)의 상면을 덮도록 희생 절연 물질층(181)을 형성한다. 상기 희생 절연 물질층(181)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN 또는 Si3N4), 실리콘 산질화물(SiON) 중에서 선택되는 적어도 하나의 절연 물질을 포함할 수 있다. 상기 희생 절연 물질층(181)은 화학 기상 증착(chemical vapor deposition, CVD) 공정 또는 원자층 적층(atomic layer deposition, ALD) 공정 등을 사용하여 형성할 수 있다.
도 13을 참조하면, 상부 절연막(174) 상에 형성된 희생 절연 물질층(181)을 제거하여 제1 희생물질층(184)의 상면을 노출시키고, 상기 제1 희생물질층(184)을 제거한 다음, 다시 에치 백(etch back) 또는 화학적 기계적 연마 공정을 통해 상기 희생 절연 물질층(181)의 상면을 낮게 형성한다. 전술한 순서대로 공정을 수행하여 상기 희생 절연 물질층(181)의 상면 레벨을 상부 절연막(174)의 상면 레벨보다 낮게 할 수 있다. 상기 채널 홀 리세스 영역(CHR) 중 희생 절연 물질층(181)이 채워지지 않은 채널 홀 리세스 영역(CHR)에 형성된 제1 희생물질층(184)만을 희생 절연 물질층(181), 제1 내지 제3 희생층(192, 194, 196) 및 층간 절연막(162)에 대해 선택적으로 식각할 수 있는 에천트를 사용하여 제거할 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 희생물질층(184)은 SOG(Silicon On Glass), SOH(Silicon Organic Hybrid) 또는 실리콘-게르마늄(SiGe) 등과 같은 물질로 이루어질 수 있으므로, 상기 물질만을 선택적으로 식각할 수 있는 에천트를 사용할 수 있다.
상기 제1 희생물질층(184)을 제거한 이후에는, 상부 절연막(174) 상에 형성된 희생 절연 물질층(181)을 기계적 화학적 연마하여 상기 희생 절연 물질층(181)의 상면의 레벨이 상기 상부 절연막(174)의 상면 레벨보다 낮도록 형성할 수 있다.
도 14을 참조하면, 제1 희생물질층(184)의 제거로 빈 공간이 된 채널 홀 리세스 영역(CHR)의 내부에 채널 구조체를 형성할 수 있다.
상기 채널 홀 리세스 영역(CHR)이 형성된 기판(110)의 상면에 채널 콘택(122)을 형성한다. 상기 채널 콘택(122)은 도핑된 폴리실리콘을 포함하는 도전체로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 채널 콘택(122)은 실리콘 에피택셜 성장 공정(Silicon Epitaxial Growth, SEG)으로 형성할 수 있다. 상기 채널 콘택(122)의 상면과 상기 채널 홀 리세스 영역(CHR)의 개구 측벽에 블로킹 절연막(146), 전하 저장막(144) 및 터널링 절연막(142)를 차례로 증착하여 게이트 유전막(140)을 형성할 수 있다. 본 발명의 일 실시예에 있어서, 상기 터널링 절연막(142), 전하 저장막(144) 및 블로킹 절연막(146)은 원자층 적층(atomic layer deposition, ALD) 공정, 화학 기상 증착(chemical vapor deposition, CVD) 공정 중에서 선택되는 하나의 공정을 사용하여 형성될 수 있다. 예를 들어, 상기 터널링 절연막(142)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 선택되는 적어도 하나의 산화물로 형성될 수 있다. 상기 전하 저장막(144)은 실리콘 질화물 또는 폴리실리콘을 사용하여 형성될 수 있고, 양자 도트 또는 나노 크리스탈을 포함하도록 형성될 수도 있다. 상기 블로킹 절연막(146)은 고유전상수 물질을 포함할 수 있다. 예를 들어, 상기 블로킹 절연막(146)은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O5), 이트륨 산화물(Y2O3) 또는 이들의 조합들을 포함할 수 있다.
채널 홀 리세스 영역(CHR)의 내부 전하 저장막(144)의 측벽에 채널 영역(120)을 형성할 수 있다. 상기 채널 영역(120)은 소정의 두께로 상기 전하 저장막(144)의 측벽 상에 컨포말(conformal)하게 형성되어, 상기 채널 홀 리세스 영역(CHR)이 완전히 매립되지 않을 수 있다. 상기 채널 영역(120)은 예를 들어, 환형(annular)으로 형성될 수 있다. 본 발명의 일 실시예에 있어서, 상기 채널 영역(120)은 불순물이 도핑된 폴리실리콘 등 도전 물질을 사용하여 형성될 수 있다. 예를 들어, 상기 불순물은 인(P), 비소(As) 등과 같은 p 형 불순물 또는 보론(B) 등과 같은 n 형 불순물일 수 있다. 상기 불순물은 상기 채널 영역(120)을 형성하는 공정에서 인시츄 도핑(in-situ doping)이 되거나, 이온 주입(ion implantation) 공정을 사용하여 상기 채널 영역(120)의 내부로 주입될 수도 있다.
상기 환형으로 형성된 채널 영역(120)의 내부 빈 공간을 채우는 매립 절연막(130)이 형성될 수 있다. 본 발명의 일 실시예에 있어서, 채널 홀 리세스 영역(CHR)을 채우는 절연 물질을 형성하고, 상기 절연 물질 상에 화학적 기계적 연마 공정 및/또는 에치백(etch-back) 공정을 수행하여 매립 절연막(130)이 형성될 수 있다. 상기 매립 절연막(130)의 상면은 상부 절연막(174)의 상면보다 낮은 레벨 상에 형성되어 상기 채널 홀 리세스 영역(CHR)의 상부 일부가 채워지지 않을 수 있다. 상기 매립 절연막(130)의 상면은 제3 희생층(196)의 상면보다 높은 레벨 상에 형성될 수 있다. 상기 매립 절연막(130)을 형성하기 위한 에치백 공정에서, 상기 채널 홀 리세스 영역(CHR)의 측벽 최상부에 형성된 채널 영역(120)의 상부 일부가 제거될 수 있다. 이에 따라, 상기 채널 영역(120)의 상면 레벨은 상기 매립 절연막(130)의 상면의 레벨과 동일하게 형성될 수 있다.
상기 채널 영역(120) 및 매립 절연막(130) 상에 상기 채널 홀 리세스 영역(CHR)을 채우는 도전층(190)이 형성될 수 있다. 상기 채널 영역(120), 매립 절연막(130) 및 상부 절연막(174) 상에 도전 물질을 형성한 후, 상부 절연막(174)의 상면이 노출될 때까지 상기 도전 물질의 상부를 평탄화함으로써 도전층(190)을 형성할 수 있다. 상기 도전층(190)은 불순물이 도핑된 폴리실리콘 등의 도전 물질을 사용하여 형성될 수 있다.
도 15를 참조하면, 복수의 인접한 채널 구조체들 사이의 하부 절연막(172), 상부 절연막(174) 및 제1 내지 제3 희생층(192, 194, 196)을 이방성 식각하여 상부 절연막(174) 상면을 노출하는 워드 라인 리세스 영역(WLR)을 형성할 수 있다. 상기 워드 라인 리세스 영역(WLR)은 기판(110)의 주면에 수직하는 방향을 따라 연장하도록 형성될 수 있다. 또한, 상기 워드 라인 리세스 영역(WLR)의 형성에 따라 상부 및 하부 절연막(172, 174), 제1 내지 제3 희생층(192, 194, 196)의 측벽이 노출될 수 있다. 희생 절연 물질층(181, 도 14 참조)는 상기 워드 라인 리세스 영역(WLR)이 형성됨에 따라 식각되어 제거되나 일부가 잔존하여 절연 패턴 구조체(132)를 형성할 수 있다.
도 16을 참조하면, 워드 라인 리세스 영역(WLR)에 의해 노출된 제1 내지 제3 희생층(192, 194, 196)에 실리사이드화 공정을 수행함으로써 상기 제1 희생층(192)을 그라운드 선택 라인(152)으로 변환시키고, 상기 제2 희생층(194)을 복수의 워드 라인(154a 내지 154e)로 변환시키고, 상기 제3 희생층들(196)을 스트링 선택 라인(156)로 변환시킬 수 있다.
본 발명의 실시예들에 있어서, 상기 그라운드 선택 라인(152), 상기 워드 라인(154) 및 상기 스트링 선택 라인(156)은 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix), 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix) 및 니켈 실리사이드(NiSix) 중에서 선택되는 적어도 하나의 실리사이드 물질로 이루어질 수 있다.
한편, 상기 절연 패턴 구조체(132)를 형성하는 대신 더미 채널 구조체(D, 도 2 참조)를 형성하는 경우에는, 복수의 채널 홀 리세스 영역(CHR, 도 10 참조) 중 더미 채널 구조체(D)가 형성되는 채널 홀 리세스 영역(CHR)을 도 15에서 설명한 바와 같이 이방성 식각한 후, 상기 채널 홀 리세스 영역(CHR)의 측벽을 통해 노출된 상기 더미 채널 구조체(D)의 일변을 산화시켜서 도 2에 도시된 비휘발성 메모리 소자(100)를 제조할 수 있다.
도 17a 및 도 17b는 워드 라인 리세스 영역(WLR, 도 15 참조)을 형성하는 과정에서 절연 패턴 구조체(132)가 기판(110) 상에 형성되는 상대적인 높이를 나타내는 단면도들이다.
도 17a 및 도 17b를 참조하면, 상기 절연 패턴 구조체(132)가 형성된 기판(110)의 리세스 된 상대적인 상면의 레벨의 차이가 발생될 수 있다. 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(106-1)의 경우, 공통 소스 라인(180)이 형성된 기판(110)의 리세스 된 상면의 레벨은, 상기 절연 패턴 구조체(132)가 형성된 기판(110)의 상면의 레벨보다 높을 수 있다. 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(106-2)의 경우는, 상기 공통 소스 라인(180)이 형성된 기판(110)의 리세스 된 상면 레벨이, 상기 절연 패턴 구조체(132)가 형성된 기판(110)의 상면의 레벨보다 낮을 수 있다. 이는 도 10 내지 도 16에서 설명하였듯이, 희생 절연층(181, 도 12 참조)을 먼저 형성하고, 그 이후에 식각 과정으로 워드 라인 리세스 영역(WLR, 도 15 참조)을 형성한 후 상기 워드 라인 리세스 영역(WLR)을 채우는 공통 소스 라인(180)을 형성하기 때문이다. 도 15에서 설명한 워드 라인 리세스 영역(WLR)의 형성 과정에서, 이방성 식각이 되는 정도에 따라 상기 워드 라인 리세스 영역(WLR)과 절연 패턴 구조체(132)가 형성되는 상기 기판(110) 상의 리세스된 상면의 레벨이 각각 달라질 수 있다.
도 18 및 도 19는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(200)의 워드 라인 구조체의 적층 구조를 나타내는 평면도 및 측단면도이다.
도 18을 참조하면, 워드 라인 구조체(254) 상에 형성된 워드 라인 콘택(270)과 상기 워드 라인 콘택(270)에 인접하게 복수의 더미 콘택(272)이 형성될 수 있다. 상기 복수의 더미 콘택(272)은 적층 구조로 형성된 복수의 워드 라인 구조체(254a 내지 254d, 도 19 참조)의 유지를 위한 것으로, 상기 워드 라인 콘택(270)의 주변에 인접하게 형성될 수 있다. 도 18에는 복수의 더미 콘택(272)이 상기 워드 라인 콘택(270)의 주변 4 방향으로 각각 오른쪽 상부 및 하부, 왼쪽의 상부 및 하부에 형성된 것으로 도시되었지만, 상기 복수의 더미 콘택(272)이 형성되는 위치는 이에 한정되는 것이 아니다. 또한, 상기 복수의 더미 콘택(272)의 개수는 4개에 한정되는 것이 아니고, 1개 이상 3개 이하, 또는 5개 이상의 복수개로 형성될 수 있다.
도 19를 참조하면, 상기 비휘발성 메모리 소자(200)의 기판(210)의 주면에 수직한 방향으로 복수의 워드 라인 구조체(254a 내지 254d)가 각각 계단(step) 형태로 소정의 거리만큼 이격되어 각 층 별로 적층되어 있고, 복수의 워드 라인 콘택(270)이 각각의 워드 라인 구조체(254a 내지 254d)에 연결되어 있다. 상기 복수의 워드 라인 구조체(254a 내지 254d)의 사이에는 복수의 층간 절연막(264a 내지 264c)이 형성되어 있다. 상기 복수의 워드 라인 콘택(270)은 상기 복수의 워드 라인 구조체(254a 내지 254d)의 적층 구조를 유지하고, 주변 회로와의 연결을 위해 형성될 수 있다. 상기 복수의 워드 라인 구조체(254a 내지 254d) 의 각각에는 더미 콘택(272)이 상기 복수의 워드 라인 콘택(270)과 인접하게 형성될 수 있다. 상기 더미 콘택(272)은 상기 복수의 워드 라인 구조체(254a 내지 254d)의 적층 구조의 무너짐을 방지하기 위해 존재할 수 있다. 상기 복수의 워드 라인 구조체(254a 내지 254d)와 층간 절연막(264a 내지 264c)의 적측 구조 및 상기 복수의 워드 라인 콘택(270)은 절연층(280)으로 덮여 있다.
상기 더미 콘택(272)은 도 6에 도시된 비휘발성 메모리 소자(102)의 더미 채널 구조체(D)를 형성하는 과정(도 7 내지 도 11 참조)에서 설명한 바와 같은 제조 방법으로 형성할 수 있다. 즉, 상기 더미 콘택(272)은 더미 채널 구조체로 형성되거나 그 내부가 절연 물질로 채워질 수 있다. 본 발명의 일 실시예에 있어서, 상기 더미 콘택(272)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4) 및 실리콘 산질화물(SiON) 중에서 선택되는 적어도 하나의 절연 물질로 이루어질 수 있다.
도 20은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(300)의 개략적인 블록 다이어그램이다.
도 20을 참조하면, 상기 비휘발성 소자(300)에서 NAND 셀 어레이(350)는 코어 회로 유니트(370)와 결합될 수 있다. 예를 들면, NAND 셀 어레이(350)는 도 2, 도 6, 도 14, 도 16 및 도 17에서 설명한 비휘발성 메모리 소자(100, 102, 104, 106-1, 106-2, 108-1, 108-2, 108-3) 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다. 코어 회로 유니트(370)는 제어 로직(371), 로우 디코더(372), 칼럼 디코더(373), 감지 증폭기(374) 및 페이지 버퍼(375)를 포함할 수 있다.
제어 로직(371)은 로우 디코더(372), 칼럼 디코더(373) 및 페이지 버퍼(375)와 통신할 수 있다. 로우 디코더(372)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 그라운드 선택 라인(GSL)을 통해 NAND 셀 어레이(350)와 통신할 수 있다. 칼럼 디코더(373)는 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(350)와 통신할 수 있다. 감지 증폭기(374)는 NAND 셀 어레이(350)로부터 신호가 출력될 때 칼럼 디코더(373)와 연결되고, NAND 셀 어레이(350)로 신호가 전달될 때는 칼럼 디코더(373)와 연결되지 않을 수 있다.
예를 들면, 제어 로직(371)은 로우 어드레스 신호를 로우 디코더(372)에 전달하고, 로우 디코더(372)는 이러한 신호를 디코딩하여 스트링 선택 라인(SSL), 워드 라인(WL) 및 그라운드 선택 라인(GSL)을 통해서 NAND 셀 어레이(350)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(371)은 칼럼 어드레스 신호를 칼럼 디코더(373) 또는 페이지 버퍼(375)에 전달하고, 칼럼 디코더(373)는 이 신호를 디코딩하여 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(350)에 칼럼 어드레스 신호를 전달할 수 있다. NAND 셀 어레이(350)의 신호는 칼럼 디코더(373)를 통해서 감지 증폭기(374)에 전달되고, 여기에서 증폭되어 페이지 버퍼(375)를 거쳐서 제어 로직(371)에 전달될 수 있다.
도 21은 본 발명의 일 실시예에 따른 메모리 카드(400)를 보여주는 개략도이다.
도 21을 참조하면, 상기 메모리 카드(400)는 하우징(430)에 내장된 제어기(410) 및 메모리(420)를 포함할 수 있다. 상기 제어기(410) 및 메모리(420)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(410)의 명령에 따라서 메모리(420) 및 제어기(410)는 데이터를 주고 받을 수 있다. 이에 따라, 메모리 카드(400)는 메모리(420)에 데이터를 저장하거나 또는 메모리(420)로부터 데이터를 외부로 출력할 수 있다.
예를 들면, 상기 메모리(420)는 도 2, 도 6, 도 14, 도 16 및 도 17에서 설명한 비휘발성 메모리 소자(100, 102, 104, 106-1, 106-2, 108-1, 108-2, 108-3) 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다. 이러한 메모리 카드(400)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(400)는 멀티미디어 카드 (multi media card: MMC) 또는 보안 디지털 카드 (secure digital card: SD)를 포함할 수 있다.
도 22은 본 발명의 일 실시예에 따른 전자 시스템(500)을 보여주는 블록도이다.
도 22를 참조하면, 전자 시스템(500)은 프로세서(510), 입/출력 장치(530) 및 메모리 칩(520)을 포함할 수 있고, 이들은 버스(540)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고, 전자 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 전자 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리 칩(520)은 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들면, 메모리 칩(520)은 도 2, 도 6, 도 14, 도 16 및 도 17에서 설명한 비휘발성 메모리 소자(100, 102, 104, 106-1, 106-2, 108-1, 108-2, 108-3) 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다.
상기 전자 시스템(500)은 메모리 칩(520)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 고상 디스크 (solid state disk: SSD), 가전 제품 (household appliances) 등에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
110: 기판, 112: 소스 영역, 120A: 더미 채널 영역, 120: 채널 영역, 122A: 채널 물질층, 122B: 채널 물질층, 122R: 채널 콘택 리세스 영역, 122: 채널 콘택, 130A: 더미 매립 절연막, 130: 매립 절연막, 132: 절연 패턴 구조체, 140: 게이트 유전막, 140A: 게이트 유전막, 142A: 더미 터널링 절연막, 142: 절연막, 144A: 더미 전하 저장막, 144: 전하 저장막, 146: 블로킹 절연막, 146A: 제1 더미 블로킹 절연막, 147A: 제2 더미 블로킹 절연막, 148A: 산화막, 148B: 산화막, 152: 그라운드 선택 라인, 154: 워드 라인, 154a 내지 154e: 워드 라인, 156: 스트링 선택 라인, 162: 층간 절연막, 172: 하부 절연막, 174: 상부 절연막, 180: 공통 소스 라인, 181: 희생 절연 물질층, 182: 공통 소스 라인 스페이서, 184: 제1 희생물질층, 190: 도전층, 192: 제1 희생층, 194: 제2 희생층, 196: 제3 희생층들, 210: 기판, 270: 워드 라인 콘택, 272: 더미 콘택, 280: 절연층, 350: NAND 셀 어레이, 370: 코어 회로 유니트, 371: 제어 로직, 372: 로우 디코더, 373: 칼럼 디코더, 374: 감지 증폭기, 375: 페이지 버퍼, 400: 메모리 카드, 410: 제어기, 420: 메모리, 430: 하우징, 500: 전자 시스템, 510: 프로세서, 520: 메모리 칩, 530: 입/출력 장치, 540: 버스

Claims (10)

  1. 기판;
    상기 기판의 주면에 수직한 제1 방향으로 상기 기판 상에서 연장하는 채널 구조체; 및
    상기 제1 방향을 따라 상기 채널 구조체의 측면 상에서 서로 이격되도록 순차적으로 형성된 그라운드 선택 라인, 복수의 워드 라인 및 스트링 선택 라인;을 포함하는 복수의 메모리 셀 스택; 및
    상기 복수의 메모리 셀 스택 각각의 사이에서 상기 기판의 제1 표면 위에 형성되는 공통 소스 영역을 포함하고,
    상기 공통 소스 영역과 수직 오버랩되는 상기 기판의 일부 영역에는 상기 기판의 제1 표면의 레벨보다 낮은 레벨의 제2 표면을 저면으로 하는 리세스 영역이 형성되어 있는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    상기 리세스 영역을 채우는 제1 채널 물질층을 더 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  3. 제2 항에 있어서,
    상기 제1 채널 물질층은 상기 공통 소스 영역의 하부 측벽에 접하도록 형성되는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  4. 제3 항에 있어서,
    상기 공통 소스 영역의 측벽에 접하고, 상기 제1 채널 물질층의 상면의 일부에 제1 방향으로 오버랩되는 더미 채널 구조체를 더 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  5. 제1 항에 있어서,
    상기 기판 상에 상기 리세스 영역의 저면의 레벨보다 낮은 채널 홀 리세스 영역이 형성되는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  6. 기판;
    상기 기판의 주면에 수직한 제1 방향으로 상기 기판 상에서 연장하는 채널 구조체; 및
    상기 제1 방향을 따라 상기 채널 구조체의 측면 상에서 서로 이격되도록 순차적으로 형성된 복수의 워드 라인;
    상기 복수의 워드 라인 사이에 형성된 공통 소스 영역; 및
    상기 공통 소스 영역의 측벽을 따라 형성되고, 상기 채널 구조체와 상기 공통 소스 영역과의 사이에 배치되는 적어도 하나의 더미 채널 구조체를 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  7. 제6 항에 있어서,
    상기 적어도 하나의 더미 채널 구조체는 상기 제1 방향에 수직인 제2 방향을 따라 일렬로 배치되는 복수의 더미 채널 구조체를 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  8. 제6 항에 있어서,
    상기 적어도 하나의 더미 채널 구조체는 그 내부가 비어있는 더미 홀(dummy hole)을 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  9. 제6 항에 있어서,
    상기 적어도 하나의 더미 채널 구조체는 그 내부가 절연 물질로 이루어진 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  10. 제6 항에 있어서,
    상기 공통 소스 영역은 상기 기판의 제1 표면 위에 형성되고,
    상기 적어도 하나의 더미 채널 구조체는 상기 기판의 제1 표면의 레벨과 다른 레벨에 있는 제2 표면 위에 형성되는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
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