CN103515392B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN103515392B
CN103515392B CN201310034620.2A CN201310034620A CN103515392B CN 103515392 B CN103515392 B CN 103515392B CN 201310034620 A CN201310034620 A CN 201310034620A CN 103515392 B CN103515392 B CN 103515392B
Authority
CN
China
Prior art keywords
layer
control gate
area
memory cell
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310034620.2A
Other languages
English (en)
Other versions
CN103515392A (zh
Inventor
安泳洙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN103515392A publication Critical patent/CN103515392A/zh
Application granted granted Critical
Publication of CN103515392B publication Critical patent/CN103515392B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种半导体存储器件。在半导体存储器件中，在衬底的第一区和第二区中层叠有多个控制栅。在衬底的第二区的一部分中层叠有多个层间绝缘层。每个层间绝缘层被形成在与控制栅中的相应一个控制栅相同的水平处。多个子控制栅层叠在衬底的第一和第二区中并且***在控制栅与层间绝缘层之间。公共节点穿通层间绝缘层和子控制栅。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求在2012年6月18日提交的韩国专利申请No.10-2012-0064953的优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及半导体器件及其制造方法。
背景技术
即使在没有电能供应的情况下非易失性存储器件也保留数据。其中存储器单元以单层制造在硅衬底之上的二维存储器件在提高它们的集成度方面将达到物理极限。因此，已经提出了存储器单元沿垂直方向层叠在硅衬底之上的三维（3D）非易失性存储器件。
3D非易失性存储器件包括沿着从衬底突出的沟道层顺序层叠的下选择晶体管、存储器单元和上选择晶体管。然而，发明人已经注意到在前述结构中，在垂直方向上相邻的存储器单元相互干扰，降低了存储器件的性能。
发明内容
在根据本发明的至少一个实施例的半导体存储器件中，在衬底的第一区和第二区中层叠有多个控制栅。在衬底的第二区的一部分中层叠有多个层间绝缘层。每个层间绝缘层被形成在与控制栅中的相应一个控制栅相同的水平处。多个子控制栅层叠在衬底的第一和第二区中并且***在控制栅与层间绝缘层之间。公共节点穿通层间绝缘层和子控制栅。
在根据本发明的至少一个实施例的半导体存储器件的制造方法中，在限定有第一区和第二区的衬底上交替形成第一导电层和牺牲层。形成穿通第一导电层和牺牲层的缝隙。刻蚀经由缝隙暴露出来的牺牲层，使得第二区的牺牲层部分地保留。在已经刻蚀了牺牲层的第一凹陷区中形成第二导电层。形成穿通保留在第二区的牺牲层和第一导电层的公共节点。
附图说明
图1A至4C是说明根据本发明的至少一个实施例的半导体器件的制造方法的图；
图5是根据本发明的至少一个实施例的半导体器件的截面图；
图6是示出根据本发明的至少一个实施例的存储***的配置的框图；以及
图7是示出根据本发明的至少一个实施例的计算***的配置的框图。
具体实施方式
在下文中，将参照附图详细描述本公开的各种实施例。提供这些附图以使本领域技术人员能实现和使用本发明的实施例。
图1A至4C是说明根据本发明的至少一个实施例的半导体器件的制造方法的图。图1A至4A是布局（平面）图，以及图1B至4B是分别沿着图1A至4A的线I-I’截取的截面图。图1C至4C是分别沿着图1A至4A的线II-II’截取的截面图。在这些附图中，出于说明的目的，没有示出选择晶体管并且示意性示出形成存储器单元的区域。此外，在图1A至4A的布局图中，描绘了主要层，而一些层没有描绘。
如图1A至1C所示，在包括第一区和第二区的衬底（未示出）上交替形成第一导电层12和牺牲层11。尽管未示出，可以在衬底上形成包括源极区、下选择晶体管和管道晶体管的给定的下结构。在这个实例中，在下结构上形成第一导电层12和牺牲层11，在所述下结构与第一导电层12和牺牲层11之间***有层间绝缘层。
这里，衬底包括第一区和第二区。第一区是要形成存储器单元的区域，第二区B是不形成存储器单元的区域。在一些实施例中，将第二区阶梯式图案化，以便将接触插塞连接至层叠的导电层。出于说明的目的，第一区称为存储器单元区A，第二区称为接触区B。接触区B可以形成在存储器单元区A的一侧或者可以形成在存储器单元区A的一个以上的侧。例如，存储器单元区A可以位于接触区B之间。
在存储器单元区A和接触区B上形成第一导电层12和牺牲层11。
用于形成子控制栅的第一导电层12可以由导电层，例如掺杂杂质的多晶硅层形成。也称为层间绝缘层且用于形成控制栅的牺牲层11可以包括氧化物层或氮化物层。第一导电层12和牺牲层11可以形成为具有相同厚度或者不同厚度。例如，考虑到在后续工艺中去除牺牲层11之后要形成的第二电荷阻挡层的厚度，可以将牺牲层11形成为比第一导电层12厚。
随后，如在图1A中最清楚看到的，刻蚀第一导电层12和牺牲层11以形成位于存储器单元区A中的沟道孔H。随后，将在沟道孔H的内壁上暴露出的牺牲层11的部分刻蚀以形成第一凹陷区。随后，沿着第一凹陷区的内表面形成第一电荷阻挡层13。在一个或更多个实施例中，第一电荷阻挡层13由包括但不限于氧化物层和高k电介质的一种或更多种材料制成。
随后，在还没有被第一电荷阻挡层13填满的第一凹陷区的部分内形成电荷储存层14。随后，在沟道孔H的内壁表面上形成隧道绝缘层15。这里，电荷储存层14可以包括多晶硅层、氮化物层和含有纳米点的层中的至少一种。例如，电荷储存层14可以是由多晶硅层形成的浮栅。在一个或更多个实施例中，隧道绝缘层15由包括但不限于氧化物层的一种或更多种材料制成。
随后，在隧道绝缘层15上形成沟道层16。这里，沟道层16可以形成为完全填满沟道孔H或可以形成为具有开放的中心区域。沟道层16的开放的中心区域被填充有绝缘层，例如氧化物层。在一个或更多个实施例中，沟道层16由包括但不限于多晶硅层的一种或更多种材料制成。因此，形成层叠在存储器单元区A中的存储器单元。
随后，执行窄化工艺（slimming process）以便以阶梯式图案的方式使形成在接触区B中的牺牲层11和第一导电层12图案化。例如，在第一导电层12和牺牲层11上形成光致抗蚀剂图案以覆盖存储器单元区A和接触区B直至例如图1A中的线101。随后，通过第一刻蚀工艺刻蚀被光致抗蚀剂图案暴露出的最高的一对第一导电层12和牺牲层11，所述第一刻蚀工艺在图1B最清楚所示的第二高的牺牲层11处停止，以形成台阶。随后，将光致抗蚀剂图案减小至图1A中的线102，通过第二刻蚀工艺刻蚀被所述减小的光致抗蚀剂图案暴露出的第二高的一对第一导电层12和牺牲层11，所述第二刻蚀工艺在图1B中最清楚所示的第三高的牺牲层11处停止。这里，已经由第一刻蚀工艺刻蚀的最高的一对第一导电层12和牺牲层11在第二刻蚀工艺中也被刻蚀，以致可以降低其台阶水平。以这种方式，重复执行减小光致抗蚀剂图案的工艺和第二刻蚀工艺，使得在接触区B中的第一导电层12和牺牲层11被阶梯式图案化。
这里，执行窄化工艺，使得每对第一导电层12和牺牲层11形成单个的层级。而且，每个层级由上面的牺牲层11和下面的第一导电层12组成，从每个层级的上表面暴露出牺牲层11。因此，由于从每个层级的上表面暴露出牺牲层11，因此可以容易地将后续步骤中所形成的控制栅和接触插塞耦接。
在至少一个实施例中，在形成存储器单元之后执行窄化工艺。在至少一个实施例中，在窄化工艺之后形成存储器单元。在至少一个实施例中，在形成存储器单元时执行窄化工艺中的一个或更多个步骤，或者反之亦然。
如在图2A至2C所示，在执行了窄化工艺和形成了存储器单元的所得结构的整体上形成层间绝缘层17。为了简便，在图2A、3A和4A中没有示出层间绝缘层17。层间绝缘层17由包括但不限于氧化物层的一种或更多种材料制成。随后，刻蚀层间绝缘层17、第一导电层12和牺牲层11以形成缝隙SL1和SL2。
缝隙SL1和SL2包括形成在每个存储块MB内的沟道孔H之间的第一缝隙SL1和形成在相邻存储块MB之间的边界处的第二缝隙SL2。每个缝隙SL1和SL2具有足够深的深度来暴露出所有的牺牲层11。同样，所有的缝隙SL1和SL2可以同时形成，或者一些缝隙SL1和SL2可以首先形成。例如，绝缘层可以填充首先形成的缝隙SL1和/或SL2，随后，其次可以形成其余的缝隙SL1和/或SL2。
在图2A中，示出在存储器单元区A中形成第一缝隙SL1。然而，第一缝隙SL1可以延伸至接触区B，或者可以在接触区B中形成与第一缝隙SL1和第二缝隙SL2不同的至少一个缝隙。另外，每个缝隙SL1和SL2可以形成为诸如线、孔或类似的各种形状。
随后，刻蚀由缝隙SL1和SL2暴露出的牺牲层11。这里，调整牺牲层11的刻蚀厚度，使得接触区B的牺牲层11可以保留下来。这里，从要形成存储器单元的部分中去除存储器单元区A的牺牲层11。例如，存储器单元区A的牺牲层11被完全去除而接触区B的牺牲层11的一些部分保留下来。例如，可以通过调整刻蚀条件例如时间或之类来调整牺牲层11的刻蚀厚度。应该注意到，接触区B中的保留下来的牺牲层11的形状仅仅是为了说明的目的。在各种实施例中，根据不同的刻蚀条件，接触区B的保留下来的牺牲层11具有不同的形状。执行刻蚀以从与一个缝隙SL2相邻的接触区B的至少一侧处去除牺牲层11，如图2A、2B的243所示。
这里，去除了存储器单元区A的牺牲层11的第二凹陷区242是要形成控制栅的区域。同样，去除了接触区B的牺牲层11的第三凹陷区243是要形成接触焊盘的区。
在接触区B中形成的牺牲层的情况下，由于牺牲层11通过窄化工艺而被阶梯式图案化，位于下侧的牺牲层11具有比位于上侧的牺牲层11大的宽度（从区A和B之间的边界开始）。因此，位于下侧的牺牲层11也保留较大的宽度。
在刻蚀牺牲层11的工艺中，在第二凹陷区242和第三凹陷区243中暴露出的第一电荷阻挡层13也被刻蚀以暴露出电荷储存层14。
如图3A至3C中示出的，沿着第二凹陷区和第三凹陷区的内表面形成第二电荷阻挡层18，随后，在还未被电荷阻挡层18填满的第二和第三凹陷区的部分中形成第二导电层19。在一些实施例中，第二电荷阻挡层18是由包括但不限于氧化物层和高k电介质的一种或更多种材料制成。随后，在缝隙SL1和SL2填充由包括但不限于氧化物层的一种或更多种材料制成的绝缘层。
这里，第二电荷阻挡层18***在第一导电层12和第二导电层19之间以将第一导电层12和第二导电层19电分离。同样，第二电荷阻挡层18***在电荷储存层14与第二导电层19之间。因此，虽然第一电荷阻挡层13在刻蚀牺牲层11的工艺中被破坏，但是由于第二电荷阻挡层18存在，可以补偿第一电荷阻挡层13。
第二导电层19可以是多晶硅层或者金属层例如钨（W）或之类。可以使用第二导电层19作为存储器单元的控制栅。
如在图4A至4C中所示，刻蚀层间绝缘层17和第二电荷阻挡层18以分别形成暴露出第二导电层19的第一接触孔。随后，用导电材料填充第一接触孔以形成与在接触区B中的每个层级暴露出的第二导电层19耦接的接触插塞（CP）。导电材料包括但不限于多晶硅和钨中的一种或更多种。
随后，刻蚀层间绝缘层17、第一导电层12和剩余的牺牲层11，以形成位于接触区B中的第二接触孔。随后，用导电材料填充第二接触孔，以形成与第一导电层12耦接的公共节点CN。在一个或更多个实施例中，公共节点CN的材料和形成类似于接触插塞CP的材料和形成。
这里，公共节点CN用来将公共电压施加到第一导电层12。因此，在本发明的至少一个实施例中，在交替层叠第一导电层12和牺牲层11的区域中形成公共节点CN，使得公共节点CN耦合至所有的第一导电层12并且与第二导电层19电分离。即，在保留下来的各个层的牺牲层11的区域中形成公共节点CN，由此公共节点CN可以自然地与第二导电层19绝缘。因此，可以容易地形成公共节点CN而无需形成额外的绝缘层或类似物来将公共节点CN与第二导电层19绝缘。
在一些实施例中，在形成公共节点CN之后或同时形成接触插塞（CP）。
图5是根据本发明至少一个实施例的半导体器件的截面图。具体地，将描述存储串垂直于衬底排列的情况。
如图5中所示，根据本发明的至少一个实施例的半导体器件包括从具有源极区51的衬底50突出的沟道层54，沿着每个沟道层54顺序层叠的至少一个下选择晶体管（LST）、多个存储器单元MC和至少一个上选择晶体管（UST）。在一些实施例中，类似于本文描述的沟道层16和存储器单元形成沟道层54和存储器单元MC。在一些实施例中，源极区51可以通过用杂质掺杂衬底10形成或可以包括导电层例如多晶硅层。
在衬底上形成下选择晶体管LST，在衬底与下选择晶体管LST之间***有层间绝缘层52。下选择晶体管LST包括沟道层54、围绕沟道层54的栅绝缘层、和围绕沟道层54的下选择栅，所述沟道层54与下选择栅之间***有栅绝缘层。例如，隧道绝缘层55和第一电荷阻挡层57可以用作栅绝缘层。此外，下选择栅53可以由多晶硅层形成。在一些实施例中，隧道绝缘层55和第一电荷阻挡层57以类似于本文描述的隧道绝缘层15和第一电荷阻挡层13的方式形成。
存储器单元MC层叠在下选择晶体管（LST）上，存储器单元MC与下选择晶体管之间***有第一和第二电荷阻挡层57和58。各个存储器单元MC每个包括：沟道层54；围绕沟道层54的隧道绝缘层55；围绕沟道层54的电荷储存层56，电荷储存层56与沟道层54之间***有隧道绝缘层55；以及围绕电荷储存层56的控制栅59，控制栅59与电荷储存层56之间至少***有第二电荷阻挡层58。在一些实施例中，电荷储存层56、第二电荷阻挡层58和控制栅59以类似于本文描述的电荷储存层16、第二电荷阻挡层18和第二导电层19的方式形成。
这里，与下选择晶体管LST和上选择晶体管UST相邻的存储器单元MC可以是虚设单元（dummy cell）。当存储串垂直排列时，最下面的存储器单元MC和最上面的存储器单元MC可以是虚设单元。
上选择晶体管UST形成在存储器单元MC上，存储器单元MC与上选择晶体管UST之间***有第一电荷阻挡层57。上选择晶体管UST包括沟道层54，围绕沟道层54的栅绝缘层，和围绕沟道层54的上选择栅电极61，沟道层54与上选择栅电极61之间***有栅绝缘层。例如，隧道绝缘层55和第一电荷阻挡层57可以用作栅绝缘层。此外，上选择栅61可以由多晶硅层形成。
在一些实施例中，下选择晶体管LST和上选择晶体管UST与存储器单元MC一起形成，或者，在另外的实施例中，通过分开的工艺来形成下选择晶体管LST和上选择晶体管UST与存储器单元MC。例如，在具有源极区51的衬底50上形成层间绝缘层52和用于下选择栅的导电层，交替地形成第一导电层和牺牲层，随后，形成用于上选择栅的导电层。随后，将用于上选择栅的导电层、第一导电层、牺牲层、用于下选择栅的导电层和层间绝缘层52刻蚀以形成沟道孔。以与前面描述方式的大体相同的方式执行后续工艺。在另一个实例中，在形成下选择晶体管LST之后，形成存储器单元MC，随后，形成上选择晶体管UST。
半导体器件还包括子控制栅60，每个子控制栅60被***在层叠的存储器单元MC的每两个相邻的控制栅59之间。子控制栅60可以由诸如掺杂杂质的多晶硅层的导电层形成。在一些实施例中，子控制栅60由本文描述的第一导电层12来限定。
这里，形成在接触区B中的子控制栅60和控制栅59被阶梯式地图案化，并且每对上控制栅59和下子控制栅60被图案化，以形成单个层级。此外，各个层级的控制栅59与相应的接触插塞（CP）耦接。
此外，半导体器件还包括穿通交替层叠的子控制栅60和其余的牺牲层（图5中未示出）的公共节点CN。这里，可以在每个存储块中形成公共节点CN。在图5中，虚线表示公共节点CN。
根据这种结构，各个存储器单元MC具有全围栅结构，其中控制栅59完全覆盖电荷储存层56的侧向表面。因此，可以在电荷储存层56的整个表面上而并非集中在电荷储存层56的部分上，均匀地形成电场。此外，子控制栅60被***在每两个相邻层叠的控制栅59之间，并且可以在半导体器件的操作期间经由公共节点CN施加相同的电压至子控制栅60。因此，在半导体器件的操作期间，子控制栅60充当存储器单元MC之间的屏障，因而最小化了存储器单元之间的干扰。
例如，在编程操作中，施加编程电压到选中的控制栅59，并且施加通过电压到未选中的控制栅59。这里，经由公共节点CN将电平高于通过电压且低于编程电压的电压施加到子控制栅60，由此使相邻存储器单元MC之间的干扰最小化。
在读取操作中，施加读取电压到选中的控制栅59，施加导通电压到未选中的控制栅59，并且施加操作电压到子控制栅60。这里，读取电压具有使编程的存储器单元MC关断而将擦除的存储器单元MC导通的电平。同样，导通电压是具有导通无论是编程状态还是擦除状态的存储器单元MC的电平的电压。以此方式，可以使相邻存储器单元MC之间的干扰最小化。
在擦除操作中，将控制栅59接地，将擦除电压施加到衬底50的体（bulk），将子控制栅60接地，由此可以提高擦除速度。
在一些实施例中，存储串可以在衬底上布置成U形。在这种情况下，半导体器件还包括将沟道层的下部连接的管道沟道层、围绕管道沟道层的管道栅、以及***在管道沟道层与管道栅之间的管道栅绝缘层。例如，隧道绝缘层和第一电荷阻挡层可以用作管道栅绝缘层。
图6是说明根据本发明的至少一个实施例的存储器件的配置的图。
如在图6中示出的，根据本发明的至少一个实施例的存储***100包括非易失性存储器件120和存储器控制器110。
非易失性存储器件120被配置成包括上述存储器单元结构。此外，非易失性存储器件120可以是包括多个快闪存储器芯片的多芯片封装。
存储器控制器110可以配置为控制非易失性存储器件120。存储器控制器110可以包括SRAM111、CPU112、主机接口113、ECC114和存储器接口115。SRAM111可以起CPU112的工作存储器的作用。CPU112可以执行用于存储器控制器110的数据交换的一般控制操作。主机接口113可以包括与存储***100耦接的主机的数据交换协议。此外，ECC114可以检测并纠正包括在从非易失性存储器件120读取的数据中的错误。存储器接口115可以与非易失性存储器件120接口。存储器控制器110还可以包括储存码数据的ROM以与主机接口。
具有上述配置的存储***100可以是结合了存储器件120和存储器控制器110的固态盘（SSD）或存储卡。例如，当存储***100是SSD时,存储器控制器110可以经由包括USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE的接口协议中的一种来与外界（例如主机）通信。
图7是说明根据本发明的至少一个实施例的计算***的配置的图。
如图7所示，根据本发明的至少一个实施例的计算***200可以包括与***总线260连接的CPU220、RAM230、用户接口240、调制解调器或网络接口250（包括但不限于，声音和/或数据网络接口）以及存储***210。此外，当计算***200是移动设备时，还可以包括电池以将操作电压提供给计算***200。计算***200还可以包括应用芯片组、照相机图像处理器（CIS）和移动DRAM。
如上面参照图6所描述的，存储***210可以包括非易失性存储器件212和存储器控制器211。
根据本发明的至少一个实施例,半导体器件包括穿通彼此交替层叠在接触区中的层间绝缘层和子控制栅的公共节点，并且在半导体器件的操作期间，经由公共节点施加相同电压到子控制栅。因此，可以使相邻的存储器单元之间的干扰最小化。此外，当制造半导体器件时，经由交替层叠的层间绝缘层和子控制栅形成公共节点。因此，可以容易地形成公共节点而无需执行额外的工艺。
尽管示出和描述了本发明的若干个实施例，但对于本领域技术人员而言明显的是，在不脱离所附权利要求所限定的本发明的精神和范围的前提下，可以进行修改和变化。

Claims (20)

1.一种半导体存储器件，包括：
多个控制栅，所述多个控制栅层叠在衬底的第一区和第二区中；
多个层间绝缘层，所述多个层间绝缘层被层叠在所述衬底的所述第二区的一部分中，每个层间绝缘层被形成在与所述控制栅中的相应一个控制栅相同的水平处；
多个子控制栅，所述多个子控制栅层叠在所述衬底的第一区和第二区中并且***在所述控制栅与所述层间绝缘层之间；以及
公共节点，所述公共节点穿通所述层间绝缘层和所述子控制栅。
2.如权利要求1所述的半导体存储器件，还包括：
沟道层，所述沟道层位于所述衬底的所述第一区中并且穿通所述控制栅；以及
电荷储存层，所述电荷储存层围绕所述沟道层并***在所述沟道层与所述控制栅之间。
3.如权利要求1所述的半导体存储器件，其中，形成在所述第二区中的所述子控制栅和所述控制栅被阶梯式图案化。
4.如权利要求3所述的半导体存储器件，还包括：
在所述第二区中分别与所述阶梯式图案化的控制栅耦接的接触插塞。
5.如权利要求1所述的半导体存储器件，还包括：
形成在所述控制栅之下的至少一个下选择栅；和
形成在所述控制栅之上的至少一个上选择栅。
6.如权利要求5所述的半导体存储器件，其中，与所述下选择栅或所述上选择栅相邻的控制栅中的至少一个属于虚设单元。
7.如权利要求1所述的半导体存储器件，其中，所述公共节点被配置成在编程、读取或擦除操作期间施加公共电压至所述子控制栅。
8.如权利要求1所述的半导体存储器件，其中，所述公共节点位于所述第二区中。
9.如权利要求1所述的半导体存储器件，其中，所述子控制栅与所述控制栅电绝缘。
10.如权利要求1所述的半导体存储器件，还包括：
存储器单元，所述存储器单元层叠在所述第一区中并且对应于所述控制栅，
其中所述第二区没有存储器单元。
11.如权利要求10所述的半导体存储器件，还包括：
在所述第一区中的位于相邻层叠的存储器单元之间的至少一个缝隙，所述缝隙穿通所述控制栅并且被填充有绝缘材料。
12.一种制造半导体存储器件的方法，所述方法包括以下步骤：
在限定有第一区和第二区的衬底上交替地形成第一导电层和牺牲层；
形成穿通所述第一导电层和所述牺牲层的缝隙；
通过刻蚀由所述缝隙暴露出的所述牺牲层来形成第一凹陷区，其中所述第二区的所述牺牲层部分地保留；
在所述第一凹陷区中形成第二导电层；和
形成穿通保留在所述第二区中的所述牺牲层和所述第一导电层的公共节点。
13.如权利要求12所述的方法，其中，形成穿通所述第一导电层和所述牺牲层的所述缝隙的步骤包括：从要形成存储器单元的部分中去除所述第一区的牺牲层。
14.如权利要求12所述的方法，还包括：
将所述第二区的所述第一导电层和所述牺牲层图案化为阶梯式的图案。
15.如权利要求14所述的方法，其中，形成在所述第二区中的所述第二导电层具有阶梯式图案，
所述方法还包括：
在第二区中形成分别与所述阶梯式图案化的第二导电层耦接的接触插塞。
16.如权利要求12所述的方法，还包括，在形成穿通所述第一导电层和所述牺牲层的缝隙之前：
在所述第一区中形成穿通所述第一导电层和所述牺牲层的沟道孔；
通过刻蚀由所述沟道孔暴露出的所述牺牲层来形成第二凹陷区；
在所述第二凹陷区中形成电荷储存层；
在所述沟道孔的内壁上形成隧道绝缘层；和
在所述隧道绝缘层上形成沟道层。
17.如权利要求16所述的方法，还包括：
在形成所述电荷储存层之前，沿着所述第二凹陷区的内表面形成第一电荷阻挡层。
18.如权利要求12所述的方法，还包括：
在形成所述第二导电层之前，沿着被刻蚀了牺牲层的所述第一凹陷区的内表面形成第二电荷阻挡层。
19.如权利要求12所述的方法，还包括：
形成层叠在所述第一区中并且对应于所述第二导电层的存储器单元，在所述第二区没有形成存储器单元。
20.如权利要求19所述的方法，其中，所述第一导电层中的一个被***在每两个相邻层叠的存储器单元之间。
CN201310034620.2A 2012-06-18 2013-01-29 半导体器件及其制造方法 Active CN103515392B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2012-0064953 2012-06-18
KR1020120064953A KR20130141876A (ko) 2012-06-18 2012-06-18 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
CN103515392A CN103515392A (zh) 2014-01-15
CN103515392B true CN103515392B (zh) 2017-10-03

Family

ID=49755093

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310034620.2A Active CN103515392B (zh) 2012-06-18 2013-01-29 半导体器件及其制造方法

Country Status (3)

Country Link
US (2) US8829599B2 (zh)
KR (1) KR20130141876A (zh)
CN (1) CN103515392B (zh)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140089793A (ko) * 2013-01-07 2014-07-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140117211A (ko) * 2013-03-26 2014-10-07 에스케이하이닉스 주식회사 반도체 장치
US20150070999A1 (en) * 2013-09-11 2015-03-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
KR20150073251A (ko) * 2013-12-20 2015-07-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102094470B1 (ko) * 2014-04-08 2020-03-27 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20150120031A (ko) * 2014-04-16 2015-10-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9252231B2 (en) * 2014-06-11 2016-02-02 Macronix International Co., Ltd. Semiconductor structure and manufacturing method for the same
CN105280687B (zh) * 2014-06-20 2018-09-11 旺宏电子股份有限公司 半导体结构及其制造方法
WO2015199644A1 (en) * 2014-06-23 2015-12-30 Intel Corporation Techniques for forming vertical transistor architectures
US9356031B2 (en) 2014-08-11 2016-05-31 Sandisk Technologies Inc. Three dimensional NAND string memory devices with voids enclosed between control gate electrodes
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9299767B1 (en) * 2014-09-26 2016-03-29 Intel Corporation Source-channel interaction in 3D circuit
US9793124B2 (en) * 2014-10-07 2017-10-17 Micron Technology, Inc. Semiconductor structures
US10134750B2 (en) * 2014-12-30 2018-11-20 Toshiba Memory Corporation Stacked type semiconductor memory device and method for manufacturing the same
KR102339740B1 (ko) * 2015-03-10 2021-12-15 삼성전자주식회사 수직형 메모리 장치
CN106206447A (zh) * 2015-05-05 2016-12-07 中芯国际集成电路制造(上海)有限公司 3d nand器件的形成方法
US9455271B1 (en) * 2015-08-13 2016-09-27 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing semiconductor memory device and method of layouting auxiliary pattern
US9853043B2 (en) * 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
US9520402B1 (en) * 2015-08-25 2016-12-13 Intel Corporation Provision of etch stop for wordlines in a memory device
KR102499385B1 (ko) * 2015-10-01 2023-02-14 에스케이하이닉스 주식회사 메모리 장치의 제조 방법
KR102487526B1 (ko) * 2015-11-06 2023-01-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102581038B1 (ko) * 2016-03-15 2023-09-22 에스케이하이닉스 주식회사 반도체 장치
CN107302006B (zh) * 2016-04-13 2020-01-07 旺宏电子股份有限公司 存储器结构及其制造方法
KR102609516B1 (ko) * 2016-05-04 2023-12-05 삼성전자주식회사 반도체 장치
KR102635349B1 (ko) * 2016-07-13 2024-02-07 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 이의 제조 방법
KR102551589B1 (ko) * 2016-09-29 2023-07-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10707121B2 (en) * 2016-12-31 2020-07-07 Intel Corporatino Solid state memory device, and manufacturing method thereof
JP2018142654A (ja) * 2017-02-28 2018-09-13 東芝メモリ株式会社 半導体装置及びその製造方法
CN106876397B (zh) 2017-03-07 2020-05-26 长江存储科技有限责任公司 三维存储器及其形成方法
US10497714B2 (en) 2017-07-31 2019-12-03 Macronix International Co., Ltd. Three dimensional memory device with etch-stop structure
CN109390343B (zh) * 2017-08-11 2020-10-16 旺宏电子股份有限公司 三维存储器元件及其制作方法
CN107799414B (zh) * 2017-10-31 2019-01-29 长江存储科技有限责任公司 存储结构的形成方法、存储结构中通孔的形成方法
KR102624519B1 (ko) 2018-04-25 2024-01-12 삼성전자주식회사 수직형 메모리
KR102619626B1 (ko) * 2018-06-12 2023-12-29 삼성전자주식회사 3차원 반도체 메모리 소자
CN112670297B (zh) * 2020-01-17 2023-09-12 长江存储科技有限责任公司 双堆栈三维nand存储器以及用于形成其的方法
KR20220013813A (ko) * 2020-07-27 2022-02-04 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11744086B2 (en) 2021-02-09 2023-08-29 Micron Technology, Inc. Methods of forming electronic devices, and related electronic devices
US11915974B2 (en) * 2021-04-12 2024-02-27 Micron Technology, Inc. Integrated circuitry, a memory array comprising strings of memory cells, a method used in forming a conductive via, a method used in forming a memory array comprising strings of memory cells

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101651144A (zh) * 2008-06-11 2010-02-17 三星电子株式会社 包括竖直立柱的存储器件及制造和操作该存储器件的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009266946A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
KR101045073B1 (ko) * 2009-08-07 2011-06-29 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR20130006272A (ko) 2011-07-08 2013-01-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101651144A (zh) * 2008-06-11 2010-02-17 三星电子株式会社 包括竖直立柱的存储器件及制造和操作该存储器件的方法

Also Published As

Publication number Publication date
KR20130141876A (ko) 2013-12-27
US9087688B2 (en) 2015-07-21
US20140349455A1 (en) 2014-11-27
CN103515392A (zh) 2014-01-15
US20130334589A1 (en) 2013-12-19
US8829599B2 (en) 2014-09-09

Similar Documents

Publication Publication Date Title
CN103515392B (zh) 半导体器件及其制造方法
US10985177B2 (en) Method of manufacturing a semiconductor device having non-overlapping slits at one side of the channel layers of a memory block
CN103824859B (zh) 半导体器件及其制造方法
KR102631939B1 (ko) 3차원 반도체 메모리 장치
CN103915398B (zh) 半导体器件及其制造方法
CN103456737B (zh) 半导体器件及其制造方法
US8980712B2 (en) 3D non-volatile memory device and method for fabricating the same
CN103247632B (zh) 半导体器件及其制造方法
CN104979351B (zh) 半导体装置及其制造方法
CN102683291B (zh) 制造3d非易失性存储器件的方法
CN103681684B (zh) 非易失性存储器件及其制造方法
KR101868047B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
CN110047812A (zh) 半导体器件及其制造方法
CN109148457A (zh) 半导体器件及其制造方法
CN106876397A (zh) 三维存储器及其形成方法
CN110071112A (zh) 3d存储器件及其制造方法
CN109801922B (zh) 一种形成三维存储器的方法及三维存储器
US20130009274A1 (en) Memory having three-dimensional structure and manufacturing method thereof
CN106571369A (zh) 半导体装置和非易失性存储装置
JP2006245579A (ja) 電荷トラップメモリセルを有する半導体メモリとその形成方法
CN106206594B (zh) 半导体器件及其制造方法
KR20150001999A (ko) 반도체 메모리 소자 및 그 제조방법
KR20130072076A (ko) 비휘발성 메모리 장치 및 그 제조 방법
CN104979357B (zh) 包括具有三维形状的源极线的非易失性存储器件
US11404429B2 (en) Three-dimensional semiconductor memory devices

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant