CN107658222A - 一种3d nand闪存沟道孔的平坦化工艺 - Google Patents
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Abstract
本发明提供了一种3D NAND闪存沟道孔的平坦化工艺，包括在O/N衬底堆叠结构的沟道孔中沉积多晶硅插塞；以及，进行至少一次平坦化处理，以去除所述O/N衬底堆叠结构最上层的氮化物层。通过采用了具有高选择性的研磨液(Slurry)来实现化学机械研磨(CMP)工艺对于不同的物质具有明显不同的去除速率，从而能够精确控制CMP平坦化处理停留在想要停留的层膜处，并且能够免去之前常规工艺中的氮化硅刻蚀步骤，从而能够避免了过刻蚀所带来的对于沟道侧壁的ONO堆叠结构的破坏，并且仅需要在一个处理腔室中进行，而简化了工艺和设备，节省了成本，提高了效果。通过本发明工艺，能够有效提高多晶硅插塞高度和形貌的均匀性，从而提高产品性能，从而提高3D NAND闪存的整体性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存结构及其制作方法，特别是一种能简化沟道孔(Channel Hole)制作方法的沟道孔的平坦化工艺。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。
其中，在NOR型结构的3D闪存中，存储单元在位线和地线之间并联排列，而在NAND型结构的3D闪存中，存储单元在位线和地线之间串列排列。具有串联结构的NAND型闪存具有较低的读取速度，但是却具有较高的写入速度，从而NAND型闪存适合用于存储数据，其优点在于体积小、容量大。闪存器件根据存储单元的结构可分为叠置栅极型和分离栅极型，并且根据电荷存储层的形状分为浮置栅极器件和硅-氧化物-氮化物-氧化物(SONO)器件。其中，SONO型闪存器件具有比浮置栅极型闪存器件更优的可靠性，并能够以较低的电压执行编程和擦除操作，且ONOS型闪存器件具有很薄的单元，并且便于制造。
目前，在3D NAND结构沟道孔的常规制备工艺中，包括如下步骤(如图1a～1d所示)：
S1：沉积多晶硅插塞，如图1a所示，在插塞氧化物的回刻空间沉积多晶硅以形成多晶硅插塞1；
S2：一次平坦化处理，如图1b所示，采用化学机械研磨(CMP)工艺平坦化所述多晶硅插塞1的表面以露出最上层的硬质氮化硅层2；
S3：刻蚀氮化硅层，如图1c所示，采用湿法刻蚀工艺，刻蚀所述最上层的硬质氮化硅层2；
S4：沉积氧化物层(未图示)进行氧化物沉积以形成氧化物层；
S5：二次平坦化处理，如图1d所示，采用化学机械研磨(CMP)工艺平坦化插塞氧化物层的表面以露出多晶硅插塞和ONO堆叠结构中的氮化硅层，并且精确控制多晶硅插塞和多晶硅插塞旁边的氧化物层3的减少量。
然而在上述常规工艺中，在化学机械研磨(CMP)的平坦化处理步骤中，往往会产生凹陷(Dishing)和擦伤(Scratch)，并且一次平坦化处理中产生的凹陷(Dishing)还会进一步加剧二次平坦化处理产生的凹陷(Dishing)问题，而两次平坦化处理造成的凹陷会导致多晶硅插塞的高度和形貌的均匀性劣化，从而影响阈值电压(Vt)、离子注入(Ion)效果，还会影响后续后端制程(Back End of Line，简称BEOL)的过孔的光刻和刻蚀等工艺步骤。不仅如此，在刻蚀氮化硅层的过程中，通常会适用一定过刻蚀率(约70％)，以补偿蚀刻速率和膜厚的不均匀性，保证充分刻蚀，而这又会造成沟道侧壁的ONO堆叠结构的破坏。此外，上述常规工艺中两次CMP平坦化+一次湿法刻蚀+多次湿法清洗去除聚合物颗粒，工艺步骤较为繁多，既不容易控制也增加了制程的整体时间，增加成本。上述问题都会严重影响最终的产品的产率和性能。
因此，如何避免CMP平坦化中的凹陷并尽量简化上述工艺制程，一直为本领域技术人员所致力研究的方向。
发明内容
本发明的目的在于提供一种3D NAND闪存的制作方法，能够简化沟道孔(ChannelHole)的工艺制程，并减少平坦化过程中的凹陷(Dishing)问题，从而提高3D NAND闪存的性能。
为了实现上述目的，本发明提出了3D NAND闪存沟道孔的平坦化工艺，其包括以下步骤：
在O/N衬底堆叠结构的沟道孔中沉积多晶硅插塞；
进行至少一次平坦化处理，以去除所述O/N衬底堆叠结构最上层的氮化物层，并精确控制多晶硅插塞和多晶硅插塞旁边的氧化物的减少量。
进一步的，所述平坦化处理采用化学机械研磨(CMP)工艺。
进一步的，所述平坦化处理的次数为一次。
进一步的，所述平坦化处理的次数为一次时，化学机械研磨(CMP)采用的研磨液(Slurry)的去除选择性为，多晶硅去除速率＞氮化物去除速率＞氧化物去除速率。优选为颗粒直径为10-200nm、质量百分比为2-5％的SiO2研磨液。
进一步的，所述平坦化处理的次数为二次。
进一步的，所述平坦化处理的次数为二次时，每次平坦化处理的化学机械研磨(CMP)工艺采用不同的研磨液(Slurry)，其中第一次平坦化处理采用的研磨液(Slurry)的去除选择性为，多晶硅去除速率＞氮化物去除速率，以去除多余的多晶硅插塞，并精确截止于所述O/N衬底堆叠结构最上层的氮化物层，优选为颗粒直径为25-500nm、质量百分比为3-8％的SiO2研磨液；紧接着由于第二次平坦化处理采用的研磨液(Slurry)的去除选择性为：多晶硅去除速率＞氧化物去除速率，并且氮化物去除速率＞氧化物去除速率，以去除氮化物层和多晶硅插塞，并精确截止于所述O/N衬底堆叠结构最上层的氧化物层，优选为质量百分比为5％-30％的、更有选为10％的双氧水研磨液。
进一步的，所述O/N衬底堆叠结构为氧化硅/氮化硅堆叠结构。
进一步的，所述沟道孔的侧壁具有ONOP堆叠结构。
进一步的，所述氧化物的减少量为，相对于O/N衬底堆叠结构最上层氧化物层厚度的减少量小于
本发明还提供一种3D NAND闪存结构，其是由前述的3D NAND闪存沟道孔的平坦化工艺制备得到。
与现有技术相比，本发明的有益效果主要体现在：
第一，通过采用了具有高选择性的研磨液(Slurry)来实现化学机械研磨(CMP)工艺对于不同的物质具有明显不同的去除速率，从而能够精确控制CMP平坦化处理停留在想要停留的层膜处；
第二，通过一步或者多步化学机械研磨(CMP)工艺，能够免去之前常规工艺中的氮化硅刻蚀步骤，从而能够避免了过刻蚀所带来的对于沟道侧壁的ONO堆叠结构的破坏；
第三，由于省去了刻蚀工艺和多次湿法清洗工艺，可以使得上述制程无论是采用一步CMP还是多步CMP，都仅需要在一个处理腔室中进行，而简化了工艺和设备，节省了成本，提高了效果。
第四，通过上述工艺，能够有效提高多晶硅插塞高度和形貌的均匀性，从而提高产品性能。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1a-d为现有技术中3D NAND闪存沟道孔的平坦化工艺流程图；
图2a-b为本发明实施例1中3D NAND闪存沟道孔的平坦化工艺流程图；
图3a-c为本发明实施例1中3D NAND闪存沟道孔的平坦化工艺流程图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关***或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图2，为本发明的第一实施例，在本实施例中，提出了一种3D NAND闪存沟道孔的平坦化工艺，包括以下步骤：
S100：在O/N衬底堆叠结构的沟道孔中沉积多晶硅插塞；
S110：进行一次平坦化处理，以去除所述O/N衬底堆叠结构最上层的氮化硅层。
具体的，在步骤S100中，请参考图2a，首先，进行步骤S101，提供一个具有O/N衬底堆叠结构的衬底100，所述O/N衬底堆叠结构为层间介质层即氧化硅层110和牺牲介质层即氮化硅层120组成的堆叠结构；随后，进行步骤S102，对所述O/N衬底堆叠结构进行刻蚀以形成沟道孔，并进行硅外延生长以获得硅外延层；随后，进行步骤S103，在沟道侧壁形成侧壁ONOP堆叠结构(氧化硅-氮化硅-氧化硅-一次沉积多晶硅)；随后，进行步骤S104，垂直向下刻蚀所述侧壁ONOP堆叠结构底部通至硅外延层；随后，进行步骤S105，进行二次多晶硅沉积；随后，进行步骤S106，沉积插塞氧化物并回刻；最后，进行步骤S107，沉积多晶硅插塞130。
在步骤S110中，请参考图2b，进行一次平坦化处理，以去除所述O/N衬底堆叠结构最上层的氮化硅层120，获得光滑平整的表面。所述平坦化处理采用化学机械研磨(CMP)工艺，并且所述化学机械研磨(CMP)采用的研磨液(Slurry)的去除选择性为，多晶硅去除速率＞氮化硅去除速率＞氧化硅去除速率，从而保证有效去除多晶硅插塞130和氮化硅层120，并精确截止于氧化硅层110，同时保证氧化硅层110相对于原始O/N衬底堆叠结构最上层氧化硅层110厚度的减少量小于优选为颗粒直径为10-200nm、质量百分比为2-5％的SiO2研磨液。
请参考图3，为本发明的第二实施例，在本实施例中，提出了一种3D NAND闪存沟道孔的平坦化工艺，包括以下步骤：
S200：在O/N衬底堆叠结构的沟道孔中沉积多晶硅插塞；
S210：进行第一次平坦化处理，所述平坦化处理截止于所述O/N衬底堆叠结构最上层的氮化硅层；
S220：进行第二次平坦化处理，所述平坦化处理去除所述O/N衬底堆叠结构最上层的氧化硅层。
具体的，在步骤S200中，请参考图3a，首先，进行步骤S201，提供一个具有O/N衬底堆叠结构的衬底200，所述O/N衬底堆叠结构为层间介质层即氧化硅层210和牺牲介质层即氮化硅层220组成的堆叠结构；随后，进行步骤S202，对所述O/N衬底堆叠结构进行刻蚀以形成沟道孔，并进行硅外延生长以获得硅外延层；随后，进行步骤S203，在沟道侧壁形成侧壁ONOP堆叠结构(氧化硅-氮化硅-氧化硅-一次沉积多晶硅)；随后，进行步骤S204，垂直向下刻蚀所述侧壁ONOP堆叠结构底部通至硅外延层；随后，进行步骤S205，进行二次多晶硅沉积；随后，进行步骤S206，沉积插塞氧化物并回刻；最后，进行步骤S207，沉积多晶硅插塞230。
在步骤S210中，请参考图3b，进行第一次平坦化处理，以去除一部分多晶硅插塞230，并使得平坦化处理精确截止于所述O/N衬底堆叠结构最上层的氮化硅层220处。所述第二次平坦化处理采用化学机械研磨(CMP)工艺，并且采用的研磨液(Slurry)的去除选择性为，多晶硅去除速率＞氮化硅去除速率，从而能够保证平坦化处理有效去除多晶硅，精确截止于所述O/N衬底堆叠结构最上层的氮化硅层220处。优选为颗粒直径为25-500nm、质量百分比为6-10％的SiO2研磨液。
在步骤S220中，请参考图3c，进行第二次平坦化处理，以去除所述O/N衬底堆叠结构最上层的氮化硅层220，获得光滑平整的表面。所述第二次平坦化处理也采用化学机械研磨(CMP)工艺，并且采用的研磨液(Slurry)的去除选择性为，多晶硅去除速率＞氧化硅去除速率，并且氮化硅去除速率＞氧化硅去除速率。从而能够保证平坦化处理有效去除氮化硅层220，并精确截止于所述O/N衬底堆叠结构最上层的氮化硅层下面的氧化硅层210，同时保证氧化硅层110的减少量相对于原始O/N衬底堆叠结构最上层氧化硅层110厚度的减少量小于优选为质量百分比为5％-30％的双氧水研磨液，最优选为10％的双氧水研磨液。
综上，通过采用了具有高选择性的研磨液(Slurry)来实现化学机械研磨(CMP)工艺对于不同的物质具有明显不同的去除速率，从而能够精确控制CMP平坦化处理停留在想要停留的层膜处；通过一步或者多步化学机械研磨(CMP)工艺，能够免去之前常规工艺中的氮化硅刻蚀步骤，从而能够避免了过刻蚀所带来的对于沟道侧壁的ONO堆叠结构的破坏；由于省去了刻蚀工艺，可以使得上述制程无论是采用一步CMP还是多步CMP，都仅需要在一个处理腔室中进行，而简化了工艺和设备，节省了成本，提高了效果。通过本发明工艺，能够有效提高多晶硅插塞高度和形貌的均匀性，从而提高产品性能，从而提高3D NAND闪存的整体性能。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种3D NAND闪存沟道孔的平坦化工艺，其特征在于，其包括以下步骤：
在O/N衬底堆叠结构的沟道孔中沉积多晶硅插塞；
进行至少一次平坦化处理，以去除所述O/N衬底堆叠结构上部多余的多晶硅和最上层的氮化物层，并精确控制多晶硅插塞和多晶硅插塞旁边的氧化物的减少量。
2.根据权利要求1所述的一种3D NAND闪存沟道孔的平坦化工艺，其特征在于：
所述平坦化处理采用化学机械研磨(CMP)工艺。
3.根据权利要求2所述的一种3D NAND闪存沟道孔的平坦化工艺，其特征在于：
所述平坦化处理的次数为一次。
4.根据权利要求3所述的一种3D NAND闪存沟道孔的平坦化工艺，其特征在于：
所述平坦化处理的次数为一次时，所述化学机械研磨(CMP)采用的研磨液(Slurry)的去除选择性为，多晶硅去除速率＞氮化物去除速率＞氧化物去除速率；优选为颗粒直径为10-200nm、质量百分比为2-5％的SiO2研磨液。
5.根据权利要求2所述的一种3D NAND闪存沟道孔的平坦化工艺，其特征在于：
所述平坦化处理的次数为二次。
6.根据权利要求5所述的一种3D NAND闪存沟道孔的平坦化工艺，其特征在于：
所述平坦化处理的次数为二次时，每次平坦化处理的化学机械研磨(CMP)工艺采用不同的研磨液(Slurry)，其中第一次平坦化处理采用的研磨液(Slurry)的去除选择性为，多晶硅去除速率＞氮化物去除速率，以去除多余的多晶硅插塞，并精确截止于所述O/N衬底堆叠结构最上层的氮化物层，优选为颗粒直径为25-500nm、质量百分比为6-10％的SiO2研磨液；紧接着由于第二次平坦化处理采用的研磨液(Slurry)的去除选择性为：多晶硅去除速率＞氧化物去除速率，并且氮化物去除速率＞氧化物去除速率，以去除氮化物层和多晶硅插塞，并精确截止于所述O/N衬底堆叠结构最上层的氧化物层，优选为质量百分比为5％-30％的双氧水溶液。
7.根据权利要求1所述的一种3D NAND闪存沟道孔的平坦化工艺，其特征在于：
所述O/N衬底堆叠结构为氧化硅/氮化硅堆叠结构。
8.根据权利要求1所述的一种3D NAND闪存沟道孔的平坦化工艺，其特征在于：
所述沟道孔的侧壁具有ONOP堆叠结构。
9.根据权利要求1-8任意一项所述的一种3D NAND闪存沟道孔的平坦化工艺，其特征在于：
所述氧化物的减少量为，相对于O/N衬底堆叠结构最上层氧化物层厚度的减少量小于
10.一种3D NAND闪存结构，其特征在于：其由权利要求1-9任意一项所述的3D NAND闪存沟道孔的平坦化工艺制备得到。
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