CN104681561A - 三维半导体存储器器件 - Google Patents

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Abstract

本发明提供了一种三维半导体存储器器件。三维半导体存储器器件包括堆叠结构、垂直半导体图案、公共源极区以及阱拾取区。堆叠结构设置在第一导电类型的半导体层上。每个堆叠结构包括垂直地堆叠在彼此上的电极并在第一方向上延伸。垂直半导体图案穿过堆叠结构。第二导电类型的公共源极区设置在半导体层中。至少一个公共源极区设置在两个相邻的堆叠结构之间。至少一个公共源极区在第一方向上延伸。第一导电类型的阱拾取区设置在半导体层中。至少一个阱拾取区邻近至少一个堆叠结构的两端。

Description

三维半导体存储器器件
技术领域
本发明构思涉及三维半导体存储器器件。
背景技术
已经提出了包括存储器单元的三维半导体存储器器件。为了增大半导体存储器器件的集成密度，存储器单元在垂直方向上堆叠在彼此上。然而，当存储器单元在垂直方向上堆叠时，会难以提供均一的操作特性。
发明内容
根据本发明构思的示范性实施例，一种三维半导体存储器器件包括堆叠结构、垂直半导体图案、公共源极区以及阱拾取区。堆叠结构设置在第一导电类型的半导体层上。每个堆叠结构包括垂直地堆叠在彼此上的电极并在第一方向上延伸。垂直半导体图案穿过堆叠结构。第二导电类型的公共源极区设置在半导体层中。至少一个公共源极区设置在两个相邻的堆叠结构之间。至少一个公共源极区在第一方向上延伸。第一导电类型的阱拾取区设置在半导体层中。至少一个阱拾取区邻近至少一个堆叠结构的两端。
根据本发明构思的示范性实施例，一种三维半导体存储器器件包括单元阵列结构和阱拾取区。单元阵列结构包括堆叠结构、垂直结构和公共源极区。堆叠结构在第一导电类型的半导体层上彼此平行地延伸。垂直结构穿过堆叠结构。第二导电类型的公共源极区设置在堆叠结构之间的半导体层中，平行于多个堆叠结构延伸。第一导电类型的阱拾取区形成在单元阵列结构周围的半导体层中。
根据本发明构思的示范性实施例，一种三维半导体存储器器件包括电压发生器、堆叠结构、公共源极区以及阱拾取区。电压发生器产生擦除电压。堆叠结构设置在第一导电类型的半导体层上。在第一方向上延伸的每个堆叠结构包括垂直地堆叠在彼此上的电极。第二导电类型的公共源极区设置在半导体层中。在第一方向上延伸的公共源极区设置在两个相邻的堆叠结构之间。第一导电类型的阱拾取区设置在半导体层中。多个阱拾取区中的至少两个阱拾取区邻近堆叠结构的两端。至少两个阱拾取区电连接到电压发生器以在擦除操作期间接收擦除电压。
附图说明
通过参照附图详细描述本发明构思的示范性实施例，本发明构思的这些和其他的特征将变得更加明显，附图中：
图1示出根据本发明构思的示范性实施例的三维半导体存储器器件的布局；
图2是根据本发明构思的示范性实施例的三维半导体存储器器件的框图；
图3是根据本发明构思的示范性实施例的三维半导体存储器器件的单元阵列的电路图；
图4是根据本发明构思的示范性实施例的三维半导体存储器器件的单元阵列的透视图；
图5是根据本发明构思的示范性实施例的三维半导体存储器器件的示意性俯视平面图；
图6是图5的三维半导体存储器器件的单元区的俯视平面图；
图7A是沿图6中的线I-I'截取的截面图；
图7B是图7A中的部分“A”的放大图。
图8是根据本发明构思的示范性实施例的三维半导体存储器器件的单元区的俯视平面图；
图9A是沿图8中的线II-II'截取的截面图；
图9B是图9A中的部分“A”的放大图；
图10A、10B、11和12示出根据示范性实施例的图8的三维半导体存储器器件的修改示例；
图13是根据本发明构思的示范性实施例的三维半导体存储器器件的单元区的俯视平面图；
图14是沿图13中的线III-III'截取的截面图；
图15是根据本发明构思的示范性实施例的三维半导体存储器器件的单元区的俯视平面图；
图16是沿图15中的线IV-IV'截取的三维半导体存储器器件的截面图；
图17是根据本发明构思的示范性实施例的三维半导体存储器器件的单元区的俯视平面图；
图18是沿图15中的线V-V'截取的三维半导体存储器器件的截面图；
图19和20示出根据本发明构思的示范性实施例的图17的三维半导体存储器器件的修改示例；
图21示出根据本发明构思的示范性实施例的三维半导体存储器器件的擦除操作；
图22示出根据本发明构思的示范性实施例的三维半导体存储器器件的擦除操作；
图23示出根据本发明构思的示范性实施例的三维半导体存储器器件的擦除操作；
图24是示出在根据本发明构思的示范性实施例的三维半导体存储器器件的擦除操作期间的电压条件的时序图；
图25是示出包括根据本发明构思的示范性实施例的三维半导体存储器器件的存储器***的示范性框图；
图26是示出包括根据本发明构思的示范性实施例的三维半导体存储器器件的存储卡的示范性框图；以及
图27是示出包括根据本发明构思的示范性实施例的三维半导体存储器器件的数据处理***的示范性框图。
具体实施方式
下面将参照附图详细描述本发明的示范性实施例。然而，本发明构思可以以不同的形式实施，而不应被解释为限于这里阐述的实施例。在附图中，为了清晰，层和区域的厚度可以被夸大。还将理解，当称一个元件在另一个元件或基板上时，它可以直接在另一个元件或基板上，或者还可以存在***的层。还将理解，当称一个元件“联接到”或“连接到”另一个元件时，它可以直接联接到或连接到另一个元件，或者还可以存***的元件。同样的附图标记可以在说明书和附图中始终指示同样的元件。
图1示出根据本发明构思的示范性实施例的三维半导体存储器器件的布局，图2是根据本发明构思的示范性实施例的三维半导体存储器器件的框图。
参照图1，半导体存储器器件包括单元阵列区CAR和周边电路区。周边电路区包括行译码器区ROW DCR、页缓冲区PBR和列译码器区COLDCR。接触区CTR设置在单元阵列区CAR和行译码器区ROW DCR之间。
参照图1和2，包括存储器单元的存储器单元阵列1设置在单元阵列区CAR中。存储器单元阵列1包括存储器单元以及电连接到存储器单元的字线和位线。存储器单元阵列1包括存储器块BLK0～BLKn。存储器块BLK0至BLKn的每个可以对应于数据擦除单元。后面将参照图3和图4详细描述存储器单元阵列1。
行译码器2可以设置在行译码器区ROW DCR中并选择存储器单元阵列1的字线。互连结构可以设置在接触区CTR中以将存储器单元阵列1和行译码器2电连接到彼此。行译码器2根据地址信息选择存储器单元阵列1中的存储器块BLK0～BLKn中的一个并选择所选择的存储器块的字线中的一个。响应于控制电路(未示出)的控制信号，行译码器2可以将从电压发生器电路(未示出)产生的字线电压提供到选择的字线和未选择的字线。
用于读取保存在存储器单元中的数据的页缓冲器3可以设置在页缓冲器区PBR中。根据操作方式，页缓冲器3可以临时地存储将存储在存储器单元中的数据或可以检测存储在存储器单元中的数据。例如，页缓冲器3可以在编程操作模式中用作写驱动器电路并在读操作模式中用作检测放大电路。
列译码器4可以设置在列译码器区COL DCR中并电连接到存储器单元阵列1的位线。列译码器4可以提供页缓冲器3和外部设备(例如，存储器控制器)之间的数据传输路径。
图3是根据本发明构思的示范性实施例的三维半导体存储器器件的单元阵列的电路图。
参照图3，根据示范性实施例的半导体存储器器件的单元阵列包括公共源极线CSL、位线BL以及设置在公共源极线CSL和位线BL之间的单元串CSTR。
位线BL被二维地布置。单元串CSTR平行地连接到每个位线BL。单元串CSTR共同地连接到公共源极线CSL。例如，单元串CSTR布置在位线BL和一个公共源极线CSL之间。公共源极线CSL提供为多个并被二维地布置。电压可以共同地施加于公共源极线CSL。可选地，电压可以独立地施加于每个公共源极线CSL。
每个单元串CSTR可以包括连接到公共源极线CSL的接地选择晶体管GST、连接到位线BL的串选择晶体管SST以及设置在接地选择晶体管GST和串选择晶体管SST之间的存储器单元晶体管MCT。接地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可以串联连接到彼此。
公共源极线CSL可以共同地连接到接地选择晶体管GST的源极。接地选择线GSL、字线WL0～WL3以及设置在公共源极线CSL和位线BL之间的串选择线SSL可以分别用作接地选择晶体管GST的栅电极、存储器单元晶体管MCT的栅电极和串选择晶体管SST的栅电极。每个存储器单元晶体管MCT可以包括数据存储元件。
图4是根据本发明构思的示范性实施例的三维半导体存储器器件的单元阵列的透视图。
参照图4，图3的公共源极线CSL对应于形成在基板10中的杂质区130。可选地，图3的公共源极线CSL对应于设置在基板10上的导电薄膜。位线BL被二维地布置，单元串CSTR平行地连接到每个位线BL。单元串CSTR被二维地布置在基板10上。例如，单元串CSTR布置在y方向上。每个单元串CSTR与其他的单元串CSTR间隔开。每个单元串CSTR在x方向上延伸。
每个单元串CSTR包括接地选择线GSL1和GSL2、字线WL0～WL3以及串选择线SSL1和SSL2。单元串CSTR设置在公共源极线CSL和位线BL之间。两个串选择线SSL1和SSL2可以构成图3的串选择线SSL，两个接地选择线GSL1和GSL2可以构成图3的接地选择线GSL。接地选择线GSL1和GSL2、字线WL0～WL3和串选择线SSL1和SSL2可以是堆叠在基板10上的导电图案，用作对应晶体管GST、MCT和SST的栅电极。
每个单元串CSTR包括垂直结构VS。垂直结构VS在基板10和位线BL之间垂直地延伸。公共源极区130可以通过垂直结构VS电连接到位线BL。垂直结构VS形成为穿过接地选择线GSL1和GSL2、字线WL0～WL3、以及串选择线SSL1和SSL2。例如，垂直结构VS穿过堆叠在基板10上的导电图案GSL1和GSL2、WL0～WL3以及SSL1和SSL2。
垂直结构VS可以由半导体材料形成。垂直结构VS包括连接到基板10的第一半导体图案SP1以及设置在第一半导体图案SP1和数据存储层DS之间的第二半导体图案SP2。垂直结构VS包括形成在它们的上端上的杂质区D。例如，漏极区D设置在垂直结构VS的上端。
数据存储层DS可以设置在字线WL0～WL3与垂直结构VS之间。数据存储层DS可以是电荷存储层。例如，数据存储层DS可以包括陷阱绝缘层、浮置栅电极和包括导电的纳米点的绝缘层中的一个。存储在数据存储层中的数据可以使用由包括半导体材料的垂直结构VS与字线WL0～WL3之间的电压差引起的Fowler-Nordheim隧穿(FN隧穿)而改变。可选地，数据存储层DS可以是能够根据另外的操作原理存储数据的薄层(例如，用于相变存储器器件的薄层或用于可变电阻存储器器件的薄层)。
数据存储层DS包括穿过字线WL0～WL3的垂直图案VP和从字线WL0～WL3与垂直图案VP之间延伸到字线WL0～WL3的上表面和底表面的水平图案HP。
用作晶体管的栅绝缘层的电介质层可以设置在接地选择线GSL1和GSL2与垂直结构VS之间或在串选择线SSL1和SSL2与垂直结构VS之间。电介质层可以由与数据存储层DS相同的材料形成或可以是用于金属-氧化物-半导体场效应晶体管(MOSFET)的栅绝缘层(例如，硅氧化物层)。
接地选择线GSL1和GSL2、字线WL0～WL3、串选择线SSL1和SSL2以及垂直结构可以构成MOSFET，该MOSFET使用垂直结构VS作为MOSFET的沟道区。可选地，接地选择线GSL1和GSL2、字线WL0～WL3、串选择线SSL1和SSL2以及垂直结构VS可以构成金属-氧化物-半导体(MOS)电容器。
接地选择线GSL1和GSL2、字线WL0～WL3和串选择线SSL1和SSL2可以分别用作选择晶体管SST和单元晶体管MCT的栅电极。反转区可以通过由施加于接地选择线GSL1和GSL2、字线WL0～WL3和串选择线SSL1和SSL2的电压产生的电场和边缘场而产生在垂直结构VS中。反转区的最大长度(或宽度)可以大于字线WL0～WL3或选择线SSL1、SSL2、GSL1和GSL2的厚度以形成反转区。因此，形成在垂直结构VS中的反转区可以彼此垂直地交叠以形成电流路径从而电连接图3的选择的位线BL和其对应的公共源极线CSL。例如，单元串CSTR可以包括图3的接地晶体管GST和串晶体管SST(包括下和上选择线GSL1、GSL2、SSL1和SSL2)和图3的单元晶体管MCT(包括字线WL0～WL3)。接地晶体管GST和串晶体管SST以及单元晶体管MCT串联连接到彼此。
图5是根据本发明构思的示范性实施例的三维半导体存储器器件的俯视平面图。
参照图5，半导体基板10包括单元区CR和邻近于单元区CR的周边电路区PR。半导体基板10可以是硅基板、硅锗基板、锗基板或生长在单晶硅基板上的单晶外延层。
半导体基板10可以具有第一导电类型。第二导电类型的阱杂质层11n设置在半导体基板10中。第一导电类型的袋型阱杂质层11p设置在阱杂质层11n内。例如，阱杂质层11n可以通过将第二导电类型的杂质掺杂到具有第一导电类型的杂质的半导体基板10中而形成。袋型阱杂质层11p可以通过将第一导电类型的杂质掺杂到阱杂质层11n中而形成。
存储器单元阵列可以设置在单元区CR中的袋型阱杂质层11p中，包括PMOS和/或NOMS晶体管的周边电路可以设置在阱杂质层11n和半导体基板10中。例如，单元阵列结构CS形成在袋型阱杂质层11p中。单元阵列结构CS可以包括垂直地堆叠在半导体基板10上的电极。这将在后面参照图6、7A和7B详细描述。
阱拾取区15设置在袋型阱杂质层11p中。例如，阱拾取区15设置在单元阵列结构CS周围。阱拾取区15可以通过掺杂与袋型阱杂质区11p相同的杂质而形成。例如，阱拾取区15可以用第一导电类型的杂质掺杂。阱拾取区15中的杂质浓度可以比袋型阱杂质层11p中的高。高擦除电压(例如，约20伏特)可以在三维半导体存储器器件的擦除操作期间通过阱拾取区15施加到袋型阱杂质层11p。这里，均一的擦除电压可以施加到袋型阱杂质层11p，因为阱拾取区15设置在单元阵列结构CS周围的袋型阱杂质层11p中。
PMOS晶体管PMOS设置在周边电路区PR的阱杂质层11n中，NMOS晶体管NMOS设置在周边电路区PR的半导体基板10中。
图6是图5的三维半导体存储器的单元区的俯视平面图。图7A是三维半导体沿图6中的线I-I'截取的截面图。图7B是图7A中的部分“A”的放大图。
参照图6和7A，半导体基板10包括单元阵列区CAR和形成在单元阵列区CAR周围的接触区CTR。
单元阵列结构包括堆叠结构ST和垂直结构VS。堆叠结构ST在半导体基板10上在第一方向D1上彼此平行地延伸。垂直结构VS穿过堆叠结构ST。
每个堆叠结构ST包括重复地且交替地堆叠在半导体基板10上的电极EL和绝缘层ILD。堆叠结构ST的电极EL可以包括导电材料。例如，堆叠结构ST的电极EL可以包括掺杂的半导体(例如，掺杂的硅等)、金属(例如钨、铜、铝等)、导电的金属氮化物(例如，钛氮化物、钽氮化物等)和过渡金属(例如，钛、钽等)中的至少一种。堆叠结构ST的绝缘层ILD的厚度可以取决于半导体存储器器件的特性而改变。例如，最下面的绝缘层ILD的厚度可以小于其他绝缘层ILD的厚度。例如，至少一个绝缘层ILD可以比其他的绝缘层ILD厚。绝缘层ILD可以包括硅氧化物。
堆叠结构ST具有在接触区CTR中的阶梯结构以提供电极EL和周边电路之间的电连接。例如，在接触区CTR中的堆叠结构ST的垂直高度可以随着堆叠结构ST越靠近单元阵列区CAR而增大。例如，堆叠结构ST可以在接触区CTR中具有倾斜的轮廓。具有平坦化表面的填充绝缘层100设置在接触区CTR中的半导体基板10上以覆盖设置在接触区CTR中的电极EL的端部。覆盖绝缘层80覆盖堆叠结构ST和填充绝缘层100。位线BL设置在覆盖绝缘层80上以跨过堆叠结构ST在第二方向D2上延伸。位线BL通过位线接触插塞BPLG电连接到垂直结构VS。
垂直结构VS穿过堆叠结构ST以电连接到半导体基板10。当从上方观看时，垂直结构VS沿第一方向D1布置为Z字形形式，如图6所示。可选地，当从上方观看时，垂直结构VS可以沿一个方向布置在直线上。
参照图7B，垂直结构VS可以包括半导体材料。垂直结构VS包括第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1连接到袋型阱杂质层11p。第二半导体图案SP2设置在第一半导体图案SP1和数据存储层DS之间。第一半导体图案SP1可以具有空心管子形状或通心粉形状，具有封闭端部。绝缘材料300填充由第一半导体图案SP1限定的内部区域。可选地，第一半导体图案SP1可以具有柱形状。
如图7B所示，数据存储层DS包括垂直图案VP和水平图案HP。垂直图案VP设置在堆叠结构ST和垂直结构VS之间。水平图案HP设置在电极EL和垂直图案VP之间以及在电极EL和绝缘层ILD之间。
公共源极区13设置在袋型阱杂质层11p中。公共源极区13邻近于堆叠结构ST设置并部分地设置在堆叠结构ST的下面。公共源极区13可以通过将第二导电类型的杂质掺杂到袋型阱杂质层11p中而形成。例如，公共源极区13可以具有与用第一导电类型的杂质掺杂的袋型阱杂质层11p相反的导电类型。公共源极区13可以与袋型阱杂质层11p的底表面间隔开。
返回参照图6，公共源极区13彼此平行地在第一方向D1上延伸。当从上方观看时，堆叠结构ST和公共源极区13交替地并且重复地布置在第二方向D2上。
参照图7A和7B，公共源极结构设置在两个相邻的堆叠结构ST之间。公共源极结构包括侧壁绝缘间隔物SP和公共源极插塞CSPLG。侧壁绝缘间隔物SP覆盖堆叠结构ST的侧壁。公共源极插塞CSPLG设置在侧壁绝缘间隔物SP上以连接到公共源极区13。在三维半导体存储器器件的读或编程操作期间，接地电压可以通过公共源极插塞CSPLG施加到公共源极区13。公共源极插塞CSPLG可以具有基本上均一的上宽度并可以彼此平行地在第一方向上延伸。侧壁绝缘间隔物SP设置在相邻的堆叠结构ST之间并设置在堆叠结构ST和公共源极插塞CSPLG之间。可选地，侧壁绝缘间隔物SP可以填充两个相邻的堆叠结构ST之间的空间，因此公共源极插塞CSPLG没有设置在两个相邻的堆叠结构ST之间。类似于公共源极插塞CSPLG的接触插塞可以形成在单元阵列外面以局部地与公共源极区13接触。侧壁绝缘间隔物SP可以由硅氧化物、硅氮化物、硅氮氧化物或低k电介质材料形成。公共源极插塞CSPLG可以包括金属(例如，钨、铜、铝等)、导电的金属氮化物(例如，钛氮化物、钽氮化物等)和过渡金属(例如，钛、钽等)中的至少一种。
互连结构可以设置在接触区CTR中以电连接单元阵列结构和周边逻辑结构。互连结构包括接触插塞PLG和连接线CL。互连结构穿过填充绝缘层100以连接到电极EL的端部。连接线CL设置在覆盖绝缘层80上并通过接触图案CT连接到接触插塞PLG。接触插塞PLG的垂直长度随着接触插塞PLG越靠近单元阵列区CAR而减小。接触插塞PLG的上表面可以与垂直结构VS的上表面基本上共平面。
返回参照图6，阱拾取区15设置在单元阵列结构周围。例如，阱拾取区15邻近于最下面的电极EL设置。阱拾取区15部分地交叠最下面的电极EL，如图7A和7B所示。可选地，阱拾取区15可以与最下面的电极EL间隔开。阱拾取区15彼此间隔开。阱拾取区可以通过将第一导电类型的杂质掺杂到袋型阱杂质层11p中而形成。例如，阱拾取区15可以具有与袋型阱区11p相同的导电类型。
返回参照图7A，阱接触插塞PPLG可以连接到阱拾取区15。阱接触插塞PPLG可以具有与公共源极插塞CSPLG基本上相同的高度。阱接触插塞PPLG可以包括金属(例如，钨、铜、铝等)、导电的金属氮化物(例如，钛氮化物、钽氮化物等)和过渡金属(例如，钛、钽等)中的至少一种。阱导电线PCL设置在覆盖绝缘层80上以通过阱接触图案PCT连接到阱接触插塞PPLG。阱接触插塞PPLG可以通过阱导电线PCL连接到周边电路，擦除电压可以在擦除操作期间通过阱接触插塞PPLG施加到阱拾取区15。
图8是根据本发明构思的示范性实施例的三维半导体存储器器件的单元区的俯视平面图。图9A是三维半导体器件沿图8中的线II-II'截取的截面图。图9B是图9A中的部分“A”的放大图。
参照图8和9A，周边逻辑结构PS和单元阵列结构CS可以顺序地堆叠在半导体基板10上。例如，周边逻辑结构PS可以在其截面图中设置在半导体基板10和单元阵列结构CS之间。例如，当从上方观看时，周边电路区和单元阵列区可以彼此交叠。
周边逻辑结构PS可以包括图2的行译码器2和列译码器4、图2的页缓冲器3以及控制电路。这样的周边电路可以形成在半导体基板10上。此外，半导体基板10包括用n型杂质掺杂的n阱区20n和用p型杂质掺杂的p阱区20p。在n阱区20n和p阱区20p中，有源区可以由器件隔离层11限定。
周边逻辑结构PS包括栅电极23、邻近于栅电极23的两侧的源极和漏极杂质区21以及下填充绝缘层40。下填充绝缘层40可以设置在基板10和堆叠结构ST之间，覆盖周边电路。例如，PMOS晶体管可以形成在n阱区20n上，NOMS晶体管可以形成在p阱区20上。栅电极23可以设置在n阱区20n和p阱区20p上，源极和漏极杂质区21可以邻近于栅电极23的两侧设置。周边电路插塞31和周边电路互连33可以连接到NMOS和PMOS晶体管。
单元阵列结构CS包括水平半导体层50、堆叠结构ST和垂直结构VS。水平半导体层50设置在覆盖周边电路的下填充绝缘层40上。堆叠结构ST包括垂直地堆叠在水平半导体层50上的电极EL。垂直结构VS分别穿过堆叠结构ST。
水平半导体层50可以包括硅(Si)、锗(Ge)或其混合物并可以是用第一导电类型的杂质掺杂的半导体或本征半导体。水平半导体层50可以具有包括单晶、非晶和多晶结构中的至少一个的晶体结构。
堆叠结构ST在水平半导体层50上在第一方向D1上彼此平行地延伸并在第二方向D2上彼此间隔开。每个堆叠结构ST包括重复地并且交替地堆叠在水平半导体层50上的电极EL和绝缘层ILD。堆叠结构ST具有在接触区CTR中的阶梯结构以提供电极EL和周边电路结构PS之间的电连接。上填充绝缘层70设置在水平半导体层50上以覆盖具有阶梯结构的电极EL的端部。覆盖绝缘层80覆盖堆叠结构ST和上填充绝缘层70。位线BL设置在覆盖绝缘层80上并在交叉第一方向D1的第二方向D2上延伸。位线BL可以通过位线接触插塞BPLG电连接到垂直结构VS。
垂直结构VS穿过堆叠结构ST以连接到水平半导体层50。垂直结构VS可以包括半导体材料。垂直结构VS的底表面设置在水平半导体层50的凹陷区中。接触垫D设置在垂直结构VS的上端上以连接到位线接触插塞BPLG。
参照图9B，数据存储层DS包括垂直图案VP和水平图案HP。垂直图案VP设置在垂直结构VS和堆叠结构ST之间。水平图案HP设置在绝缘层ILD和电极EL之间以及在垂直结构VS和电极EL之间。
返回参照图8，每个公共源极区51设置在两个相邻的堆叠结构ST之间并在第一方向D1上平行于堆叠结构ST延伸。公共源极区51可以通过将第二导电类型的杂质掺杂到水平半导体层50中而形成。公共源极区51的底表面可以与下填充绝缘层40接触，如图9B所示。例如，公共源极区51的深度可以基本上等于水平半导体层50的厚度。
返回参照图9B，公共源极插塞CSPLG连接到公共源极区51。侧壁绝缘间隔物SP设置在公共源极插塞CSPLG和堆叠结构ST之间。在三维半导体存储器器件的读或编程操作期间，接地电压可以通过导电图案施加到公共源极区51。公共源极插塞CSPLG可以具有基本上均一的上宽度并可以彼此平行地在第一方向D1上延伸。如图9A所示，侧壁绝缘间隔物SP设置在两个相邻的堆叠结构ST之间。可选地，侧壁绝缘间隔物SP可以填充两个相邻的堆叠结构ST之间的空间，在这种情况下，公共源极插塞CSPLG没有设置在两个相邻的堆叠结构ST之间。接触插塞可以设置在单元阵列结构CS外面以局部地与公共源极区51接触。
互连结构可以设置在具有阶梯结构的堆叠结构ST的端部上以提供单元阵列结构CS和周边逻辑结构PS之间的电连接。上填充绝缘层70设置为覆盖水平半导体层50上的堆叠结构ST的端部，互连结构包括连接到电极EL的端部的接触插塞PLG以及通过上填充绝缘层70上的接触图案CT连接到接触插塞PLG的连接线CL。接触插塞PLG的垂直高度随着接触插塞PLG越靠近单元阵列区CAR而减小。接触插塞PLG的上表面可以与垂直结构VS的上表面基本上共平面。
返回参照图8，当从上方观看时，阱拾取区53设置为邻近于每个堆叠结构ST的两端。例如，阱拾取区53在第一方向D1上彼此间隔开。阱拾取区53设置在两个相邻的公共源极区51之间。例如，公共源极区51在第二方向D2上设置两个相邻的阱拾取区53之间。阱拾取区53可以通过将第一导电类型的杂质掺杂到水平半导体层50中而形成。阱拾取区53可以具有与水平半导体层50相同的导电类型，阱拾取区53中的杂质浓度可以比水平半导体层50中的高。阱拾取区53的底表面可以与下填充绝缘层40接触。例如，阱拾取区53的深度可以基本上等于水平半导体层50的厚度。
返回参照图9A，阱接触插塞PPLG连接到阱拾取区53。阱接触插塞PPLG穿过上填充绝缘层70，并且阱接触插塞PPLG的上表面可以与垂直结构VS的上表面基本上共平面。阱接触插塞PPLG可以通过阱导电线PCL连接到周边电路，擦除电压可以在擦除操作期间通过阱导电线PCL和阱接触插塞PPLG施加到阱拾取区53。擦除电压可以通过阱拾取区53施加到在堆叠结构ST下面的水平半导体层50。例如，擦除电压可以均匀地施加到水平半导体层50被隔离在公共源极区51之间的部分。
单元阵列结构CS和周边逻辑结构PS可以通过连接接触插塞73电连接到彼此。连接接触插塞73穿过上填充绝缘层70和水平半导体层50以连接到周边逻辑结构PS的周边电路互连33。绝缘间隔物71围绕连接接触插塞73使得连接接触插塞73和水平半导体层50彼此电绝缘。水平半导体层50的厚度可以减小以减小将单元阵列结构CS连接到周边逻辑结构PS的连接接触插塞73的垂直长度。
图10A、10B、11和12示出根据本发明构思的示范性实施例的图8的三维半导体存储器器件的修改示例。图10B是图10A中的部分“A”的放大图。图10A、11和12是根据本发明构思的示范性实施例的三维半导体器件沿图8中的线II-II'截取的截面图。
根据图10A、10B、11和12中描述的示范性实施例，每个垂直结构VS包括连接到水平半导体层50并穿过堆叠结构ST的下部的下半导体图案LSP以及连接到下半导体图案LSP并穿过堆叠结构ST的上部的上半导体图案USP。数据存储层DS的垂直图案VP设置在上半导体图案USP和堆叠结构ST之间，如图10B所示。水平半导体层50可以是通过外延生长工艺形成的外延层或多晶层。水平半导体层可以例如由硅形成。
上半导体图案USP可以具有空心管子形状或通心粉形状，具有封闭的下端。上半导体图案USP的内部用填充绝缘图案300填充。上半导体图案USP的底表面低于下半导体图案LSP的上表面。例如，上半导体图案USP的下端被***下半导体图案LSP中。上半导体图案USP可以由半导体材料形成。例如，上半导体图案USP可以包括硅(Si)、锗(Ge)或其混合物并可以是掺杂半导体或本征半导体。上半导体图案USP可以具有包括单晶、非晶和多晶结构中的至少一个的晶体结构。上半导体图案USP可以具有设置在其上端上的导电焊盘D。导电焊盘D可以是用杂质掺杂的杂质区或可以由导电材料形成。
上半导体图案USP包括第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1连接到下半导体图案LSP并可以是具有封闭下端的管子形状或通心粉形状。第一半导体图案SP1的内部用填充绝缘图案300填充。第一半导体图案SP1与第二半导体图案SP2的内壁和下半导体图案LSP的上表面接触。例如，第一半导体图案SP1可以电连接到第二半导体图案SP2和下半导体图案LSP。半导体图案SP2覆盖堆叠结构ST的内侧壁。第二半导体图案SP2可以是具有敞开的上端和下端的管子形状或通心粉形状。第二半导体图案SP2的敞开的下端与下半导体图案LSP间隔开而没有与下半导体图案LSP接触。第一和第二半导体图案SP1和SP2可以是非掺杂的或可以用与水平半导体层50相同导电类型的杂质掺杂。第一和第二半导体图案SP1和SP2可以为多晶状态或单晶状态。
下半导体图案LSP可以用作如参照图3描述的接地选择晶体管GST的沟道区。下半导体图案LSP可以由具有与水平半导体层50相同的导电类型的半导体材料形成。下半导体图案LSP可以是使用水平半导体层50作为籽晶层通过选择性外延生长(SEG)工艺形成的外延图案。在这种情况下，与化学气相沉积(CVD)技术的所得结构相比，下半导体图案LSP可以具有增大颗粒尺寸的单晶结构或多晶结构。可选地，下半导体图案LSP可以由多晶的半导体材料(例如，多晶硅)形成。
下半导体图案LSP可以是柱形状，穿过最下面的电极EL，如图10A所示。下半导体图案LSP的底表面低于水平半导体层50的上表面。下半导体图案LSP的底表面与下填充绝缘层40的上表面间隔开。下半导体图案LSP的上表面比最下面的电极EL的上表面高。可选地，如图11所示，下半导体图案LSP可以是柱形状，穿过最下面的电极EL和水平半导体层50。例如，下半导体图案LSP与下填充绝缘层40直接接触，下半导体图案LSP的上表面比最下面的电极EL的上表面高。可选地，如图12所示，下半导体图案LSP可以是柱形状，仅穿过水平半导体层50。下半导体图案LSP的底表面与下填充绝缘层40直接接触，并且下半导体图案LSP的上表面低于最下面的电极EL的底表面。
图13是根据本发明构思的示范性实施例的三维半导体存储器器件的单元区的俯视平面图。图14是三维半导体存储器器件沿图13中的线III-III'截取的截面图。
参照图13和14，周边逻辑结构PS和单元阵列结构CS顺序地堆叠在半导体基板10上。
周边逻辑结构PS包括栅电极23、邻近于栅电极23的两侧的源极和漏极杂质区21以及覆盖周边电路的下填充绝缘层40。
单元阵列结构CS包括设置在下填充绝缘层40上的水平半导体层50。单元阵列结构CS覆盖周边电路。单元阵列结构CS包括堆叠结构ST和垂直结构VS。堆叠结构ST包括垂直地堆叠在水平半导体层50上的电极EL。垂直结构VS穿过堆叠结构ST。堆叠结构ST在第一方向D1上平行于彼此延伸。堆叠结构ST在水平半导体层50上在第二方向D2上彼此间隔开。如上所述，垂直结构VS连接到水平半导体层50。垂直结构VS可以包括半导体材料。
每个公共源极区51设置在两个相邻的堆叠结构ST之间并在第一方向D1上平行于堆叠结构ST延伸。公共源极区51可以通过将第二导电类型的杂质掺杂到水平半导体层50中而形成。公共源极区51的底表面与下填充绝缘层40接触。例如，公共源极区51的深度可以基本上等于水平半导体层50的厚度。
阱拾取区53在水平半导体层50中设置在堆叠结构ST的两端处。例如，一对阱拾取区53在第一方向D1上彼此间隔开并设置在堆叠结构ST的两端处。阱拾取区53部分地设置在堆叠结构ST的下面。每个公共源极区51在第二方向D2上设置在两个相邻的阱拾取区53之间，因此阱拾取区53通过公共源极区51而彼此分离。阱拾取区53可以通过将第一导电类型的杂质掺杂到水平半导体层50中而形成。阱拾取区53与垂直结构VS间隔开，并且阱拾取区53的底表面与下填充绝缘层40接触。例如，阱拾取区53的深度可以基本上等于水平半导体层50的厚度。阱拾取区53是在第一方向D1上延伸的条形。例如，阱拾取区53在堆叠结构ST的下面延伸，阱接触插塞PPLG连接到阱拾取区53。
图15是根据本发明构思的示范性实施例的三维半导体存储器器件的单元区的俯视平面图。图16是三维半导体存储器器件沿图15中的线IV-IV'截取的截面图。
参照图15和16，周边逻辑结构PS包括栅电极23、邻近于栅电极23的两侧的源极和漏极杂质区21以及覆盖周边电路的下填充绝缘层40。
单元阵列结构CS包括水平半导体层50和堆叠结构ST。水平半导体层50设置在下填充绝缘层40上，覆盖周边电路。例如，水平半导体层50可以使用外延生长工艺形成，并可以由半导体材料诸如硅形成。堆叠结构ST包括垂直地堆叠在水平半导体层50上的电极EL。垂直结构VS穿过堆叠结构ST。堆叠结构ST在水平半导体层50上在第一方向D1上彼此平行地延伸。堆叠结构ST彼此间隔开。如上所述，垂直结构VS穿过堆叠结构ST以连接到水平半导体层50。垂直结构VS可以包括半导体材料。
每个公共源极区51设置在两个相邻的堆叠结构ST之间，在第一方向D1上平行于堆叠结构ST延伸。公共源极区51可以通过将第二导电类型的杂质掺杂到水平半导体层50中而形成。公共源极区51的底表面与下填充绝缘层40接触。例如，公共源极区51的深度可以基本上等于水平半导体层50的厚度。
每个阱拾取区53设置在两个相邻的公共源极区51之间。阱拾取区53与垂直结构VS间隔开。阱拾取区53可以通过将第一导电类型的杂质掺杂到水平半导体层50中而形成。阱拾取区53的底表面与下填充绝缘层40接触。例如，阱拾取区53的深度可以基本上等于水平半导体层50的厚度。阱拾取区53还设置在堆叠结构ST下面。例如，阱拾取区53设置在接触区CTR和单元阵列区CAR中。阱接触插塞PPLG连接到设置在单元阵列区CAR中的阱拾取区53以对其施加擦除电压。侧壁绝缘间隔物SP设置在阱接触插塞PPLG和设置在单元阵列区CAR中的堆叠结构ST之间。阱导电线PCL设置在单元阵列结构CS上以平行于位线BL延伸。阱导电线PCL可以通过阱接触插塞PPLG电连接到阱拾取区53。
阱拾取区53设置在每个堆叠结构ST的下面，因此空穴可以在擦除操作期间快速地提供到垂直结构VS以提高存储器单元的擦除速度。
图17是根据本发明构思的示范性实施例的三维半导体存储器器件的单元区的俯视平面图。图18是三维半导体存储器器件沿图15中的线V-V'截取的截面图。图19和20示出根据本发明构思的示范性实施例的三维半导体存储器器件的截面图。
参照图17和18，周边逻辑结构PS包括栅电极23、邻近于栅电极23的两侧的源极和漏极杂质区21以及覆盖周边电路的下填充绝缘层40。
单元阵列结构CS包括形成在覆盖周边电路的下填充绝缘层40上的水平半导体层50、包括垂直地堆叠在水平半导体层50上的电极EL的堆叠结构ST、以及穿过堆叠结构ST的垂直结构VS。堆叠结构ST在水平半导体层50上彼此平行地在第一方向D1上延伸，堆叠结构ST在交叉第一方向D1的第二方向D2上彼此间隔开。
垂直结构VS连接到水平半导体层50。垂直结构VS可以包括半导体材料。每个垂直结构VS包括下半导体图案LSP和上半导体图案USP。下半导体图案LSP可以是从水平半导体层50生长的外延图案并可以具有与水平半导体层50相同的导电类型。在图18中，下半导体图案LSP的底表面与水平半导体层50的底表面间隔开。下半导体图案LSP的上表面比最下面的电极EL的上表面高。在图19中，下半导体图案LSP的底表面穿过水平半导体层50以与下填充绝缘层40接触。下半导体图案LSP的上表面比最下面的电极EL的上表面高。在图20中，下半导体图案LSP的底表面与下填充绝缘层40接触，并且下半导体图案LSP的上表面低于最下面的电极EL的底表面。
每个公共源极区52设置在两个相邻的堆叠结构ST之间，在第一方向D1上平行于堆叠结构ST延伸。公共源极区52的底表面与水平半导体层50的底表面间隔开。公共源极区52可以是使用水平半导体层50作为籽晶被外延地生长的外延图案。构成公共源极区52的外延图案可以具有与水平半导体层50相反的导电类型。外延图案穿过堆叠结构ST的下部，并且侧壁绝缘间隔物SP设置在外延图案和堆叠结构ST之间。
参照图18，公共源极区52的底表面可以设置在与下半导体图案LSP的底表面基本上相同的高度处。本发明构思不限于此。例如，在图19中，公共源极区52的底表面与水平半导体层50的底表面间隔开，下半导体图案LSP的底表面与下填充绝缘层40直接接触。下半导体图案LSP和公共源极区52的上表面比最下面的电极EL的上表面高。在图20中，公共源极区52的底表面与水平半导体层50的底表面间隔开，下半导体图案LSP的底表面与下填充绝缘层40直接接触。公共源极区52的上表面比最下面的电极EL的上表面高，下半导体图案LSP的上表面低于最下面的电极EL的上表面。
返回参照图17，阱拾取区53邻近单元阵列结构CS的两端。例如，阱拾取区53交替地设置在堆叠结构ST的端部和公共源极区52的端部上。阱拾取区53可以通过将第一导电类型的杂质掺杂到水平半导体层50中而形成。如图18所示，阱拾取区53的底表面与下填充绝缘层40接触。阱拾取区53的底表面低于公共源极区52的底表面。阱接触插塞PPLG连接到阱拾取区53以对其施加擦除电压。
公共源极区52的底表面与水平半导体层50的底表面间隔开。在这种情况下，公共源极区52不阻挡水平半导体层50中的在第二方向D2上的电流。例如，当擦除电压通过阱拾取区53被施加到水平半导体层50时，公共源极区52不禁止空穴在第二方向D2上并在单元阵列区CAR中的公共源极区52下面流动。
现在将参照图21至24描述根据本发明构思的示范性实施例的三维半导体存储器器件的擦除操作。
图21至23示出根据本发明构思的示范性实施例的三维半导体存储器器件的擦除操作。图24是示出在根据本发明构思的示范性实施例的三维半导体存储器器件的擦除操作期间的电压条件的时序图。
参照图21和24，在擦除操作中，擦除电压VERS通过阱拾取区15被施加到袋型阱杂质层11p，接地电压VSS被施加到字线WL和接地选择线GSL。三维半导体存储器器件还包括电压产生电路500，电压产生电路500通过阱接触插塞PPLG和阱拾取区15提供擦除电压VERS到袋型杂质层11p。接地选择线GSL在擦除操作开始之后的延迟时间tD被电浮置。例如，当进行擦除操作时，接地选择线GSL首先被提供有接地电压VSS，在延迟时间tD之后，接地选择线GSL被浮置。位线BL、串选择线SSL和公共源极区13在擦除操作中被浮置。
当擦除电压VERS被施加到阱拾取区15时，袋型阱杂质层11p的电压开始从接地电压VSS上升，如图24所示。在延迟时间tD期间，接地电压VSS被施加到接地选择线GSL并且擦除电压VERS通过阱拾取区15被施加到袋型阱杂质层11p。在这种情况下，空穴被积累以在袋型阱杂质层11的上表面上形成空穴累积层11h。例如，空穴累积层11h形成在接地选择线GSL下面。
在延迟时间tD之后，接地选择线GSL被电浮置。接地选择线GSL可以电联接到袋型阱杂质层11p使得接地选择线GSL的电压电平开始从接地电压Vss增大到低于擦除电压VERS的VERS-α。由于垂直结构VS具有与袋型阱杂质层11p相同的导电类型，所以在接地选择线GSL被电浮置之后，施加到袋型阱杂质层11p的擦除电压VERS可以提供到垂直结构VS。例如，积累在袋型阱杂质层11p中的空穴可以提供到垂直结构VS以擦除存储在数据存储层DS中的数据。
如上所述，由于在空穴累积层11h产生在垂直半导体层50中之后空穴被提供到垂直结构VS，所以可以缩短提供到垂直结构VS的空穴的传输路径。例如，由于在擦除操作期间提供空穴到垂直结构VS的速度可以增大，所以可以增大三维非易失性存储器器件的擦除速度。
参照图22和24，阱拾取区53和公共源极区13可以形成在水平半导体层50中，如参照图9、14和16描述的。公共源极区13的深度可以基本上等于水平半导体层50的厚度。
在擦除操作期间，擦除电压VERS可以通过阱拾取区53施加到第一导电类型的水平半导体层50，接地电压VSS可以施加到字线WL和接地选择线GSL。在产生擦除电压VERS之后，电压产生电路(未示出)可以在延迟时间tD过去之后电浮置接地选择线GSL。位线BL、串选择线SSL和公共源极区可以被浮置。
当擦除电压VERS被施加到阱拾取区53时，水平半导体层50的电压开始从接地电压VSS上升。由于当施加到阱拾取区53的擦除电压VERS被提供到水平半导体层50时接地电压VSS被施加到接地选择线GSL，所以空穴可以积累在接地选择线GSL下面的水平半导体层50的上表面上以形成空穴累积层50h。垂直结构VS可以具有与水平半导体层50相同的导电类型。因此，如果在形成空穴累积层50之后接地选择线GSL被电浮置，则水平半导体层50的擦除电压VERS可以被提供到垂直结构VS。例如，水平半导体层50中积累的空穴可以被提供到垂直结构VS。
返回参照图8、9A、9B和13至16，公共源极区51的深度可以基本上等于水平半导体层50的厚度。阱拾取区53在第二方向D2上通过公共源极区彼此分离。因此，公共源极区51可以防止水平半导体层50中的空穴从阱拾取区53在第二方向D2上流动。然而，由于阱拾取区53邻近每个堆叠结构VS的两端，所以空穴可以从阱拾取区53在第一方向D1上流动到垂直结构VS。例如，在擦除操作期间，空穴可以提供到通过公共源极区51分离的垂直结构VS。因此，邻近于堆叠结构ST的两端的阱拾取区53可以提供空穴到垂直结构VS以提高擦除操作性能。
参照图17和23，阱拾取区53形成在水平半导体层50中，并且公共源极区52的底表面与水平半导体层50的底表面间隔开。因此，从阱拾取区53提供的空穴可以在第二方向D2上在公共源极区52下面流动。因此，空穴可以在第二方向D2上流动经过单元阵列区CAR的水平半导体层50。
参照图24，在擦除操作中，擦除电压VERS通过阱拾取区53被施加到第一电导类型的水平半导体层50，接地电压VSS被施加到字线WL和接地选择线GSL。接地选择线GSL在擦除操作开始之后的延迟时间tD被电浮置。位线BL、串选择线SSL和公共源极区52被浮置。
当擦除电压VERS被施加到阱拾取区53时，水平半导体层50的电压开始从接地电压VSS上升。由于当施加到阱拾取区53的擦除电压VERS被提供到水平半导体层50时接地电压VSS被施加到接地选择线GSL，所以空穴可以积累在接地选择线GSL下面的水平半导体层50的表面上以形成空穴累积层50h。垂直结构VS具有与水平半导体层50相同的导电类型。因此，如果在形成空穴累积层50之后接地选择线GSL被电浮置，则水平半导体层50的擦除电压VERS可以被提供到垂直结构VS。例如，水平半导体层50中积累的空穴可以被提供到垂直结构VS。
在此实施例，由于公共源极区52与水平半导体层50的底表面间隔开，所以阱拾取区53可以被设置而没有位置限制，如图17所示。例如，在擦除操作期间，空穴可以在阱拾取区53中在第一方向D1和第二方向D2上流动以被提供到垂直结构VS。
图25是示出包括根据本发明构思的示范性实施例的三维半导体存储器器件的存储器***1100的示意方框图。如所示的，存储器***1100可以应用于个人数字助理(PDA)、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器、存储卡、或能够在无线环境中发送和/或接收数据的所述有装置。
存储器***1100包括输入/输出器件(I/O器件)诸如键区、键盘和显示器件、存储器1130、接口1140和总线1150。存储器1130和接口1140通过总线1150相互通讯。
控制器1110包括微处理器、数字信号处理器、微控制器和能够进行与其类似的功能的其他处理器件中的至少一个。存储器1130可以用于存储由控制器1110执行的命令。I/O器件1120可以从存储器***1100的外部接收数据或信号或输出数据或信号到存储器***1100的外部。例如，I/O器件1120可以包括键盘、键区和显示装置。
存储器1130可以包括根据本发明构思的示范性实施例的闪速存储器器件。存储器1130还可以包括不同类型的存储器器件、可随机访问的非易失性存储器器件和各种类型的存储器器件。
接口1140可以发送数据到通信网络或从通信网络接收数据。
图26是示出包括根据本发明构思的示范性实施例的三维半导体存储器器件的存储卡1200的示意方框图。存储卡1200被提供以支持大量数据存储能力。如所示的，根据本发明构思的示范性实施例的闪速存储器器件1210安装在存储卡1200上。存储卡1200可以包括配置为控制主机和闪速存储器件1210之间的全部数据交换的存储器控制器1200。
静态随机存取存储器(SRAM)1221可以用作处理单元1222的运行存储器。使用数据交换协议，主机接口(主机I/F)1223可以和连接到存储卡1200的主机通讯。错误校验码(ECC)块1224可以检测并校正包括在从闪速存储器器件1210读取的数据中的错误。存储器接口(存储器I/F)1225可以与闪速存储器器件1210对接。处理单元(CPU)1222可以执行用于存储器控制器1220的数据交换的全部控制操作。存储卡1200还可以包括存储用于与主机对接的代码数据的只读存储器(ROM)(未示出)。
图27是示出包括根据本发明构思的示范性实施例的三维半导体存储器器件的数据处理***1300的示意方框图。根据本发明构思的示范性实施例的存储器***1310被安装在数据处理***诸如移动装置或台式计算机上。数据处理***1300可以包括连接到***总线1360的存储器***1310和调制解调器1320、中央处理器(CPU)1330、随机存取存储器(RAM)1340和用户接口1350。存储器***1310可以配置为具有与上述存储器***基本上相同的结构。由CPU 1330处理的数据或外部输入数据可以存储在存储器***1310中。存储器***1310可以使用固态盘(SSD)配置。在这种情况下，数据处理***1300可以存储大量数据在存储器***1310中。随着可靠性被提高，存储器***1310可以节省提供高速数据交换功能到数据处理***1300所需要的错误校正中消耗的资源。数据处理***1300还可以包括应用芯片组、照相机图像处理器(CIS)和输入/输出器件。
根据本发明构思的示范性实施例的存储器器件或存储器***可以以各种形式封装。例如，存储器器件或存储器***可以通过如下之一来封装：层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中管芯(die in wafflepack)、晶圆式管芯(die in wafer form)、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、***级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(wafer-levelfabricated package，WFP)和晶圆级处理堆叠封装(WSP)。
根据本发明构思的示范性实施例，单元阵列结构可以设置在薄的水平半导体层上。薄的水平半导体层可以垂直地设置在周边逻辑结构上。单元阵列结构可以包括在一个方向上延伸的堆叠结构，公共源极区可以形成在水平半导体层中以在两个相邻的堆叠结构之间平行于堆叠结构延伸。邻近于每个堆叠结构的两端的阱拾取区可以形成在水平半导体层中。因此，从阱拾取区提供的空穴可以从阱拾取区提供到垂直结构以提高擦除操作性能。
虽然已经参照其示范性实施例示出和描述了本发明构思，但是对于本领域普通技术人员将是显然的，可以在其中进行形式和细节上的各种变化而不背离本发明构思的精神和范围，本发明构思的范围由权利要求书限定。
本申请要求于2013年11月26日在韩国知识产权局提交的韩国专利申请No.10-2013-0144650的优先权，其公开内容通过引用整体结合于此。

Claims (20)

1.一种三维半导体存储器器件，包括：
多个堆叠结构，形成在第一导电类型的半导体层上，其中每个所述堆叠结构包括垂直地堆叠在彼此上的多个电极并在第一方向上延伸；
多个垂直半导体图案，穿过所述多个堆叠结构；
第二导电类型的多个公共源极区，设置在所述半导体层中，其中所述多个公共源极区中的至少一个公共源极区设置在所述多个堆叠结构中的两个相邻的堆叠结构之间，所述至少一个公共源极区在所述第一方向上延伸；以及
第一导电类型的多个阱拾取区，设置在所述半导体层中，其中所述多个阱拾取区中的至少两个阱拾取区邻近所述多个堆叠结构中的至少一个堆叠结构的两端。
2.如权利要求1所述的三维半导体存储器器件，其中所述至少一个公共源极区和所述至少一个阱拾取区的垂直深度等于所述半导体层的厚度。
3.如权利要求1所述的三维半导体存储器器件，其中所述至少一个拾取区设置在所述多个公共源极区中的两个相邻的公共源极区之间。
4.如权利要求1所述的三维半导体存储器器件，其中所述多个阱拾取区包括设置在所述至少一个堆叠结构下面的至少一个阱拾取区。
5.如权利要求1所述的三维半导体存储器器件，还包括：
周边逻辑结构，包括下填充绝缘层和周边电路，其中所述下填充绝缘层覆盖所述周边电路，
其中所述半导体层设置在所述下填充绝缘层的上表面上。
6.如权利要求5所述的三维半导体存储器器件，其中所述多个垂直半导体图案中的至少一个包括下半导体图案和上半导体图案，其中所述下半导体图案设置在所述多个电极中的最下面的电极的侧壁上，所述上半导体图案设置在所述下半导体图案的上表面上。
7.如权利要求6所述的三维半导体存储器器件，其中所述下半导体图案穿过所述半导体层以与所述下填充绝缘层接触。
8.如权利要求5所述的三维半导体存储器器件，还包括:
连接接触插塞，穿过所述半导体层以将所述周边逻辑结构和所述多个堆叠结构电连接到彼此。
9.一种三维半导体存储器器件，包括：
单元阵列结构，包括在第一导电类型的半导体层上彼此平行地延伸的多个堆叠结构、穿过所述多个堆叠结构的多个垂直结构、设置在所述多个堆叠结构之间的所述半导体层中并平行于所述多个堆叠结构延伸的第二导电类型的多个公共源极区；和
第一导电类型的多个阱拾取区，设置在所述单元阵列结构周围的所述半导体层中。
10.如权利要求9所述的三维半导体存储器器件，其中所述多个阱拾取区中的至少一个阱拾取区包括与所述半导体层的底表面间隔开的底表面，其中所述多个公共源极区中的至少一个公共源极区包括与所述半导体层的底表面间隔开的底表面。
11.如权利要求10所述的三维半导体存储器器件，其中所述至少一个公共源极区包括从所述半导体层生长的外延图案。
12.如权利要求11所述的三维半导体存储器器件，还包括∶
侧壁绝缘间隔物，设置在所述外延图案与所述多个堆叠结构中的至少一个之间。
13.如权利要求9所述的三维半导体存储器器件，还包括∶
周边逻辑结构，包括下填充绝缘层和周边电路，其中所述下填充绝缘层覆盖所述周边电路。
14.如权利要求13所述的三维半导体存储器器件，还包括∶
连接接触插塞，穿过所述半导体层以将所述周边逻辑结构和所述单元阵列结构电连接到彼此。
15.如权利要求13所述的三维半导体存储器器件，其中所述多个垂直半导体图案中的至少一个垂直半导体图案包括下半导体图案和上半导体图案，其中所述下半导体图案设置在所述多个电极中的最下面的电极的侧壁上，所述上半导体图案设置在所述下半导体图案的上表面上。
16.一种三维半导体存储器器件，包括∶
电压发生器，配置为产生擦除电压；
多个堆叠结构，设置在第一导电类型的半导体层上，其中每个堆叠结构包括垂直地堆叠在彼此上并在第一方向上延伸的多个电极；
第二导电类型的多个公共源极区，设置在所述半导体层中，其中所述多个公共源极区中的至少一个公共源极区设置在所述多个堆叠结构中的两个相邻的堆叠结构之间，所述至少一个公共源极区在所述第一方向上延伸；以及
第一导电类型的多个阱拾取区，设置在所述半导体层中，其中所述多个阱拾取区中的至少两个阱拾取区邻近所述多个堆叠结构中的至少一个堆叠结构的两端，
其中所述至少两个阱拾取区被电连接到所述电压发生器以在擦除操作期间接收擦除电压。
17.如权利要求16所述的三维半导体存储器器件，其中所述多个公共源极区在所述三维半导体存储器器件的读或编程操作期间电连接到接地电压。
18.如权利要求16所述的三维半导体存储器器件，其中第一电导类型的杂质被分别以第一浓度和第二浓度掺杂到所述半导体层和所述多个阱拾取区中，其中所述第二浓度大于所述第一浓度。
19.如权利要求16所述的三维半导体存储器器件，其中所述至少一个公共源极区还在所述至少一个堆叠结构的端部下面延伸。
20.如权利要求16所述的三维半导体存储器器件，其中所述多个阱拾取区包括邻近于至少一个公共源极区的两端的至少两个阱拾取区。
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