KR102161781B1 - 수직형 메모리 장치 - Google Patents

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Abstract

수직형 메모리 장치는 하부 절연막 상에 형성된 저저항층, 저저항층 상에 형성된 채널막, 채널막 상면에 수직한 제1 방향으로 연장하는 수직 채널들 및 상기 수직 채널들의 외측벽 상에 구비되며, 상기 제1 방향을 따라 순차적으로 서로 이격되도록 배치되는 게이트 라인들을 포함한다. 저저항층에 의해 채널막의 저항이 감소될 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다. 보다 상세하게는, 본 발명은 기판에 대해 수직한 채널을 갖는 불휘발성 수직형 메모리 장치에 관한 것이다.
최근, 메모리 장치의 고집적화를 위해 기판 표면으로부터 수직하게 메모리 셀들과 절연막들이 적층되는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에서는 상기 기판의 상면으로부터 연장하는 수직 채널이 배치되며, 상기 수직 채널 주위로 게이트 라인들 및 상기 절연막들이 반복 적층될 수 있다.
상기 수직형 메모리 장치가 고용량화 및 고집적화 될수록 채널의 높이 및 적층되는 메모리 셀들의 수가 증가하게 되며, 이에 따라 저항 증가, 누설 전류 발생 등으로 인해 상기 수직형 메모리 장치의 동작 신뢰성이 저하될 수 있다.
본 발명의 일 목적은 동작 신뢰성이 향상된 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 하부 절연막 상에 형성된 저저항층, 상기 저저항층 상에 형성된 채널막, 상기 채널막 상면에 수직한 제1 방향으로 연장하는 수직 채널들 및 상기 수직 채널들의 외측벽 상에 구비되며, 상기 제1 방향을 따라 순차적으로 서로 이격되도록 배치되는 게이트 라인들을 포함한다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 저저항층 및 상기 채널막 사이에 형성된 오믹 접촉막을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 오믹 접촉막 및 상기 채널막은 p형 불순물이 도핑된 폴리실리콘을 포함하며, 상기 오믹 접촉막은 상기 채널막 보다 높은 불순물 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 저저항층은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 저저항층은 상기 하부 절연막 내부에 매립된 라인 패턴 또는 섬(island) 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 하부 절연막은 일 이상의 트렌치를 포함하고, 상기 저저항층은 상기 트렌치의 저부를 채울 수 있다. 상기 수직형 메모리 장치는 상기 저저항층 상에 구비되며 상기 트렌치의 나머지 부분을 채우는 오믹 접촉막 패턴을 더 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 하부 절연막 상에 형성된 제1 채널막, 상기 제1 채널막 상에 상기 제1 채널막과 이격되어 배치되는 제2 채널막, 상기 제2 채널막 상면에 수직한 제1 방향으로 연장하는 수직 채널들 및 상기 수직 채널들의 외측벽 상에 구비되며, 상기 제1 방향을 따라 순차적으로 서로 이격되도록 배치되는 게이트 라인들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 채널막 및 상기 제2 채널막은 p형 불순물이 도핑된 폴리실리콘을 포함하며, 상기 제1 채널막은 상기 제2 채널막보다 높은 불순물 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 채널막은 상기 제2 채널막 보다 큰 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 1 채널막 및 상기 제2 채널막을 연결하는 반도체 패턴을 더 포함하며, 상기 수직 채널은 상기 반도체 패턴 상에 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 채널막은 상기 반도체 패턴의 외측벽을 감싸며, 그라운드 선택 트랜지스터(GST) 채널로서 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 수직 채널은 제1 수직 채널 및 제2 수직 채널을 포함할 수 있다. 상기 제1 수직 채널은 상기 제2 채널막 상에 구비되며, 상기 제2 수직 채널은 상기 제1 수직 채널의 내측벽 상에 구비되어 상기 제2 채널막을 관통할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 수직 채널은 상기 제1 채널막과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 채널막은 복수의 라인 패턴들을 포함하며, 상기 각 라인 패턴은 복수의 수직 채널들을 포함하는 일 이상의 채널 열과 중첩될 수 있다.
예시적인 실시예들에 있어서, 상기 하부 절연막은 반도체 기판 상에 형성된 주변 회로를 커버할 수 있다.
그러나, 본 발명이 해결하고자 하는 과제는 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 바와 같이, 예시적인 실시예들에 따른 수직형 메모리 장치에 따르면, 채널막의 저항을 감소시키기 위해 상기 채널막의 저면 상에 금속 물질 등을 포함하는 저저항층을 형성할 수 있다. 또한 예시적인 실시예들에 따르면, 상기 채널막을 고농도의 불순물을 포함하는 제1 채널막 및 저농도의 불순물을 포함하는 제2 채널막을 포함하는 2층 구조로 형성할 수 있다. 상기 제2 채널막은 그라운드 선택 트랜지스터의 채널로서 제공될 수 있으며, 상기 제1 채널막은 수직 채널이 접촉하는 기판으로서 제공될 수 있다. 또한, 수직 채널에 의해 상기 제1 채널막 및 상기 제2 채널막이 병렬로 연결될 수 있다. 이에 따라, 그라운드 선택 라인을 포함하는 그라운드 선택 트랜지스터의 특성을 확보하면서 채널막의 저항을 감소시킬 수 있다.
상술한 바와 같이, 채널막 저항을 감소시키고, 그라운드 선택 트랜지스터의 누설 전류 특성을 개선하여 상기 수직형 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 2 내지 도 16은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17은 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 18 내지 도 21은 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 22는 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 23 내지 도 26은 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 27은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 28 내지 도 37은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 38은 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 39a 및 도 39b는 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다.
도 40은 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 41 내지 도 47은 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 48a 및 도 48b는 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다.
도 49 내지 도 52는 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 53a 내지 도 53c는 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다.
도 54는 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 55는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
도 56a 내지 도 56c는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다.
도 57은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 58은 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하에서는 첨부한 도면들을 참조하여 본 발명의 예시적인 실시예들에 대해 상세히 설명한다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 도 1에서, 채널막 상면에 실질적으로 수직한 방향을 제1 방향, 상기 채널막 상면에 평행하면서 실질적으로 서로 수직한 두 방향을 각각 제2 방향 및 제3 방향으로 정의한다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1을 참조하면, 상기 수직형 메모리 장치는 채널막(106) 상부에 배치되는 메모리 셀 구조물 및 채널막(106) 하부에 배치되는 하부 구조물을 포함할 수 있다.
예시적인 실시예들에 따르면, 채널막(106)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 예를 들어, 채널막(106)은 붕소(B), 갈륨(Ga) 등과 같은 p형 불순물을 포함할 수 있다. 이 경우, 채널막(106)은 p형 웰(well)로 제공될 수 있다.
채널막 상부(106)에 배치되는 상기 메모리 셀 구조물은 채널막(106) 상에서 돌출되는 반도체 패턴(130), 반도체 패턴(130) 상에 구비되어 상기 제1 방향으로 연장하는 수직 채널(145), 수직 채널(145)의 외측벽을 둘러싸는 유전막 구조물(140), 유전막 구조물(140)의 외측벽 상에 형성되며, 수직 채널(145)을 둘러싸면서 상기 제1 방향을 따라 서로 이격되어 배치되는 게이트 라인들(180)을 포함할 수 있다.
반도체 패턴(130)은 채널막(106) 상면을 노출 시키는 채널 홀(120)의 저부를 채우며 채널막(106)과 접촉할 수 있다. 예시적인 실시예들에 따르면, 반도체 패턴(130)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
일 실시예에 있어서, 반도체 패턴(130)은 일부가 채널막(106) 내부로 삽입되어 매립된 형상을 가질 수도 있다.
수직 채널(145)은 반도체 패턴(130) 상에 구비되며, 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 수직 채널(145)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다. 수직 채널(145)은 예를 들면, 붕소(B) 또는 갈륨(Ga)과 같은 p형 불순물을 포함한 불순물 영역을 포함할 수도 있다.
수직 채널(145)은 상기 3방향을 따라 복수개로 형성되어 채널 열(channel row)을 정의할 수 있다. 또한, 복수의 상기 채널 열들이 상기 제2 방향을 따라 배치될 수 있다.
수직 채널(145)의 내부 공간에는 필라(pillar) 형상 혹은 속이 찬 원기둥 형상을 갖는 제1 매립막 패턴(150)이 형성될 수 있다. 제1 매립막 패턴(150)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다.
일 실시예에 있어서, 수직 채널(145)은 필라 혹은 속이 찬 기둥 형상을 가질 수도 있다. 이 경우, 제1 매립막 패턴(150)은 생략될 수 있다.
유전막 구조물(140)은 채널 홀(120)의 측벽 및 반도체 패턴(130) 상면의 주변부 상에 구비될 수 있다. 유전막 구조물(140)은 수직 채널(145)의 외측벽과 접촉할 수 있다. 유전막 구조물(140)은 저면 중앙부가 개방된 컵 형상 또는 스트로우(straw) 형상을 가질 수 있다.
유전막 구조물(140)은 수직 채널(145)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막 패턴(도시되지 않음), 전하 저장막 패턴(도시되지 않음) 및 블로킹막 패턴(도시되지 않음)을 포함할 수 있다. 상기 블로킹 막 패턴은 실리콘 산화물 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 상기 전하 저장막 패턴은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 상기 터널 절연막 패턴은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예를 들어, 유전막 구조물(140)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 구조를 가질 수 있다.
유전막 구조물(140), 수직 채널(145) 및 제1 매립막 패턴(150) 상에는 채널홀(120) 상부를 채우는 패드(155)가 구비될 수 있다. 패드(155)는 수직 채널(145) 내로 전하가 이동하도록 하는 소스/드레인 역할을 수행할 수 있다. 패드(155)는 폴리실리콘 또는 단결정 실리콘을 포함할 수 있으며, 인, 비소 등과 같은 n형 불순물을 더 포함할 수도 있다.
게이트 라인들(180)은 유전막 구조물(140)의 외측벽 상에 형성되어 상기 제1 방향을 따라 서로 이격되도록 적층될 수 있다. 예시적인 실시예들에 따르면, 각 게이트 라인(180)은 복수의 상기 채널 열들에 포함된 수직 채널들(145)을 부분적으로 둘러싸면서 상기 제3 방향으로 연장될 수 있다.
도 1에서는 하나의 게이트 라인(180)은 4개의 채널 열들을 둘러싸는 것으로 도시하였으나, 상기 채널 열들의 개수가 특별히 한정되는 것은 아니다.
게이트 라인(180)은 금속 혹은 금속 질화물을 포함할 수 있다. 예를 들어, 게이트 라인(180)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 포함할 수 있다. 일 실시예에 따르면, 게이트 라인(180)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막 구조를 가질 수 있다.
예를 들면, 최하부에 형성되는 게이트 라인(180a)은 그라운드 선택 라인(Ground Selection Line: GSL)으로 제공될 수 있다. 상기 GSL 상에 적층되는 4개의 게이트 라인들(180b, 180c, 180d, 180e)은 워드 라인(Word Line)으로 제공될 수 있다. 또한 상기 워드 라인 상에 배치되는 1개의 게이트 라인(180f)은 스트링 선택 라인(String Selection Line: SSL)으로 제공될 수 있다.
이 경우, 상기 GSL, 상기 워드 라인 및 상기 SSL이 각각 1개 층, 4개 층 및 1개 층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 GSL 및 SSL은 각각 2개 층 구조를 가지며, 상기 워드 라인은 2개, 8개 혹은 16개 층 구조를 가질 수도 있다. 게이트 라인들(180)의 적층 수는 회로 설계 디자인 및/또는 상기 수직형 메모리 장치의 집적도를 고려하여 결정될 수 있다.
예시적인 실시예들에 따르면, GSL(180a)은 반도체 패턴(130)의 외측벽을 둘러싸면서 연장될 수 있다. 이 경우, GSL(180a) 및 반도체 패턴(130) 사이에는 게이트 절연막(도시되지 않음)이 더 형성될 수 있으며, 이에 따라 GSL을 포함하는 그라운드 선택 트랜지스터(Ground Selection Transistor: GST)가 정의될 수 있다.
상기 제1 방향을 따라 인접하는 게이트 라인들(180) 사이에는 층간 절연막 패턴들(116)이 구비될 수 있다. 층간 절연막 패턴(116)은 실리콘 산화물(SiO2), 실리콘 탄산화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 포함할 수 있다. 층간 절연막 패턴들(116)에 의해 하나의 스트링에 포함되는 게이트 라인들(180)이 서로 절연될 수 있다.
인접하는 일부 채널 열들 사이에는 게이트 라인들(180) 및 층간 절연막 패턴들(116)을 관통하며, 상기 제3 방향으로 연장하는 개구부(160)가 형성될 수 있다. 개구부(160)는 게이트 라인을 일정 단위로 절단하는 게이트 라인 컷(cut) 영역으로 제공될 수 있다. 예시적인 실시예들에 따르면, 개구부(160)에 의해 채널막(106) 상면이 노출될 수 있으며, 개구부(160) 내부에는 제2 매립막 패턴(181)이 구비되어 개구부(160)를 채울 수 있다.
개구부(160)에 의해 노출된 채널막(106) 상부에는 불순물 영역(108)이 형성될 수 있다. 불순물 영역(108)은 상기 제3 방향으로 연장되며, 상기 수직형 메모리 장치의 공통 소스 라인(Common Source Line: CSL)으로 제공될 수 있다. 예시적인 실시예들에 따르면, 불순물 영역(108)은 인, 비소 등과 같은 n형 불순물을 포함할 수 있다. 도시되지는 않았지만, 불순물 영역(108) 상에는, 예를 들어 코발트 실리사이드 패턴 또는 니켈 실리사이드 패턴과 같은 금속 실리사이드 패턴이 더 형성될 수도 있다.
예시적인 실시예들에 따르면, 제2 매립막 패턴(181)을 관통하여 불순물 영역(108)과 직접 접촉하거나 전기적으로 연결되는 제1 CSL 콘택(185)이 구비될 수 있다. 제1 CSL 콘택(185)의 외측벽은 제2 매립막 패턴(181)에 의해 둘러싸인 형상을 가질 수 있다.
최상층의 층간 절연막 패턴(116g), 제1 매립막 패턴(181), 제1 CSL 콘택(185) 및 패드(155) 상에는 상부 절연막(190)이 형성될 수 있다. 또한, 상부 절연막(190)을 관통하며 각각 제1 CSL 콘택(185)과 패드(155)와 접촉하는 제2 CSL 콘택(192) 및 비트 라인 콘택(194)이 구비될 수 있다. 비트 라인 콘택들(194)은 수직 채널(145) 또는 패드(155)가 형성된 위치에 대응하여 어레이를 형성할 수 있다.
상부 절연막(190) 상에는 복수의 비트 라인 콘택들(194)과 전기적으로 연결되는 비트 라인(198)이 구비될 수 있다. 도 1에 도시된 바와 같이, 비트 라인(198)은 상기 제2 방향으로 연장하여, 상기 제3 방향을 따라 복수로 배치될 수 있다. 일 실시예에 있어서, 비트 라인(198)은 상기 제3 방향으로 연장하며 하나의 채널 열에 포함된 패드들(155)과 전기적으로 연결될 수도 있다.
또한, 상부 절연막(190) 상에는 제2 CSL 콘택(192)과 전기적으로 연결되는 CSL 배선(196)이 구비될 수 있다. 예를 들면, CSL 배선(196)은 상기 제3 방향으로 연장할 수 있다.
채널막(106) 하부에 배치되는 상기 하부 구조물은 하부 절연막(100) 및 하부 절연막(100) 상에 형성된 저저항층(102)을 포함할 수 있다. 일 실시예에 있어서, 저저항층(102) 및 채널막(106) 사이에 오믹(ohmic) 접촉막(104)이 추가로 형성될 수 있다.
하부 절연막(100)은 예를 들면, 반도체 기판(도시되지 않음) 상에 형성된 주변 회로들(도시되지 않음)을 커버할 수 있다. 하부 절연막(100)은 피이오엑스(Plasma Enhanced Oxide: PEOX), 테오스(TetraEthyl OrthoSilicate: TEOS), 비테오스(Boro TetraEthyl OrthoSilicate: BTEOS), 피테오스(Phosphorous TetraEthyl OrthoSilicate: PTEOS), 비피테오스(Boro Phospho TetraEthyl OrthoSilicate: BPTEOS), 비에스지(Boro Silicate Glass: BSG), 피에스지(Phospho Silicate Glass: PSG), 비피에스지(Boro Phospho Silicate Glass: BPSG) 등과 같은 실리콘 산화물을 포함할 수 있다.
저저항층(102)은 금속, 금속 질화물 또는 금속 실리사이드(silicide)를 포함할 수 있다. 예를 들면, 저저항층(102)은 텅스텐(W), 코발트(Co), 티타늄(Ti), 알루미늄(Cu), 니켈(Ni) 등과 같은 금속, 상기 금속의 질화물 또는 상기 금속의 실리사이드를 포함할 수 있다.
오믹 접촉막(104)은 채널막(106) 및 저저항층(102) 사이에 발생하는 접촉 저항을 감소시키기 위해 제공될 수 있다. 예시적인 실시예들에 따르면, 오믹 접촉막(104)은 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이 경우, 오믹 접촉막(104)은 채널막(106) 보다 높은 불순물 농도를 가질 수 있다.
상술한 본 발명의 예시적인 실시예들에 따르면, 채널막(106) 하부에 저저항층(102)을 배치함으로써 예를 들면, p형 웰로 제공되는 채널막(106)의 저항을 감소시킬 수 있다. 예를 들어, 상기 수직형 메모리 장치가 주변 회로 영역 상에 배치되는 경우, 채널막(106) 형성을 위해 폴리실리콘막을 증착할 수 있다. 이 경우, 단결정 실리콘 기판에 비해 상기 폴리실리콘 막은 내부 결함 등으로 인해 증가된 저항을 가질 수 있다. 따라서, 채널막(106) 하부에 저저항층(102)을 형성하여 p형 웰의 저항을 낮출 수 있으며, 이에 따라 상기 수직형 메모리 장치의 동작 속도를 향상시키고 누설 전류 발생을 감소시킬 수 있다.
도 2 내지 도 16은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 2 내지 도 16은 도 1에 도시된 수직형 메모리 장치의 제조 방법을 도시하고 있다.
도 2를 참조하면, 하부 절연막(100) 상에 저저항층(102) 및 채널막(106)을 형성한다. 저저항층(102) 및 채널막(106) 사이에는 오믹 접촉막(104)을 더 형성할 수도 있다.
하부 절연막(100)은 예를 들면, PEOX, TEOS, BTEOS, PTEOS, BPTEOS, BSG, PSG, BPSG 등과 같은 실리콘 산화물을 사용하여 형성될 수 있다. 일 실시예에 있어서, 하부 절연막(100)은 반도체 기판(도시되지 않음) 상에 형성된 주변 회로들(도시되지 않음)을 덮도록 형성될 수 있다. 이 경우, 하부 절연막(100)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition: LPCVD) 공정, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정, 스핀 코팅(spin coating) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 따르면, 저저항층(102)은 텅스텐, 코발트, 티타늄, 알루미늄, 니켈 등과 같은 금속, 상기 금속의 질화물 또는 상기 금속의 실리사이드를 사용하여 형성될 수 있다. 저저항층(102)은 스퍼터링(sputtering) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정, CVD 공정 등을 통해 형성될 수 있다. 저저항층(102)이 금속 실리사이드를 포함하는 경우, 하부 절연막(100) 상에 폴리실리콘막 및 금속막을 형성한 후, 어닐링(annealing) 공정을 통해 상기 폴리실리콘막 및 금속막을 서로 반응시켜 저저항층(102)을 수득할 수 있다.
오믹 접촉막(104) 및 채널막(106)은 예를 들면, p형 불순물이 도핑된 폴리실리콘을 사용하여 스퍼터링 공정, ALD 공정, PVD 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 따르면, 오믹 접촉막(104)은 채널막(106) 보다 높은 불순물 농도를 갖도록 형성될 수 있다. 이 경우, 오믹 접촉막(104) p+ 층으로 제공되며, 채널막(106)은 p형 웰로 제공될 수 있다. 또한, 채널막(106)은 오믹 접촉막(104) 보다 큰 두께로 형성될 수 있다.
도 3을 참조하면, 채널막(106) 상에 층간 절연막들(112) 및 희생막들(114)을 교대로 반복적으로 적층한다.
층간 절연막들(112)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 실리콘 산화물을 사용하여 형성될 수 있다. 희생막들(114)은 층간 절연막(112)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질로 형성할 수 있다. 예를 들어, 희생막들(114)은 실리콘 질화물(SiNx), 실리콘 붕질화물(SiBN) 등과 같은 실리콘 질화물을 사용하여 형성될 수 있다.
층간 절연막들(112) 및 희생막들(114)은 CVD 공정, PECVD 공정, 스핀 코팅 공정, ALD 공정 등을 통해 형성할 수 있다. 한편, 채널막(106) 상면에 직접 형성되는 최하층의 층간 절연막(112a)의 경우, 열산화 공정에 의해 형성될 수 있다.
희생막들(114)은 후속 공정을 통해 제거되어 GSL, 워드 라인 및 SSL 이 형성되는 공간을 제공할 수 있다. 따라서, 층간 절연막들(112) 및 희생막들(114)이 적층되는 수는 이후 형성되는 상기 GSL, 워드 라인 및 SSL이 적층되는 수에 따라 달라질 수 있다. 예를 들면, 상기 GSL 및 SSL은 각각 1개의 층에 형성되고, 상기 워드 라인은 4개의 층에 형성될 수 있다. 이 경우, 도 3에 도시된 바와 같이, 희생막들(114)은 모두 6개의 층으로 적층되며 층간 절연막들(112)은 모두 7개의 층으로 적층될 수 있다. 그러나, 층간 절연막들(112) 및 희생막들(114)이 적층되는 수는 특별히 한정되는 것은 아니다. 예를 들어, 상기 GSL 및 SSL은 각각 2개의 층에 형성되고 상기 워드 라인은 2개, 8개 혹은 16개의 층에 형성될 수도 있다. 이 경우, 희생막들(114)은 모두 6개, 12개 혹은 20개의 층에 형성되고 층간 절연막들(112)은 모두 7개, 13개 혹은 21개의 층에 형성될 수 있다.
도 4를 참조하면, 층간 절연막들(112) 및 희생막들(114)을 관통하는 채널 홀들(120)을 형성한다.
예시적인 실시예들에 따르면, 최상층의 층간 절연막(112g) 상에 하드 마스크(115)를 형성하고, 하드 마스크(115)를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연막들(112) 및 희생막들(114)을 순차적으로 식각하여 채널막(106)의 상면을 노출시키는 채널 홀(120)을 형성할 수 있다. 채널 홀(120)은 채널 막(106) 상면으로부터 상기 제1 방향으로 연장되도록 형성될 수 있다. 하드 마스크(115)는 예를 들면, 실리콘 계열 또는 탄소 계열의 스핀-온 하드 마스크(Spin on Hard Mask: SOH) 물질 또는 포토레지스트 물질을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 제3 방향을 따라 복수의 채널 홀(120)들이 형성되어 채널 홀 열이 정의될 수 있다. 또한, 상기 제2 방향을 따라, 복수의 상기 채널 홀 열들이 형성될 수 있다.
일 실시예에 있어서, 채널 홀(120) 형성을 위한 식각 공정 시, 채널막(106)의 상부도 일부 제거될 수 있다. 이 경우, 채널 홀(120)은 채널막(106)의 상기 상부까지 관통할 수 있다.
도 5를 참조하면, 채널 홀(120)을 부분적으로 채우는 반도체 패턴(130)을 형성할 수 있다.
예시적인 실시예들에 따르면, 반도체 패턴(130)은 채널막(106) 상면을 씨드(seed)로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 형성될 수 있다. 이에 따라, 반도체 패턴(130)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다. 이와는 달리, 채널 홀(120)을 채우는 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막에 레이저 에피택셜 성장(Laser Epitaxial Growth: LEG) 공정 또는 고상 에피택시(Solid Phase Epitaxi: SPE) 공정을 수행하여 반도체 패턴(130)을 형성할 수도 있다.
예시적인 실시예들에 따르면, 반도체 패턴(130)은 최하층의 제1 희생막(114a)의 상면 및 제1 희생막(114a) 상부의 제2 희생막(114b)의 저면 사이의 위치까지 대응하는 높이를 갖도록 형성될 수 있다. 이에 따라, 반도체 패턴(130)은 제1 희생막(114a)을 치환하는 GSL(180a, 도 13참조)의 채널로 제공되어 GST를 정의할 수 있다.
도 6을 참조하면, 하드 마스크(115)의 표면, 채널 홀(120)의 측벽 및 반도체 패턴(130)의 상면을 따라 유전막(135)을 형성한다. 이후, 예를 들면 이방성 식각 공정을 통해 반도체 패턴(130)의 상기 상면 상에 형성된 유전막(135) 부분을 일부 제거할 수 있다. 이에 따라, 유전막(135)은 채널 홀(120) 내부에서 저면 중앙부가 뚫린 형상을 가질 수 있다.
유전막(135)은 구체적으로 도시하지는 않았으나, 블로킹막, 전하 저장막 및 터널 절연막을 순차적으로 적층하여 형성될 수 있다. 예를 들면, 상기 블로킹막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있고, 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 사용하여 형성될 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 유전막(135)은 ONO 구조를 갖도록 형성될 수 있다. 상기 블로킹막, 상기 전하 저장막 및 상기 터널 절연막은 각각 예를 들면, CVD 공정, PECVD 공정, 스핀 코팅 공정 또는 ALD 공정 등을 통해 형성될 수 있다.
도 7을 참조하면, 유전막(135) 및 반도체 패턴(130)의 노출된 상면 상에 수직 채널막(142)을 형성하고, 채널 홀(120)의 나머지 부분을 채우는 제1 매립막(147)을 수직 채널막(142) 상에 형성할 수 있다. 예시적인 실시예들에 따르면, 수직 채널막(142)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 한편, 폴리실리콘 혹은 비정질 실리콘을 사용하여 수직 채널막(142)을 형성한 후 열처리 또는 레이저 빔 조사에 의해 이를 단결정 실리콘으로 전환시킬 수도 있다. 상기 비정질 실리콘 혹은 폴리실리콘을 단결정 실리콘으로 전환하는 경우 수직 채널막(142) 내의 결함이 제거되어 채널의 기능을 향상시킬 수 있다. 제1 매립막(147)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 사용하여 형성될 수 있다.
수직 채널막(142) 및 제1 매립막(147)은 예를 들면, CVD 공정, PECVD 공정, 스핀 코팅 공정, PVD 공정, ALD 공정을 등을 통해 형성될 수 있다.
일 실시예에 따르면, 수직 채널막(142)은 채널 홀(120) 내부를 완전히 채우도록 형성될 수도 있다. 이 경우, 제1 매립막(147)의 형성은 생략될 수 있다.
도 8을 참조하면, 최상층의 층간 절연막(112g)이 노출될 때까지 제1 매립막(147), 수직 채널막(142), 유전막(135) 및 하드 마스크(115)를 평탄화하여 채널 홀(120)의 상기 측벽 및 저면 상에 순차적으로 적층되어 채널 홀(120) 내부를 채우는 유전막 구조물(140), 수직 채널(145) 및 제1 매립막 패턴(150)을 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정 또는 에치-백(etch-back) 공정을 포함할 수 있다.
예시적인 실시예들에 따르면, 유전막 구조물(140)은 저면 중앙부가 뚫린 실린더 또는 스트로우 형상을 가질 수 있다. 수직 채널(145)은 컵 형상을 가질 수 있으며, 제1 매립막 패턴(150)은 속이 찬 원 기둥 혹은 필라 형상을 가질 수 있다. 유전막 구조물(140)은 수직 채널(145)의 외측벽으로부터 상기 터널 절연막, 상기 전하 저장막 및 상기 블로킹막이 적층된 구조를 가질 수 있다.
일 실시예에 있어서, 수직 채널막(142)이 채널 홀(120)을 완전히 채우도록 형성되는 경우에는 제1 매립막 패턴(150)은 형성되지 않고, 수직 채널(145)은 속이 찬 원 기둥 혹은 필라 형상을 가질 수 있다.
채널 홀(120)을 채우는 수직 채널(145)이 형성됨에 따라, 상술한 채널 홀 열에 대응하여 채널 열이 형성될 수 있다.
도 9를 참조하면, 유전막 구조물(140), 수직 채널(145) 및 제1 매립막 패턴(150)의 상부를 제거하여 리세스(152)를 형성하고 리세스(152)를 채우는 패드(155)를 형성할 수 있다.
예시적인 실시예들에 따르면, 유전막 구조물(140), 수직 채널(145) 및 제1 매립막 패턴(150)의 상부를 에치-백 공정을 통해 제거하여 리세스(152)를 형성한다. 이후, 리세스(152)를 채우는 패드막을 제1 매립막 패턴(150), 수직 채널(145), 유전막 구조물(140) 및 최상층의 층간 절연막(112g) 상에 형성하고, 최상층의 층간 절연막(112g)의 상면이 노출될 때까지 상기 패드막의 상부를 평탄화하여 패드(155)를 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 패드막은 폴리실리콘 또는 예를 들면 n형 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 이와는 달리, 상기 패드막은 비정질 실리콘을 사용하여 예비 패드막을 형성 후 이를 결정화시킴으로써 형성될 수도 있다. 상기 평탄화 공정은 CMP 공정을 포함할 수 있다.
도 10을 참조하면, 층간 절연막들(112) 및 희생막들(114)을 상기 제1 방향을 따라 관통하는 개구부들(160)을 형성한다.
예를 들어, 개구부(160)는 패드들(155)을 커버하며 최상층의 층간 절연막(112g)을 부분적으로 노출시키는 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연막들(112) 및 희생막들(114)을 순차적으로 식각하여 형성될 수 있다. 상기 하드 마스크는 예를 들면, 포토레지스트 혹은 SOH 물질을 사용하여 형성될 수 있다. 또한 상기 하드 마스크는 개구부(160) 형성 후에 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
예시적인 실시예들에 따르면, 개구부(160)는 상기 제3 방향을 따라 연장되는 라인 형상으로 형성될 수 있다. 개구부(160)는 인접하는 일부 상기 채널 열들 사이에 형성되어 게이트 라인 컷(cut) 영역으로 제공될 수 있다.
개구부(160)가 형성됨에 따라, 층간 절연막들(112) 및 희생막들(114)은 층간 절연막 패턴들(116) 및 희생막 패턴들(118)로 변환될 수 있다. 이때, 각 층의 층간 절연막 패턴들(116) 및 희생막 패턴들(118)은 상기 제3 방향을 따라 연장될 수 있다. 한편, 개구부(160)를 통해 채널막(106)의 상면이 노출될 수 있으며, 층간 절연막 패턴(116) 및 희생막 패턴(118)의 측벽들이 노출될 수 있다.
도 11을 참조하면, 개구부(160)에 의해 측벽이 노출된 희생막 패턴들(118)을 제거한다. 예시적인 실시예들에 따르면, 희생막 패턴(118)은 실리콘 질화물에 식각 선택비를 갖는 식각액을 사용하는 습식 식각 공정을 통해 제거될 수 있다. 예를 들면, 상기 식각액으로서 인산 혹은 황산과 같은 산성 용액을 사용할 수 있다.
희생막 패턴들(118)이 제거되면, 각 층의 층간 절연막 패턴들(116) 사이에 갭(gap)(165)이 형성되며, 갭(165)에 의해 유전막 구조물(140)의 외측벽 및 반도체 패턴(130)의 외측벽이 일부 노출될 수 있다.
도 12를 참조하면, 노출된 유전막 구조물(140) 및 반도체 패턴(130)의 상기 외측벽들, 층간 절연막 패턴들(116)의 표면, 노출된 채널막(106) 상면 및 패드(155)의 상면을 따라 게이트 전극막(170)을 형성한다. 게이트 전극막(170)은 갭들(165)을 완전히 채우며, 개구부(160)를 부분적으로 채우도록 형성될 수 있다.
게이트 전극막(170)은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 게이트 전극막(170)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항 및 일함수가 낮은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 일 실시예에 따르면, 게이트 전극막(170)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막으로 형성될 수 있다. 게이트 전극막(170)은 CVD 공정, PECVD 공정, ALD 공정, PVD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
일 실시예에 있어서, 게이트 전극막(170)을 형성하기 전에 갭(165)의 내벽 및 층간 절연막 패턴들(106)의 표면을 따라, 예를 들면 실리콘 산화물 혹은 금속 산화물을 사용하여 추가 블로킹막(도시되지 않음)을 더 형성할 수 있다. 일 실시예에 있어서, 최하층의 갭(165)에 의해 노출된 반도체 패턴(130)의 상기 외측벽을 열산화시켜 실리콘 산화물을 포함하는 게이트 절연막(도시되지 않음)을 더 형성할 수 있다.
도 13을 참조하면, 게이트 전극막(170)을 부분적으로 제거하여 각 층의 갭(165) 내부에 게이트 라인(180)을 형성한다.
예를 들면, 게이트 전극막(170)의 상부를 예를 들면, CMP 공정을 통해 최상층의 층간 절연막 패턴(116g)이 노출될 때까지 평탄화한다. 이후, 개구부(160) 내부 및 채널막(106)의 상기 상면 상에 형성된 게이트 전극막(170) 부분을 식각함으로써 게이트 라인들(180)을 형성할 수 있다. 게이트 전극막(170)은 예를 들면, 과산화수소(H2O2)를 포함하는 습식 식각 공정을 통해 부분적으로 식각될 수 있다.
게이트 라인들(180)은 채널막(106)의 상기 상면으로부터 상기 제1 방향을 따라 순차적으로 이격되어 형성된 GSL, 워드 라인 및 SSL을 포함할 수 있다. 예시적인 실시예들에 따르면, 최하층의 게이트 라인(180a)은 상기 GSL로 제공될 수 있다. 상기 GSL 상부의 4층의 게이트 라인들(180b, 180c, 180d, 180e)은 상기 워드 라인으로 제공될 수 있다. 상기 워드 라인 상부에 형성되는 1층의 게이트 라인(180f)은 상기 SSL로 제공될 수 있다. GSL(180a) 및 반도체 패턴(130)의 상기 외측벽 사이에는 상술한 추가 블로킹막 또는 게이트 절연막이 배치되어 GST가 정의될 수 있다.
각 층의 게이트 라인(180)은 유전막 구조물(140)을 감싸며 상기 제3 방향으로 연장되도록 형성될 수 있다. 또한, 각 층의 게이트 라인(180)은, 도 13에 도시된 바와 같이, 4개의 채널 열들을 감싸며 연장될 수 있다. 그러나, 하나의 게이트 라인(180)에 포함되는 상기 채널 열의 개수가 특별히 한정되는 것은 아니다.
도 14를 참조하면, 개구부(160)에 의해 노출된 채널막(106) 상부에 불순물 영역(108)을 형성하고, 개구부를(160) 채우는 제2 매립막 패턴(181)을 형성할 수 있다.
예시적인 실시예들에 따르면, 패드(155) 상면을 커버하는 이온 주입 마스크(도시되지 않음)를 형성하고 상기 이온 주입 마스크를 이용하여 예를 들면, 인 또는 비소와 같은 n형 불순물을 주입함으로써 불순물 영역(108)을 형성할 수 있다. 불순물 영역(108)은 상기 제3 방향으로 연장하는 CSL로 제공될 수 있다.
일 실시예에 있어서, 불순물 영역(108) 상에, 예를 들어, 니켈 실리사이드 패턴, 코발트 실리사이드 패턴과 같은 금속 실리사이드 패턴(도시되지 않음)을 더 형성할 수도 있다.
이후, 채널막(106), 층간 절연막 패턴(116) 및 패드(155) 상에 개구부(160)를 채우는 제2 매립막을 형성하고, 상기 제2 매립막 상부를 최상층의 층간 절연막 패턴(116g)이 노출될 때까지, 예를 들면 CMP 공정을 통해 평탄화 함으로써 제2 매립막 패턴(181)을 형성할 수 있다. 상기 제2 매립막은 실리콘 산화물과 같은 절연물질을 사용하여 CVD 공정을 통해 형성될 수 있다.
도 15를 참조하면, 제2 매립막 패턴(181)을 관통하여 불순물 영역(108)과 전기적으로 연결되는 제1 CSL 콘택(185)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 매립막 패턴(181)을 상기 제1 방향을 따라 부분적으로 식각하여 불순물 영역(108)을 노출 시키는 CSL 콘택 홀을 형성할 수 있다. 이후, 불순물 영역(108) 상에 상기 CSL 콘택 홀을 충분히 채우는 도전막을 형성하고, 상기 도전막의 상부를 최상층의 층간 절연막(116g) 또는 제2 매립막 패턴(181)의 상면이 노출될 때까지 평탄화하여 제1 CSL 콘택(185)을 형성할 수 있다. 상기 도전막은 예를 들면, 텅스텐, 구리, 티타늄, 알루미늄 등과 같은 금속 및 상기 금속의 질화물을 사용하여 PVD 공정, ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
도 16을 참조하면, 최상층의 층간절연막 패턴(116g), 제2 매립막 패턴(181), 제1 CSL 콘택(185) 및 패드(155) 상에 상부 절연막(190)을 형성할 수 있다. 상부 절연막(190) 실리콘 산화물과 같은 절연물질을 사용하여 CVD 공정 등을 통해 형성할 수 있다.
이후, 상부 절연막(190)을 관통하여 각각 패드(155) 및 제1 CSL 콘택(185)과 접촉하는 비트 라인 콘택(194) 및 제2 CSL 콘택(192)을 형성할 수 있다. 비트 라인 콘택(194)은 수직 채널(145) 또는 패드(155)의 배열 형태에 상응하는 어레이를 형성할 수 있다. 비트 라인 콘택(194) 및 제2 CSL 콘택(192) 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 PVD 공정, ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
이어서, 비트 라인 콘택(194) 및 제2 CSL 콘택(192)과 각각 전기적으로 연결되는 비트 라인(198) 및 CSL 배선(196)을 상부 절연막(190) 상에 형성할 수 있다. 예를 들면, 상부 절연막(190) 상에 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 PVD 공정, ALD 공정, 스퍼터링 공정 등을 통해 도전막을 형성한 후, 상기 도전막을 패터닝하여 비트 라인(198) 및 CSL 배선(196)을 형성할 수 있다.
비트 라인(198)은 상기 제2 방향으로 연장하는 라인 형상으로 패터닝되며, 상기 제3 방향을 따라 복수로 형성될 수 있다. 일 실시예에 있어서, 비트 라인(198)은 상기 제3 방향으로 연장하며 하나의 채널 열에 포함된 패드들(155)과 전기적으로 연결되도록 패터닝될 수도 있다. CSL 배선(196)은 상기 제3 방향으로 연장되도록 패터닝될 수 있다.
도 17은 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 도 1에 도시된 수직형 메모리 장치와 실질적으로 동일한 구조 및/또는 구성들에 대한 상세한 설명은 생략한다.
도 17을 참조하면, 채널막(106) 상부에는 도 1을 참조로 설명한 메모리 셀 구조물과 실질적으로 동일하거나 유사한 메모리 셀 구조물이 배치될 수 있다. 채널막(106) 하부에는 하부 절연막(100), 저저항층(102a), 오믹 접촉막(104)을 포함하는 하부 구조물이 배치될 수 있다.
저저항층(102a)은 하부 절연막(100) 내부에 매립된 소정의 패턴 형상을 가질 수 있다. 일 실시예에 따르면, 저저항층(102a)은 상기 제3 방향으로 연장하는 라인 패턴 형상을 가질 수 있다. 이 경우, 저저항층(102a)은 복수의 수직 채널들을(145) 포함하는 채널 열과 상기 제1 방향으로 실질적으로 중첩되도록 형성될 수 있다.
일 실시예에 따르면, 저저항층(102a)은 하부 절연막(100)에 매립된 섬(island) 형상을 가질 수 있다. 이 경우, 저저항층(102a)은 반도체 패턴(130)과 각각 실질적으로 중첩될 수 있다.
예시적인 실시예들에 따르면, 저저항층(102a)은 하부 절연막(100) 내부에 매립되고 저저항층(102a) 상면은 오믹 접촉막(104)과 접촉할 수 있다. 이에 따라, 저저항층(102a), 오믹 접촉막(104) 및 채널막(106)을 통해 저저항을 갖는 전류 혹은 전하의 통로가 제공될 수 있으며, 수직 채널(145) 및 반도체 패턴(130)을 통한 전류 흐름이 촉진될 수 있다.
도 18 내지 도 21은 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 18 내지 도 21은 도 17에 도시된 수직형 메모리 장치의 제조 방법을 도시하고 있다. 한편, 도 2 내지 도 16을 참조로 설명한 공정 및/또는 재료들과 실질적으로 동일한 공정 및/또는 재료들에 대한 상세한 설명은 생략한다.
도 18을 참조하면, 하부 절연막(100) 상부를 부분적으로 식각하여 트렌치(trench)들(101)을 형성할 수 있다. 일 실시예에 있어서, 트렌치(101)는 상기 제3 방향으로 연장하는 라인 형상을 가질 수 있다. 일 실시예에 있어서, 트렌치들(101)은 상기 제2 방향 및 상기 제3 방향으로 규칙적으로 배열되는 오목부 형상을 가질 수 있다.
도 19를 참조하면, 트렌치들(101)을 채우는 저저항층들(102a)을 형성한다. 예시적인 실시예들에 따르면, 금속, 금속 질화물 또는 금속 실리사이드를 사용하여, 하부 절연막(100) 상에 트렌치(101)를 채우는 도전막을 형성한 후, 상기 도전막 상부를 하부 절연막(100) 상면이 노출될 때까지 CMP 공정을 통해 평탄화함으로써, 저저항층(102a)을 형성할 수 있다.
일 실시예에 따르면, 저저항층(102a)은 상기 제3 방향으로 연장하는 라인 패턴 형상을 가질 수 있다. 일 실시예에 따르면, 저저항층(102a)은 상기 오목부를 채우며 하부 절연막(100)에 매립된 섬 형상을 가질 수 있다.
도 20을 참조하면, 하부 절연막(100) 및 저저항층(102a) 상에 오믹 접촉막(104) 및 채널막(106)을 적층한다.
도 21을 참조하면, 도 3 내지 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 채널막(106) 상에 메모리 셀 구조물을 형성할 수 있다. 이에 따라, 채널막(106) 하부에 저저항층(102a)을 포함하는 수직형 메모리 장치를 수득할 수 있다.
도 22는 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 도 1에 도시된 수직형 메모리 장치와 실질적으로 동일한 구조 및/또는 구성들에 대한 상세한 설명은 생략한다.
도 22를 참조하면, 채널막(106) 상부에는 도 1을 참조로 설명한 메모리 셀 구조물과 실질적으로 동일하거나 유사한 메모리 셀 구조물이 배치될 수 있다. 채널막(106) 하부에는 하부 절연막(100), 저저항층(102b), 오믹 접촉막 패턴(104a)을 포함하는 하부 구조물이 배치될 수 있다.
저저항층(102b)은 하부 절연막(100) 상부에 형성된 트렌치(101)의 저부를 채우며, 오믹 접촉막 패턴(104a)은 저저항층(102b) 상에 배치되어 트렌치(101)의 나머지 부분을 채울 수 있다.
일 실시예에 따르면, 저저항층(102b) 및 오믹 접촉막 패턴(104a)은 상기 제3 방향으로 연장하는 라인 패턴 형상을 가질 수 있다. 이 경우, 저저항층(102b) 및 오믹 접촉막 패턴(104a)은 복수의 수직 채널들을(145) 포함하는 채널 열과 상기 제1 방향으로 실질적으로 중첩될 수 있다.
일 실시예에 따르면, 저저항층(102b) 및 오믹 접촉막 패턴(104a)은 하부 절연막(100)에 매립된 섬(island) 형상을 가질 수 있다. 이 경우, 저저항층(102b) 및 오믹 접촉막 패턴(104a)은 반도체 패턴(130)과 실질적으로 중첩될 수 있다.
예시적인 실시예들에 따르면, 오믹 접촉막 패턴(104a)을 저저항층(102b)과 함께 하부 절연막(100) 내부로 매립시킬 수 있다. 따라서, 도 1 및 도 17에 도시된 실시예들에 비해, 수직형 메모리 장치의 두께를 낮출 수 있다. 또한, 오믹 접촉막 패턴(104a) 및 저저항층(102b)을 모두 수직 채널(145) 및/또는 반도체 패턴(130)과 중첩되도록 패턴화함으로써 채널막(106)의 원하는 영역을 집중적으로 저저항화할 수 있다.
도 23 내지 도 26은 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 23 내지 도 26은 도 22에 도시된 수직형 메모리 장치의 제조 방법을 도시하고 있다. 한편, 도 2 내지 도 16을 참조로 설명한 공정 및/또는 재료들과 실질적으로 동일한 공정 및/또는 재료들에 대한 상세한 설명은 생략한다.
도 23을 참조하면, 하부 절연막(100) 상부를 부분적으로 식각하여 트렌치들(101)을 형성할 수 있다. 일 실시예에 있어서, 트렌치(101)는 상기 제3 방향으로 연장하는 라인 형상을 가질 수 있다. 일 실시예에 있어서, 트렌치들(101)은 상기 제2 방향 및 상기 제3 방향으로 규칙적으로 배열되는 오목부 형상을 가질 수 있다.
도 24를 참조하면, 트렌치(101) 저부를 채우는 저저항층(102b)을 형성할 수 있다. 예시적인 실시예들에 따르면, 금속, 금속 질화물 또는 금속 실리사이드를 사용하여, 하부 절연막(100) 상에 트렌치(101)를 채우는 도전막을 형성한 후, 상기 도전막 상부를 하부 절연막(100) 상면이 노출될 때까지 CMP 공정을 통해 평탄화하여 도전막 패턴을 형성할 수 있다. 이후, 에치-백 공정을 통해 상기 도전막 패턴의 상부를 제거함으로써 저저항층(102b)을 형성할 수 있다.
도 25를 참조하면, 트렌치(101)의 나머지 부분을 채우는 오믹 접촉막 패턴(104a)을 형성할 수 있다. 예시적인 실시예들에 따르면, p형 불순물이 도핑된 폴리실리콘을 사용하여 하부 절연막(100) 및 저저항층(102b) 상에 트렌치(101)를 채우는 오믹 접촉막을 형성할 수 있다. 이후, 하부 절연막(100)의 상면이 노출될 때까지 상기 오믹 접촉막의 상부를 CMP 공정을 통해 평탄화하여 오믹 접촉막 패턴(104a)을 형성할 수 있다.
도 26을 참조하면, 하부 절연막(100) 및 오믹 접촉막 패턴(104a) 상에 채널막(106)을 형성할 수 있다. 이후, 도 3 내지 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 채널막(106) 상에 메모리 셀 구조물을 형성할 수 있다. 이에 따라, 도 22에 도시된 바와 같이 채널막(106) 하부에 저저항층(102b) 및 오믹 접촉막 패턴(104a)을 포함하는 수직형 메모리 장치를 수득할 수 있다.
도 27은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 도 1을 참조로 설명한 구조 및/또는 구성과 실질적으로 동일하거나 유사한 구조 및/또는 구성에 대한 상세한 설명은 생략한다. 또한, 도 1에 도시된 구성과 실질적으로 동일하거나 유사한 구성에 대해서는 유사한 참조 부호를 사용한다.
도 27을 참조하면, 상기 수직형 메모리 장치는 하부 절연막(200) 상에 순차적으로 적층된 제1 채널막(202), 분리 절연막(204) 및 제2 채널막(206)을 포함할 수 있다.
하부 절연막(200)은 반도체 기판(도시되지 않음) 상에 형성된 주변 회로(도시되지 않음)들을 커버할 수 있다.
제1 채널막(202)은 예를 들면, p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이 경우, 제1 채널막(202)은 p형 웰로 제공될 수 있다.
분리 절연막(204)은 제2 채널막(206) 및 제1 채널막(202) 사이를 구분하기 위해 제공되며, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연물질을 포함할 수 있다.
제2 채널막(206)은 분리 절연막(204) 상에 배치되며, 예를 들면, p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 채널막(202)은 제2 채널막(206) 보다 높은 불순물 농도를 가질 수 있다. 또한, 제1 채널막(202)은 제2 채널막(206) 보다 큰 두께를 가질 수 있다.
제1 반도체 패턴(230)은 제2 채널막(206) 및 분리 절연막(204)을 관통하여 제1 채널막(202) 상면과 접촉할 수 있다. 일 실시예에 따르면, 제1 반도체 패턴(230)은 일부가 제1 채널막(202) 내부로 삽입되어 매립된 형상을 가질 수도 있다.
예시적인 실시예들에 따르면, 제2 채널막(206)은 제1 반도체 패턴(230)의 외측벽을 둘러싸는 형상을 가지며, 상기 수직형 메모리 장치에 포함된 GST의 채널로서 제공될 수 있다.
제1 반도체 패턴(230) 상에는 상기 제1 방향을 따라 연장하는 수직 채널(245)이 구비되며, 수직 채널(245)의 외측벽 및 내부에는 각각 유전막 구조물(240) 및 제1 매립막 패턴(250)이 구비될 수 있다. 유전막 구조물(240), 수직 채널(245) 및 제1 매립막 패턴(250) 상에는 패드(255)가 구비될 수 있다.
게이트 라인들(280)은 제1 반도체 패턴(230) 또는 유전막 구조물(240)의 외측벽을 감싸며 상기 제1 방향을 따라 서로 이격되도록 적층될 수 있다. 각 층의 게이트 라인들(280) 사이에는 층간 절연막 패턴들(216)이 구비될 수 있다. 각 게이트 라인(280)은 복수의 채널 열들을 감싸며 상기 제3 방향을 따라 연장할 수 있다.
최하층의 게이트 라인(280a)은 제1 반도체 패턴(230)의 외측벽을 둘러싸도록 형성될 수 있다. 이 경우, 최하층의 게이트 라인(280a)은 상기 수직형 메모리 장치의 GSL로 제공될 수 있다. 최하층의 게이트 라인(280a) 및 제1 반도체 패턴(230)의 상기 외측벽 사이에는 추가적인 블로킹막 혹은 게이트 절연막이 배치되어 GST를 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 반도체 패턴(230)은 최하층의 게이트 라인(280a)의 상면 및 최하층 게이트 라인(280a) 상부의 게이트 라인(280b)의 저면 사이의 위치까지 연장될 수 있다.
한편, 최상층의 게이트 라인(280f)은 SSL로 제공될 수 있으며, 상기 SSL 및 GSL 사이의 게이트 라인들(280b, 280c, 280d, 280e)은 워드 라인으로 제공될 수 있다.
인접하는 일부 채널 열들 사이에는 게이트 라인들(280) 및 층간 절연막 패턴들(216)을 관통하며, 상기 제3 방향으로 연장하는 개구부(260)가 형성되어, 게이트 라인들(280)을 일정 단위로 절단할 수 있다. 개구부(260)에 의해 노출된 제2 채널막(206) 부분에는 CSL로 제공되는 불순물 영역(208)이 형성될 수 있다. 예를 들어, 불순물 영역(208)은 n형 불순물을 포함할 수 있다.
개구부(260) 내부에는 제2 매립막 패턴(281)이 구비되어 개구부(260)를 채울 수 있다. 또한, 제2 매립막 패턴(281)을 관통하여, 불순물 영역(208)과 전기적으로 연결되는 제1 CSL 콘택(285)이 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 채널막(202)으로부터 돌출되어 분리 절연막(204)을 관통하며, 불순물 영역(208)을 통해 제1 CSL 콘택(285)과 전기적으로 연결되는 제2 반도체 패턴(275)이 구비될 수 있다.
최상층의 층간 절연막 패턴(216g), 제1 매립막 패턴(281), 제1 CSL 콘택(285) 및 패드(255) 상에는 상부 절연막(290)이 형성될 수 있다. 또한, 상부 절연막(290)을 관통하며 각각 제1 CSL 콘택(285)과 패드(255)와 접촉하는 제2 CSL 콘택(292) 및 비트 라인 콘택(294)이 구비될 수 있다.
상부 절연막(290) 상에는 복수의 비트 라인 콘택들(294)과 전기적으로 연결되는 비트 라인(298)이 구비될 수 있다. 비트 라인(298)은 상기 제2 방향으로 연장하여, 상기 제3 방향을 따라 복수로 배치될 수 있다. 일 실시예에 있어서, 비트 라인(298)은 상기 제3 방향으로 연장하며 하나의 채널 열에 포함된 패드들(255)과 전기적으로 연결될 수도 있다.
또한, 상부 절연막(290) 상에는 제2 CSL 콘택(292)과 전기적으로 연결되는 CSL 배선(296)이 구비될 수 있다. 예를 들면, CSL 배선(296)은 상기 제3 방향으로 연장될 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치는 예를 들면, p형 폴리실리콘을 포함하는 2층 구조의 채널막을 포함할 수 있다. 하부의 제1 채널막(202)은 상대적으로 고농도의 불순물을 포함하며, 반도체 패턴(230)과 접촉하는 기판 및/또는 p형 웰로 제공될 수 있다. 상부의 제2 채널막(206)은 상대적으로 저농도의 불순물을 포함하며, 상대적으로 얇은 두께를 가질 수 있다. 제2 채널막(206)은 제1 반도체 패턴(230)의 외측벽과 직접 접촉하며 상기 GST의 채널로서 제공되어, 상기 GST에서의 누설전류를 감소시키고 GST 특성을 향상시킬 수 있다. 또한, 제1 채널막(202) 및 제2 채널막(206)은 제1 반도체 패턴(230) 및 제2 반도체 패턴(275)에 의해 서로 병렬 연결된 형태로 배열될 수 있으므로, p형 웰로 제공되는 제1 채널막(202)의 저항을 감소시킬 수 있다.
도 28 내지 도 37은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 28 내지 도 37은 도 27에 도시된 수직형 메모리 장치의 제조 방법을 도시하고 있다. 한편, 도 2 내지 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들에 대해서는 상세한 설명을 생략한다.
도 28을 참조하면, 하부 절연막(200) 상에 제1 채널막(202), 분리 절연막(204) 및 제2 채널막(206)을 순차적으로 형성한다.
하부 절연막(200)은 반도체 기판(도시되지 않음) 상에 형성된 주변 회로(도시되지 않음)를 커버하도록 형성될 수 있다. 하부 절연막(200)은 예를 들면, PEOX, TEOS, BTEOS, PTEOS, BPTEOS, BSG, PSG, BPSG 등과 같은 실리콘 산화물을 사용하여 형성될 수 있다.
제1 채널막(202) 및 제2 채널막(206)은 예를 들면, p형 불순물이 도핑된 폴리실리콘을 사용하여 스퍼터링 공정, PVD 공정, ALD 공정 등을 통해 형성될 수 있다. 분리 절연막(204)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연 물질을 사용하여 CVD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 채널막(202)은 제2 채널막(206) 보다 높은 불순물 농도를 가질 수 있다. 또한, 제2 채널막(206)은 제1 채널막(202)에 비해 얇은 두께로 형성될 수 있다.
도 29를 참조하면, 도 3을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 이에 따라, 제2 채널막(206) 상에 층간 절연막들(212) 및 희생막들(214)을 교대로 반복적으로 적층할 수 있다.
도 30을 참조하면, 도 4를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 복수의 채널 홀들(220)을 형성할 수 있다.
예시적인 실시예들에 따르면, 채널 홀(220)은 층간 절연막들(212), 희생막들(214), 제2 채널막(206), 분리 절연막(204) 및 제1 채널막(202) 관통하도록 형성될 수 있다. 이에 따라, 채널 홀(220)에 의해 제1 채널막(202)의 상면이 노출될 수 있다.
일 실시예에 따르면, 채널 홀(220) 형성을 위한 식각 공정에 의해 제1 채널막(202)의 상부가 일부 제거되어 제1 리세스가 형성될 수도 있다.
도 31을 참조하면, 도 5를 참조로 설명한 공정과 실질적으로 유사한 공정을 수행하여 채널 홀(220)의 저부를 채우는 제1 반도체 패턴(230)을 형성할 수 있다.
예를 들면, 제1 채널막(202) 상면을 씨드로 사용하는 SEG 공정을 통해 제1 반도체 패턴(230)을 수득할 수 있다. 예시적인 실시예들에 따르면, 제1 반도체 패턴(230)은 최하층의 제1 희생막(214a)의 상면 및 제1 희생막(214a) 상부의 제2 희생막(214b)의 저면 사이의 위치까지 대응하는 높이를 갖도록 형성될 수 있다. 이에 따라, 제2 채널막(206)은 제1 반도체 패턴(230)의 외측벽과 접촉하는 형상을 가질 수 있다.
한편, 제1 채널막(202) 상부에 상기 제1 리세스가 형성된 경우, 제1 반도체 패턴(230)은 제1 채널막(202)의 상기 상부에 삽입되거나 부분적으로 매립된 형상을 가질 수 있다.
도 32를 참조하면, 도 6 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 이에 따라, 제1 반도체 패턴(230) 상에 유전막 구조물(240), 수직 채널(245) 및 제1 매립막 패턴(250)을 형성할 수 있다. 유전막 구조물(240), 수직 채널(245) 및 제1 매립막 패턴(250) 상에는 채널 홀(220)을 캡핑하는 패드(255)를 형성할 수 있다.
도 33을 참조하면, 도 10을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 층간 절연막들(212) 및 희생막들(214)을 관통하며, 상기 제3 방향을 따라 연장하는 개구부들(260)을 형성할 수 있다. 개구부(260) 형성을 위한 식각 공정에 있어서, 제2 채널막(206)이 실질적으로 식각 저지막 역할을 수행할 수 있다. 이에 따라, 개구부(260)에 의해 제2 채널막(206) 상면이 노출될 수 있다.
개구부(260) 형성 후, 개구부(260)를 통해 노출된 제2 채널막(206)의 상기 상면에 대해 예를 들면, 에치-백 공정을 더 수행할 수 있다. 이에 따라, 제2 채널막(206) 및 분리 절연막(204)을 관통하여 제1 채널막(202) 상면을 노출시키는 홀(262)을 형성할 수 있다. 일 실시예에 있어서, 홀(262) 형성을 위한 식각 공정에 의해 제1 채널막(202) 상부가 일부 제거되어 제2 리세스가 형성될 수도 있다.
한편, 개구부(260)가 형성됨에 따라, 층간 절연막들(212) 및 희생막들(214)은 각각 층간 절연막 패턴들(216) 및 희생막 패턴들(218)로 변환될 수 있다.
도 34를 참조하면, 홀(262)을 채우는 제2 반도체 패턴(275)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 반도체 패턴(275)은 제1 채널막(202)을 씨드로 사용하는 SEG 공정을 통해 형성될 수 있다. 제2 반도체 패턴(275)은 제2 채널막(206) 상면과 동일한 높이의 상면을 가질 수 있다. 이와는 달리, 제2 반도체 패턴(262)은 제2 채널막(206) 상면으로부터 돌출된 형상을 가질 수도 있다.
도 35를 참조하면, 도 11 내지 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 희생막 패턴들(218)을 게이트 라인들(280)로 치환할 수 있다.
예시적인 실시예들에 따르면, 최하층의 게이트 라인(280a)은 제1 반도체 패턴(230)의 외측벽을 감싸도록 형성될 수 있다. 이 경우, 최하층의 게이트 라인(280a)은 상기 수직형 메모리 장치의 GSL로 제공될 수 있다. 예시적인 실시예들에 따르면, 제2 채널막(206)은 상기 GSL을 포함하는 GST의 채널로서 제공될 수 있다. 한편, 최하층의 게이트 라인(280a) 및 제1 반도체 패턴(230)의 상기 외측벽 사이에는 추가 블로킹막(도시되지 않음) 또는 제1 반도체 패턴(230)의 상기 외측벽을 열산화시켜 형성되는 게이트 절연막(도시되지 않음)을 형성할 수 있다.
최하층의 게이트 라인(280a) 상부의 게이트 라인들(280)은 유전막 구조물(240)의 측벽을 감싸며 상기 제3 방향으로 연장될 수 있다. 예를 들면, 최하층의 게이트 라인(280a) 상부의 4층의 게이트 라인들(280b, 280c, 280d, 280e)은 워드 라인으로 제공되며, 최상층의 게이트 라인(280f)는 SSL로 제공될 수 있다.
도 36을 참조하면, 도 14 및 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 개구부(260)를 통해 노출된 제2 채널막(206) 및 제2 반도체 패턴(275) 부분에 예를 들면, n형 불순물을 주입하여 불순물 영역(208)을 형성할 수 있다. 불순물 영역(208)은 상기 제3 방향으로 연장하며, 상기 수직형 메모리 장치의 CSL로 제공될 수 있다.
추가적으로, 불순물 영역(208) 상에 개구부(260)를 채우는 제2 매립막 패턴(281)을 형성하고, 제2 매립막 패턴(281)을 관통하여 불순물 영역(208)과 전기적으로 접촉하는 제1 CSL 콘택(285)을 형성할 수 있다.
도 37을 참조하면, 도 16을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 이에 따라, 상부 절연막(290), 비트 라인 콘택(294), 제2 CSL 콘택(292), 비트 라인(298) 및 CSL 배선(296)을 형성하여 예시적인 실시예들에 따른 수직형 메모리 장치를 수득할 수 있다.
도 38은 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 도 38에 도시된 수직형 메모리 장치는 도 27에 도시된 수직형 메모리 장치와 제1 반도체 패턴의 구조를 제외하고는 실질적으로 동일한 구조 및/또는 구성을 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략한다.
도 38을 참조하면, 제1 반도체 패턴(230a)의 상면은 제2 채널막(206)의 상면 및 최하층의 게이트 라인(280a)의 저면 사이에 위치할 수 있다.
이 경우, 제2 채널막(206)은 상술한 바와 같이 제1 반도체 패턴(230a)과 함께 GST를 정의할 수 있다. 한편. 게이트 라인들(280)은 유전막 구조물(240)의 외측벽을 감싸며 연장할 수 있다.
제1 반도체 패턴(230a)의 형성을 위해, 도 31을 참조로 설명한 공정에서, SEG 공정 시간 혹은 속도를 조절하여 제1 반도체 패턴(230a)을 최하층 희생막(214a)의 저면 및 제2 채널막(206)의 상면 사이의 위치까지 성장시킬 수 있다.
나머지 공정들은 도 28 내지 도 37을 참조로 설명한 공정들과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략한다.
도 39a 및 도 39b는 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다. 도 39a 및 도 39b에 도시된 수직형 메모리 장치는 저저항층이 추가되는 것을 제외하고는 도 27 또는 도 38에 도시된 수직형 메모리 장치와 실질적으로 동일한 구조 및/또는 구성을 가질 수 있다. 따라서, 중복되는 구성, 구조 및 제조 방법에 대한 상세한 설명은 생략한다.
도 39a를 참조하면, 하부 절연막(200) 및 제1 채널막(202) 사이에 저저항층(102)이 더 구비될 수 있다. 저저항층(102)은 금속, 금속 질화물 또는 금속 실리사이드를 포함할 수 있다. 예를 들면, 저저항층(102)은 텅스텐, 코발트, 티타늄, 알루미늄, 니켈 등과 같은 금속, 상기 금속의 질화물 또는 상기 금속의 실리사이드를 포함할 수 있다.
일 실시예에 있어서, 저저항층(102)은 예를 들어, p형 불순물이 도핑된 폴리실리콘을 포함할 수도 있다. 이 경우, 제1 채널막(202), 제2 채널막(206) 및 저저항층(102) 모두 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 일 실시예에 있어서, 저저항층(102)의 불순물 농도가 가장 높으며, 제2 채널막(206)의 불순물 농도가 가장 낮을 수 있다.
저저항층(102)이 p형 웰로 제공되는 제1 채널막(202) 하부에 제공됨으로써, 제1 채널막(202)의 저항을 추가적으로 감소시킬 수 있다.
도 39b를 참조하면, 저저항층(102a)은 실질적으로 라인 형상을 가질 수도 있다. 예를 들면, 저저항층(102a)은 상기 제3 방향으로 연장하는 라인 형상을 가질 수 있다. 이 경우, 저저항층(102a)은 1 혹은 2 이상의 채널 열과 중첩되며 연장될 수 있다.
저저항층들(102, 102a)은 도 2 또는 도 18 내지 도 20을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정에 의해 형성될 수 있다. 따라서, 도 39a 및 도 39b에 도시된 수직형 메모리 장치의 제조 방법에 관한 상세한 설명은 생략한다.
도 40은 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 도 40에 도시된 수직형 메모리 장치는 도 27에 도시된 수직형 메모리 장치와 수직 채널의 구조를 제외하고는 실질적으로 동일한 구조 및/또는 구성을 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략한다.
도 40을 참조하면, 제2 채널막(206) 상에 식각 저지막(207)이 추가적으로 형성될 수 있다. 식각 저지막(207)은 예를 들면 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다.
수직 채널 형성을 위한 채널 홀은 제1 채널 홀(220a) 및 제2 채널 홀(220b)로 구분될 수 있다. 제1 채널 홀(220a)은 층간 절연막 패턴들(216), 게이트 라인들(280) 및 식각 저지막(207)을 관통할 수 있다. 제1 채널 홀(220a)은 제2 채널막(206)의 상면 및 최상층의 층간 절연막 패턴(216g)의 상면까지의 거리에 해당하는 길이를 가질 수 있다. 제2 채널 홀(220b)은 제1 채널 홀(220a)에 비해 좁은 폭을 가질 수 있으며, 제2 채널막(206) 및 분리 절연막(204)을 관통할 수 있다. 제2 채널 홀(220b)에 의해서 제1 채널막(202)의 상면이 노출될 수 있다. 일 실시예에 있어서, 제2 채널 홀(220b)은 제1 채널막(202)의 상부까지 관통할 수 있다.
예시적인 실시예들에 따르면, 상기 수직 채널은 제1 수직 채널(245a) 및 제2 수직 채널(245b)로 구분될 수 있다. 이 경우, 유전막 구조물(240)은 제1 채널 홀(220a)의 측벽 상에 구비되며, 제1 수직 채널(245a)은 유전막 구조물(240)의 내측벽 및 제2 채널막(206) 상면 상에 형성될 수 있다. 유전막 구조물(240) 및 제1 수직 채널(245a)은 각각 실질적으로 스트로우 형상 또는 저면 중앙부가 개방된 컵 형상을 가질 수 있다. 또한, 유전막 구조물(240) 및 제1 수직 채널(245a)은 제2 채널 홀(220b) 까지는 연장되지 않을 수 있다.
제2 수직 채널(245b)은 제1 수직 채널(245a)의 내측벽 상에 형성되며, 제1 채널 홀(220a) 및 제2 채널 홀(220b)에 걸쳐서 상기 제1 방향을 따라 연장될 수 있다. 또한, 제2 수직 채널(245b)은 제1 채널막(202)과 접촉할 수 있다. 제2 수직 채널(245b)은 실질적으로 컵 형상을 가질 수 있으며, 제1 매립막 패턴(250)은 제2 수직 채널(245b) 내부에 구비될 수 있다.
일 실시예에 있어서, 제2 수직 채널(245b)은 제1 채널막(202)의 상부에 삽입되거나 부분적으로 매립된 형상을 가질 수도 있다.
제2 채널막(204)은 제2 수직 채널(245b)의 외측벽을 감싸며 상기 수직형 메모리 장치의 GST 채널로 제공될 수 있다.
도 40에서는 도시되지 않았으나, 분리 절연막(204) 내부에는 도 27에 도시된 바와 같이, 불순물 영역(208)을 통해 제1 CSL 콘택(285)과 연결되는 제2 반도체 패턴이 더 형성될 수도 있다.
도 41 내지 도 47은 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 41 내지 도 47은 도 40에 도시된 수직형 메모리 장치의 제조 방법을 도시하고 있다. 도 2 내지 도 16, 또는 도 28 내지 도 37을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들에 대해서는 상세한 설명을 생략한다.
도 41을 참조하면, 도 28을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 하부 절연막(200) 상에 제1 채널막(202), 분리 절연막(204) 및 제2 채널막(206)을 순차적으로 형성할 수 있다. 제2 채널막(206) 상에는 식각 저지막(207)을 추가로 형성할 수 있다. 식각 저지막(207)은 알루미늄 산화물과 같은 금속 산화물을 사용하여 CVD 공정, ALD 공정 등을 통해 형성될 수 있다.
식각 저지막(207) 상에 도 3을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 층간 절연막들(212) 및 희생막들(214)을 교대로 반복적으로 적층할 수 있다.
도 42를 참조하면, 도 4를 참조로 설명한 공정과 실질적으로 유사한 공정을 통해 복수의 제1 채널 홀들(220a)을 형성할 수 있다.
제1 채널 홀(220a)은 층간 절연막들(212), 희생막들(214) 및 식각 저지막(207)을 관통하며, 제1 채널 홀(220a)에 의해 제2 채널막(206)의 상면이 노출될 수 있다. 예시적인 실시예들에 따르면, 식각 저지막(207)은 제1 채널 홀(220a) 형성을 위한 식각 공정 시, 제2 채널막(206)이 손상되는 것을 방지할 수 있다.
도 43을 참조하면, 도 6 및 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행하여 유전막(235) 및 제1 수직 채널막(242a)을 형성할 수 있다.
예시적인 실시예들에 따르면, 유전막(235)은 최상층의 층간 절연막(212g)의 표면, 제1 채널 홀(220a)의 측벽 및 제1 채널 홀(220a)의 저면 일부 상에 형성될 수 있다. 제1 수직 채널막(242a)은 유전막(235) 및 제1 채널 홀(220a)의 상기 저면 상에 형성될 수 있다.
도 44를 참조하면, 예를 들면 에치-백 공정을 통해 제1 채널 홀(220a)의 상기 저면 상에 형성된 제1 수직 채널막(242a) 부분을 제거할 수 있다. 상기 에치-백 공정에 의해 제2 채널막(206) 및 분리 절연막(204)도 함께 부분적으로 제거되어 제2 채널 홀(220b)이 형성될 수 있다.
예시적인 실시예들에 따르면, 제2 채널 홀(220b)은 제2 채널막(206)의 상면으로부터 제1 채널막(202)의 상면까지 연장될 수 있다. 일 실시예에 있어서, 상기 에치-백 공정에 의해 제1 채널막(202)의 상부가 일부 제거되어 리세스가 형성될 수 있다. 이 경우, 제2 채널 홀(220b)은 제2 채널막(206)의 상기 상면으로부터 상기 리세스의 저면까지 연장될 수 있다.
한편, 제2 채널 홀(220b)은 제1 채널 홀(220a) 보다 작은 폭 혹은 작은 너비로 형성될 수 있다.
도 45를 참조하면, 제1 수직 채널막(242a), 제2 채널 홀(220b)의 측벽 및 저면을 따라 제2 수직 채널막(242b)을 형성할 수 있다. 제2 수직 채널막(242b)은 제1 수직 채널막(242a)과 실질적으로 동일하거나 유사한 물질을 사용하여 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다.
제2 수직 채널막(242b) 상에는 제1 및 제2 채널 홀들(220a, 220b)의 나머지 부분들을 채우는 제1 매립막(247)을 형성할 수 있다.
도 46을 참조하면, 제1 매립막(247), 제2 수직 채널막(242b), 제1 수직 채널막(242a) 및 유전막(235) 상부를 최상층의 층간 절연막(212g) 상면이 노출될 때까지 예를 들면, CMP 공정을 통해 평탄화할 수 있다. 이에 따라, 제1 채널 홀(220a)의 측벽 및 저면 상에 형성되는 유전막 구조물(240) 및 제1 수직 채널(245a), 제1 채널 홀(220a) 및 제2 채널 홀(220b)에 걸쳐 연장되는 제2 수직 채널(245b) 및 제1 매립막 패턴(250)을 수득할 수 있다.
예시적인 실시예들에 따르면, 유전막 구조물(240) 및 제1 수직 채널(245a)는 실질적으로 저면이 뚫린 컵 형상 혹은 스트로우 형상으로 형성될 수 있다. 제2 수직 채널(245b)는 실질적으로 컵 형상으로 형성될 수 있으며, 제1 매립막 패턴(250)은 실질적으로 필라 혹은 속이 찬 원 기둥 형상으로 형성될 수 있다. 일 실시예에 있어서, 제2 수직 채널막(242b)은 제1 및 제2 채널 홀들(220a, 220b)을 충분히 채우도록 형성될 수 있다. 이 경우, 제2 수직 채널(245b)은 실질적으로 필라 혹은 속이 찬 원 기둥 형상으로 형성되며, 제1 매립막 패턴(250)은 생략될 수 있다.
예시적인 실시예들에 따르면, 제2 채널막(206)은 제2 수직 채널(245b)의 외측벽과 접촉하며 제2 채널막(206)을 감싸는 형상을 가질 수 있다. 제2 채널막(206)은 제2 수직 채널(245b)과 함께 GST 채널로 제공될 수 있다. 또한, 제1 채널막(202)은 제2 수직 채널(245b)과 접촉하는 기판 또는 p형 웰로 기능할 수 있다.
도 47을 참조하면, 도 9를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 이에 따라, 유전막 구조물(240), 제1 수직 채널(245a), 제2 수직 채널(245b) 및 제1 매립막 패턴(250) 상에 제1 채널 홀(220a)을 캡핑하는 패드(255)를 형성할 수 있다.
이후, 도 10 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 도 40에 도시된 수직형 메모리 장치를 수득할 수 있다.
일 실시예에 있어서, 도 33 내지 도 36을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 이 경우, 도 27에 도시된 제2 반도체 패턴(275)과 실질적으로 동일하거나 유사한 구조물을 형성할 수 있다.
도 48a 및 도 48b는 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다. 도 48a 및 도 48b에 도시된 수직형 메모리 장치들은 제1 채널막의 구조 및/또는 형상을 제외하고는 도 40을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 도 40을 참조로 설명한 구성 및/또는 구조들에 대한 중복되는 설명은 생략한다.
도 48a를 참조하면, 도 40에 도시된 제1 채널막은 패턴 형태로 제공될 수 있다. 예시적인 실시예들에 따르면, 하부 절연막(200) 상에 복수의 제1 채널막 패턴들(202a)이 구비되며, 하부 절연막(200) 상에 제1 채널막 패턴들(202a) 사이를 분리하는 제1 분리 절연막(201)이 구비될 수 있다. 제1 채널막 패턴(202a)은 상기 제3 방향으로 연장하는 라인 형상을 가질 수 있다.
제1 분리 절연막(201) 및 제1 채널막 패턴(202a) 상에는 제2 분리 절연막(204a) 및 제2 채널막(206)이 순차적으로 형성되며, 제2 수직 채널(245b)은 제1 채널막(206) 및 제2 분리 절연막(204a)을 관통하여 제1 채널막 패턴(202a)과 접촉할 수 있다. 일 실시예에 있어서, 제2 수직 채널(245b)은 제1 채널막 패턴(202a)의 상부에 삽입된 형상을 가질 수도 있다.
예시적인 실시예들에 따르면, 제1 채널막 패턴(202a)은 상기 제3 방향을 따라 정의되는 하나의 채널 열에 포함된 제2 수직 채널들(245b)과 접촉하면서 연장될 수 있다. 이 경우, 제1 채널막 패턴(202a)은 상기 채널 열 마다 대응되어 구비될 수 있다. 예를 들면, 제1 채널막 패턴(202a)은 각 채널 열과 중첩될 수 있다.
일 실시예에 있어서, 제1 채널막 패턴들(202a)의 일부는 상기 제2 방향을 따라 주변 회로 연결 영역으로 연장되어 주변 회로와 전기적으로 연결될 수도 있다(참조 부호 202a'로 표시됨).
도 48b를 참조하면, 제1 채널막 패턴(202b)은 일정 단위의 채널 열들과 중첩되도록 배치되어 상기 채널 열들을 그룹화할 수 있다. 예를 들면, 도 48b에 도시된 바와 같이 제1 채널막 패턴(202b)은 2개의 채널 열마다 대응되도록 구비되어, 상기 2개의 채널 열에 포함된 제2 수직 채널들(245b)과 접촉할 수 있다.
일 실시예에 있어서, 제1 채널막 패턴들(202b)의 일부는 상기 제2 방향을 따라 주변 회로 연결 영역으로 연장되어 주변 회로와 전기적으로 연결될 수도 있다(참조 부호 202b'로 표시됨).
도 48a 및 도 48b에 도시된 실시예들에 따르면, p형 웰로 제공될 수 있는 제1 채널막 패턴들(202a, 202b)이 일 이상의 채널 열을 그룹화 또는 블록화할 수 있다. 따라서, 상기 채널 열 별로 동작을 제어할 수 있다. 예를 들면, 상기 채널 열 마다 독립적으로 소거 전압(Verase)을 인가할 수 있다.
도 49 내지 도 52는 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 49 내지 도 52는 도 48a 및 도 48b에 도시된 수직형 메모리 장치의 제조 방법을 도시하고 있다. 한편, 도 2 내지 도 16, 또는 도 41 내지 도 47을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들에 대한 상세한 설명은 생략한다.
도 49를 참조하면, 하부 절연막(200) 상에 제1 채널막(202)을 형성한다.
도 50을 참조하면, 제1 채널막(202)을 부분적으로 식각하여 제1 채널막 패턴들(202a)을 형성할 수 있다. 제1 채널막 패턴들(202a)은 각각 서로 분리되어 상기 제3 방향으로 연장하는 라인 형상으로 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 식각 공정은 폴리실리콘에 식각 선택비를 갖는 식각액을 사용하는 습식 식각 공정을 포함할 수 있다. 상기 식각액은 예를 들면, 암모늄 히드록사이드(ammonium hydroxide) 또는 과산화수소(H2O2)를 포함할 수 있다.
도 51을 참조하면, 하부 절연막(200) 상에 예를 들면 실리콘 산화물을 사용하여 제1 채널막 패턴들(202a)을 덮는 절연막을 형성하고, 상기 절연막 상부를 제1 채널막 패턴(202a) 상면이 노출될 때까지 평탄화하여 제1 분리 절연막(201)을 형성할 수 있다.
일 실시예에 있어서, 개구부를 포함하는 제1 분리 절연막(201)을 먼저 형성한 후, 상기 개구부를 채우는 제1 채널막을 제1 분리 절연막(201) 상에 형성할 수도 있다. 이후, 상기 제1 채널막 상부를 평탄화하여 제1 채널막 패턴(202a)을 수득할 수 있다.
도 52를 참조하면, 제1 분리 절연막(201) 및 제1 채널막 패턴(202a) 상에 제2 분리 절연막(204a), 제2 채널막(206) 및 식각 저지막(207)을 순차적으로 형성할 수 있다. 식각 저지막(207) 상에는 층간 절연막들(212) 및 희생막들(214)을 교대로 반복적으로 적층할 수 있다. 이후, 도 41을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 제1 채널 홀들(220a)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 채널 홀들(220a)은 각각 제1 채널막 패턴(202a)과 중첩되는 위치에 형성될 수 있다.
이후, 도 43 내지 도 47, 및 도 10 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 도 48a에 도시된 수직형 메모리 장치를 수득할 수 있다.
일 실시예에 따르면, 도 50을 참조로 설명한 단계에서, 상기 제1 채널막 패턴을 2개의 채널 열들과 접촉할 수 있도록 보다 넓은 너비로 형성할 수 있다. 이 경우, 도 48b에 도시된 수직형 메모리 장치를 수득할 수 있다.
도 53a 내지 도 53c는 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다. 도 40을 참조로 설명한 구성 및/또는 구조와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대한 상세한 설명은 생략한다. 또한, 도 41 내지 도 47을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들에 대한 상세한 설명은 생략한다.
도 53a를 참조하면, 제1 채널막(202)과 제2 채널막(206)을 전기적으로 연결시키는 채널 연결부(210)가 구비될 수 있다. 채널 연결부(210)는 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 따르면, 채널 연결부(210)는 분리 절연막(204) 내부에 구비된 기둥 형상 혹은 라인 패턴 형상을 가질 수 있다. 또한, 채널 연결부(210)는 메모리 셀 영역의 주변부에 구비되어 제1 채널막(202) 및 제2 채널막(206)과 서로 접촉할 수 있다.
제2 수직 채널(247a)은 제2 채널막(206)의 상부에 삽입된 형상을 가질 수 있다. 예를 들면, 제2 수직 채널(247a)의 저부는 제2 채널막(206)의 상기 상부에 매립될 수 있다. 제2 수직 채널(247a)의 상기 저부와 접촉되는 제2 채널막(206) 부분은 GST 채널로 제공될 수 있다.
예시적인 실시예들에 따르면, 하부 절연막(200) 상에 제1 채널막(202) 및 분리 절연막(204)을 적층하고, 분리 절연막(204)을 부분적으로 제거하여 제1 채널막(202)을 노출시키는 개구부를 형성할 수 있다. 상기 개구부는 홀 혹은 라인 형상을 가질 수 있다. 이후, 노출된 제1 채널막(202) 부분을 씨드로 사용하는 SEG 공정을 통해 채널 연결부(210)를 형성할 수 있다. 분리 절연막(204) 및 채널 연결부(210) 상에는 제2 채널막(206)을 형성할 수 있다.
이후, 도 41 내지 도 47을 참조로 실질적으로 동일하거나 유사한 공정들을 통해 도 53a에 도시된 수직형 메모리 장치를 수득할 수 있다. 이 때, 제2 채널 홀(220b, 도 44 참조)을 제2 채널막(206)을 부분적으로 관통하도록 형성함으로써, 제2 채널막(206) 상부에 매립된 제2 수직 채널(247a)을 형성할 수 있다.
도 53b를 참조하면, 제2 수직 채널(247b)은 제2 채널막(206)을 관통하며, 분리 절연막(204) 상부에 매립 혹은 삽입된 형상을 가질 수 있다. 이 경우, 상기 제2 채널 홀을 제2 채널막(206)을 관통하며, 분리 절연막(204)을 부분적으로 관통하도록 형성함으로써 제2 수직 채널(247b)을 수득할 수 있다.
도 53c를 참조하면, 제2 채널막(206) 내부에는 실질적으로 기둥 형상을 갖는 반도체 패턴(231)이 구비되며, 제2 수직 채널(247c)은 반도체 패턴(231) 상에 구비될 수 있다. 반도체 패턴(231)의 하부 및 분리 절연막(204)의 내부에는 캐비티(cavity, 233)가 형성될 수 있다.
이 경우, 상기 제2 채널 홀은 제2 채널막(206)을 관통하며, 분리 절연막(204)을 부분적으로 관통하도록 형성될 수 있다. 이후, 상기 제2 채널 홀에 의해 노출된 제2 채널막(206)의 측부를 씨드로 사용하는 SEG 공정을 통해 반도체 패턴(231)을 형성할 수 있다. 이에 따라, 반도체 패턴(231) 하부의 상기 제2 채널 홀 부분은 속이 빈 캐비티(233)로 변환될 수 있다. 제2 수직 채널(247c)은 제1 수직 채널(245a)의 내측벽 및 반도체 패턴(231) 상면 상에 형성될 수 있다.
일 실시예에 있어서, 도 53a 내지 도 53c에 도시된 수직형 메모리 장치에서 채널 연결부(210)가 생략될 수도 있다. 이에 따라, 제1 채널막(202) 및 제2 채널막(206)은 분리 절연막(204)에 의해 서로 전기적으로 분리될 수 있다. 이 경우, 제1 채널막(202)은 백 게이트(back gate)로 작용하여, GST 특성을 향상시킬 수 있다. 예를 들면, 제1 채널막(202)은 주변 회로 연결 영역 상에 형성된 콘택 구조물과 전기적으로 연결될 수 있으며, 프로그램 동작시 제1 채널막(202)으로 0V 또는 음의 전압이 인가되어 GST의 누설 전류를 억제할 수 있다. 또한, 읽기 동작시 제1 채널막(202)으로 OV 또는 양의 전압이 인가될 수 있다.
도 54는 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 도 53a에 도시된 구성 및/또는 구조와 실질적으로 동일한 구조 및/또는 구성에 대한 상세한 설명은 생략한다.
도 54를 참조하면, 제2 채널막(206) 하부에 제2 채널막(206) 저면과 접촉하는 제1 채널막 패턴(202c)이 하부 절연막(200) 상에 구비될 수 있다. 제1 채널막 패턴(220c)은 예를 들면, p형 불순물을 포함할 수 있다. 이 경우, 제1 채널막 패턴(220c)은 상기 수직형 메모리 장치의 p형 웰로 제공될 수 있다. 예시적인 실시예들에 있어서, 제1 채널막 패턴(202c)은 제2 채널막(206) 보다 높은 단위 면적당 불순물 농도를 가질 수 있다.
예시적인 실시예들에 따르면, 제1 채널막 패턴(202c)은 상기 제3 방향으로 연장하는 라인 형상을 가질 수 있다. 또한, 제1 채널막 패턴(220c)은 게이트 라인 컷 영역으로 제공되는 인접하는 2개의 개구부들(260) 사이의 중앙부에 배치될 수 있다. 이에 따라, 제1 채널막 패턴(202c)을 통해 2개의 개구부들(260)에 의해 그룹화되는 채널 열들에 균일하게 전류가 공급될 수 있다.
제2 수직 채널(247a)은 제2 채널막(206)을 부분적으로 관통하여 제2 채널막(206) 상부에 삽입 또는 매립된 형상을 가질 수 있다. 일 실시예에 있어서, 제2 수직 채널(247a)은 도 53b에 도시된 바와 같이, 제2 채널막(206)을 관통하며, 분리 절연막(204)을 부분적으로 관통할 수 있다. 일 실시예에 있어서, 도 53c에 도시된 바와 같이 제2 채널막(206) 내부에는 반도체 패턴이 형성되며, 제2 수직 채널(247a)은 상기 반도체 패턴 상에 형성될 수도 있다. 상기 반도체 패턴 하부의 분리 절연막(204) 내부에는 캐비티가 형성될 수 있다.
도 55는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다. 예를 들면, 도 55는 수직 채널 또는 패드 및 불순물 영역의 배열을 나타내는 평면도이다. 도 55에 도시된 상기 배열은 도 1, 도 17, 도 22, 도 27, 도 38, 도 39a 및 도 39b, 도 40, 도 48a 및 도 48b, 및 도 53a 내지 도 53c를 참조로 설명한 수직형 메모리 장치들에 공통적으로 적용될 수 있다. 상기의 도면들은 도 55의 I-I'라인을 따라 상기 제1 방향으로 절단한 단면도들일 수 있다. 설명의 편의를 위해, 도 55에서는 패드 및 불순물 영역 만을 도시하였으며, 다른 구성들은 생략하였다.
도 55를 참조하면, 상술한 바와 같이 게이트 라인들은 게이트 라인 컷 영역으로 제공되는 개구부(160, 260)에 의해 4개의 채널 열들 단위로 절단될 수 있다. 개구부(160, 260) 저면에 의해 노출된 채널막(106) 또는 제2 채널막(206) 상부에는 불순물 영역이 형성되며, 상기 불순물 영역은 제1 불순물 영역(208a) 및 제2 불순물 영역(208b)을 포함할 수 있다. 제1 불순물 영역(208a) 및 제2 불순물 영역(208b)은 상기 제3 방향으로 연장하는 라인 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 제1 불순물 영역(208a)은 n형 불순물을 포함하며, 상기 수직형 메모리 장치의 CSL로 제공될 수 있다. 제2 불순물 영역(208b)은 p형 불순물을 포함하며 상기 수직형 메모리 장치의 p형 웰로 제공될 수 있다. 이 경우, 제2 불순물 영역(208b)에 의해 수직 채널로의 전류가 보충될 수 있으므로, 예를 들면, 도 27 및 도 40을 참조로 설명한 구조에서 제1 채널막(202)을 생략시킬 수도 있다,
도 55에 도시된 바와 같이, 복수의 제1 불순물 영역들은(208a) 제2 불순물 영역(208b)에 대해 대칭 형상으로 배치될 수 있다. 따라서, 제2 불순물 영역(208b)으로부터 수직 채널들로의 균일한 전류 공급이 가능할 수 있다.
도 56a 내지 도 56c는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다. 예를 들면, 도 56a 내지 도 56c는 수직 채널 또는 패드 및 비트 라인들의 배열을 나타내는 평면도이다. 도 56a 내지 도 56c는 도시된 상기 배열은 도 1, 도 17, 도 22, 도 27, 도 38, 도 39a 및 도 39b, 도 40, 도 48a 및 도 48b, 및 도 53a 내지 도 53c를 참조로 설명한 수직형 메모리 장치들에 공통적으로 적용될 수 있다. 상기의 도면들은 도 56a 내지 도 56c의 I-I'라인들을 따라 상기 제1 방향으로 절단한 단면도들일 수 있다. 설명의 편의를 위해, 도 56a 내지 도 56c에서는 패드, 불순물 영역 및 비트 라인만을 도시하였으며, 다른 구성들은 생략하였다.
도 56a를 참조하면, 게이트 라인 컷 영역의 채널막 부분에는 상기 제3 방향으로 연장하는 불순물 영역(208)이 구비되고, 인접하는 불순물 영역들(208) 사이에는 예를 들면, 4개의 채널 열들이 그룹화될 수 있다. 각 채널 홀에는 상부에는 패드(255)가 형성되어 패드 어레이가 형성되며, 각 패드(255) 하부에는 수직 채널이 구비될 수 있다.
예시적인 실시예들에 따르면, 상기 패드 어레이에 포함된 패드들(255) 중 일부는 더미 패드(255a)로 제공될 수 있다. 예를 들면, 더미 패드(255a)는 p형 불순물이 포함될 수 있으며, 더미 패드(255a)를 제외한 나머지 패드들(255)은 n형 불순물을 포함할 수 있다. 이 경우, 더미 패드(255a)는 더미 패드(255a) 하부의 상기 수직 채널을 통해 제1 채널막 및/또는 제2 채널막과 전기적으로 연결되어 전류를 공급할 수 있다. 따라서, 더미 패드(255a)는 p형 웰로서 제공될 수 있다.
상기 패드 어레이 상부에는 비트 라인 콘택을 통해 패드(255)와 전기적으로 연결되며 연장하는 비트 라인(298)이 구비될 수 있다. 예를 들면, 비트 라인(298)은 상기 제2 방향으로 연장하며, 상기 제3 방향을 따라 복수로 배치될 수 있다. 예시적인 실시들에 따르면, 비트 라인들(298)중 일부는 더미 패드(255a)와 전기적으로 연결되어 더미 비트 라인(298a)으로 제공될 수 있다.
도 56b를 참조하면, 더미 비트 라인(298a) 및 비트 라인(298) 사이의 간격은 인접하는 비트 라인들(298) 사이의 간격보다 클 수 있다.
예시적인 실시예들에 따르면, 비트 라인(298) 및 더미 비트 라인(298a)을 통해 서로 다른 전기적 신호가 인가될 수 있다. 따라서, 더미 비트 라인(298a)과 비트 라인(298) 사이의 간격을 증가시켜 상기 서로 다른 전기적 신호가 커플링(coupling) 되거나 교란되는 것을 방지할 수 있다.
도 56c를 참조하면, 복수의 더미 비트 라인들이 구비되며 각 더미 비트 라인은 서로 다른 층 또는 서로 다른 레벨 상에 배치될 수 있다. 예를 들면, 제1 더미 비트 라인(298b)은 제1 더미 비트 라인 콘택(294a)을 통해 더미 패드(255a)와 전기적으로 연결되며, 제2 더미 비트 라인(298c)은 제2 더미 비트 라인 콘택(294b)을 통해 더미 패드(255a)와 전기적으로 연결될 수 있다. 이 경우, 제1 더미 비트 라인(298b) 및 제2 더미 비트 라인(298c)은 서로 다른 층간 절연막 상에 배치될 수 있다.
도 57은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 예를 들면, 도 57은 주변 회로 상에 메모리 셀 구조물이 적층된 구조를 도시하고 있다. 상기 메모리 셀 구조물은 예를 들면, 도 27에 도시된 메모리 셀 구조물과 실질적으로 동일하거나 유사한 구조를 가질 수 있다. 일부 실시예들에 있어서, 상기 메모리 셀 구조물은 도 1, 도 17, 도 22, 도 38, 도 39a 및 도 39b, 도 40, 도 48a 및 도 48b, 및 도 53a 내지 도 53c를 참조로 설명한 구성 및/또는 구조와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수도 있다.
이하에서는, 도 57을 참조로 상기 수직형 메모리 장치의 구조 및 제조 방법을 함께 설명한다. 도 28 내지 도 37을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들에 대해서는 상세한 설명을 생략한다.
도 57을 참조하면, 상기 수직형 메모리 장치는 기판(300) 상에 형성된 주변 회로 및 상기 주변회로 상에 배치되는 메모리 셀 구조물을 포함할 수 있다.
기판(300)은 단결정 실리콘 또는 단결정 게르마늄과 같은 반도체 기판을 포함할 수 있다. 기판(300)은 소자 분리막(301)에 의해 액티브 영역 및 필드 영역으로 구분될 수 있다. 또한, 기판(300)은 메모리 셀 영역(I) 및 주변 회로 연결 영역(II)으로 구분될 수 있다. 메모리 셀 영역(I) 상에는 상기 메모리 셀 구조물이 배치되며, 주변 회로 연결 영역(II) 상에는 상기 주변회로 및 상기 메모리 셀 구조물을 전기적으로 연결시키는 연결 배선 구조물이 배치될 수 있다.
상기 주변 회로는 게이트 구조물(330), 제1 플러그(340), 제2 플러그(355), 제3 플러그(365), 제1 배선(345) 및 제2 배선(360)을 포함할 수 있다. 게이트 구조물(330)과 인접한 기판(300) 상부에는 제1 불순물 영역(303) 및 제2 불순물 영역(305)이 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 불순물 영역(303)은 n형 불순물을 포함하며, 제2 불순물 영역(305)은 p형 불순물을 포함할 수 있다. 이 경우, 제1 불순물 영역(303) 및 게이트 구조물(330)에 의해 엔모스(NMOS) 트랜지스터가 정의되며, 제2 불순물 영역(305) 및 게이트 구조물(330)에 의해 피모스(PMOS) 트랜지스터가 정의될 수 있다.
게이트 구조물은 기판(300) 상에 적층된 게이트 절연막 패턴(310), 게이트 전극(315) 및 게이트 절연막 패턴(310)과 게이트 전극(315)의 측벽들 상에 형성된 게이트 스페이서(320)를 포함할 수 있다.
제1 플러그들(340)은 게이트 구조물(330)을 커버하는 제1 절연막(335)을 관통하여 불순물 영역들(303, 305)과 전기적으로 연결될 수 있다. 제1 절연막(335) 및 제1 플러그(340) 상에는 제1 배선(345)이 형성될 수 있다.
제1 절연막(335) 상에는 제1 배선(345)을 커버하는 제2 절연막(350)이 형성되며, 제2 절연막(350)을 관통하여 제1 배선(345)과 전기적으로 연결되는 제2 플러그(355)가 형성될 수 있다. 제2 절연막(350) 및 제2 플러그(355) 상에는 제2 배선(360)이 형성될 수 있다. 제2 절연막(350) 상에는 제2 배선(360)을 커버하는 하부 절연막(200)이 형성될 수 있다. 제2 배선(360) 상에는 하부 절연막(200)을 관통하는 제3 플러그(365)가 형성될 수 있다.
도 57은 2층 구조의 배선 구조를 예로 들어 도시하고 있으나, 회로의 집적도에 따라 상기 배선 구조는 3층 이상의 구조로 형성될 수도 있다.
하부 절연막(200) 상에는 메모리 셀 영역(I)에 배치되는 상기 메모리 셀 구조물 및 주변 회로 연결 영역(II) 상에 배치되는 상기 연결 배선 구조물이 형성될 수 있다. 상기 메모리 셀 구조물은 도 28 내지 도 37을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 통해 형성될 수 있다.
상기 연결 배선 구조물은 제2 채널막(206) 상에 구비되는 보호막(370) 및 보호막(370)을 관통하여 상기 메모리 셀 구조물 및 상기 주변 회로를 전기적으로 연결하는 연결 콘택을 포함할 수 있다. 상기 연결 콘택은 제1 연결 콘택(374) 및 제2 연결 콘택(378)을 포함할 수 있다.
보호막(370)은 주변 회로 연결 영역(II) 상에 형성된 층간 절연막들(212) 및 희생막들(214)(도 29 참조) 부분을 제거하여 개구부를 형성한 후, 상기 개구부를 채우는 절연막을 형성하고, 상기 절연막 상부를 평탄화함으로써 형성될 수 있다.
제1 연결 콘택(374)은 보호막(370), 제2 채널막(206) 및 분리 절연막(204)을 관통하는 제1 콘택 홀(373) 내부에 형성될 수 있다. 제1 콘택 홀(373)의 측벽 상에는 제1 연결 콘택(374)을 감싸는 제1 절연 패턴(372)이 형성될 수 있다.
제1 연결 콘택(374)과 접하는 제1 채널막(202) 상부에는 제4 불순물 영역(208d)이 형성될 수 있다. 예를 들면, 제4 불순물 영역(208d)은 p형 불순물을 포함하며, 상기 메모리 셀 구조물에 포함되어 CSL 라인으로 제공되는 제3 불순물 영역(208c)은 n형 불순물을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 콘택 홀(373) 형성 후, 제1 콘택 홀(373)에 의해 노출된 제1 채널막(202) 상부에 p형 불순물을 주입하여 제4 불순물 영역(208d)을 형성할 수 있다. 이후, 제1 콘택 홀(373) 측벽 상에 제1 절연 패턴(372)을 형성하고, 제1 콘택 홀(373)의 나머지 부분을 채우는 제1 연결 콘택(374)을 형성할 수 있다.
제2 연결 콘택(378)은 보호막(370), 제2 채널막(206), 분리 절연막(204) 및 제1 채널막(202)을 관통하는 제2 콘택 홀(375) 내부에 형성될 수 있다. 제2 콘택 홀(375)의 측벽 상에는 제2 연결 콘택(378)을 감싸는 제2 절연 패턴(376)이 형성될 수 있다.
제2 연결 콘택(378)은 제3 플러그(365)와 접촉하여 제2 배선(360)과 전기적으로 연결될 수 있다. 예시적인 실시예들에 따르면, 제2 연결 콘택(378)은 제2 배선(360)을 통해 상기 PMOS 트랜지스터의 제2 불순물 영역(305)과 전기적으로 연결될 수 있다.
상부 절연막(290)은 메모리 셀 영역(I) 및 주변 회로 연결 영역(II) 전체에 걸쳐 형성되어 보호막(370)을 커버할 수 있다. 보호막(370)을 관통하여 제1 및 제2 연결 콘택들(374, 378)과 접촉하는 제4 플러그들(380)이 형성될 수 있다.
주변 회로 연결 영역(II)의 상부 절연막(290) 부분 상에는 제4 플러그들(380)과 전기적으로 연결되는 연결 배선(390)이 형성될 수 있다. 연결 배선(390)에 의해 제1 연결 콘택(374) 및 제2 연결 콘택(378)이 서로 전기적으로 연결될 수 있다.
도 58은 일 실시예에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 도 57에 도시된 수직형 메모리 장치의 구성 및/또는 구조와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대해서는 상세한 설명을 생략한다.
도 58을 참조하면, 제2 채널막(206) 및 분리 절연막(204)은 실질적으로 메모리 셀 영역(I) 상에만 존재하며 주변 회로 연결 영역(II)까지 연장되지 않을 수 있다. 이 경우, 제1 연결 콘택(374)은 보호막(370a)을 관통하여 제4 불순물 영역(208d)과 접촉하며, 제2 연결 콘택(376)은 보호막(370a) 및 제1 채널막(202)을 관통하여 제3 플러그(365)와 접촉할 수 있다.
예시적인 실시예들에 따르면, 주변 회로 연결 영역(II) 상에 형성된 층간 절연막들(212), 희생막들(214), 제2 채널막(206) 및 분리 절연막(204)(도 29 참조) 부분을 제거하여 개구부를 형성한 후, 상기 개구부를 채우는 절연막을 형성하고, 상기 절연막 상부를 평탄화함으로써 보호막(307a)을 형성할 수 있다.
본 발명의 예시적인 실시예들에 따른 수직형 메모리 장치에서는 저저항층 또는 2층 구조의 채널막을 활용하여 채널막에서의 저항을 감소시키고 GSL에서의 누설전류를 감소시킬 수 있다. 상기 수직형 메모리 장치는 주변 회로 영역 상에 형성되는 수직형 메모리 셀 구조물에 효과적으로 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 하부 절연막 101: 트렌치
102, 102a, 102b: 저저항층 104: 오믹 접촉막
104a: 오믹 접촉막 패턴 106: 채널막
108, 208: 불순물 영역 112, 212: 층간 절연막
114, 214: 희생막 115: 하드 마스크
116, 216: 층간 절연막 패턴 118: 희생막 패턴
120, 220: 채널 홀 130, 231: 반도체 패턴
135, 235: 유전막 140, 240: 유전막 구조물
142: 수직 채널막 145, 245: 수직 채널
147, 247: 제1 매립막 150, 250: 제1 매립막 패턴
152: 리세스 155, 255: 패드
160, 260: 개구부 165: 갭
170: 게이트 전극막 180, 280: 게이트 라인
181, 281: 제2 매립막 패턴 182: CSL 콘택 홀
183: 절연막 패턴 185, 285: 제1 CSL 콘택
190, 290: 상부 절연막 192, 292: 제2 CSL 콘택
194, 294: 비트 라인 콘택 196, 296: CSL 배선
198, 298: 비트 라인 201: 제1 분리 절연막
202: 제1 채널막
202a, 202b, 220c: 제1 채널막 패턴
204: 분리 절연막 204a: 제2 분리 절연막
206: 제2 채널막 207: 식각 저지막
208a: 제1 불순물 영역 208b: 제2 불순물 영역
208c: 제3 불순물 영역 208d: 제4 불순물 영역
210: 채널 연결부 220a: 제1 채널 홀
220b: 제2 채널 홀 230: 제1 반도체 패턴
233: 캐비티 242a: 제1 수직 채널막
242b: 제2 수직 채널막 245a: 제1 수직 채널
245b, 247a, 247b: 제2 수직 채널
255a: 더미 패드 262: 홀
275: 제2 반도체 패턴 298a: 더미 비트 라인
298b: 제1 더미 비트 라인 298c: 제2 더미 비트 라인
300: 기판 301: 소자 분리막
303: 제1 불순물 영역 305: 제2 불순물 영역
310: 게이트 절연막 패턴 315: 게이트 전극
320: 게이트 스페이서 330: 게이트 구조물
335: 제1 절연막 340: 제1 플러그
345: 제1 배선 350: 제2 절연막
355: 제2 플러그 360: 제2 배선
365: 제3 플러그 370, 370a: 보호막
372: 제1 절연 패턴 373: 제1 콘택 홀
374: 제1 연결 콘택 375: 제2 콘택 홀
376: 제2 절연 패턴 378: 제2 연결 콘택
380: 제4 플러그 390: 연결 배선

Claims (10)

  1. 하부 절연막 상에 형성된 저저항층;
    상기 저저항층 상에 형성된 채널막;
    상기 채널막 상면에 수직한 제1 방향으로 연장하는 수직 채널들; 및
    상기 수직 채널들의 외측벽 상에 구비되며, 상기 제1 방향을 따라 순차적으로 서로 이격되도록 배치되는 게이트 라인들을 포함하고,
    상기 저저항층은 상기 수직 채널들과 이격되면서 상기 수직 채널들과 상기 제1 방향으로 서로 대향하도록 배치되는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 저저항층 및 상기 채널막 사이에 형성된 오믹 접촉막을 더 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  3. 제2항에 있어서, 상기 오믹 접촉막 및 상기 채널막은 p형 불순물이 도핑된 폴리실리콘을 포함하며,
    상기 오믹 접촉막은 상기 채널막 보다 높은 불순물 농도를 갖는 것을 특징으로 하는 수직형 메모리 장치.
  4. 제1항에 있어서, 상기 저저항층은 금속, 금속 질화물 및 금속 실리사이드로 구성된 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  5. 하부 절연막 상에 형성된 제1 채널막;
    상기 제1 채널막 상에 상기 제1 채널막과 이격되어 배치되는 제2 채널막;
    상기 제1 채널막 및 제2 채널막 사이에 구비되는 분리 절연막;
    상기 제2 채널막 상면에 수직한 제1 방향으로 연장하는 수직 채널들; 및
    상기 수직 채널들의 외측벽 상에 구비되며, 상기 제1 방향을 따라 순차적으로 서로 이격되도록 배치되는 게이트 라인들을 포함하는 수직형 메모리 장치.
  6. 제5항에 있어서, 상기 제1 채널막 및 상기 제2 채널막은 p형 불순물이 도핑된 폴리실리콘을 포함하며,
    상기 제1 채널막은 상기 제2 채널막보다 높은 불순물 농도를 갖는 것을 특징으로 하는 수직형 메모리 장치.
  7. 제5항에 있어서, 상기 제1 채널막은 상기 제2 채널막 보다 큰 두께를 갖는 것을 특징으로 하는 수직형 메모리 장치.
  8. 제5항에 있어서, 상기 제1 채널막 및 상기 제2 채널막을 연결하는 반도체 패턴을 더 포함하며,
    상기 수직 채널은 상기 반도체 패턴 상에 구비되는 것을 특징으로 하는 수직형 메모리 장치.
  9. 제5항에 있어서, 상기 수직 채널은 제1 수직 채널 및 제2 수직 채널을 포함하며,
    상기 제1 수직 채널은 상기 제2 채널막 상에 구비되며, 상기 제2 수직 채널은 상기 제1 수직 채널의 내측벽 상에 구비되어 상기 제2 채널막을 관통하는 것을 특징으로 하는 수직형 메모리 장치.
  10. 제5항에 있어서, 상기 제1 채널막은 복수의 라인 패턴들을 포함하며,
    상기 각 라인 패턴은 복수의 수직 채널들을 포함하는 일 이상의 채널 열과 중첩되는 것을 특징으로 하는 수직형 메모리 장치.
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