CN110728998B - 存储器装置及具有该存储器装置的存储器*** - Google Patents

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Abstract

存储器装置及具有该存储器装置的存储器***。本公开涉及一种存储器装置及具有该存储器装置的存储器***。该存储器装置包括：多个页缓冲器，其沿第一方向和与所述第一方向垂直的第二方向布置；第一储存组和第二储存组，其在所述第二方向上与所述多个页缓冲器相邻布置；以及开关电路，其被布置在所述第一储存组和所述第二储存组之间，并且根据页缓冲器的数目以及第一储存组和第二储存组的数目，选择性地将所述第一储存组和所述第二储存组联接到多条数据线。

Description

存储器装置及具有该存储器装置的存储器***
技术领域
本发明的各种实施方式总体涉及存储器装置及具有该存储器装置的存储器***。具体地，实施方式涉及一种包括储存器的存储器装置及包括该存储器装置的存储器***。
背景技术
存储器***可以包括存储器装置和存储器控制器。
存储器装置可以存储数据或输出所存储的数据。例如，存储器装置可以包括在电源被阻断时所存储的数据丢失的易失性存储器装置，或者即使在电源被阻断时也保留所存储的数据的非易失性存储器装置。
存储器控制器可以控制主机和储存装置之间的数据通信。
主机可以通过使用诸如快速***组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行连接SCSI(SAS)之类的接口协议与存储器装置通信。然而，出于主机和存储器***之间的数据通信目的而提供的接口协议可以不限于上述示例，并且可以包括各种其它接口协议，诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小磁盘接口(ESDI)或集成驱动电子设备(IDE)。
发明内容
各种实施方式涉及一种具有加载时间减少的储存单元的存储器装置及包括该存储器装置的存储器***。
根据一个实施方式，一种存储器装置可以包括：多个页缓冲器，所述多个页缓冲器沿第一方向和与所述第一方向垂直的第二方向布置；第一储存组和第二储存组，所述第一储存组和所述第二储存组在所述第二方向上与所述多个页缓冲器相邻布置；以及开关电路，所述开关电路被布置在所述第一储存组和所述第二储存组之间，并且根据页缓冲器的数目以及第一储存组和第二储存组的数目，选择性地将所述第一储存组和所述第二储存组联接到多条数据线。
根据一个实施方式，一种存储器装置可以包括：存储器单元阵列，所述存储器单元阵列联接到多条位线，所述多条位线在第一方向上彼此间隔开并且沿与所述第一方向垂直的第二方向延伸；以及***电路，所述***电路在与所述第一方向和所述第二方向垂直的第三方向上位于所述存储器单元阵列的下方，其中，所述***电路包括：多个页缓冲器，所述多个页缓冲器沿所述第一方向和所述第二方向以矩阵格式布置，并且分别联接到所述多条位线；第一储存组，所述第一储存组联接到第一组页缓冲器；第二储存组，所述第二储存组联接到第二组页缓冲器；以及开关电路，所述开关电路被布置在所述第一储存组和所述第二储存组之间并且联接至所述第一储存组和所述第二储存组，并将所述第一储存组或所述第二储存组联接到多条数据线。
根据一个实施方式，一种存储器***可以包括：存储器装置，所述存储器装置存储数据；以及存储器控制器，所述存储器控制器在主机和所述存储器装置之间进行通信，其中，所述存储器装置包括：多个页缓冲器，所述多个页缓冲器沿第一方向和与所述第一方向垂直的第二方向布置；第一储存组和第二储存组，所述第一储存组和所述第二储存组在所述第二方向上与所述多个页缓冲器相邻布置；以及开关电路，所述开关电路被布置在所述第一储存组和所述第二储存组之间，并将所述第一储存组和所述第二储存组当中的被选储存组联接到多条数据线。
根据一个实施方式，一种存储器***可以包括：存储器单元阵列，其沿行方向和列方向布置；一列或更多列页缓冲器组，其在存储器单元阵列的下方分别沿列方向布置并且联接到存储器单元阵列，各列页缓冲器组被划分为上组和下组；一个或更多个第一列锁存器组，其分别沿列方向布置并分别联接到上组；一个或更多个第二列锁存器组，其分别沿列方向布置并分别联接到下组；以及一个或更多个开关组，其布置在第一列锁存器组和第二列锁存器组之间，并且具有分别到第一列锁存器组和第二列锁存器组的第一路径和第二路径，并且被配置为将第一列锁存器组和第二列锁存器组交替地联接到数据线，其中，第一路径和第二路径具有彼此基本相同的长度。
附图说明
图1是例示根据本公开的一个实施方式的电子***的图；
图2是例示图1中所示的存储器控制器的详细图；
图3是例示根据本公开的一个实施方式的存储器装置的详细图；
图4是例示图3中所示的存储器单元阵列的图；
图5是例示三维结构的存储块的一个实施方式的立体图；
图6是例示三维结构的存储块的另一实施方式的立体图；
图7是例示具有单元下***电路(PUC)结构的存储器装置的立体图；
图8是例示根据本公开的一个实施方式的页缓冲器组和储存器的图；
图9是例示图8中所示的页缓冲器组的图；
图10是例示图9的页缓冲器之间的连接的图；
图11是例示图8的第一储存组和第二储存组的图；
图12是例示图11的储存锁存器之间的连接的图；
图13是例示图8的开关电路和列选择电路的图；
图14是例示图13的开关之间的连接的图；
图15是例示图14中所示的开关之一的实施方式的电路图；
图16是例示根据本公开的一个实施方式的页缓冲器组、第一储存组和第二储存组以及开关电路之间的连接的图；
图17是例示根据本公开的一个实施方式的数据传送方法的定时图；
图18是例示根据本公开的一个实施方式的数据传送顺序的图；
图19是例示图1中所示的存储器***的另一实施方式的图；
图20是例示图1中所示的存储器***的另一实施方式的图；
图21是例示图1中所示的存储器***的另一实施方式的图；以及
图22是例示图1中所示的存储器***的另一实施方式的图。
具体实施方式
现在将在下文中参照附图更全面地描述示例性实施方式。然而，它们可以以不同形式来具体实施，而不应该被解释为限于这里阐述的实施方式。相反，提供这些实施方式是为了使本公开将是彻底的和完整的，并且将示例性实施方式的范围充分传达给本领域技术人员。也就是说，本公开的技术精神可以以各种方式改变，并且可以被实现为具有各个方面的实施方式。在下文中，将通过一些实施方式描述本公开，使得本领域技术人员能够容易地实践本公开的实施方式。
注意到，对“实施方式”的引用不一定意味着仅一个实施方式，而对“实施方式”的不同引用不一定是指相同的实施方式。
应当理解，尽管这里可以使用术语“第一”和/或“第二”来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不脱离本公开教导的情况下，下面讨论的第一元件可以被称为第二元件。类似地，第二元件也可以被称为第一元件。
这里使用的术语仅出于描述特定实施方式的目的，并非旨在进行限制。在本公开中，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。将进一步理解，当在本说明书中使用术语“包括”、“包含”、“具有”等时，其指示存在所提及的特征、数字、步骤、操作、元件、组件和/或它们的组合，但不排除存在或添加一个或更多个其它特征、数字、步骤、操作、元件、组件和/或它们的组合。
应当理解，当一个元件被称为“联接”或“连接”到特定元件时，它可以直接联接或连接到该特定元件，或者可以按照其间存在中间元件的方式间接联接或连接到该特定元件。在说明书中，除非在上下文中具体指出相反描述，否则当元件被称为“包括”或“包含”组件时，其不排除其它组件，而是可以进一步包括其它组件。
上述示例性实施方式仅出于理解本公开的技术精神的目的，并且本公开的范围不应限于上述示例性实施方式。对于本公开所属领域的技术人员来说显而易见的是，除了上述示例性实施方式之外，还可以进行基于本公开的技术精神的其它变型。
图1是例示根据本公开的一个实施方式的电子***10000的图。
参照图1，电子***10000可以包括存储数据的存储器***1000和控制存储器***1000的主机2000。
存储器***1000可以包括存储数据的存储器装置1100、临时存储存储器***1000的操作所需的数据的缓冲存储器1300以及用于响应于主机2000的控制而控制存储器装置1100和缓冲存储器1300的存储器控制器1200。
主机2000可以使用诸如以下各种通信方法中的至少一种与存储器***1000通信：通用串行总线(USB)、串行AT附件(SATA)、串行连接SCSI(SAS)、高速片间(HSIC)、小型计算机***接口(SCSI)、***组件互连(PCI)、快速PCI(PCIe或PCI-e)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、注册的DIMM(RDIMM)和负载减少DIMM(LRDIMM)通信方法。
存储器控制器1200可以控制存储器***1000的操作并且控制主机2000和存储器装置1100之间的数据交换。例如，存储器控制器1200可以响应于来自主机2000的请求而控制存储器装置1100编程数据或读取数据。另外，存储器控制器1200可以存储关于存储器装置1100中所包括的主存储块和子存储块的信息，并且选择存储器装置1100以根据针对编程操作所加载的数据的量来对主存储块或子存储块执行编程操作。根据实施方式，存储器装置1100可以包括闪存。
存储器控制器1200可以控制主机2000和缓冲存储器1300之间的数据交换，或者可以将用于存储器装置1100的控制的***数据临时存储在缓冲存储器1300中。缓冲存储器1300可以用作存储器控制器1200的操作存储器、高速缓冲存储器或缓冲存储器。缓冲存储器1300可以存储由存储器控制器1200执行的代码和命令。另外，缓冲存储器1300可以存储由存储器控制器1200处理的数据。
存储器控制器1200可以将从主机2000输入的数据临时存储在缓冲存储器1300中，并将临时存储在缓冲存储器1300中的数据传送到存储器装置1100。此外，存储器控制器1200可以从主机2000接收数据和逻辑地址并将逻辑地址转换为指示实际存储数据的区域的物理地址。另外，存储器控制器1200可以在缓冲存储器1300中存储逻辑到物理地址映射表，该逻辑到物理地址映射表配置逻辑地址和物理地址之间的映射关系。
作为示例而非限制，缓冲存储器1300可以包括双数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双数据4(LPDDR4)SDRAM、图形双数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或存储器总线动态随机存取存储器(RDRAM)。
图2是例示存储器控制器(例如，图1中所示的存储器控制器1200)的详细图。
参照图2，存储器控制器1200可以包括用于控制主机2000和存储器装置1100之间的通信的中央处理单元(CPU)1210、内部存储器1220、NAND接口1230、缓冲器接口1240、主机接口1250。中央处理单元1210、内部存储器1220、NAND接口1230、缓冲器接口1240和主机接口1250可以通过总线1260彼此通信。
中央处理单元1210可以执行各种操作以控制存储器装置1100，生成命令或地址，或执行固件。中央处理单元1210可以控制内部存储器1220、NAND接口1230、缓冲器接口1240和主机接口1250。
内部存储器1220可以存储用于存储器控制器1200的操作的各种类型的***信息。例如，内部存储器1220可以包括SRAM。内部存储器1220可以存储用于存储器***1000的地址映射信息。例如，从主机2000接收的逻辑地址与存储器装置1100的物理地址之间的映射表可以被存储在内部存储器1220中。
NAND接口1230可以被配置为响应于中央处理单元1210的控制而与存储器装置1100通信。NAND接口1230可以通过通道与存储器装置1100通信传输命令、地址和数据。
缓冲器接口1240可以响应于中央处理单元1210的控制而与图1的缓冲存储器1300进行通信。
主机接口1250可以被配置为响应于中央处理单元1210的控制而与联接到存储器***1000的外部主机2000进行通信。例如，主机接口1250可以从主机2000接收编程外部命令、数据以及与编程外部命令对应的逻辑地址。另外，主机接口1250可以从主机2000接收读取外部命令和与读取外部命令对应的逻辑地址。
图3是例示根据本公开的一个实施方式的存储器装置(例如，存储器装置1100)的图。
参照图3，存储器装置1100可以包括存储数据的存储器单元阵列100、执行编程操作、读取操作和擦除操作的***电路200以及控制***电路200的控制逻辑300。
存储器单元阵列100可以包括多个平面，并且各平面可以包括多个存储块。
***电路200可以包括电压发生器210、地址控制器220、行解码器230、页缓冲器组240、储存器250、输入/输出控制器260和操作组件(OC)270。
电压发生器210可以响应于操作信号OPSIG而生成用于操作的操作电压OPVOL。例如，电压发生器210可以生成编程电压、读取电压、擦除电压、通过电压、导通电压和截止电压，并将这些电压输出为操作电压OPVOL。
地址控制器220可以从控制逻辑300接收地址ADD，并且可以将接收到的地址ADD的行地址RADD传送到行解码器230并将列地址CADD传送到储存器250。
行解码器230可以接收操作电压OPVOL，并且响应于行地址RADD而将操作电压OPVOL传送到所选择的块。例如，行解码器230可以通过局部线LL联接到存储器单元阵列100，并且响应于行地址RADD而通过被选存储块的局部线LL传送操作电压OPVOL。
页缓冲器组240可以通过位线BL联接到存储器单元阵列100并临时存储数据。页缓冲器组240可以包括多个页缓冲器，并且各页缓冲器可以响应于从控制逻辑300输出的页缓冲器控制信号PBSIG而感测位线BL中的电压或电流。
储存器250可以包括用于临时存储数据的储存锁存器，并且可以联接到页缓冲器组240。例如，储存锁存器可以是高速缓存锁存器。储存锁存器可以被划分为多个储存组，并且储存组各自可以联接到页缓冲器中的不同的页缓冲器。储存器250可以响应于列地址CADD、向上选择信号U_SEL和向下选择信号D_SEL而在数据线DL和DLb与页缓冲器组240之间传送数据。例如，储存器250可以响应于列地址CADD而在数据线DL和DLb与页缓冲器组240之间依次传送数据。例如，储存器250可以响应于向上选择信号U_SEL和向下选择信号D_SEL而将数据传送到储存锁存器或从储存锁存器接收数据。向上选择信号U_SEL和向下选择信号D_SEL可以从控制逻辑300输出。数据线'DL'和数据线'DLb'可以被同时应用不同的数据。
输入/输出控制器260可以通过输入/输出线与图1的存储器控制器1200通信。例如，输入/输出控制器260可以从存储器控制器1200接收命令CMD、地址ADD和数据DATA；将命令CMD和地址传送到控制逻辑300；并且通过数据线DL和DLb将数据DATA传送到储存器250。另外，输入/输出电路260可以将通过数据线DL和DLb接收到的数据DATA输出到存储器控制器1200。输入/输出控制器260可以响应于存储器装置1100中使用的选通时钟STB_CLK而输入和输出命令CMD、地址ADD和数据DATA。输入/输出控制器260可以响应于数据线预充电信号DL_Pre而将加载在数据线DL和DLb或输入/输出线上的数据放大并进行输出。上拉电路或下拉电路可用于放大数据。由于上拉电路和下拉电路的各种结构已经公开，因此在该实施方式中省略其详细描述。
操作组件270可以根据列地址CADD输出向上选择信号U_SEL和向下选择信号D_SEL。操作组件270可以在传送与列地址CADD的一半(1/2)对应的数据时输出向上选择信号U_SEL，并且在传送与另一半对应的数据时输出向下选择信号D_SEL。例如，假设单个页(联接到单条字线的一组存储器单元)具有八千字节(以下称为8K)的容量。操作组件270可以将8K数据的列地址CADD分成两半，并且可以在传送与前四千字节(下文中为4K)对应的数据时输出向上选择信号U_SEL，并且在传送与其余4K对应的数据时输出向下选择信号D_SEL。向上选择信号U_SEL和向下选择信号D_SEL可以具有相反的逻辑值。例如，当输出逻辑高的向上选择信号U_SEL时，可以输出逻辑低的向下选择信号D_SEL。另一方面，当输出逻辑低的向上选择信号U_SEL时，可以输出逻辑高的向下选择信号D_SEL。
如上所述，可以将整个列地址CADD划分成两半，并且可以根据划分后的列地址CADD来输出向上选择信号U_SEL或向下选择信号D_SEL。然而，操作组件270可以通过各种方法选择性地输出向上选择信号U_SEL和向下选择信号D_SEL。换句话说，在本实施方式中，为了缩短数据从包括高速缓存锁存器的储存器250被传送到页缓冲器组240所通过的路径的长度，储存器250中的高速缓存锁存器可以被划分为第一储存组和第二储存组，数据可以从第一储存组或第二储存组被传送到页缓冲器组240，或者数据可以从页缓冲器组240被传送到数据线DL和DLb。例如，操作组件270可以根据页缓冲器组240中所包括的页缓冲器的布置和储存器250中的高速缓存锁存器的布置来输出向上选择信号U_SEL或向下选择信号D_SEL。控制逻辑300可以根据命令锁存使能信号CLE和地址锁存使能信号ALE接收命令CMD和地址ADD。例如，控制逻辑300可以响应于命令CMD而输出操作信号OPSIG和页缓冲器控制信号PBSIG，并且可以将地址ADD传送到地址控制器220。
图4是例示存储器单元阵列(例如，图3中所示的存储器单元阵列100)的图。
参照图4，存储器单元阵列100可以包括多个平面，并且各平面可以包括多个存储块。作为示例，图4例示了作为实施方式的包括在单个平面中的存储块BK1至BKi(其中i是正整数)。
存储块BK1至BKi可以共享位线BL1至BLk(其中k是正整数)。位线BL1至BLk可以沿第一方向X排列，而存储块BK1至BKi可以沿与第一方向X垂直的第二方向Y排列。虽然在图4中未示出，但是当存储器单元阵列100包括多个平面时，多个平面可以沿第一方向X排列。
图5是例示三维结构的存储块BKi的一个实施方式的立体图。
参照图5，存储块BKi可以与图4中所示的多个存储块BK1至BKi中的任意一个存储块对应。如图5中所例示的，存储块BKi可以具有三维结构。
具有三维结构的存储块BKi可以在与基板垂直的第三方向Z(Z方向)上具有I形状，并且包括布置在位线BL和源线SL之间的多个单元串ST。根据实施方式，可以形成阱来代替源线SL。该结构可以称为“比特成本可缩放”(BiCS)结构。例如，当源线SL沿水平方向形成在基板的顶部时，具有BiCS结构的单元串ST可以沿垂直方向(Z方向)形成在源线SL的顶部。
更具体地，单元串ST可以在第一方向X和第二方向Y上以矩阵格式布置。单元串ST可以包括彼此堆叠并且彼此分离的源极选择线SSL、字线WL和漏极选择线DSL。源极选择线SSL、字线WL和漏极选择线DSL的数目可以不限于图5中所示的数目，并且可以根据各存储器装置1100而改变。单元串ST可以包括垂直沟道层CH和位线BL。垂直沟道层CH可以垂直地穿过源极选择线SSL、字线WL和漏极选择线DSL。位线BL可以与垂直沟道层CH的在漏极选择线DSL的顶部上方突出的顶部接触并且沿第二方向Y延伸。存储器单元可以形成在字线WL和垂直沟道层CH之间。可以在位线BL和垂直沟道层CH之间进一步形成接触插塞CT。
图6是例示三维结构的存储块BKi的另一实施方式的立体图。
参照图6，存储块BKi可以与图4中所示的多个存储块BK1至BKi中的任何一个存储块对应。图6的存储块BKi可以具有与图5不同的三维结构。具有三维结构的存储块BKi可以被形成为沿与基板垂直的第三方向Z延伸的U形，并且包括成对联接在位线BL和源线SL之间的源极串ST_S和漏极串ST_D。源极串ST_S和漏极串ST_D可以通过管栅PG彼此联接以形成U形结构。管栅PG可以形成在管线PL中。更具体地，源极串ST_S可以垂直地形成在源线SL和管线PL之间，而漏极串ST_D可以垂直地形成在位线BL和管线PL之间。上述这种单元串的结构可以被称为“管状比特成本可缩放”(P-BiCS)结构。
更具体地，漏极串ST_D和源极串ST_S可以沿第一方向(X)和第二方向(Y)布置并且彼此交替。漏极串ST_D可以包括彼此堆叠并彼此分离的字线WL和漏极选择线DSL、以及垂直穿透字线WL和漏极选择线DSL的漏极垂直沟道层D_CH。源极串ST_D可以包括彼此堆叠并彼此分离的字线WL和源极选择线SSL、以及垂直穿透字线WL和源极选择线DSL的源极垂直沟道层S_CH。漏极垂直沟道层D_CH和源极垂直沟道层S_CH可以通过管线PL中的管栅PG彼此联接。位线BL可以与漏极垂直沟道层D_CH的在漏极选择线DSL上方突出的顶部接触并且沿第二方向(Y方向)延伸。
应注意，图5和图6中所示的存储块BKi的结构仅是示例，并且本发明不限于此。也就是说，存储块BKi可以依据设计而具有各种其它结构。
图7是例示具有“单元下***电路”(PUC)结构的存储器装置1100的立体图。
参照图7，存储器单元阵列100可以形成在***电路200上方以减小存储器装置1100的尺寸。存储器单元阵列100形成在***电路200的顶部上的这种结构被称为PUC结构。例如，假设联接到存储器单元阵列100的位线BL1至BLk沿第二方向(Y)延伸并且沿第一方向(X)彼此分离，那么存储器单元阵列100可以在第三方向(Z)上形成在***电路200的顶部上。因此，位线BL1至BLk可以沿第三方向(Z)联接到***电路200。
图8是例示根据本公开的一个实施方式的页缓冲器组240和储存器250的图。
参照图8，页缓冲器组240可以通过位线BL1至BLk联接到存储器单元阵列100。例如，页缓冲器组240可以包括联接到位线BL1至BLk的多个页缓冲器。
储存器250可以包括第一储存组51和第二储存组54、开关电路52以及列选择电路53。虽然图8为了便于说明实施方式而例示了两个储存组51和54，但是储存组的数目不限于此。
分别联接到页缓冲器的储存锁存器可以被包括在第一储存组51和第二储存组54中。例如，储存锁存器可以是高速缓存锁存器。第一储存组51和第二储存组54一起可以对应于常规的单个储存组。开关电路52可以布置在第一储存组51和第二储存组54之间。在该实施方式中，列选择电路53的位置可以不受限制。在该实施方式中，第二储存组54、开关电路52和第一储存组51可以沿第二方向Y依次布置。
下面更详细地描述页缓冲器组240和储存器250的配置。
图9是例示图8中所示的页缓冲器组240的图。
参照图9，页缓冲器组240可以包括第一页缓冲器PB1至第k页缓冲器PBk。第一页缓冲器PB1至第k页缓冲器PBk可以沿第一方向X和第二方向Y布置。例如，第一页缓冲器PB1至第a页缓冲器PBa可以沿第二方向Y布置，而第(a+1)页缓冲器PBa+1至第b页缓冲器PBb也可以沿第二方向Y布置，其中a是正整数。第(a+1)页缓冲器PBa+1至第b页缓冲器PBb可以在第一方向X上与页缓冲器PB1至PBa相邻布置。以这种方式，第(b+1)页缓冲器PBb+1至第c页缓冲器PBc可以在第一方向X上与页缓冲器PBa+1至PBb相邻布置。以这种方式，第一页缓冲器PB1至第k页缓冲器PBk可以沿第一方向X和第二方向Y布置。在图9中，k是大于j的正整数，j是大于c的正整数，c是大于b的正整数，并且b是大于a的正整数。
下面将详细描述上述页缓冲器(PB#)的连接。
图10是例示图9中所示的第一页缓冲器PB1至第k页缓冲器PBk之间的连接的图。
参照图9和图10，第一页缓冲器PB1至第k页缓冲器PBk可以分别联接到第一位线BL1至第k位线BLk。例如，第一页缓冲器PB1可以联接到第一位线BL1，第二页缓冲器PB2可以联接到第二位线BL2。就位线布置的顺序而言，当第(a+1)位线BLa+1与第a位线BLa相邻时，第a位线BLa可以联接到第a页缓冲器PBa，并且第(a+1)位线BLa+1可以联接到第(a+1)页缓冲器PBa+1。换句话说，沿第一方向X布置的第一位线BL1至第k位线BLk可以分别联接到沿第一方向X和第二方向Y布置的第一页缓冲器PB1至第k页缓冲器PBk。
图11是例示图8中所示的第一储存组51和第二储存组54的图。
参照图9和图11，第一储存组51和第二储存组54可以包括联接到页缓冲器(PB#)的储存锁存器(CL#)。例如，储存锁存器CL#可以被划分成诸如第一储存组51和第二储存组54的两组。第一储存组51可以包括分别联接到第一页缓冲器PB1至第k页缓冲器PBk的储存锁存器CL1至CLk当中的一些储存锁存器(CL#的1/2)而第二储存组54可以包括其余的储存锁存器(CL#的1/2)。例如，假设第一页缓冲器PB1至第k页缓冲器PBk沿第二方向Y划分成两组，一组页缓冲器可以联接到第一储存组51，而另一组页缓冲器可以联接到第二储存组54。
更具体地，第一储存组51可以包括第一储存锁存器CL1至第a/2储存锁存器CLa/2、第(a+1)储存锁存器CLa+1至第b/2储存锁存器CLb/2、第(b+1)储存锁存器CLb+1至第c/2储存锁存器CLc/2以及第(j+1)储存锁存器CLj+1至第k/2储存锁存器CLk/2。第二储存组54可以包括第{(a/2)+1}储存锁存器CLa/2+1至第a储存锁存器CLa、第{(b/2)+1}储存锁存器CLb/2+1至第b储存锁存器CLb、第{(c/2)+1}储存锁存器CLc/2+1至第c储存锁存器CLc以及第{(k/2)+1}储存锁存器CLk/2+1至第k储存锁存器CLk。
开关电路52可以布置在第一储存组51和第二储存组54之间。虽然图11例示了列选择电路53布置在第一储存组51和第二储存组54之间，但是要注意，列选择电路53的位置可以不限于特定位置。例如，列选择电路53可以布置在第一储存组51和第二储存组54之间，或者沿第二方向Y布置在第二储存组54下方。
图12是例示图11中所示的储存锁存器之间的连接的图。
参照图12，各储存锁存器可以包括两个反相器IV。作为示例，下面将描述在图11所示的储存锁存器当中的包括在一行中的储存锁存器CL1、CLa+1、CLb+1至CLj+1。
储存锁存器CL1、CLa+1、CLb+1至CLj+1可以将加载到数据线DL和DLb上的数据传送到不同的页缓冲器，或者将从页缓冲器接收到的数据传送到数据线DL和DLb。
储存锁存器CL1、CLa+1、CLb+1至CLj+1各自可以包括具有作为输入端子的第一节点N1和作为输出端子的第二节点N2的反相器以及具有作为输出端子的第一节点N1和作为输入端子的第二节点N2的反相器。加载到数据线DL上的数据可以通过第一节点N1传送，而加载到数据线DLb上的数据可以通过第二节点N2传送。另外，储存锁存器CL1、CLa+1、CLb+1至CLj+1可以通过第一节点N1或第二节点N2分别联接到页缓冲器。
数据线DL和DLb以及储存锁存器CL1、CLa+1、CLb+1至CLj+1彼此可以不直接联接，而是可以通过开关电路彼此联接。这将在下面参照图13进行描述。
图13是例示图8中所示的开关电路52和列选择电路53的图。
参照图13，开关电路52可以包括多个开关SW1至SWk/2。开关SW1至SWk/2可以按照与如参照图11所述的第一储存组51或第二储存组54中包括的储存锁存器布置的方式相同的方式来布置。例如，第一开关SW1至第a/2开关SWa/2可以沿第二方向Y布置，而第(a+1)开关SWa+1至第b/2开关SWb/2可以沿第二方向Y布置。假设第一开关SW1至第a/2开关SWa/2属于一组并且第(a+1)开关SWa+1至第b/2开关SWb/2属于另一组，那么这些组可以在第一方向X上彼此相邻地布置。以这种方式，第一开关SW1至第a/2开关SWa/2可以以矩阵格式布置。
列选择电路53可以包括响应于列地址CADD而输出列选择信号CS<1：m>的第一列选择电路组CSG1至第m列选择电路组CSGm。例如，列选择电路53可以包括按照与开关电路52中包括的开关SW1至SWk/2相同的方式布置的多个列选择电路CS1至CSk/2。多个列选择电路CS1至CSk/2在第一列选择电路CS1至第k/2列选择电路CSk/2的布局中可以按列划分为列选择电路组CSG1至CSGm。列选择电路组CSG1至CSGm可以响应于列地址CADD而依次输出列选择信号CS<1：m>。列选择电路组CSG1至CSGm各自可以包括多个选择电路。在第一列选择电路组CSG1的示例中，第一列选择电路CS1可以响应于列地址CADD而将第一列选择信号CS<1>传送到第一开关SW1。换句话说，在第一列选择电路组CSG1的示例中，在第一列选择电路CS1将第一列选择信号CS<1>传送到第一开关SW1之后，第二列选择电路CS2可以将第二个第一列选择信号CS<1>传送到第二开关SW2。以这种方式，可以依次选择第一开关SW1至第a/2开关SWa/2。
由于第一储存组51和第二储存组54彼此分离并且开关电路52通过选择第一储存组51或第二储存组54来传送数据，因此在数据被传送到第一储存组51之后，可以再次输出第一列选择信号CS<1>以便将数据传送到第二储存组54。更具体地，假设依次输出了第一列地址至第二十列地址，当输出第一列地址至第十列地址时可以使能向上选择信号U_SEL，并且开关电路52可以通过向上选择信号U_SEL将数据依次传送到第一储存组51。随后，由于在输出第十一列地址至第二十列地址时使能向下选择信号D_SEL，因此开关电路52可以通过向下选择信号D_SEL将数据依次传送到第二储存组54。换句话说，可以在不同的时间向第一列选择电路CS1应用两个列地址，并且与各列地址对应的数据可以根据向上选择信号U_SEL或向下选择信号D_SEL被传送到第一储存组51或第二储存组54。
当从第一列选择电路组CSG1的第一列选择电路CS1至第a/2列选择电路CSa/2全部输出第一列选择信号CS<1>时，第二列选择电路组CSG2的第(a+1)列选择电路CSa+1至第b/2列选择电路CSb/2可以依次传送用于依次选择第(a+1)开关SWa+1至第b/2开关SWb/2的第二列选择信号CS<2>。以这种方式，列选择电路组CSG1至CSGm中的第一列选择电路CS1至第k/2列选择电路CSk/2可以响应于列地址CADD而依次输出第一列选择信号CS<1>至第m列选择信号CS<m>。
第一开关SW1至第k/2开关SWk/2可以响应于向上选择信号U_SEL和向下选择信号D_SEL而选择性地将第一储存组51和第二储存组54当中的一个联接到数据线DL和DLb。换句话说，第一开关SW1至第k/2开关SWk/2可以在向上选择信号U_SEL被使能时选择第一储存组51，并且在向下选择信号D_SEL被使能时选择第二储存组54。因此，根据列选择信号CS<1：m>以及向上选择信号U_SEL或向下选择信号D_SEL所选择的开关可以将第一储存组51或第二储存组54联接到数据线DL和DLb。
例如，当从第一列选择电路组CSG1中所包括的选择电路CS1至CSa/2当中的第一选择电路CS1输出第一列选择信号CS<1>时，可以选择第一开关SW1。当禁用向下选择信号D_SEL并且使能向上选择信号U_SEL时，第一开关SW1可以将数据线DL和DLb联接到第一储存组51中的被选储存锁存器。向上选择信号U_SEL和向下选择信号D_SEL可以从图3的操作组件270输出。例如，操作组件270可以基于列地址将沿第二方向Y布置的多个页缓冲器(PB#)划分为两半，并且可以根据一半数目的页缓冲器选择性地输出向上选择信号U_SEL和向下选择信号D_SEL。
例如，假设沿第二方向Y布置十个页缓冲器(PB#)，当输出五个列地址时，操作组件270可以使能向上选择信号U_SEL，使得5比特的数据可以被输入到与十个页缓冲器中的一半对应的五个页缓冲器。当五个列地址被全部输出时，操作组件270可以在输出其余五个列地址的同时使能向下选择信号D_SEL。在输出向下选择信号D_SEL之后，操作组件270可以在输出下一组五个列地址时再次使能向上选择信号U_SEL。以这种方式，操作组件270可以根据列地址交替地使能向上选择信号U_SEL和向下选择信号D_SEL。因此，输入到开关电路52的数据可以在向上选择信号U_SEL被使能时传送到第一储存组51，并且在向下选择信号D_SEL被使能时传送到第二储存组54。为了更具体地描述开关和储存锁存器之间的连接关系，作为示例，下面将描述沿同一行布置的一组开关(下文中，称为开关组SG)。
图14是例示图13中所示的开关之间的连接的图。
参照图14，开关组SG中所包括的开关SW1、SWa+1、SWb+1至SWj+1可以共同联接到数据线DL和DLb，通过第一高速缓存线CS_L1联接到第一储存组51，并且可以通过第二高速缓存线CS_L2联接到第二储存组54。如上所述，当单个储存组被划分为第一储存组51和第二储存组54并且开关组SG被布置在第一储存组51和第二储存组54之间时，第一高速缓存线CS_L1的长度LEN1和第二高速缓存线CS_L2的长度LEN2可以彼此相同或相似。换句话说，长度与第一高速缓存线CS_L1和第二高速缓存线CS_L2的总和相对应的常规高速缓存线可引起更长的数据加载时间。然而，由于该实施方式的高速缓存线比常规高速缓存线短，所以可以缩短数据加载时间。
下面描述数据传送方法。
当向上选择信号U_SEL被使能并且向下选择信号D_SEL被禁用时，如果第一列选择信号CS<1>被使能并且其余的第二列选择信号CS<2>至第m列选择信号CS<m>被禁用，则仅可以启用第一开关SW1。结果，数据线DL和DLb可以联接到第一储存组51。因此，在编程操作期间，加载到数据线DL和DLb上的数据可以被传送到第一储存组51，并且在读取操作期间，加载到第一储存组51上的数据可以被传送到数据线DL和DLb。
图15是例示图14中所示的开关之一的实施方式的电路图。由于图14的开关SW1、SWa+1、SWb+1至SWj+1具有相同的结构，因此出于描述和示例方便的目的，仅描述第一开关SW1作为示例。
参照图15，第一开关SW1可以包括第一开关装置S1至第三开关装置S3。
第一开关装置S1可以被配置为响应于列选择信号CS<1>而将数据线DL和DLb联接到第二开关装置S2和第三开关装置S3。第二开关装置S2可以被配置为响应于向上选择信号U_SEL而将数据线DL和DLb与第一高速缓存线CS_L1彼此联接。第三开关装置S3可以被配置为响应于向下选择信号D_SEL而将数据线DL和DLb与第二高速缓存线CS_L2彼此联接。可以仅使能向上选择信号U_SEL和向下选择信号D_SEL中的一个，而不可以同时使能向上选择信号U_SEL和向下选择信号D_SEL。然而，可以同时禁用向上选择信号U_SEL和向下选择信号D_SEL。
因此，当向上选择信号U_SEL被使能时，向下选择信号D_SEL可以被禁用，使得数据线DL和DLb可以联接到第一高速缓存线CS_L1。另一方面，当向下选择信号D_SEL被使能时，向上选择信号U_SEL可以被禁用，使得数据线DL和DLb可以联接到第二高速缓存线CS_L2。
图16是例示根据本公开的一个实施方式的页缓冲器组240、第一储存组51和第二储存组54以及开关电路52之间的连接的图。
当将图8至图15的附图组合时，页缓冲器组240、第一储存组51、开关电路52和第二储存组54可以如图16所示的彼此联接。
更具体地，开关电路52中所包括的开关SW#可以分别联接到第一储存组51和第二储存组54中所包括的储存锁存器CL#，并且可以响应于向上选择信号U_SEL和向下选择信号D_SEL而选择第一储存组51和第二储存组54当中的一个中所包括的储存锁存器CL#。由于开关电路52被布置在第一储存组51和第二储存组54之间，因此将开关电路52联接到第一储存组51的高速缓存线的长度LEN1可以与将开关电路52联接到第二储存组54的高速缓存线的长度LEN2相同。因此，通过第一储存组51的数据发送和接收时间与通过第二储存组54的数据发送和接收时间可以彼此相似。
第一储存组51中所包括的储存锁存器CL#可以联接到页缓冲器组240中所包括的一些页缓冲器PB#，并且第二储存组54中所包括的储存锁存器CL#可以联接到页缓冲器组240中所包括的其它页缓冲器PB#。例如，沿第二方向Y布置的页缓冲器PB#可以被划分成两组。基于第二方向Y而位于上侧的上组页缓冲器PB#可以联接到第一储存组51，而位于下侧的下组页缓冲器PB#可以联接到第二储存组54。
图17是例示根据本公开的一个实施方式的数据传送方法的定时图。
参照图17，例示了在编程操作期间将加载到数据线DL和DLb上的数据传送到储存锁存器的方法。
当根据列地址CADD将向上选择信号U_SEL使能到高电平时，向下选择信号D_SEL可以被禁用到低电平，并且可以选择第一高速缓存线CS_L1。
例如，当传送与列地址CADD1至CADD20对应的数据DATA时，响应于当第一高速缓存线CS_L1被选择时依次输入的第一列地址CADD1至第十列地址CADD10，数据DATA可以被传送到第一储存组51。更具体地，数据DATA可以响应于数据线预充电信号DL_Pre而被加载到数据线DL和DLb上。数据DATA可以响应于第一列地址CADD1而通过第一高速缓存线CS_L1被传送到第一储存组51。由于第一高速缓存线CS_L1具有一致长度，因此可以缩短数据被加载到数据线DL和DLb上的时间ΔV，并且可以减小用于加载数据的时间ΔV的差(171)。加载到数据线DL和DLb上的数据可以响应于存储器装置1100中使用的选通时钟STB_CLK而被依次传送到第一高速缓存线CS_L1。
当与第十列地址CADD10对应的数据最后被传送到第一储存组51时，与第十一列地址CADD11对应的数据可以开始通过第二高速缓存线CS_L2被传送到第二储存组54。换句话说，从第十一列地址CADD11开始，向上选择信号U_SEL可以被禁用，并且可以使能向下选择信号D_SEL。因此，开关电路52可以通过第二高速缓存线CS_L2将数据线DL和DLb联接到第二储存组54。
下面更详细地描述根据上述实施方式的数据传送顺序。
图18是例示根据本公开的一个实施方式的数据传送顺序的图。
参照图18，作为示例，以下描述数据被输入到沿第二方向布置的第一页缓冲器PB1至第八页缓冲器PB8的顺序。如图18所示，尽管八个页缓冲器PB1至PB8沿第二方向布置，但是其它页缓冲器可以进一步沿与第二方向垂直的第一方向布置。将数据输入其余页缓冲器的方法可以类似于将数据输入第一页缓冲器PB1至第八页缓冲器PB8的方法。
当依次输入第一数据DATA1至第八数据DATA8时，第一数据DATA1至第四数据DATA4可以与第一列地址组CADD1对应，其余的第五数据DATA5至第八数据DATA8可以与第二列地址组CADD2对应。
当输入与第一列地址组CADD1对应的第一数据DATA1至第四数据DATA4时(①)，可以通过第一列选择电路CS1选择第一列。由于向上选择信号U_SEL通过第一列地址组CADD1被使能，因此与第一列对应的第一开关电路SW1可以将第一数据DATA1至第四数据DATA4依次传送到第一储存组中所包括的第一储存锁存器CL1至第四储存锁存器CL4(②)。传送到第一储存锁存器CL1至第四储存锁存器CL4的第一数据DATA1至第四数据DATA4可以被传送到第一页缓冲器PB1至第四页缓冲器PB4(③)。当所有的第一数据DATA1至第四数据DATA4分别通过第一储存锁存器CL1至第四储存锁存器CL4被传送到第一页缓冲器PB1至第四页缓冲器PB4时，可以传送与第二列地址组CADD2对应的第五数据DATA5至第八数据DATA8(④)。
例如，当输入与第二列地址组CADD2对应的第五数据DATA5至第八数据DATA8时(④)，可以通过第一列选择电路CS1选择相同的第一列。由于向下选择信号D_SEL通过第二列地址组CADD2被使能，因此与第一列对应的第一开关电路SW1可以将第五数据DATA5至第八数据DATA8依次传送至第二储存组中所包括的第五储存锁存器CL5至第八储存锁存器CL8(⑤)。第五数据DATA5至第八数据DATA8可以分别通过第五储存锁存器CL5至第八储存锁存器CL8被传送到第五页缓冲器PB5至第八页缓冲器PB8(⑥)。
图19是例示图1中所示的存储器***1000的另一实施方式的图。
参照图19，存储器***30000可以体现在蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置中。
存储器***30000可以包括存储器装置1100、控制存储器装置1100的操作的存储器控制器1200以及控制存储器控制器1200的主机2000。存储器控制器1200可以响应于主机2000的控制而控制存储器装置1100的数据存取操作，例如，存储器装置1100的编程操作、擦除操作或读取操作。
如上所述，在向存储器控制器1200请求外部命令之前，主机2000可以接收存储器装置1100的状态信息，并且基于状态信息来确定存储器装置1100中是否存在处于空闲状态的存储器装置。当确定不存在处于空闲状态的存储器装置时，主机2000可以使外部命令等待直至出现处于空闲状态的存储器装置。
存储器控制器1200可以控制编程到存储器装置1100中的数据以响应于存储器控制器1200的控制而通过显示器3200输出。
无线电收发器3300可以通过天线ANT交换无线电信号。例如，无线电收发器3300可以将通过天线ANT接收到的无线电信号改变为能够由主机2000处理的信号。因此，主机2000可以处理从无线电收发器3300输出的信号并将处理后的信号传送到存储器控制器1200或显示器3200。存储器控制器1200可以将主机2000处理后的信号传送到半导体存储器装置1100。另外，无线电收发器3300可以将从主机2000输出的信号转换为无线电信号并通过天线ANT将无线电信号输出到外部装置。用于控制主机2000的操作的控制信号或主机2000要处理的数据可以由输入装置3400输入，输入装置3400可以包括诸如触摸板和计算机鼠标之类的定点装置、小键盘或者键盘。主机2000可以控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据可以通过显示器3200输出。
图20是例示图1中所示的存储器***1000的另一实施方式的图。
参照图20，存储器***40000可以体现在个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器中。
存储器***40000可以包括存储器装置1100、控制存储器装置1100的数据处理操作的存储器控制器1200以及控制存储器控制器1200的主机2000。
如上所述，在向存储器控制器1200请求外部命令之前，主机2000可以接收存储器装置1100的状态信息，并且基于状态信息来确定存储器装置1100中是否存在处于空闲状态的存储器装置。当确定不存在处于空闲状态的存储器装置时，主机2000可以使外部命令等待直至出现处于空闲状态的存储器装置。
另外，主机2000可以根据通过输入装置4200输入的数据，通过显示器4300输出存储在存储器装置1100中的数据。输入装置4200的示例可以包括诸如触摸板或计算机鼠标之类的定点装置、小键盘或键盘。
主机2000可以控制存储器***40000的总体操作并且控制存储器控制器1200的操作。
图21是例示图1中所示的存储器***1000的另一实施方式的图。
参照图21，存储器***50000可以被提供为图像处理装置，例如，数码相机、附有数码相机的移动电话、附有数码相机的智能手机或附有数码相机的平板PC。
存储器***50000可以包括存储器装置1100、控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储器控制器1200以及控制存储器控制器1200的主机2000。
如上所述，在向存储器控制器1200请求外部命令之前，主机2000可以接收存储器装置1100的状态信息，并且基于状态信息来确定存储器装置1100中是否存在处于空闲状态的存储器装置。当确定不存在处于空闲状态的存储器装置时，主机2000可以使外部命令等待直至出现处于空闲状态的存储器装置。
存储器***50000的图像传感器5200可以将光学图像转换为数字信号，并且可以将转换后的数字信号传送到主机2000。响应于主机2000的控制，转换后的数字信号可以通过显示器5300输出或通过存储器控制器1200存储在存储器装置1100中。另外，存储在存储器装置1100中的数据可以根据主机2000的控制通过显示器5300输出。
图22是例示图1中所示的存储器***1000的另一实施方式的图。
参照图22，存储器***可以包括存储卡70000。
存储卡70000可以体现在智能卡中。存储卡70000可以包括存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。根据实施方式，卡接口7100可以是但不限于安全数字(SD)卡接口或多媒体卡(MMC)接口。另外，卡接口7100可以根据主机2000的协议在主机2000和存储器控制器1200之间进行接口数据交换。根据实施方式，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可以指支持由主机2000使用的协议的硬件、安装在硬件上的软件或信号传输方法。
根据本公开，由于数据线和储存锁存器之间的加载时间减少，因此可以减少使用储存锁存器的操作的时间。因此，可以提高存储器装置和具有该存储器装置的存储器***的性能。
对于本领域技术人员显而易见的是，在不脱离本发明的精神或范围的情况下，能够对本发明的上述示例性实施方式进行各种变型。因此，本发明旨在覆盖落入所附权利要求及其等同物的范围内的所有变型。
相关申请的交叉引用
本申请要求于2018年7月17日提交的韩国专利申请No.10-2018-0083126的优先权，该韩国专利申请的全部公开内容通过引用整体并入本文中。

Claims (20)

1.一种存储器装置，该存储器装置包括：
多个页缓冲器，所述多个页缓冲器沿第一方向和与所述第一方向垂直的第二方向布置；
第一储存组和第二储存组，所述第一储存组和所述第二储存组在所述第二方向上与所述多个页缓冲器相邻布置；以及
开关电路，所述开关电路被布置在所述第一储存组和所述第二储存组之间，并且根据页缓冲器的数目以及第一储存组和第二储存组的数目，选择性地将所述第一储存组和所述第二储存组联接到多条数据线。
2.根据权利要求1所述的存储器装置，
其中，所述多个页缓冲器包括沿所述第一方向布置的多个第一页缓冲器和沿所述第一方向布置的多个第二页缓冲器，并且
其中，所述多个第一页缓冲器和所述多个第二页缓冲器在所述第二方向上彼此相邻地布置。
3.根据权利要求2所述的存储器装置，其中：
所述第一储存组包括沿所述第一方向布置的多个第一储存锁存器，并且
所述第二储存组包括沿所述第一方向布置的多个第二储存锁存器。
4.根据权利要求3所述的存储器装置，其中：
所述多个第一储存锁存器分别联接到所述多个第一页缓冲器，并且
所述多个第二储存锁存器分别联接到所述多个第二页缓冲器。
5.根据权利要求4所述的存储器装置，其中：
所述多个第一储存锁存器通过多条第一高速缓存线联接到所述开关电路，并且
所述多个第二储存锁存器通过多条第二高速缓存线联接到所述开关电路。
6.根据权利要求5所述的存储器装置，其中，所述多条第一高速缓存线和所述多条第二高速缓存线当中的沿所述第二方向布置的高速缓存线具有相同的长度。
7.根据权利要求1所述的存储器装置，其中，所述开关电路在向上选择信号被使能时将多条第一高速缓存线和所述多条数据线彼此联接，而在向下选择信号被使能时将多条第二高速缓存线和所述多条数据线彼此联接。
8.根据权利要求7所述的存储器装置，其中，所述向上选择信号和所述向下选择信号根据列地址被选择性地使能。
9.根据权利要求8所述的存储器装置，该存储器装置还包括操作单元，所述操作单元在传送与所述列地址中的前一半列地址对应的数据时输出所述向上选择信号，而在传送与所述列地址中的后一半列地址对应的数据时输出所述向下选择信号。
10.根据权利要求1所述的存储器装置，该存储器装置还包括列选择电路，所述列选择电路响应于列地址而激活所述开关电路。
11.根据权利要求1所述的存储器装置，其中：
所述第一储存组中所包括的多个储存锁存器按照与所述多个页缓冲器的多个上部页缓冲器相同的方式布置，并且
所述第二储存组中所包括的多个储存锁存器按照与所述多个页缓冲器的多个下部页缓冲器相同的方式布置。
12.根据权利要求11所述的存储器装置，其中，所述开关电路中所包括的多个开关按照与所述第一储存组或所述第二储存组中所包括的多个储存锁存器相同的方式布置。
13.一种存储器装置，该存储器装置包括：
存储器单元阵列，所述存储器单元阵列联接到多条位线，所述多条位线在第一方向上彼此间隔开并且沿与所述第一方向垂直的第二方向延伸；以及
***电路，所述***电路在与所述第一方向和所述第二方向垂直的第三方向上位于所述存储器单元阵列的下方，
其中，所述***电路包括：
多个页缓冲器，所述多个页缓冲器沿所述第一方向和所述第二方向以矩阵格式布置，并且分别联接到所述多条位线；
第一储存组，所述第一储存组联接到第一组页缓冲器；
第二储存组，所述第二储存组联接到第二组页缓冲器；以及
开关电路，所述开关电路被布置在所述第一储存组和所述第二储存组之间并且联接至所述第一储存组和所述第二储存组，并将所述第一储存组或所述第二储存组联接到多条数据线。
14.根据权利要求13所述的存储器装置，
其中，所述第一储存组包括沿所述第一方向和所述第二方向以矩阵格式布置的多个储存锁存器，并且
其中，所述第一储存组中所包括的所述多个储存锁存器当中的沿所述第二方向布置的多个储存锁存器分别联接到沿所述第二方向布置的多个页缓冲器。
15.根据权利要求13所述的存储器装置，
其中，所述第二储存组包括沿所述第一方向和所述第二方向以矩阵格式布置的多个储存锁存器，并且
其中，所述第二储存组中所包括的所述多个储存锁存器当中的沿所述第二方向布置的多个储存锁存器分别联接到沿所述第二方向布置的多个页缓冲器。
16.根据权利要求13所述的存储器装置，
其中，所述开关电路包括沿所述第一方向和所述第二方向以矩阵格式布置的多个开关，并且
其中，所述多个开关共同联接到所述第一储存组和所述第二储存组，并且响应于向上选择信号和向下选择信号而将所述第一储存组或所述第二储存组联接到所述多条数据线。
17.根据权利要求13所述的存储器装置，该存储器装置还包括列选择电路，所述列选择电路响应于列地址而输出多个列选择信号。
18.根据权利要求17所述的存储器装置，其中，所述开关电路响应于所述多个列选择信号而被激活。
19.根据权利要求13所述的存储器装置，其中，所述开关电路中包括的多个开关按照与所述第一储存组或所述第二储存组中包括的多个储存锁存器相同的方式布置。
20.一种存储器***，该存储器***包括：
存储器装置，所述存储器装置存储数据；以及
存储器控制器，所述存储器控制器在主机和所述存储器装置之间进行通信，
其中，所述存储器装置包括：
多个页缓冲器，所述多个页缓冲器沿第一方向和与所述第一方向垂直的第二方向布置；
第一储存组和第二储存组，所述第一储存组和所述第二储存组在所述第二方向上与所述多个页缓冲器相邻布置；以及
开关电路，所述开关电路被布置在所述第一储存组和所述第二储存组之间，并将所述第一储存组和所述第二储存组当中的被选储存组联接到多条数据线。
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