KR20200073702A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

반도체 메모리 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20200073702A
KR20200073702A KR1020180162155A KR20180162155A KR20200073702A KR 20200073702 A KR20200073702 A KR 20200073702A KR 1020180162155 A KR1020180162155 A KR 1020180162155A KR 20180162155 A KR20180162155 A KR 20180162155A KR 20200073702 A KR20200073702 A KR 20200073702A
Authority
KR
South Korea
Prior art keywords
common source
source line
layer
remaining sacrificial
films
Prior art date
Application number
KR1020180162155A
Other languages
English (en)
Inventor
임근원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180162155A priority Critical patent/KR20200073702A/ko
Priority to US16/512,862 priority patent/US11152387B2/en
Priority to CN201910858574.5A priority patent/CN111326518A/zh
Publication of KR20200073702A publication Critical patent/KR20200073702A/ko
Priority to US17/490,080 priority patent/US11706923B2/en
Priority to US18/206,402 priority patent/US20230320098A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H01L27/11575—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L27/1157—
    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

일부 실시예들에 따른 조합된 반도체 메모리 소자는 평판 형상의 공통 소스 라인; 상기 공통 소스 라인 상에 배치되는 기판; 상기 기판 상에 배치되고, 상기 공통 소스 라인의 상면에 수직한 제1 방향을 따라 서로 이격된 복수개의 게이트 전극들; 상기 게이트 전극들 사이에 배치되는 복수개의 절연막들; 상기 복수개의 게이트 전극들 및 상기 복수개의 절연막들을 상기 제1 방향으로 관통하는 채널 구조물들; 및 상기 기판 상에 배치되고 상기 제1 방향을 따라 서로 이격된 복수개의 잔존 희생막들;을 포함하되, 상기 복수개의 잔존 희생막들은 상기 게이트 전극들에 의해 둘러 쌓일 수 있다.

Description

반도체 메모리 소자 및 그 제조 방법{Semiconductor memory device and manufacturing method the same}
본 발명의 기술적 사상은 반도체 메모리 소자 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 3 차원 구조를 갖는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
최근 정보 통신 장치의 다기능화에 따라 메모리 소자의 대용량화 및 고집적화가 요구되고 있다. 고집적화를 위한 메모리 셀 크기의 축소에 따라, 메모리 소자의 동작 및 전기적 연결을 위해 메모리 소자에 포함되는 동작 회로들 및/또는 배선 구조도 복잡해지고 있다. 이에 따라, 메모리 소자의 집적도를 향상시키면서도 전기적 특성이 우수한 메모리 소자가 요구되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는 노이즈 특성 및 신뢰성이 제고된 반도체 메모리 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한, 일부 실시예들에 따른 반도체 메모리 소자는 평판 형상의 공통 소스 라인; 상기 공통 소스 라인 상에 배치되는 기판; 상기 기판 상에 배치되고, 상기 공통 소스 라인의 상면에 수직한 제1 방향을 따라 서로 이격된 복수개의 게이트 전극들; 상기 게이트 전극들 사이에 배치되는 복수개의 절연막들; 상기 복수개의 게이트 전극들 및 상기 복수개의 절연막들을 상기 제1 방향으로 관통하는 채널 구조물들; 및 상기 기판 상에 배치되고 상기 제1 방향을 따라 서로 이격된 복수개의 잔존 희생막들;을 포함하되, 상기 복수개의 잔존 희생막들은 상기 게이트 전극들에 의해 둘러 쌓일 수 있다.
일부 실시예들에 따른 반도체 메모리 소자는 기판; 기판 상에 배치된 O-N 박스로서; 및 상기 O-N 박스를 관통하는 복수개의 관통 비아들을 포함하되, 상기 O-N 박스는, 평판 형태를 갖고, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 배치된 복수개의 잔존 희생막들; 및 상기 잔존 희생막들 사이에 개재된 복수개의 절연막들을 포함할 수 있다.
일부 실시예들에 따른 반도체 메모리 소자는 기판; 상기 기판 상에 배치되고 수평 방향으로 연장되는 제1 및 제2 게이트 적층 구조물들로서, 상기 제1 및 제2 게이트 적층 구조물들은 수직 방향으로 적층되고 도전성을 갖는 복수개의 게이트 전극층들을 포함하고; 상기 제1 및 제2 게이트 적층 구조물들 중 어느 하나를 관통하는 복수개의 채널 구조물들; 상기 제1 및 제2 게이트 적층 구조물들 사이에 배치되는 잔존 희생막 적층 구조물로서, 상기 잔존 희생막 적층 구조물은 수직 방향으로 적층되고 절연성을 갖는 복수개의 희생막들을 포함하고; 및 상기 잔존 희생막 적층 구조물 상에서 수직 방향으로 연장되는 공통 소스 라인 탭핑 배선을 포함할 수 있다.
일부 실시예들에 따른 반도체 메모리 소자 제조 방법은 주변 트랜지스터를 포함하는 주변 회로 상에 공통 소스 라인 및 기판을 형성하는 단계; 상기 기판 상에 교대로 적층된 희생막들 및 절연막들을 포함하는 예비 적층 구조물을 형성하는 단계; 상기 예비 적층 구조물을 관통하는 채널 구조물들을 형성하는 단계; 상기 예비 적층 구조물을 관통하고 상기 기판 상면에 수평 방향으로 연장되며 서로 다른 길이를 갖는 제1 및 제2 워드 라인 컷들을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 따르면, 반도체 메모리 소자에 포함된 공통 소스 라인의 저항을 감소시킬 수 있다. 이에 따라 노이즈 특성 및 신뢰성이 제고된 반도체 메모리 소자를 제공할 수 있다.
도 1은 일부 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 블록도이다.
도 2는 일부 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 개략적인 사시도이다.
도 3은 본 개시의 예시적 실시 예에 따른 반도체 메모리 소자의 동작을 설명하기 위한 회로도이다.
도 4는 일부 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 평면도이다.
도 5a 및 도 5b는 도 4의 일부분을 확대하여 도시한 부분 평면도들이다.
도 6a 내지 도 6d는 도 4의 절단선 I-I' 및 절단선 II-II'를 따라 취한 단면도들이다.
도 7a 내지 도 7d는 일부 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 평면도들이다.
도 8은 일부 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 순서도이다.
도 9a 내지 도 9k는 일부 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다. 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어 표현되었고, 이에 따라 실제의 형상 및 비율과 다소 상이할 수 있다.
도 1은 일부 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 메모리 소자(10)는 메모리 셀 어레이(50) 및 주변 회로(60)를 포함할 수 있다. 일부 실시예들에 따르면, 반도체 메모리 소자(10)는 데이터 입출력 회로 또는 입출력 인터페이스를 더 포함할 수 있다.
메모리 셀 어레이(50)는 스트링 선택 라인들(SSL), 워드 라인들(WL), 그라운드 선택 라인들(GSL) 및 비트 라인들(BL)에 연결될 수 있다. 주변 회로(60)는 제어 로직(61), 로우 디코더(62) 및 페이지 버퍼(63)를 포함할 수 있다. 일부 실시예들에 따르면, 메모리 셀 어레이(50)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(62)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼(63)에 연결되며, 공통 소스 라인(CSL)을 통해 공통 소스 드라이버(64)에 연결될 수 있다. 연결될 수 있다.
메모리 셀 어레이(50)는 복수의 메모리 셀들을 포함할 수 있다. 일부 실시예들에 따르면 메모리 셀 어레이(50)에 포함된 복수의 메모리 셀들은 플래쉬(flash) 메모리 셀들일 수 있다. 이하에서는, 설명의 편의를 위해 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 중심으로 본 발명의 실시예들을 설명하지만, 이에 제한되는 것은 아니다. 예컨대, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
메모리 셀 어레이(50)는 복수의 블록들(BLK1~BLKz)을 포함하고, 각 블록은 평면 구조 또는 3차원 구조를 가질 수 있다. 일부 실시예들에 따르면, 메모리 셀 어레이(50)는 싱글 레벨 셀(Single Level Cell, SLC)들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀(Multi Level Cell, MLC)들을 포함하는 멀티 레벨 셀 블록, 트리플 레벨 셀(Triple Level Cell, TLC)들을 포함하는 트리플 레벨 셀 블록 및 쿼드 레벨 셀(Quad Level Cell)들을 포함하는 쿼드 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 복수의 블록들(BLK1~BLKz) 중 일부 블록은 싱글 레벨 셀 블록이고, 다른 블록들은 멀티 레벨 셀 블록, 트리플 레벨 셀 블록 또는 쿼드 레벨 셀 블록인 것도 가능하다.
주변 회로(60)는 반도체 메모리 소자(10) 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어신호(CTRL)를 수신할 수 있다. 일부 실시예들에 따르면, 주변 회로(60)는 반도체 메모리 소자(10)의 외부 장치에 데이터(DATA)를 송신하거나, 외부 장치로부터 데이터를 수신할 수 있다. 일부 실시예들에 따르면, 주변 회로(60)는 반도체 메모리 소자(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로 및 메모리 셀 어레이(50)로부터 독출된 데이터의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수도 있다.
제어 로직(61)은 반도체 메모리 소자(10)의 전반적인 동작을 제어하며, 메모리 컨트롤러(미도시)로부터 제공된 커맨드(CMD)에 대응하는 메모리 동작이 수행되도록 반도체 메모리 소자(10)를 제어할 수 있다. 제어 로직(61)은 메모리 컨트롤러(미도시)로부터 제공된 제어신호(CTRL)에 응답하여 반도체 메모리 소자(10) 내에서 이용되는 각종 내부 제어신호들을 생성할 수 있다. 일부 실시예들에 따르면, 제어 로직(61)은 프로그램(program) 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드 라인들(WL) 및 비트 라인들(BL)로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(62)는 메모리 컨트롤러(미도시)로부터 제공된 어드레스(ADDR)에 응답하여 복수의 블록들(BLK1~BLKz) 중 적어도 하나를 선택할 수 있다. 로우 디코더(62)는 어드레스(ADDR)에 응답하여 선택된 메모리 블록의 워드 라인들 중 적어도 하나를 선택할 수 있다.
로우 디코더(62)는 선택된 메모리 블록의 워드 라인에 메모리 동작 수행을 위한 전압을 전달할 수 있다. 예를 들어, 프로그램 동작 시 로우 디코더(62)는 선택 워드 라인에 프로그램 전압과 검증 전압을, 비선택 워드 라인에는 패스 전압을 전달할 수 있다. 또한, 로우 디코더(62)는 어드레스(ADDR)에 응답하여 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인을 선택할 수 있다.
페이지 버퍼(63)는 비트 라인들(BL)을 통해 메모리 셀 어레이(50)에 연결될 수 있다. 페이지 버퍼(63)는 기입 드라이버(write driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작 시 페이지 버퍼(63)는 기입 드라이버로 동작하여 메모리 셀 어레이(50)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인들(BL)에 인가할 수 있다. 한편, 독출 동작 시에 페이지 버퍼(63)는 감지 증폭기로 동작하여 메모리 셀 어레이(50)에 저장된 데이터(DATA)를 감지할 수 있다.
공통 소스 라인 드라이버(64)는 공통 소스 라인(CSL)을 통해 메모리 셀 어레이(50)에 연결될 수 있다. 공통 소스 라인 드라이버(64)는 제어 로직(61)의 제어를 기초로 공통 소스 라인(CSL)에 공통 소스 전압을 인가할 수 있다.
도 2는 일부 실시예들에 따른 도 1의 반도체 메모리 소자(10)의 구조를 개략적으로 도시하는 개념도이다.
반도체 메모리 소자(10)는 메모리 셀 어레이(50) 및 주변 회로(60)를 포함할 수 있고, 반도체 메모리 소자(10)의 그러한 구성요소들은 반도체 제조 공정을 통해 형성될 수 있다.
도 1 및 도 2를 참조하면, 반도체 메모리 소자(10)는 제1 반도체 소자층(L1) 및 제2 반도체 소자층(L2)을 포함할 수 있다. 일부 실시예들에 따르면, 제2 반도체 소자층(L2)은 제1 방향(Z 방향)을 따라 제1 반도체 소자층(L1) 상에 배치될 수 있다. 일부 실시예들에 따르면, 도 1의 메모리 셀 어레이(50)는 제2 반도체 소자층(L2)에 형성될 수 있고, 주변 회로(60)는 제1 반도체 소자층(L1)에 형성될 수 있다.
제1 반도체 소자층(L1)은 하부 기판을 포함할 수 있다. 제1 반도체 소자층(L1)은 하부 기판 상에 형성된 트랜지스터와 같은 반도체 소자들 및 소자들을 배선하기 위한 패턴을 포함할 수 있다. 이에 따라 도 1을 참조하여 설명한 예컨대 제어 로직(61), 로우 디코더(62) 및 페이지 버퍼(63) 및 공통 소스 라인 드라이버(64)에 대응하는 회로들이 형성될 수 있다.
제2 반도체 소자층(L2)은 도전층 및 상기 도전층 상에 배치된 상부 기판을 포함할 수 있다. 일부 실시예들에 따르면, 상부 기판 및 하부 기판의 상면은 제1 방향(Z 방향)에 실질적으로 수직할 수 있으나 이에 제한되지 않는다. 일부 실시예들에 따르면, 상부 기판은 복수개의 층을 포함할 수 있다. 제2 반도체 소자층(L2)은 상부 기판의 상에 형성된 메모리 셀 어레이(50)를 포함할 수 있다. 일부 실시예들에 따르면 상기 적어도 하나의 도전층은, 메모리 셀 어레이(50)에 대해 공통적인 소스로 동작할 수 있다.
일부 실시예들에 따르면, 제2 반도체 소자층(L2)에 메모리 셀 어레이(50)와 제1 반도체 소자층(L1)에 포함된 주변 회로(60)를 연결시키기 위한 도전성 패턴들이 형성될 수 있다. 일부 실시예들에 따르면, 복수의 워드 라인들(WL)은 제1 방향(Z 방향)과 수직인 제2 방향(X 방향)으로 연장될 수 있다. 일부 실시예들에 따르면, 복수의 비트 라인들(BL)은 제1 방향(Z 방향)과 수직인 제3 방향(Y 방향)으로 연장될 수 있다. 제1 방향(Z 방향), 제2 방향(X 방향) 및 제3 방향(Y 방향)은 서로 실질적으로 수직할 수 있다. 이하에서 사용되는 '수직 방향'이라는 용어는 제1 방향(Z 방향)과 실질적으로 평행한 방향을 지칭하고,'수직 레벨'이라는 용어는 제 제1 방향(Z 방향)에 따른 높이 지칭할 수 있다. 또한, '수평 방향'이라는 용어는 제2 방향(X 방향), 제3 방향(Y 방향) 또는 제1 방향(Z 방향)과 수직하되, 제2 및 제3 방향(X, Y 방향)에 대해 비스듬한 방향을 지칭할 수 있다.
메모리 셀 어레이(50)에 포함된 메모리 셀은 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 의해서 엑세스될 수 있고, 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)은 제1 반도체 소자층(L1)에 형성된 주변 회로(60)와 전기적으로 연결될 수 있다.
이에 따라, 반도체 메모리 소자(10)는 메모리 셀 어레이(50)와 주변 회로(60)가 제1 방향(Z 방향)으로 배치된 구조, 즉 COP(Cell-On-Peri 또는 Cell-Over-Peri) 구조를 가질 수 있다. 일부 실시예들에 따르면, 메모리 셀 어레이(50)를 제외한 회로를 메모리 셀 어레이(50) 아래에 배치함으로써, COP 구조는 수평 면적을 효과적으로 감소시킬 수 있다. 이에 따라 반도체 메모리 소자(10)에 집적되는 메모리 셀의 개수를 증가시킬 수 있다.
일부 실시예들에 따르면, 반도체 메모리 소자(10)는 외부와의 전기적 연결을 위하여 복수의 패드들을 더 포함할 수 있다. 예를 들면, 반도체 메모리 소자(10) 외부의 장치로부터 수신되는 커맨드(CMD), 어드레스(ADDR), 제어 신호(CTRL)의 입출력을 위한 복수의 패드들 또는 데이터(DATA)의 입출력을 위한 복수의 패드들을 포함할 수 있다. 상기 복수의 패드들은 주변 회로(60)에 인접하게 배치될 수 있다.
도 3은 본 개시의 예시적 실시 예에 따라 도 1의 메모리 블록들(BLK1~BLKz) 중 하나인 메모리 블록(BLK1)의 등가회로를 나타내는 회로도이다.
도 3을 참조하면, 제1 메모리 블록(BLK1)은 수직 구조의 낸드 플래쉬 메모리 일 수 있다. 제1 메모리 블록(BLK1)외의 각 메모리 블록들(BLK2~BLKz, 도 1 참조)도 제1 메모리 블록(BLK1)와 마찬가지로 낸드 플래쉬 메모리로 구현될 수 있다. 제1 메모리 블록(BLK1)은 복수의 낸드 스트링들(NS11~NS23), 복수의 그라운드 선택 라인들(GSL1~GSL2), 복수의 스트링 선택 라인들(SSL1, SSL2) 복수의 워드 라인들(WL1~WL8), 복수의 비트 라인들(BL1~BL3), 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시 예에 따라 다양하게 변경될 수 있으며 어떠한 의미에서도 본 발명의 기술적 사상을 제한하지 않는다.
일부 실시예들에 따르면, 복수의 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS23)이 연결될 수 있다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC8) 및 제1 및 제2 그라운드 선택 트랜지스터(GST1, GST2)를 포함할 수 있다.
하나의 비트 라인에 공통으로 연결된 낸드 스트링들은 하나의 칼럼을 구성할 수 있다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 낸드 스트링들(NS11, NS21)은 제1 칼럼을 구성하고, 제2 비트 라인(BL2)에 공통으로 연결된 낸드 스트링들(NS21, NS22)은 제2 칼럼에 구성하며, 제3 비트 라인(BL3)에 공통으로 연결된 낸드 스트링들(NS13, NS23)은 제3 칼럼에 구성할 수 있다.
하나의 스트링 선택 라인에 연결되는 낸드 스트링들은 하나의 로우를 구성할 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21, NS22, NS23)은 제2 로우에 대응될 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1, SSL2)에 연결될 수 있다. 복수의 메모리 셀들(MC1~MC8)은 각각 대응하는 워드 라인들(WL1~WL8)에 연결될 수 있다. 제1 및 제2 그라운드 선택 트랜지스터(GST1, GST2)는 대응하는 그라운드 선택 라인들(GSL1, GSL2)에 연결되고, 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1~BL3)에 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
일부 실시예들에 따르면, 동일 레벨의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1, SSL2)은 서로 분리되어 있다. 예를 들어, 제1 워드 라인(WL1)에 연결되어 있고, 제1 칼럼에 대응되는 낸드 스트링들(NS11, NS12, NS13)에 포함된 메모리 셀들을 프로그램하는 경우, 제1 워드 라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택된다. 일부 실시예들에 따르면, 그라운드 선택 라인들(GSL1~GSL2)은 공통으로 연결될 수 있으나 이에 제한되지 않는다. 예컨대, 동일 레벨의 그라운드 선택 라인들이 서로 분리되는 것도 가능하다.
도 4는 일부 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 평면도이다.
도 5a 및 도 5b는 도 4의 일부분을 확대하여 도시한 부분 평면도들이다. 보다 구체적으로 도 5a 및 도 5b는 반도체 메모리 소자(10)의 제1 워드 라인 콘택 구조물(WCS1) 및 제2 워드 라인 콘택 구조물(WCS2)을 확대 도시한 부분 평면도들이다. 도 4의 절단선 II-II'는 도 5b의 절단선 II-II'와 일치할 수 있다.
도 6a 내지 도 6d는 도 4의 절단선 I-I' 및 절단선 II-II'를 따라 취한 단면도들이다. 보다 구체적으로 도 6a 내지 도 6d는 서로 다른 실시예들에 대응하는 단면도들이다.
도 4 내지 도 6a를 참조하면, 반도체 메모리 소자(10)는 주변 회로를 포함하는 제1 반도체 소자층(L1) 및 메모리 셀 영역(MCA)을 포함하는 제2 반도체 소자층(L2)을 포함할 수 있다. 반도체 메모리 소자(10)는 제1 반도체 소자층(L1) 상에 제2 반도체 소자층(L2)이 적층된 구조를 가질 수 있다.
제1 반도체 소자층(L1)은 하부 기판(101) 및 하부 기판(101) 상에 배치된 주변 트랜지스터들(111, 112), 상기 주변 트랜지스터들(111, 112)과 전기적으로 연결된 주변 회로 배선 및 주변 트랜지스터들(111, 112)과 주변 회로 배선을 커버하는 하부 절연층(160)을 포함할 수 있다. 일부 실시예들에 따르면, 하부 절연층(160)은 절연 물질을 포함할 수 있다. 일부 실시예들에 따르면, 하부 절연층(160)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의를 포함할 수 있으나 이에 제한되지 않는다.
일부 실시예들에 따르면, 하부 기판(101)은 단결정 실리콘 또는 단결정 게르마늄과 같은 반도체 물질을 포함하는 반도체 기판일 수 있다. 하부 기판(101) 상에 활성 영역과 비활성 영역을 정의하기 위한 트렌치 및 상기 트렌치를 채우는 소자 분리층(102)이 형성될 수 있다.
일부 실시예들에 따르면, 주변 트랜지스터들(111, 112)은, 주변 회로(도 1의 60)를 구성할 수 있다. 일부 실시예들에 따르면 일부 주변 트랜지스터(112)는 도 1을 참조하여 설명한 공통 소스 드라이버(64, 도 1 참조)를 구성할 수 있다. 일부 실시예들에 따르면, 제1 반도체 소자층(L1)에 형성된 배선들 및 제2 반도체 소자층(L2)에 형성된 배선들을 통해 주변 트랜지스터(110)가 공통 소스 라인(CSL)에 연결될 수 있다. 일부 실시예들에 따르면, 일부 주변 트랜지스터(112)는 공통 소스 라인(CSL)을 통해 후술하는 상부 기판에 공통 소스 전압을 제공할 수 있다.
주변 회로 배선은 하부 기판(101) 상부에 순차 적층된 복수개의 주변 도전성 패턴들(130)을 포함할 수 있다. 또한, 주변 회로 배선은, 주변 트랜지스터(110) 및 서로 다른 레벨에 형성된 상기 복수개의 주변 도전성 패턴들(130)을 연결하는 복수개의 주변 비아들(140)을 더 포함할 수 있다. 일부 실시예들에 따르면, 주변 회로 배선이 세 층의 주변 도전성 패턴들(130) 및 그 사이를 연결하는 주변 비아들(140)을 포함하는 것으로 도시되었으나 이에 제한되는 것은 아니고, 한 층, 두 층 또는 네 층 이상의 주변 도전 라인들 및 그 사이를 연결하는 비아들을 포함하는 것도 가능하다.
일부 실시예들에 따르면, 주변 도전성 패턴들(130) 및 주변 비아들(140)은 도전성물질을 포함할 수 있다. 일부 실시예들에 따르면, 주변 도전성 패턴들(130) 및 주변 비아들(140)은 텅스텐, 탄탈륨, 코발트, 니켈, 텅스텐 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드, 또는 니켈 실리사이드를 포함할 수 있다. 일부 실시예들에 따르면, 주변 도전성 패턴들(130) 및 주변 비아들(140)이 폴리실리콘을 포함하는 것도 가능하다.
제2 반도체 소자층(L2)은 공통 소스 라인(CSL), 공통 소스 라인(CSL) 상에 배치된 상부 기판(201), 상부 기판(201) 상에 배치된 적층 구조물(SS) 및 O-N 박스(ONB), 상기 적층 구조물(SS), O-N 박스(ONB) 및 상부 기판(201)을 덮는 상부 절연층(260)을 포함할 수 있다. 일부 실시예들에 따르면, 제2 반도체 소자층(L2)은 적층 구조물(SS)이 메모리 셀 어레이(50, 도 1 참조)로 동작하기 위한 배선들을 더 포함할 수 있다.
공통 소스 라인(CSL)은 제1 반도체 소자층(L1) 상에 배치될 수 있다. 일부 실시예들에 따르면, 공통 소스 라인(CSL)은 평판 형태일 수 있다. 일부 실시예들에 따르면 공통 소스 라인(CSL)은 텅스텐(W) 또는 텅스텐(W) 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 공통 소스 라인(CSL)은 일부분이 식각되어 제거된 형상을 가질 수 있다. 이에 따라 중간 절연막(205)의 하부가 공통 소스 라인(CSL)이 제거된 부분에 배치되어 공통 소스 라인(CSL)에 의해 둘러싸일 수 있다.
일부 실시예들에 따르면, 상부 기판(201)은 적층 구조물(SS) 및 O-N 박스(ONB)를 지지하는 지지층일 수 있다. 일부 실시예들에 따르면, 상부 기판(201)은 복수의 층을 포함할 수 있으나 이에 제한되는 것은 아니다. 예컨대, 상부 기판(201)은 단일의 층으로 구성될 수 있다. 일부 실시예들에 따르면, 상부 기판(201)은 공통 소스 라인 상에 배치된 제1 상부 기판층(201a), 상기 제1 상부 기판층(201a) 상에 배치된 제2 상부 기판층(201b) 및 상기 제2 상부 기판층(201b) 상에 배치된 제3 상부 기판층(201c)을 포함할 수 있다. 일부 실시예들에 따르면, 제1 상부 기판층(201a)은 제2 상부 기판층(201b)과 접할 수 있다. 일부 실시예들에 따르면, 제2 상부 기판층(201b)은 제3 상부 기판층(201c)과 접할 수 있다. 일부 실시예들에 따르면, 제2 상부 기판층(201b)은 제1 상부 기판층(201a)의 상면을 노출시키는 개구를 포함할 수 있다. 일부 실시예들에 따르면, 제3 상부 기판층(201c)은 상기 개구를 통해, 제1 상부 기판층(201a)과 부분적으로 접할 수 있다.
일부 실시예들에 따르면, 중간 절연막(205)은 상부 기판(201)의 상면과 동일한 레벨까지 연장될 수 있다. 일부 실시예들에 따르면, 중간 절연막(205)은 제1 내지 제3 상부 기판층들(201a, 201b, 201c)에 의해 둘러싸일 수 있다. 일부 실시예들에 따르면, 중간 절연막(205)은 제1 내지 제3 상부 기판층들(201a, 201b, 201c)과 접할 수 있다.
일부 실시예들에 따르면, 제1 내지 제3 상부 기판층들(201a, 201b, 201c)은 폴리 실리콘을 포함할 수 있다. 일부 실시예들에 따르면, 제1 내지 제3 상부 기판층들(201a, 201b, 201c)은 도핑된 폴리 실리콘막일 수 있다. 일부 실시예들에 따르면, 제1 내지 제3 상부 기판층들(201a, 201b, 201c)은 실질적으로 동일한 농도로 도핑될 수 있다.
제1 내지 제3 상부 기판층들(201a, 201b, 201c)은 벌크 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 제1 내지 제3 상부 기판층들(201a, 201b, 201c)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
상부 기판(201) 상에 적층 구조물(SS)이 배치될 수 있다. 적층 구조물(SS)은 제1 방향(Z 방향)을 따라 이격되어 배치된 복수개의 게이트 전극들(240)을 포함할 수 있다. 일부 실시예들에 따르면 게이트 전극들(240)은 상부 기판(201)에 가까운 순서대로 도 3을 참조하여 설명한 제1 및 제2 그라운드 선택 트랜지스터(GST1, GST2), 복수의 메모리 셀들(MC1~MC8) 및 스트링 선택 트랜지스터(SST)의 게이트에 대응될 수 있다. 도 6a를 참조하면, 8개의 게이트 전극들(240)이 메모리 셀로 동작하는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 예컨대, 4개, 16개, 32개, 또는 64개 등 다양한 개수의 게이트 전극들(240)이 메모리 셀로 동작할 수 있다.
일부 실시예들에 따르면, 제2 그라운드 선택 트랜지스터(GST2, 도 3 참조)에 대응하는 게이트 전극들(240)과 메모리 셀(MC1)에 대응하는 게이트 전극들(240)의 사이, 또는, 스트링 선택 트랜지스터(SST, 도 3 참조) 에 대응하는 게이트 전극들(240)과 메모리 셀(MC8)에 대응하는 게이트 전극들(240)의 사이에 하나 이상의 더미 게이트 전극이 추가로 배치될 수 있다. 이 경우, 인접한 게이트 전극들(240)사이에 발생하는 셀간 간섭을 완화시킬 수 있다.
일부 실시예들에 따르면, 게이트 전극들(240)은 도전성 물질을 포함할 수 있다. 일부 실시예들에 따르면, 게이트 전극들(240)은 텅스텐, 탄탈륨, 코발트, 니켈, 텅스텐 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드, 또는 니켈 실리사이드를 포함할 수 있다. 일부 실시예들에 따르면, 게이트 전극들(240)은 폴리실리콘을 포함하는 것도 가능하다.
일부 실시예들에 따르면, 후술하는 제1 내지 제3 관통 비아들(271, 273, 275), 워드 라인 콘택 비아들(275), 비트 라인 콘택 비아들(283), 제1 내지 제3 상부 도전성 비아들(282, 285, 287), 제1 및 제2 상부 도전성 패턴들(284, 290), 더미 비트 라인 콘택 비아들(283D)들은 게이트 전극들(240)과 관련하여 예시한 상기 물질들 중 어느 하나 이상을 포함할 수 있다.
복수개의 게이트 전극들(240) 사이에 절연막들(230)의 제1 부분(230a)이 배치될 수 있다. 이에 따라 적층 구조물(SS)은 복수개의 게이트 전극들(240) 및 절연막들(230)의 제1 부분(230a)을 포함할 수 있다. 일부 실시예들에 따르면, 적층 구조물(SS) 상에 제1 및 제2 상부 절연층(261, 263)이 배치될 수 있다. 제1 및 제2 상부 절연층(261, 263)은 절연 물질을 포함할 수 있다.
일부 실시예들에 따르면, 복수개의 채널 구조물들(250)이 제1 상부 절연층(261) 및 적층 구조물(SS)을 제1 방향(Z 방향)으로 관통할 수 있다. 일부 실시예들에 따르면, 채널 구조물들(250)은 상부 기판(201)의 적어도 일부를 관통할 수 있다. 일부 실시예들에 따르면, 채널 구조물들(250)은 제1 상부 기판층(201a)의 적어도 일부를 관통할 수 있다. 이에 따라 채널 구조물들(250)의 상면은 제1 상부 절연층(261)과 공면을 이룰 수 있고, 채널 구조물들(250)의 하면은 제1 상부 기판층(201a)의 상면보다 낮은 레벨에 배치될 수 있다. 인접한 채널 구조물들은 제2 및 제3 방향(X, Y 방향)을 따라 소정의 간격으로 이격되어 배치될 수 있다.
일부 실시예들에 따르면 각각의 채널 구조물들(250)은 복수개의 층을 포함할 수 있다. 일부 실시예들에 따르면, 채널 구조물들(250)은 각각 게이트 절연막(251), 채널층(253) 및 매립 절연막(255)을 포함할 수 있다.
일부 실시예들에 따르면, 게이트 절연막(251)은 콘포말한 두께를 가질 수 있다. 일부 실시예들에 따르면, 게이트 절연막(251)은 채널 구조의 바닥면 및 외측면을 구성할 수 있다. 이에 따라, 일부 실시예들에 따르면, 게이트 절연막(251)은 채널층(253)을 게이트 전극들(240)으로부터 절연시킬 수 있다.
일부 실시예들에 따르면, 게이트 절연막(251)은 콘포말한 두께를 갖는 복수개의 층을 포함할 수 있다. 일부 실시예들에 따르면, 게이트 절연막(251)은 터널 절연층, 전하 저장층 및 블로킹 절연층을 포함할 수 있다. 경우에 따라서, 게이트 절연막(251)과 게이트 전극들(240) 사이에 배리어 금속층이 더 배치될 수 있다. 터널 절연층은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장층은 채널층(253)으로부터 터널링한 전자들이 저장되는 영역일 수 있고, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 절연층은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등의 단일막 또는 적층막을 포함할 수 있다. 그러나, 블로킹 절연층의 물질이 이에 한정되는 것은 아니고, 높은 유전 상수 값을 갖는 유전 물질(dielectric material)을 포함할 수 있다.
일부 실시예들에 따르면, 게이트 절연막(251)은 제2 상부 기판층(201b)과 동일 레벨에 배치되지 않을 수 있다. 이는 제2 상부 기판층(201b)에 대한 리플레이스먼트 공정 시 제거된 것으로, 이에 따라 제2 상부 기판층(201b)과 채널층(253)이 서로 접할 수 있다.
일부 실시예들에 따르면, 채널층(253)은 게이트 절연막(251)에 의해 정의된 공간 내부의 일부를 채울 수 있다. 게이트 절연막(251)의 내측벽 상에 형성된 채널층(253)은 콘포말한 두께를 가질 수 있다. 일부 실시예들에 따르면, 채널층(253)의 상부(250)는 채널층의 측벽에 비해 두꺼운 두께를 가질 수 있다.
일부 실시예들에 따르면, 채널층(253)에 의해 정의된 공간에 매립 절연막(255)이 채워질 수 있다. 매립 절연막(255)의 상면은 채널층(253)의 상부에 의해 커버될 수 있다. 일부 실시예들에 따르면, 채널층(253)의 상면은 비트 라인 콘택 비아들(283)과 전기적인 연결을 형성하기 위한 패드 역할을 할 수 있다. 경우에 따라, 채널층의 상면 상에 별도의 콘택 패드가 제공될 수 있다.
도 6a를 참조하면, 게이트 절연막(251)이 채널 층(253)의 하면을 커버하는 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대 게이트 절연막이 채널층의 하면을 노출시키며, 채널 구조의 측벽만을 구성하는 것도 가능하다. 이 경우, 상부 기판으로부터 SEG 공정으로 성장된 반도체 패턴과 채널층의 하면이 접할 수 있고, 채널층은 상부 기판과 직접 연결되지 않을 수 있다.
일부 실시예들에 따르면, 비트 라인 콘택 비아들(283)은 제1 상부 도전성 패턴(284) 및 제2 상부 도전성 비아들(287)을 경유하여 제2 상부 도전성 패턴(290) 중 비트 라인(BL)에 대응되는 상부 도전성 패턴에 연결될 수 있다. 이에 따라 각각의 채널 구조물들(250)은 비트 라인(BL)과 전기적으로 연결될 수 있도록 구성된다.
일부 실시예들에 따르면, 제1 더미 채널 구조물(250D1)은 적층 구조물(SS)을 관통할 수 있다. 일부 실시예들에 따르면, 제1 더미 채널 구조물(250D1)은 채널 구조물들(250) 사이에 배치될 수 있다. 일부 실시예들에 따르면, 선택 라인 컷(SLC)이 제1 더미 채널 구조물(250D1)들과 수직 방향으로 중첩될 수 있다. 이에 따라 제1 더미 채널 구조물(250D1)은 채널 구조물들(250)의 상부가 일부 제거된 구조를 가질 수 있다. 일부 실시예들에 따르면, 따라 제1 더미 채널 구조물(250D1)은 비트 라인(BL)과 연결되지 않을 수 있다.
일부 실시예들에 따르면, 제1 워드 라인 컷(WLC1)이 제1, 제2 상부 절연층(261, 263) 및 적층 구조물(SS)을 제1 방향(Z 방향)으로 관통할 수 있다. 일부 실시예들에 따르면, 제1 워드 라인 컷(WLC1)은 제1 상부 기판층(201a)의 상부 기판의 일부를 관통할 수 있다.
일부 실시예들에 따르면, 제1 워드 라인 컷 충전막(WLCI1)이 제1 워드 라인 컷(WLC1) 내부 공간을 채울 수 있다. 일부 실시예들에 따르면, 제1 워드 라인 컷 충전막(WLCI1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연성 물질을 포함할 수 있다. 일부 실시예들에 따르면, 제1 워드 라인 컷 충전막(WLCI1)은 동일한 수직 레벨에 배치된 서로 다른 게이트 전극들(240)을 서로 절연시킬 수 있다. 일부 실시예들에 따르면, 제1 워드 라인 컷 충전막(WLCI1)은 동일한 수직 레벨에 배치되고 서로 인접한 게이트 전극들(240)과 더미 게이트 전극들(240D)을 서로 절연시킬 수 있다.
일부 실시예들에 따르면, 복수개의 더미 게이트 전극들(240D)은 제1 워드 라인 컷 충전막(WLCI1)을 사이에 두고, 게이트 전극들(240)과 이격되어 배치될 수 있다. 일부 실시예들에 따르면, 복수개의 더미 게이트 전극들(240D)은 제1 방향(Z 방향)을 따라 서로 이격되어 배치될 수 있다.
일부 실시예들에 따르면, 복수개의 잔존 희생막들(220R)은 제1 워드 라인 컷 충전막(WLCI1)을 사이에 두고, 게이트 전극들(240)과 이격되어 배치될 수 있다. 일부 실시예들에 따르면, 복수개의 잔존 희생막들(220R)은 제1 방향(Z 방향)을 따라 서로 이격되어 배치될 수 있다.
일부 실시예들에 따르면, 복수개의 잔존 희생막들(220R)의 사이에 절연막들(230)의 제2 부분(230b)이 배치될 수 있고 복수개의 더미 게이트 전극들(240D)의 사이에 절연막들(230)의 제3 부분(230c)이 배치될 수 있다.
일부 실시예들에 따르면, 복수개의 잔존 희생막들(220R)과 절연막들(230)의 제2 부분(230b)은 O-N 박스(ONB)를 구성할 수 있다. 일부 실시예들에 따르면, 복수개의 제1 및 제2 관통 비아들(271, 273)이 O-N 박스(ONB)를 제1 방향(Z 방향)으로 관통할 수 있다. 일부 실시예들에 따르면, 일부 실시예들에 따르면, 복수개의 제1 및 제2 관통 비아들(271, 273)의 제1 방향(Z 방향) 길이는 적층 구조물(SS)의 제1 방향(Z 방향) 길이보다 더길 수 있다. 이에 따라 제1 및 제2 관통 비아들(271, 273)은 복수개의 잔존 희생막들(220R) 및 절연막들(230)과 접할 수 있다.
일부 실시예들에 따르면 제1 관통 비아(271)는 중간 절연막(205) 및 하부 절연층(160)의 일부를 더 관통할 수 있다. 일부 실시예들에 따르면, 제1 관통 비아(271)는 주변 배선층을 경유하여 주변 트랜지스터(111)와 연결될 수 있다. 일부 실시예들에 따르면, 제2 관통 비아들(273)은 공통 소스 라인(CSL)에 연결될 수 있다. 일부 실시예들에 따르면 제2 관통 비아들(273)의 형성하는 공정 중에 공통 소스 라인(CSL)의 상부가 일부 식각되어, 공통 소스 라인(CSL)이 리세스된 구조를 가질 수 있다. 이에 따라, 제2 관통 비아들(273)의 하면은 공통 소스 라인(CSL)의 상면보다 낮은 레벨에 배치될 수 있다.
일부 실시예들에 따르면, 제2 관통 비아들(273)은 제1 내지 제3 상부 도전성 비아들(282, 285, 287) 및 제1, 제2 상부 도전성 패턴들(284, 290)을 경유하여 공통 소스 라인 탭핑 배선(CTW)에 연결될 수 있다. 일부 실시예들에 따르면, 비트 라인(BL) 중 어느 하나는 제3 상부 도전성 비아(287)에 의해 공통 소스 라인 탭핑 배선(CTW)에 연결될 수 있다. 일부 실시예들에 따르면, 공통 소스 라인 탭핑 배선(CTW)에 연결된 비트 라인(BL)은 공통 소스 라인(CSL)을 위한 배선으로 사용되는바, 다른 비트 라인들(BL)과 다르게 동작할 수 있다.
일부 실시예들에 따르면, 제2 더미 채널 구조물들(250D2)이 복수개의 더미 게이트 전극들(240D)을 관통할 수 있다. 일부 실시예들에 따르면, 제2 더미 채널 구조물들(250D2)은 채널 구조물들(250)과 유사한 구조를 가질 수 있다. 보다 구체적으로, 제2 더미 채널 구조물들(250D2)의 더미 게이트 절연층(251D), 더미 채널층(253D) 및 더미 매립 절연층(255D)은 각각 순서대로 채널 구조물들(250)의 게이트 절연막(251), 채널층(253) 및 매립 절연막(255)과 실질적으로 동일한 구조를 가질 수 있다. 일부 실시예들에 따르면, 제2 더미 채널 구조물들(250D2)은 더미 비트라인 콘택(283D) 및 제2 상부 도전성 비아(285)에 의해 비트 라인(BL)인 제2 상부 도전성 패턴(290)에 연결될 수 있다. 이에 따라 제2 더미 채널 구조물들(250D2)은 비트 라인(BL)과 전기적으로 연결될 수 있도록 구성되나, 더미 게이트 전극들(240D)이 그라운드 트랜지스터, 메모리 셀 및 스트링 선택 트랜지스터 등의 게이트로 동작하지 않으므로, 제2 더미 채널 구조물들(250D2)은 메모리 셀로서 동작하지 않을 수 있다.
후술하듯 적층된 복수개의 게이트 전극들(240) 및 복수개의 더미 게이트 전극(240D)은 각각 계단 형상을 가질 수 있다. 도 6a에는 더미 게이트 전극들(240D)의 계단 형상 및 이에 접하는 더미 워드 라인 콘택 비아들(275D)만이 도시되었으나, 게이트 전극들(240)의 계단 형상과 이에 접하는 워드 라인 콘택 비아들(275)도 실질적으로 동일하다. 일부 실시예들에 따르면, 더미 워드 라인 콘택 비아들(275D)은 제1 상부 도전성 비아들(282), 제1 상부 도전성 패턴들(284), 및 제2 상부 도전성 비아들(285)을 경유하여 제2 상부 도전성 패턴들(290)에 연결될 수 있다.
마찬가지로, 도 5a 및 도 6a를 참조하면, 일부 실시예들에 따르면, 워드 라인 콘택 비아들(275)은 제1 상부 도전성 비아들(282), 제1 상부 도전성 패턴들(284), 및 제2 상부 도전성 비아들(285)을 경유하여 제1 및 제2 그라운드 선택 라인들(GSL1, GSL2), 워드 라인들(WL1~WL8) 및 스트링 선택 라인들(SSL)에 대응 되는 제2 상부 도전성 패턴(290)에 연결될 수 있다.
일부 실시예들에 따르면, 상부 절연층(260)은 공통 소스 라인(CSL) 상부 기판(201), 적층 구조물(SS) O-N 박스(ONB) 및 그 상에 배치된 배선들을 커버할 수 있다. 일부 실시예들에 따르면 상부 절연층(260)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
일부 실시예들에 따르면, 제3 관통 비아들(277)은 상부 절연층(260) 및 하부 절연층(160)의 일부를 관통할 수 있다. 일부 실시예들에 따르면, 제3 관통 비아들(277)은 제1 내지 제3 상부 도전성 비아들(282, 285, 287), 제1 및 제2 상부 도전성 패턴들(284, 290)을 경유하여 주변 회로 배선에 연결될 수 있다. 일부 실시예들에 따르면, 제3 관통 비아들(277)은 도 1을 참조하여 설명한 공통 소스 드라이버(64, 도 1 참조)에 대응되는 주변 트랜지스터(112)에 연결될 수 있다. 이에 따라 주변 트랜지스터(112)가 공통 소스 라인(CSL)과 전기적으로 연결될 수 있도록 구성된다.
도 4에 도시된 레이아웃을 참조하면, 적층 구조물들(SS)은 제2 방향(X 방향)을 따라 연장되는 제1 워드 라인 컷(WLC1)에 의해 분리될 수 있다. 일부 실시예들에 따르면, 적층 구조물들(SS)의 제2 방향(X 방향) 길이는 제1 워드 라인 컷(WLC1)의 제2 방향(X 방향) 길이보다 더 짧을 수 있다.
일부 실시예들에 따르면, 인접한 적층 구조물들(SS) 사이에 O-N 박스(ONB)가 배치될 수 있다. 적층 구조물들(SS)은 제1 워드 라인 컷 충전막(WLCI1)을 사이에 두고, O-N 박스(ONB)로부터 이격되어 배치될 수 있다. O-N 박스(ONB)는 제1 방향(Z 방향)으로 서로 이격되어 배치된 평판 형태의 잔존 희생막들(220R) 및 잔존 희생막들(220R) 사이에 배치된 절연막들(230)의 제2 부분(230b)을 포함할 수 있다.
O-N 박스(ONB) 하에는 중간 절연막(205) 및 상부 기판(201)의 일부가 배치될 수 있다. 이에 따라 O-N 박스(ONB)는 중간 절연막(205)의 상면 및 제3 상부 기판층(201c)의 상면과 접할 수 있다. 일부 실시예들에 따르면, 제1 관통 비아(271)들은 중간 절연막(205)을 관통할 수 있다. 일부 실시예들에 따르면, 제2 관통 비아들(273)은 중간 절연막(205)으로부터 수평 방향으로 이격될 수 있다.
여기서, 적층 구조물들(SS)을 사이에 두고 이격된 두 제1 워드 라인 컷 충전막들(WLCI1) 사이의 거리를 제1 거리(D1) 라고 하고, O-N 박스(ONB)와 제1 워드 라인 컷 충전막들(WLCI1) 사이의 거리를 제2 거리(D2)라고 할 때, 제1 거리(D1)는 제2 거리(D2)보다 더 클 수 있다. 일부 실시예들에 따르면 제1 거리(D1)는 약 1350nm이고, 제2 거리(D2)는 약 1000nm일 수 있으나 이에 제한되지 않는다. 이때 제2 거리(D2)는 희생막을 제거하고 게이트 전극을 형성하기 위한 리플레이스먼트 공정이 일어나는 최대 거리일 수 있다. 제1 워드 라인 컷 충전막들(WLCI1)은 서로 실질적으로 평행하게 연장되므로, 제1 거리(D1)는 제1 워드 라인 컷 충전막들(WLCI1) 사이의 최소 수평(예컨대, 제3 방향(Y 방향)) 직선 거리로 정의된다. 마찬가지로, 제2 거리(D2)는 제1 워드 라인 컷 충전막(WLCI1)과 O-N 박스(ONB) 사이의 최소 수평(예컨대, 제3 방향(Y 방향)) 직선 거리로 정의된다.
일부 실시예들에 따르면, 적층 구조물(SS)의 제2 방향(X 방향)을 따른 일단에 제1 워드 라인 콘택 구조물(WCS1)이 형성될 수 있고, 이는 도 5a에 자세히 도시되어 있다. 도 4를 참조하면 적층 구조물(SS)의 제2 방향(X 방향)을 따른 일단에는 제1 워드 라인 콘택 구조물(WCS1)이 형성되고, 타단에는 제1 워드 라인 콘택 구조물(WCS1)이 형성되지 않는 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대, 적층 구조물(SS)의 제2 방향(X 방향)에 따른 양단에 제1 워드 라인 콘택 구조물(WCS1)이 형성될 수 있다.
최상층의 게이트 전극(240)은 선택 라인 컷(SLC)에 의하여 분리될 수 있다. 일부 실시예들에 따르면, 선택 라인 컷(SLC)은 제2 방향(X 방향)을 따라 연장될 수 있고, 최상층의 게이트 전극(240)을 완전히 분리할 수 있다. 일부 실시예들에 따르면, 선택 라인 컷(SLC)의 제2 방향(X 방향) 길이는 제1 워드 라인 컷(WLC1)의 제2 방향(X 방향) 길이보다 더 작을 수 있다.
일부 실시예들에 따르면, O-N 박스(ONB)와 인접한 제1 워드 라인 컷 충전막(WLCI1) 사이에 제1 방향(Z 방향)을 따라 이격된 복수개의 더미 게이트 전극들(240D)이 배치될 수 있다. 일부 실시예들에 따르면, 더미 게이트 전극들(240D)은 O-N 박스(ONB)를 둘러쌀 수 있다. 일부 실시예들에 따르면, 더미 게이트 전극들(240D)의 제3 방향(Y 방향) 길이는 게이트 전극들(240)의 제3 방향(Y 방향) 길이보다 더 길 수 있으나 이에 제한되지 않는다. 일부 실시예들에 따르면 더미 게이트 전극들(240D)의 제2 방향(X 방향) 길이는 동일 레벨에 형성된 게이트 전극들(240)의 제2 방향(X 방향) 길이와 실질적으로 동일할 수 있다.
일부 실시예들에 따르면, 더미 게이트 전극들(240D)의 일단에 제2 워드 라인 콘택 구조물(WCS2)이 형성될 수 있고, 이는 도 5b에 자세히 도시되어 있다. 도 4를 참조하면 더미 게이트 전극들(240D)의 제2 방향(X 방향)을 따른 일단에는 제2 워드 라인 콘택 구조물(WCS2)이 형성되고, 타단에는 제2 워드 라인 콘택 구조물(WCS2)이 형성되지 않는 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대, 적층 구조물(SS)의 양단에 제2 워드 라인 콘택 구조물(WCS2)이 형성되거나, 양쪽 모두 형성되지 않는 것도 가능하다.
일부 실시예들에 따르면, 더미 게이트 전극들(240D)의 제2 방향(X 방향)에 따른 양단에, 제2 워드 라인 컷(WLC2) 및 제2 워드 라인 컷(WCL2)을 채우는 제2 워드 라인 컷 충전막(WCLI2)이 배치될 수 있다. 일부 실시예들에 따르면, 제2 워드 라인 컷(WLC2)은 제2 방향(X 방향)을 따라 연장될 수 있다. 일부 실시예들에 따르면, 제2 워드 라인 컷(WLC2)의 제2 방향(X 방향) 길이는 제1 워드 라인 컷(WLC1)의 제2 방향(X 방향) 길이보다 더 짧을 수 있다. 일부 실시예들에 따르면, 제2 워드 라인 컷(WLC2)은 적층 구조물(SS)의 제2 방향(X 방향) 길이보다 더 짧을 수 있다. 일부 실시예들에 따르면, 제2 워드 라인 컷(WLC2)은 O-N 박스(ONB)의 제2 방향(X 방향) 길이보다 더 짧을 수 있다. 일부 실시예들에 따르면, 제2 워드 라인 컷(WLC2)은 더미 게이트 전극들(240D)의 제2 방향(X 방향)에 따른 단부에 인접한 일부를 제1 방향(Z 방향)으로 관통하여 분리할 수 있다.
일부 실시예들에 따르면, 하나의 제2 워드 라인 컷 충전막들(WLCI2)이 제1 워드 라인 컷 충전막들(WLCI1) 사이에 배치된 것으로 도시되었으나, 이에 제한되는 것은 아니다. 예컨대 제1 워드 라인 컷 충전막들(WLCI1) 사이에 두 개 이상의 제2 워드 라인 컷 충전막들(WLCI2)이 배치될 수 있다. 제1 워드 라인 컷 충전막들(WLCI1) 사이에 배치된 제2 워드 라인 컷 충전막들(WLCI2)의 개수는 형성하려는 O-N 박스(ONB)의 크기에 따라 다르게 결정될 수 있다. 또한, 더미 게이트 전극(240D)의 제2 방향(X 방향)에 따른 양단에 서로 다른 개수의 제2 워드 라인 컷 충전막들(WLCI2)이 배치될 수도 있다. 일부 실시예들에 따르면, 제2 워드 라인 컷 충전막들(WLCI2)과 O-N 박스(ONB) 사이의 거리 제2 방향(X 방향) 거리는 전술한 제2 거리(D2)일 수 있다.
일부 실시예들에 따르면, 공통 소스 라인 탭핑 배선(CTW)은 제2 방향(X 방향)으로 연장될 수 있다. 일부 실시예들에 따르면, 공통 소스 라인 탭핑 배선(CTW)의 제2 방향(X 방향) 길이는 공통 소스 라인(CSL)의 제2 방향(X 방향) 길이보다 더 클 수 있으나, 이에 제한되지 않는다. 공통 소스 라인 탭핑 배선(CTW)의 제2 방향(X 방향) 길이는 공통 소스 라인(CSL)의 제2 방향(X 방향) 길이와 같거나, 공통 소스 라인(CSL)의 제2 방향(X 방향) 길이보다 더 작을 수 있다.
일부 실시예들에 따르면, 공통 소스 라인 탭핑 배선(CTW)은 공통 소스 라인(CSL)으로부터 제2 방향(X 방향)을 따라 바깥으로 돌출될 수 있다. 도 4에서, 공통 소스 라인 탭핑 배선(CTW)의 제2 방향(X 방향)에 따른 양단이 공통 소스 라인(CSL)으로부터 돌출된 것으로 도시되었으나 이에 제한되는 것은 아니다. 공통 소스 라인 탭핑 배선(CTW)의 제2 방향(X 방향)에 따른 일단만이 공통 소스 라인(CSL)으로부터 돌출될 수 있다.
일부 실시예들에 따르면, 공통 소스 라인 탭핑 배선(CTW)은 O-N 박스(ONB) 위에서 연장될 수 있다. 일부 실시예들에 따르면, 공통 소스 라인 탭핑 배선(CTW)은 복수개의 제2 비아들(273)과 전기적으로 연결될 수 있다. 이에 따라 공통 소스 라인(CSL)의 저항이 감소되어 노이즈 특성이 개선될 수 있다.
일부 실시예들에 따르면, 공통 소스 라인 탭핑 배선(CTW) 일부 실시예들에 따르면, 공통 소스 라인 탭핑 배선(CTW)은 제1 비아들(273) 및 중간 절연막(205)과 수직으로 중첩되지 않을 수 있다.
하부 기판(101)의 수평 면적은 공통 소스 라인(CSL)의 수평 면적 및 상부 기판(201)의 각 수평 면적보다 더 클 수 있다. 일부 실시예들에 따르면, 공통 소스 라인(CSL) 및 상부 기판(201) 전체가 하부 기판(101)과 수직으로 중첩될 수 있다. 일부 실시예들에 따르면, 공통 소스 라인(CSL)의 수평 면적은 상부 기판(201)의 수평 면적과 같을 수 있으나 이에 제한되는 것은 아니다. 예컨대, 일부 실시예들에 따르면, 공통 소스 라인(CSL)의 수평 면적은 상부 기판(201)의 수평 면적보다 더 클 수 있다. 일부 실시예들에 따르면, 적층 구조물(SS)의 수평 면적은 상부 기판(201)의 수평 면적보다 더 작을 수 있다.
도 5a를 참조하면, 일부 실시들에 따르면, 제1 워드 라인 콘택 구조물(WCS1)은 계단 구조를 가질 수 있다. 이때 계단 구조는 하부에 배치된 게이트 전극(240)이 상부에 배치된 게이트 전극(240) 보다 제2 방향(X 방향)으로 더 돌출되는 구조를 의미한다. 일부 실시예들에 따르면, 워드 라인 콘택 구조물(WCS1)은 제2 방향(X 방향) 및 제3 방향(Y 방향)을 따른 계단이 동시에 형성된 구조를 포함할 수 있다. 일부 실시예들에 따르면 상기 계단 구조 상에 워드 라인 콘택 비아들(275)이 형성될 수 있다. 일부 실시예들에 따르면, 워드 라인 콘택 비아들(275)은 계단 구조, 즉 게이트 전극(240)이 즉 상부에 배치된 게이트 전극에 대해 제2 방향(X 방향) 또는 제3 방향(Y 방향)으로 돌출된 부분에 접할 수 있다.
후술하듯, 적층 구조물(SS) 상에 제1 및 제2 상부 도전성 패턴들(284, 290)이 배치될 수 있다. 일부 실시예들에 따르면, 제2 상부 도전성 패턴(290)은 제2 방향을 따라 연장될 수 있다. 일부 실시예들에 따르면, 제1 워드 라인 콘택 구조물(WCS) 상에서 연장되는 제2 상부 도전성 패턴(290)은 도 3을 참조하여 설명한 제1 및 제2 그라운드 선택 라인들(GSL1, GSL2), 워드 라인들(WL1~WL8) 및 스트링 선택 라인(SSL)들 중 어느 하나일 수 있다.
일부 실시예들에 따르면, 제1 및 제2 그라운드 선택 라인들(GSL1, GSL2)에 대응 되는 제2 상부 도전성 패턴(290)은 가장 아래 배치된 두 개의 게이트 전극들(240)에 각각 순서대로 연결될 수 있다. 일부 실시예들에 따르면, 스트링 선택 라인(SSL)에 대응 되는 제2 상부 도전성 패턴(290)은 최상부의 게이트 전극(240)에 연결될 수 있다. 일부 실시예들에 따르면, 아래에서부터 제3 내지 제10 번째 배치된 게이트 전극들(240)에 각각 순서대로 제1 내지 제 8 워드 라인들(WL1 ~ WL8)에 대응되는 제2 상부 도전성 패턴(290)이 연결될 수 있다.
도 5a 및 도 5b를 참조하면, 제2 워드 라인 콘택 구조물(WCS2)은 제1 워드 라인 콘택 구조물(WCS1)과 유사한 구조를 가질 수 있다. 다만, 제2 워드 라인 콘택 구조물(WCS2)을 구성하는 더미 게이트 전극들(240D)은 각각 메모리 셀의 게이트로서 동작하지 않는바, 제2 워드 라인 콘택 구조물(WCS2)은 상에 배치된 더미 워드 라인 콘택(275D) 및 제2 상부 도전성 패턴(290) 역시 메모리 셀의 구동을 위한 회로 동작을 수행하지 않을 수 있다. 따라서, 제2 워드 라인 콘택 구조물(WCS2) 상에 배치된 더미 워드 라인 콘택(275D) 및 제2 상부 도전성 패턴(290)의 전부 또는 일부는 생략될 수 있다.
도 6b 내지 도 6d는 다른 일부 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 단면도들로서, 도 6a에 대응되는 단면도들이다.
설명의 편의상 도 4 내지 도 6a를 참조하여 설명한 것과 중복되는 것을 생략하고 차이를 위주로 설명한다.
도 6b를 참조하면, 도 6a와 달리 공통 소스 라인(CSL)이 과도 식각되지 않고, 제2 관통 비아들(273)과 공통 소스 라인(CSL)이 서로 접할 수 있다. 이에 따라, 제2 관통 비아들(273)의 하면과 공통 소스 라인(CSL)의 상면이 동일 레벨에 배치될 수 있다.
도 6c를 참조하면, 도 6a 및 도 6b와 달리 제2 관통 비아들(273)은 공통 소스 라인(CSL)과 접하지 않을 수 있다. 이에 따라, 제2 관통 비아들(273)의 하면은 공통 소스 라인(CSL)의 상면 보다 높은 수직 레벨에 배치될 수 있다. 일부 실시예들에 따르면, 제2 관통 비아들(273)과 공통 소스 라인(CSL) 사이에 상부 기판(201)이 배치될 수 있다. 도 6c의 경우에도, 상부 기판(201)은 고농도로 도핑된 폴리 실리콘으로 구성되는바, 제2 관통 비아들(273)은 공통 소스 라인(CSL)과 전기적으로 연결될 수 있도록 구성된다.
도 6d를 참조하면 도 6a 내지 도 6c와는 달리, 제2 관통 비아의 측면을 감싸는 관통 비아 라이너(274)가 추가적으로 제공될 수 있다. 이에 따라서, 제2 관통 비아들(273)은 복수개의 잔존 희생막들(220R) 및 절연막들(230)로부터 이격될 수 있다. 일부 실시예들에 따르면, 관통 비아 라이너(274)는 복수개의 잔존 희생막들(220R) 및 절연막들(230)과 접할 수 있다.
도 7a 내지 도 7d는 일부 실시예들에 따른 반도체 메모리 소자들(10a, 10b, 10c)들을 설명하기 위한 상면도들이다.
설명의 편의상 도 4 내지 도 6a를 참조하여 설명한 것과 중복되는 것을 생략하고 차이를 위주로 설명한다.
도 4에서 중간 절연막(205)과 O-N 박스(ONB)의 상면도 상 프로파일이 일 변을 공유했던 달리, 도 7a에 도시된 반도체 메모리 소자(10a)의 경우, 중간 절연막(205)의 상면도상 프로파일이 O-N 박스(ONB)의 상면도상 프로파일에 내포될 수 있다. 이에 따라, 중간 절연막(205)과 O-N 박스(ONB) 각각은 사각형 프로파일을 가질 수 있고, 중간 절연막(205)의 각 변의 길이는 O-N 박스(ONB)의 각 변의 길이보다 더 짧을 수 있다.
도 7b에 도시된 반도체 메모리 소자(10b)의 경우, O-N 박스(ONB) 하에 복수개의 중간 절연막(205)이 서로 이격되어 배치될 수 있다. 일부 실시예들에 따르면, 위에서 봤을때, 복수개의 중간 절연막(205)은 공통 소스 라인 탭핑 배선(CTW)을 사이에 두고 이격되어 배치될 수 있다.
도 7c에 도시된 반도체 메모리 소자(10c)의 경우, 도 4의 제2 워드 라인 컷(WLC2) 및 제2 워드 라인 컷 절연막(WLCI2)이 생략될 수 있다. 이에 따라, O-N 박스(ONB) 및 중간 절연막(205)의 동일한 제2 방향(X 방향) 길이는 적층 구조물(SS)의 제2 방향(X 방향) 길이와 실질적으로 동일할 수 있다.
도 7d에 도시된 반도체 메모리 소자(10d)의 경우, 제1 워드라인 컷(WLC1) 사이에 복수개의 제2 워드라인 컷들(WLC2) 및 이들을 채우는 제2 워드 라인 컷 충전막(WLCI2)을 포함할 수 있다. 이에 따라, O-N 박스(ONB)의 제2 방향(Y 방향) 길이는 하나의 제2 워드라인 컷들이 제공된 경우에 비해 더 길 수 있다. 일부 실시예들에 따르면, 인접한 제2 워드라인 컷들(WLC2)의 간격은, 인접한 제1 워드라인 컷들(WLC1)의 간격과 같거나, 다를 수 있다.
도 8은 일부 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 순서도이다.
도 9a 내지 도 9k는 일부 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 보다 구체적으로 도 9a 내지 도 9k는 도 6a와 대응되는 단면도들이다.
도 8 및 도 9a를 참조하면, P10에서 주변 회로 상에 공통 소스 라인 및 상부 기판을 형성할 수 있다. 일부 실시예들에 따르면, 공통 소스 라인 및 상부 기판을 형성하는 것은, 주변 회로를 형성하고, 주변 회로 상에 공통 소스 라인(CSL), 제1 상부 기판층(201a) 및 상부 기판 희생층(204)을 형성하는 것을 포함할 수 있다.
주변 회로를 형성하는 것은, 하부 기판(101) 상에 소자 분리층(102)을 형성하는 공정, 하부 기판(101) 포토 레지스트 패턴을 이용한 제1 이온 주입 공정을 수행하여 하부 기판(101)에 p 웰 영역 및 n 웰 영역을 순차로(또는 반대 순서로) 형성하는 공정, 주변 트랜지스터를 형성하는 공정, 및 도전성 물질을 패터닝하고 절연 물질을 제공하여 주변 회로 배선을 형성하는 공정 등을 포함할 수 있다.
일부 실시예들에 따르면, 주변 회로 상에 공통 소스 라인(CSL), 제1 상부 기판층(201a) 및 상부 기판 희생층(204)은 제1 불순물이 도핑된 폴리실리콘을 사용하여 화학 기상 퇴적 공정, 원자층 퇴적 공정, 물리 기상 퇴적 공정 등에 의해 형성할 수 있다.
일부 실시예들에 따르면, 상부 기판 희생층(204)은 절연물질을 포함할 수 있다. 일부 실시예들에 따르면, 상부 기판 희생층(204)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 어느 하나를 포함할 수 있다. 일부 실시예들에 따르면, 상부 기판 희생층(204)은 후술하는 절연막들(230, 도 9d 참조)에 대해 높은 식각 선택비를 가질 수 있다.
이어서 도 9b를 참조하면, 상부 기판 희생층(204)을 패터닝하여 일부를 제거한 후, 제3 상부 기판층(201c)을 콘포말하게 제공할 수 있다. 이에 따라 상부 기판 희생층(204)이 제거된 부분에서 제1 상부 기판층(201a)과 제3 상부 기판층(201c)이 접할 수 있다.
이어서 도 9c를 참조하면, 중간 절연막들(205, 206)이 형성될 수 있다. 중간 절연막들을 형성하는 것은, 하부 절연층(160)의 상면이 노출되도록 공통 소스 라인(CSL), 제1 상부 기판층(201a), 상부 기판 희생층(204) 및 제3 상부 기판층(201c)을 식각하는 것, 식각되어 형성된 개구를 채우도록 절연 물질을 충분히 제공한 후 제3 상부 기판층(201c)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다.
도 8 및 도 9d를 참조하면, P20에서 제3 상부 기판층(201c) 상에 희생막들(230) 및 절연막들(220)을 포함하는 예비 적층 구조물(PSS)을 형성할 수 있다.
일부 실시예들에 따르면, 예비 적층 구조물(PSS)은 적층 구조물(SS)에 대해 설명한 것과 유사한 계단 구조를 가질 수 있다. 일부 실시예들에 따르면, 예비 적층 구조물(PSS) 서로 교번으로 적층된 절연막들(230) 및 희생막들(220)을 포함할 수 있다. 일부 실시예들에 따르면 절연막들(230)과 희생막들(220)은 다른 물질을 포함할 수 있다. 일부 실시예들에 따르면 절연막들(230)과 희생막들(220)은 서로 높은 식각 선택비를 포함할 수 있다. 예컨대, 절연막들(230)이 실리콘 산화물을 포함하는 경우, 희생막들(220)은 도핑되지 않은 폴리 실리콘 또는 실리콘 질화물을 포함할 수 있다. 다른 예로, 절연막들(230)이 실리콘 질화물을 포함하는 경우, 희생막들(220)은 도핑되지 않은 폴리 실리콘 또는 실리콘 산화물을 포함할 수 있다. 예컨대, 절연막들(230)이 도핑되지 않은 폴리 실리콘을 포함하는 경우, 희생막들(220)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
일부 실시예들에 따르면, 계단 구조를 커버하기 위한 상부 절연층(260)을 형성할 수 있다. 상부 절연층(260)은 절연 물질을 포함할 수 있다. 상부 절연층(260)이 중간 절연막(205)과 동일한 물질을 포함하는 경우, 상부 절연층(260) 과 중간 절연막(205)이 일체형 구조를 이룰 수 있다. 이하에서는, 상부 절연층(260)이 중간 절연막(205)이 일체를 이루는 예시를 중심으로 설명하도록 한다. 마찬가지로, 중간 절연막(206)은 최하층의 절연막(230)과 일체가 될 수 있다.
도 8 및 도 9e, 도 9f를 참조하면, P30에서 채널 구조물(250) 및 제2 더미 채널 구조물(250D2)을 형성할 수 있다.
P30에서, 예비 적층 구조물(PSS) 상에 제1 상부 절연층(261)을 제공한 후 포토 레지스트를 이용하여 제1 층간 절연층(260) 및 예비 적층 구조물(PSS) 상에 복수개의 채널 홀들(CH)을 형성할 수 있다. 일부 실시예들에 따르면, 채널 홀들(CH)은 제1 상부 기판층(201a)까지 연장될 수 있다. 이어서, 게이트 절연 물질막, 채널 물질막 및 매립 절연 물질막을 순차로 제공한 후 제1 층간 절연층(260)의 상면이 노출될 때까지 에치백 공정을 이용하여 채널 홀들(CH)을 채우는 물질막들을 분리시킬 수 있다. 이어서 채널 홀들(CH) 내의 매립 절연 물질막의 상부를 더 제거한 후, 채널 물질막과 동일한 물질을 퇴적하여 매립 절연막(255) 및 더미 매립 절연막(255D)이 각각 순서대로 채널층(253) 및 더미 채널층(253D)에 의해 완전히 커버될 수 있도록 한다. 이에 따라, 전술한 비트 라인 콘택 비아들(283, 도 6a 참조)과의 콘택을 위한 패드들이 형성될 수 있다.
도 8 및 도 9g를 참조하면, P40에서 워드 라인 컷을 형성할 수 있다. 비록 도 9g에 제1 워드라인 컷(WLC1)만 도시되었으나, 도 4 내지 도 6a에 도시된 제 2 워드라인 컷(WCL2) 역시 제1 워드라인 컷(WLC1)과 동시에 형성될 수 있다.
일부 실시예들에 따르면, 제1 상부 절연층(261) 상에 제2 상부 절연층(263)을 형성한 후, 제1 워드 라인 컷(WLC1)을 형성할 수 있다.
제1 워드라인 컷(WLC1) 상에 워드 라인 컷 라이너(265l)를 제공한 후, 에치백 공정을 이용하여 워드 라인 컷 라이너(265l)의 하부를 제거할 수 있다. 이에 따라 상부 기판 희생층(204, 도 9f 참조)이 노출될 수 있다. 일부 실시예들에 따르면, 워드 라인 컷 라이너(265l)는 상부 기판 희생층(204, 도 9f 참조)에 대해 높은 식각 선택비를 가진 물질일 수 있다. 일부 실시예들에 따르면, 워드 라인 컷 라이너(265l)는 상부 기판 희생층(204, 도 9f 참조)을 제거하는 공정에서 예비 적층 구조물 상의 희생막(220)들을 보호하기 위한 층일 수 있다.
일부 실시예들에 따르면, 상부 기판 희생층(204, 도 9f 참조)이 선택적으로 제거되어 상부 기판 리세스(204R)가 형성될 수 있다. 이때 게이트 절연막(251) 및 더미 게이트 절연막(255D) 중 상부 기판 리세스(204R)와 동일 레벨에 형성된 부분이 같이 제거될 수 있다.
또한, 제1 상부 기판층(201a)과 제3 상부 기판층(201c)이 부분적으로 접촉하므로, 제1, 제3 상부 기판층들(201a, 201c) 및 그 위에 배치된 예비 적층 구조물(PSS)이 무너지는 것을 방지할 수 있다.
이어서 도 9h를 참조하면, 상부 기판 리세스(204R)를 채우는 제2 상부 기판층(201b)을 제공할 수 있다. 전술한 것과 같이 제2 상부 기판층(201b)은 제1 및 제3 상부 기판층(201a, 201c)과 실질적으로 동일한 농도로 도핑된 폴리 실리콘일 수 있다. 도 9g를 참조하여 설명한 것과 같이, 이때 게이트 절연막(251) 및 더미 게이트 절연막(255D) 중 일부가 제거된바, 제2 상부 기판층(201b)과 채널층(253)이 접할 수 있다. 이에 따라, 채널 구조물(250)들이 메모리 셀로 동작을 위한 전하 이동 경로가 형성될 수 있다.
이어서 도 8 및 도 9i를 참조하면, P50에서 희생막을 부분적으로 제거하고, P60에서 게이트 전극을 형성할 수 있다.
도 9h에 도시된 워드라인 라이너(265l)를 제거한 후, 희생막들(220)을 선택적으로 제거할 수 있다. 일부 실시예들에 따르면, 희생막들(220)은 절연막들(230) 및 제1 내지 제3 상부 기판층(201a, 201b, 201c)에 대해 식각 선택비가 높으므로, 용이하게 제거될 수 있다. 이때 제1 워드 라인 컷(WLC1) 및 제2 워드라인 컷(도 4 참조)으로부터 제2 거리(D2) 보다 더 멀리 이격된 부분의 희생막들은 제거되지 않아, 잔존 희생막들(220R)및 상기 잔존 희생막들을 포함하는 O-N 박스(ONB)가 형성될 수 있다.
일부 실시예들에 따르면, 희생막(220)들이 제거된 공간에 게이트 전극(240) 및 더미 게이트 전극(240D)을 형성할 수 있다. 일부 실시예들에 따르면, 게이트 전극들(240)을 형성한 후 최상층의 게이트 전극을 분리하기 위한 선택 라인 컷(SLC)을 형성하고, 리세스된 공간을 다시 절연 물질 등으로 채울 수 있다.
이어서 도 9j를 참조하면, 제1 워드 라인 컷(WLC1) 내에 제1 워드 라인 컷 충전막(WLCI1)을 제공할 수 있다. 일부 실시예들에 따르면, 도 4에 도시된 제2 워드 라인 컷 충전막(WLCI2)도 함께 제공될 수 있다.
이어서 도 9k를 참조하면, 이전까지의 구조를 커버하도록 상부 절연층(260)을 추가로 제공하고, 제1 내지 제3 관통 비아들(271, 273, 277) 및 더미 워드라인 콘택(275D)을 형성할 수 있다. 일부 실시예들에 따르면 도 6a에 도시된 워드라인 콘택(275)도 함께 형성될 수 있다.
일부 실시예들에 따르면, 제1 관통 비아(271)는 O-N 박스(ONB) 및 중간 절연막(205)을 관통하여 주변 회로 배선에 연결될 수 있다. 일부 실시예들에 따르면, 제2 관통 비아(273) O-N 박스(ONB)를 관통하여 공통 소스 라인(CSL)에 연결될 수 있다. 일부 실시예들에 따르면, 제3 관통 비아(275)는 상부 절연층(260) 및 하부 절연층(160)의 일부를 관통하여 주변 배선들에 연결될 수 있다. 이에 따라 제3 관통 비아(275)는 주변 트랜지스터(112)에 전기적으로 연결될 수 있도록 구성된다.
이어서 다시 도 6a를 참조하면, 이전까지의 구조 상에 배선 공정을 추가로 수행할 수 있다. 이에 따라 공통 소스 라인(CSL)이 제2 관통 비아(273), 공통 소스 라인 탭핑 배선(CTW) 및 제3 관통 비아(277)를 경유하여 주변 트랜지스터(112)에 전기적으로 연결될 수 있도록 구성된다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 평판 형상의 공통 소스 라인;
    상기 공통 소스 라인 상에 배치되는 기판;
    상기 기판 상에 배치되고, 상기 공통 소스 라인의 상면에 수직한 제1 방향을 따라 서로 이격된 복수개의 게이트 전극들;
    상기 게이트 전극들 사이에 배치되는 복수개의 절연막들;
    상기 복수개의 게이트 전극들 및 상기 복수개의 절연막들을 상기 제1 방향으로 관통하는 채널 구조물들; 및
    상기 기판 상에 배치되고 상기 제1 방향을 따라 서로 이격된 복수개의 잔존 희생막들;을 포함하되,
    상기 복수개의 잔존 희생막들은 상기 게이트 전극들에 의해 둘러 쌓이는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 복수개의 잔존 희생막들 각각은 상기 게이트 전극들 중 적어도 하나와 상기 기판으로부터 동일한 레벨에 배치된 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 잔존 희생막들은 상기 게이트 전극들과 다른 물질을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 잔존 희생막들은 실리콘 질화물을 포함하고, 상기 게이트 전극들은 도전성 물질을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    각각의 상기 복수개의 절연막들의 일부분은 상기 복수개의 잔존 희생막들 사이에 배치되는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 기판을 관통하고, 상기 복수개의 잔존 희생막들과 수직으로 중첩되는 중간 절연막을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 중간 절연막의 하부는 상기 공통 소스 라인에 의해 둘러싸이는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 중간 절연막, 상기 잔존 희생막들 및 상기 복수개의 절연막들을 관통하는 복수개의 제1 관통 비아들을 더 포함하는 것을 특징으로 비휘발성 메모리 소자.
  9. 제8항에 있어서,
    상기 잔존 희생막들 및 상기 복수개의 절연막들을 관통하고, 상기 중간 절연막과 수평적으로 이격된 복수개의 제2 관통 비아들을 더 포함하는 것을 특징으로 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 복수개의 제2 관통 비아들은 상기 공통 소스 라인과 수직으로 중첩되는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제9항에 있어서,
    상기 복수개의 제2 관통 비아들은 상기 공통 소스 라인과 접하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제9항에 있어서,
    상기 복수개의 제2 관통 비아들과 상기 공통 소스 라인은 상기 기판을 사이에 두고 서로 이격된 것을 특징으로 하는 반도체 메모리 소자.
  13. 기판;
    기판 상에 배치된 O-N 박스로서; 및
    상기 O-N 박스를 관통하는 복수개의 관통 비아들을 포함하되,
    상기 O-N 박스는,
    평판 형태를 갖고, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 배치된 복수개의 잔존 희생막들; 및
    상기 잔존 희생막들 사이에 개재된 복수개의 절연막들을 포함하는 반도체 메모리 소자.
  14. 제13항에 있어서,
    상기 복수개의 잔존 희생막들과 상기 복수개의 절연막들은 서로 다른 물질을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  15. 제14항에 있어서,
    상기 복수개의 잔존 희생막들은 실리콘 질화물을 포함하고, 상기 복수개의 절연막들은 실리콘 산화물을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  16. 제13항에 있어서,
    상기 복수개의 관통 비아들은 상기 복수개의 잔존 희생막들 및 상기 복수개의 절연막들과 접하는 것을 특징으로 하는 반도체 메모리 소자.
  17. 제13항에 있어서,
    상기 복수개의 관통 비아들 중 일부는 상기 복수개의 잔존 희생막들 및 상기 복수개의 절연막들과 접하는 절연 라이너 및 상기 절연 라이너에 의해 커버되는 도전성 비아를 포함하는 것을 특징으로 반도체 메모리 소자.
  18. 기판;
    상기 기판 상에 배치되고 수평 방향으로 연장되는 제1 및 제2 게이트 적층 구조물들로서, 상기 제1 및 제2 게이트 적층 구조물들은 수직 방향으로 적층되고 도전성을 갖는 복수개의 게이트 전극층들을 포함하고;
    상기 제1 및 제2 게이트 적층 구조물들 중 어느 하나를 수직 방향으로 관통하는 복수개의 채널 구조물들;
    상기 제1 및 제2 게이트 적층 구조물들 사이에 배치되는 잔존 희생막 적층 구조물로서, 상기 잔존 희생막 적층 구조물은 수직 방향으로 적층되고 절연성을 갖는 복수개의 희생막들을 포함하고; 및
    상기 잔존 희생막 적층 구조물 상에서 수직 방향으로 연장되는 공통 소스 라인 탭핑 배선을 포함하는 반도체 메모리 소자.
  19. 제18항에 있어서,
    상기 공통 소스 라인 탭핑 배선은 수평 방향을 따라 상기 기판으로부터 바깥으로 돌출되는 것을 특징으로 하는 반도체 메모리 소자.
  20. 제18항에 있어서,
    상기 공통 소스 라인 탭핑 배선의 수평 방향의 길이는 상기 제1 및 제2 게이트 적층 구조물들의 수평 방향 길이보다 더 긴 것을 특징으로 하는 반도체 메모리 소자.
KR1020180162155A 2018-12-14 2018-12-14 반도체 메모리 소자 및 그 제조 방법 KR20200073702A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020180162155A KR20200073702A (ko) 2018-12-14 2018-12-14 반도체 메모리 소자 및 그 제조 방법
US16/512,862 US11152387B2 (en) 2018-12-14 2019-07-16 Semiconductor memory device and a method of manufacturing the same
CN201910858574.5A CN111326518A (zh) 2018-12-14 2019-09-11 半导体存储器装置
US17/490,080 US11706923B2 (en) 2018-12-14 2021-09-30 Semiconductor memory device and a method of manufacturing the same
US18/206,402 US20230320098A1 (en) 2018-12-14 2023-06-06 Semiconductor memory device and a method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180162155A KR20200073702A (ko) 2018-12-14 2018-12-14 반도체 메모리 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20200073702A true KR20200073702A (ko) 2020-06-24

Family

ID=71072951

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180162155A KR20200073702A (ko) 2018-12-14 2018-12-14 반도체 메모리 소자 및 그 제조 방법

Country Status (3)

Country Link
US (3) US11152387B2 (ko)
KR (1) KR20200073702A (ko)
CN (1) CN111326518A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220001467A (ko) * 2020-06-29 2022-01-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3d 적층형 메모리 및 제조 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200073702A (ko) 2018-12-14 2020-06-24 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
JP2020150199A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
US11043455B2 (en) * 2019-07-23 2021-06-22 Sandisk Technologies Llc Three-dimensional memory device including self-aligned dielectric isolation regions for connection via structures and method of making the same
KR102650428B1 (ko) * 2019-11-06 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210079087A (ko) * 2019-12-19 2021-06-29 삼성전자주식회사 수직형 메모리 장치
US11217523B2 (en) 2020-01-17 2022-01-04 SK Hynix Inc. Semiconductor memory device and manufacturing method thereof
KR20210101652A (ko) * 2020-02-10 2021-08-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2021145063A (ja) * 2020-03-12 2021-09-24 キオクシア株式会社 半導体記憶装置
CN111769117B (zh) * 2020-06-28 2021-04-27 长江存储科技有限责任公司 一种三维存储器及其制造方法
KR20220050272A (ko) 2020-10-15 2022-04-25 삼성전자주식회사 메모리 장치
KR20230011747A (ko) * 2021-07-14 2023-01-25 삼성전자주식회사 비휘발성 메모리 장치
JP2023043399A (ja) * 2021-09-16 2023-03-29 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
CN116867262A (zh) * 2022-03-23 2023-10-10 长鑫存储技术有限公司 半导体结构及其制作方法、存储器
KR20230139506A (ko) * 2022-03-28 2023-10-05 삼성전자주식회사 반도체 장치 및 상기 반도체 장치를 포함하는 대용량 데이터 저장 시스템

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101603731B1 (ko) 2009-09-29 2016-03-16 삼성전자주식회사 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
KR102139944B1 (ko) 2013-11-26 2020-08-03 삼성전자주식회사 3차원 반도체 메모리 장치
KR20170028731A (ko) 2015-09-04 2017-03-14 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그 제조방법
US9806093B2 (en) 2015-12-22 2017-10-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US9806088B2 (en) * 2016-02-15 2017-10-31 Toshiba Memory Corporation Semiconductor memory device having memory cells arranged three-dimensionally and method of manufacturing the same
US10090319B2 (en) 2016-03-08 2018-10-02 Toshiba Memory Corporation Semiconductor device and method for manufacturing the same
TW201733020A (zh) 2016-03-10 2017-09-16 Toshiba Kk 半導體裝置及其製造方法
KR102618562B1 (ko) 2016-05-16 2023-12-27 삼성전자주식회사 반도체 칩 및 그 제조 방법
KR102608182B1 (ko) 2016-06-09 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10276585B2 (en) 2016-08-12 2019-04-30 Toshiba Memory Corporation Semiconductor memory device
US9876031B1 (en) 2016-11-30 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device having passive devices at a buried source line level and method of making thereof
KR20190026418A (ko) * 2017-09-05 2019-03-13 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20200073702A (ko) 2018-12-14 2020-06-24 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220001467A (ko) * 2020-06-29 2022-01-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3d 적층형 메모리 및 제조 방법
US11729997B2 (en) 2020-06-29 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. 3D stackable memory and methods of manufacture
US11991888B2 (en) 2020-06-29 2024-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. 3D stackable memory and methods of manufacture

Also Published As

Publication number Publication date
US20220020767A1 (en) 2022-01-20
US20200194453A1 (en) 2020-06-18
CN111326518A (zh) 2020-06-23
US20230320098A1 (en) 2023-10-05
US11706923B2 (en) 2023-07-18
US11152387B2 (en) 2021-10-19

Similar Documents

Publication Publication Date Title
US11706923B2 (en) Semiconductor memory device and a method of manufacturing the same
US10804289B2 (en) Three-dimensional semiconductor device
US10672781B2 (en) Semiconductor device
KR102400100B1 (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법
US11251192B2 (en) Semiconductor devices and manufacturing methods of the same
KR102308776B1 (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법
US11107826B2 (en) Semiconductor memory device
KR20190092807A (ko) 3차원 반도체 소자
KR20110094985A (ko) 3차원 반도체 장치 및 그 동작 방법
US20220130851A1 (en) Vertical memory device
US11411018B2 (en) Integrated circuit device
US20230262972A1 (en) Semiconductor device
JP2021034720A (ja) 半導体装置
KR102612197B1 (ko) 반도체 장치
US10998327B2 (en) Semiconductor device including separation lines
KR20230052392A (ko) 독립된 데이터 저장 패턴 구조를 갖는 3차원 플래시 메모리
KR20230086382A (ko) 워드 라인 분리 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법
CN113921529A (zh) 半导体存储器件

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal