KR20110108216A - 3차원 반도체 장치 - Google Patents

3차원 반도체 장치 Download PDF

Info

Publication number
KR20110108216A
KR20110108216A KR1020100055098A KR20100055098A KR20110108216A KR 20110108216 A KR20110108216 A KR 20110108216A KR 1020100055098 A KR1020100055098 A KR 1020100055098A KR 20100055098 A KR20100055098 A KR 20100055098A KR 20110108216 A KR20110108216 A KR 20110108216A
Authority
KR
South Korea
Prior art keywords
pattern
film
semiconductor
insulating film
vertical
Prior art date
Application number
KR1020100055098A
Other languages
English (en)
Inventor
황완식
토시로 나카니시
유동철
황기현
최한메
박찬진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US13/072,078 priority Critical patent/US9536970B2/en
Priority to JP2011071053A priority patent/JP5832114B2/ja
Priority to CN201110086496.5A priority patent/CN102201416B/zh
Publication of KR20110108216A publication Critical patent/KR20110108216A/ko
Priority to US13/972,533 priority patent/US9564499B2/en
Priority to US14/796,569 priority patent/US9768266B2/en
Priority to US15/681,050 priority patent/US20170345907A1/en
Priority to US16/859,437 priority patent/US10903327B2/en
Priority to US17/129,667 priority patent/US11588032B2/en
Priority to US17/969,022 priority patent/US20230044895A1/en
Priority to US18/094,484 priority patent/US11888042B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

3차원 반도체 장치가 제공된다. 이 장치는 반도체 기판 상에 차례로 적층된 선택 구조체 및 메모리 구조체를 포함한다. 선택 구조체는 선택 라인들, 이들을 관통하여 반도체기판에 접촉하는 선택 활성 패턴, 그리고 선택 라인들과 선택 활성 패턴 사이에 배치되는 선택 게이트 절연막을 포함하고, 메모리 구조체는 워드 라인들, 이들을 관통하여 선택 활성 패턴에 접촉하는 메모리 활성 패턴, 그리고 워드라인들과 메모리 활성 패턴 사이에 배치되는 메모리 게이트 절연막을 포함한다. 이때, 메모리 게이트 절연막의 일부는 연장되어 워드라인의 상부면 및 하부면을 덮는다.

Description

3차원 반도체 장치{Three Dimensional Semiconductor Memory Device}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 3차원적으로 배열된 메모리 셀들을 포함하는 3차원 메모리 반도체 장치에 관한 것이다.
3D-IC 메모리 기술은 메모리 용량의 증대를 위한 기술로서, 메모리 셀들을 3차원적으로 배열하는 것과 관련된 제반 기술들을 의미한다. 메모리 용량은, 3D-IC 메모리 기술 이외에도, (1) 패턴 미세화 기술 및 (2) 다중 레벨 셀(MLC) 기술을 통해서도 증대될 수 있다. 하지만, 패턴 미세화 기술은 고비용의 문제를 수반하고, MLC 기술은 증가시킬 수 있는 셀당 비트의 수에서 제한될 수 밖에 없다. 이런 이유에서, 3D-IC 기술은 메모리 용량의 증대를 위한 필연적인 방법인 것으로 보인다. 물론, 패턴 미세화 및 MLS 기술들이 3D-IC 기술에 접목될 경우, 더욱 증가된 메모리 용량을 구현할 수 있다는 점에서, 패턴 미세화 및 MLS 기술들 역시 3D-IC 기술과는 독립적으로 발전할 것으로 기대된다.
3D-IC 기술의 하나로서, 펀치-앤-플러그(punch-and-plug) 기술이 최근 제안되었다. 상기 펀치-앤-플러그 기술은 다층의 박막들을 기판 상에 차례로 형성한 후 상기 박막들을 관통하는 플러그들을 형성하는 단계들을 포함한다. 이 기술을 이용하면, 제조 비용의 큰 증가없이 3D 메모리 소자의 메모리 용량을 크게 증가시킬 수 있기 때문에, 이 기술은 최근 크게 주목받고 있다.
한편, 이 출원이 우선권 주장하는 한국특허출원 2010-0027449호에 따르면, 도 64에 도시된 것과 같이, 절연성의 수직 패턴(155)이 반도체 기판(10) 내에 깊에 삽입되어 상기 반도체 기판(10)과 활성 패턴(165, 175) 사이에 개재될 경우, 스트링의 전류 경로 P1의 길이가 증가한다. 한편, 상기 수직 패턴(155) 아래에 위치하는 상기 반도체 기판(10)의 일부 영역은 상기 전류 경로 P1의 완성을 위해 프로그램 또는 읽기 동작 동안 반전(inversion)돼야 한다. 하지만, 상기 수직 패턴(155)이 상기 반도체 기판(10) 내에 깊게 삽입될 경우, 이 영역과 상기 도전 패턴(230) 사이의 거리가 증가하기 때문에 반전되기 어려울 수 있으며, 이는 스트링의 저항에서의 급격한 증가 문제가 초래될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 동작 전류의 감소 및 스트링의 저항 증가를 예방할 수 있는 3차원 반도체 장치를 제공하는 데 있다.
동작 전류의 감소를 예방할 수 있는 3차원 반도체 장치가 제공된다. 이 장치는 반도체 기판 상에, 차례로 적층된 선택 구조체 및 메모리 구조체를 포함한다. 상기 선택 구조체는 선택 라인들, 상기 선택 라인들을 관통하여 상기 반도체기판에 접촉하는 선택 활성 패턴, 그리고 상기 선택 라인들과 상기 선택 활성 패턴 사이에 배치되는 선택 게이트 절연막을 포함하고, 상기 메모리 구조체는 워드 라인들, 상기 워드라인들을 관통하여 상기 선택 활성 패턴에 접촉하는 메모리 활성 패턴, 그리고 상기 워드라인들과 상기 메모리 활성 패턴 사이에 배치되는 메모리 게이트 절연막을 포함한다. 이때, 상기 메모리 게이트 절연막의 일부는 연장되어 상기 워드라인의 상부면 및 하부면을 덮는다.
일부 실시예에 따르면, 상기 선택 활성 패턴의 하부 영역은 상기 반도체 기판의 상부면에 소정의 깊이로 삽입되고, 상기 선택 활성 패턴의 삽입된 영역 전체는 상기 반도체 기판과 직접 접촉한다.
일부 실시예에 따르면, 상기 반도체 기판은 상기 선택 활성 패턴이 삽입되는 리세스 영역을 포함하고, 상기 반도체 기판의 리세스 영역의 폭은 거기에 삽입된 상기 선택 활성 패턴의 폭과 동일하다.
일부 실시예에 따르면, 상기 선택 활성 패턴은 그것이 접촉하는 상기 반도체 기판의 영역과 같은 도전형의 반도체 또는 진성 반도체로 형성되고, 상기 선택 활성 패턴은 상기 메모리 활성 패턴과 같은 도전형의 반도체로 형성된다.
일부 실시예에 따르면, 상기 선택 활성 패턴은 상기 선택 라인들을 관통하는 측벽부 및 상기 측벽부의 하부 영역으로부터 수평적으로 그리고 연속적으로 연장되어 상기 반도체 기판의 상부면을 덮는 바닥부를 포함할 수 있다. 이때, 상기 측벽부의 수평적 두께는 상기 바닥부의 수직적 두께와 실질적으로 동일한 두께로 형성되어 상기 선택 활성 패턴은 U자 모양의 단면을 가질 수 있다. 다른 실시예에 따르면, 상기 선택 활성 패턴은, 적어도 상기 메모리 활성 패턴의 가장 낮은 하부면 아래에서, 직사각형 또는 사다리꼴의 단면을 가질 수 있다.
일부 실시예에 따르면, 상기 메모리 게이트 절연막은 상기 워드 라인에 인접한 블로킹막, 상기 메모리 활성 패턴에 인접한 터널막, 및 상기 블록킹막과 상기 터널막 사이에 개재되는 전하저장막을 포함할 수 있다. 이때, 상기 선택 게이트 절연막은, 물질 및 두께 중의 적어도 하나에 있어서, 상기 메모리 게이트 절연막과 다를 수 있다. 그럼에도 불구하고, 상기 선택 게이트 절연막은, 물질 및 두께 중의 적어도 하나에 있어서, 상기 블록킹막과 실질적으로 동일할 수 있다.
이에 더하여, 상기 터널막은 상기 워드라인들과 상기 메모리 활성 패턴 사이로부터 수직하게 연장되어 그것의 수직적 길이는 적어도 상기 워드라인의 수직적 두께보다 클 수 있다. 또한, 상기 블록킹막은 상기 워드라인들과 상기 메모리 활성 패턴 사이로부터 수평하게 연장되어 그것의 수평적 길이는 적어도 상기 메모리 활성 패턴의 수평적 폭보다 클 수 있다.
일부 실시예에 따르면, 상기 선택 활성 패턴은 실리콘으로 형성되고, 상기 선택 게이트 절연막은 상기 선택 활성 패턴과 상기 선택 라인 사이의 국소적 영역에 형성되는 실리콘 산화막일 수 있다. 이때, 상기 선택 활성 패턴은 상기 선택 게이트 절연막의 주위에서보다 상기 선택 라인의 상부 또는 하부에서 더 두꺼울 수 있다.
본 발명의 일부 실시예들에 따르면, 도 1 내지 도 21을 참조하여 설명된 것처럼 메모리 게이트 절연막이 수직 패턴 및 수평 패턴을 갖도록 형성되더라도, 선택 트랜지스터들의 활성 영역으로 사용되는 반도체 패턴(즉, 선택 활성 패턴)은, 절연성 물질의 개재없이, 반도체 기판과 접촉한다. 이에 따라, 도 63을 참조하여 설명된 동작 전류의 감소 및 스트링의 저항 증가의 문제들은 예방될 수 있다.
도 1 내지 도 11은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 12 내지 도 21은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 22 내지 도 24는 본 발명의 제 1 실시예에 따른 3차원 반도체 장치들을 설명하기 위한 사시도들이다.
도 25 내지 도 27은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치들을 설명하기 위한 사시도들이다.
도 28 내지 도 43은 정보저장막의 구조와 관련된 본 발명의 실시예들을 설명하기 위한 사시도들이다.
도 44 내지 도 46은 변형된 실시예들에 따른 3차원 반도체 장치들을 설명하기 위한 단면도들이다.
도 47 및 도 48은 다른 변형된 실시예들에 따른 3차원 반도체 장치들을 설명하기 위한 사시도들이다.
도 49 및 도 50은 비교예들에 따른 3차원 반도체 장치들을 설명하기 위한 사시도들이다.
도 51 내지 도 60은 도 46을 참조하여 설명된 본 발명의 일 실시예의 변형예들에 따른 3차원 반도체 장치의 제조 방법들을 설명하기 위한 단면도들이다.
도 61은 도 58을 참조하여 설명된 실시예에 따른 일 기술적 특징을 보다 상세하게 설명하기 위한 단면도이다.
도 62 및 도 63은 본 발명의 실시예들에 따른 3차원 반도체 장치들의 비교하여 설명하기 위한 단면도들이다.
도 64는 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 65는 본 발명에 따른 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
본 발명의 실시예들에 따른 3차원 반도체 장치는 셀 어레이 영역, 주변회로 영역, 센스 앰프 영역, 디코딩 회로 영역 및 연결 영역을 포함할 수 있다. 상기 셀 어레이 영역에는, 복수의 메모리 셀들 및 상기 메모리 셀들로의 전기적 연결을 위한 비트라인들 및 워드라인들이 배치된다. 상기 주변 회로 영역에는 상기 메모리 셀들의 구동을 위한 회로들이 배치되고, 상기 센스 앰프 영역에는 상기 메모리 셀들에 저장된 정보를 판독하기 위한 회로들이 배치된다. 상기 연결 영역은 상기 셀 어레이 영역과 상기 디코딩 회로 영역 사이에 배치될 수 있으며, 여기에는 상기 워드라인들과 상기 디코딩 회로 영역을 전기적으로 연결하는 배선 구조체가 배치될 수 있다.
아래에서는, 3차원 반도체 장치의 셀 어레이 영역의 일부분과 관련된 기술적 특징들이 주로 설명될 것이다. 한편, 2009년 12월 18일에 출원된 한국특허출원번호 2009-0126854, 2010년 2월 18일에 출원된 한국특허출원번호 2010-0014751, 2010년 1월 22일에 출원된 한국특허출원번호 2010-0006124, 2009년 10월 19일에 출원된 한국특허출원번호 2009-0099370, 2009년 6월 8일에 출원된 미국특허출원번호 12/480,399는 상기 셀 어레이 영역뿐만이 아니라 (주변회로 영역 또는 연결 영역과 같은) 다른 영역들과 관련된 기술적 특징들을 개시하고 있다. 한국특허출원번호 2009-0126854, 2010-0014751, 2010-0006124, 2009-0099370 및 미국특허출원번호 12/480,399에 개시된 내용들은 완전한 형태로서 이 출원의 일부로 포함된다.
이에 더하여, 상기 한국특허출원번호 2010-0006124는 메모리 구조체를 형성하는 단계를 반복함으로써, 메모리 구조체를 다층으로 형성하는 구성을 개시하고 있다. 본 발명의 기술적 사상은 아래에서 설명될 메모리 구조체를 반복적으로 형성함으로써 다층의 메모리 구조체들을 형성하는 실시예들로 확장되어 구현될 수 있다.
[방법-제 1 실시예 ]
도 1 내지 도 11은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 1을 참조하면, 기판(10) 상에 주형 구조체(100)를 형성한다. 상기 기판(10)은 반도체 특성을 갖는 물질들, 절연성 물질들, 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들면, 상기 기판(10)은 실리콘 웨이퍼일 수 있다.
변형된 실시예에 따르면, 상기 기판(10)과 상기 주형 구조체(100) 사이에는 적어도 하나의 트랜지스터를 포함하는 하부 구조체(미도시)가 배치될 수 있다. 하지만, 아래에서는, 본 발명의 기술적 사상에 대한 보다 쉬운 이해를 위해, 상기 주형 구조체(100)가 상기 기판(10) 상에 직접 형성되는 실시예를 예시적으로 설명할 것이다. 그럼에도 불구하고, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
상기 주형 구조체(100)는 복수의 절연막들(121~129: 120) 및 복수의 희생막들(131~138: 130)을 포함할 수 있다. 상기 절연막들(120) 및 상기 희생막들(130)은, 도시된 것처럼, 교대로 그리고 반복적으로 적층될 수 있다. 상기 희생막(130)은 상기 절연막(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 희생막(130)을 식각하는 공정에서, 상기 희생막(130)은 상기 절연막(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 알려진 것처럼, 이러한 식각 선택성(etch selectivity)은 상기 절연막(120)의 식각 속도에 대한 상기 희생막(130)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 상기 희생막(130)은 상기 절연막(120)에 대해 1:10 내지 1:200(더 한정적으로는, 1:30 내지 1:100)의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 예를 들면, 상기 절연막(120)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 상기 희생막(130)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 상기 절연막(120)과 다른 물질일 수 있다. 아래에서는, 본 발명의 기술적 사상에 대한 보다 쉬운 이해를 위해, 상기 절연막들(120)은 실리콘 산화막이고 상기 희생막들(130)은 실리콘 질화막인 실시예를 예시적으로 설명할 것이다.
한편, 일 실시예에 따르면, 도시된 것처럼, 상기 희생막들(130)은 실질적으로 동일한 두께로 형성될 수 있다. 이와 달리, 상기 절연막들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들면, 상기 절연막들(120) 중의 최하부층(121)은 상기 희생막(130)보다 얇은 두께로 형성되고, 아래에서부터 3번째층(123) 및 위에서부터 3번째층(127)은 상기 희생막(130)보다 두꺼운 두께로 형성되고, 상기 절연막들(120) 중의 나머지는 상기 희생막(130)보다 얇거나 두꺼울 수 있다. 하지만, 상기 절연막들(120)의 이러한 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 상기 주형 구조체(100)를 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
도 2 및 도 3을 참조하면, 상기 주형 구조체(100)를 관통하는 개구부들(105)을 형성한 후, 상기 개구부들(105)의 내벽들을 콘포말하게 덮는 수직막(150)을 형성한다. 상기 수직막(150)은 상기 개구부들(105)로부터 수평적으로 연장되어 상기 주형 구조체(100)의 상부면을 덮을 수도 있다.
이 실시예에 따르면, 상기 개구부들(105)은 홀 모양으로 형성될 수 있다. 즉, 상기 개구부들(105) 각각은 그것의 깊이가 그것의 폭보다 적어도 5배 이상 큰 모양으로 형성될 수 있다. 이에 더하여, 이 실시예에 따르면, 상기 개구부들(105)은 상기 기판(10)의 상부면(즉, xy 평면) 상에 2차원적으로 형성될 수 있다. 즉, 상기 개구부들(105) 각각은 x 및 y 방향을 따라 다른 것들로부터 이격되어 형성되는 고립된 영역일 수 있다.
상기 개구부들(105)을 형성하는 단계는 상기 주형 구조체(100) 상에 상기 개구부들(105)의 위치를 정의하는 소정의 마스크 패턴을 형성하는 단계 및 이를 식각 마스크로 사용하여 상기 주형 구조체(100)를 이방성 식각하는 단계를 포함할 수 있다. 한편, 상기 주형 구조체(100)는 적어도 두 종류의 서로 다른 막들을 포함하기 때문에, 상기 개구부(105)의 측벽은 상기 기판(10)의 상부면에 완전하게 수직하기 않을 수 있다. 예를 들면, 상기 기판(10)의 상부면에 가까울수록, 상기 개구부(105)의 폭은 감소될 수 있다. 상기 개구부(105) 폭의 이러한 불균일함은 3차원적으로 배열되는 트랜지스터들의 동작 특성에서의 불균일함을 유발할 수 있다. 이러한 불균일함에 대한 보다 상세한 설명 및 이를 개선할 수 있는 방법들은 미국출원번호 12/420,518에 개시되고 있으며, 여기에 개시된 내용들은 완전한 형태로서 이 출원의 일부로 포함된다.
한편, 상기 주형 구조체(100)가 상기 기판(10) 상에 직접 형성되는 실시예의 경우, 상기 개구부(105)는 도시된 것처럼 상기 기판(10)의 상부면을 노출시키도록 형성될 수 있다. 이에 더하여, 상기 이방성 식각 단계에서의 과도식각(over-etch)의 결과로서, 도시된 것처럼 상기 개구부(105) 아래의 기판(10)은 소정의 깊이로 리세스될 수 있다.
상기 수직막(150)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 예를 들면, 상기 수직막(150)은 전하트랩형 비휘발성 메모리 트랜지스터의 메모리 요소로서 사용되는 박막들 중의 적어도 하나를 포함할 수 있다. 본 발명의 실시예들은 상기 수직막(150)을 구성하는 박막들이 무엇인가에 따라 다양하게 세분화될 수 있다. 이러한 세분화된 실시예들은 이후 도 28 내지 도 35를 참조하여 상세하게 다시 설명될 것이다.
도 4를 참조하면, 상기 개구부들(105) 각각의 내벽을 차례로 덮는 수직 패턴(155) 및 반도체 스페이서(165)를 형성한다. 이 단계는 상기 수직막(150)이 형성된 결과물을 콘포말하게 덮는 제 1 반도체막을 형성한 후, 상기 제 1 반도체막 및 상기 수직막(150)을 이방성 식각하여 상기 개구부들(105)의 바닥에서 상기 기판(10)의 상부면을 노출시키는 단계를 포함할 수 있다. 이에 따라, 상기 수직 패턴(155) 및 반도체 스페이서(165)는 열린 양단을 갖는 원통 모양으로 형성될 수 있다. 또한, 상기 제 1 반도체막을 이방성 식각하는 단계에서의 과도식각(over-etch)의 결과로서, 도시된 것처럼, 상기 반도체 스페이서(165)에 의해 노출되는 상기 기판(10)의 상부면은 리세스될 수 있다.
한편, 상기 이방성 식각 단계 동안, 상기 반도체 스페이서(165)의 아래에 위치하는 상기 수직막(150)의 일부분은 식각되지 않을 수 있으며, 이 경우, 상기 수직 패턴(155)은 상기 반도체 스페이서(165)의 바닥면과 상기 기판(10)의 상부면 사이에 개재되는 바닥부를 가질 수 있다. 변형된 실시예에 따르면, 상기 반도체 스페이서(165)를 식각 마스크로 사용하여 상기 수직 패턴(155)의 노출된 표면을 식각하는 단계가 더 실시될 수 있다. 이 경우, 도 24에 도시된 것처럼, 상기 반도체 스페이서(165)의 아래에는 언더컷 영역이 형성될 수 있으며, 상기 수직 패턴(155)의 길이는 상기 반도체 스페이서(165)의 길이보다 짧아질 수 있다.
이에 더하여, 상기 제 1 반도체막 및 상기 수직막(150)에 대한 이방성 식각의 결과로서, 상기 주형 구조체(100)의 상부면이 노출될 수 있다. 이에 따라, 상기 수직 패턴들(155) 각각 및 상기 반도체 스페이서들(165) 각각은 상기 개구부들(105) 내에 국소화될 수 있다. 즉, 상기 수직 패턴들(155) 및 상기 반도체 스페이서들(165)은 xy 평면 상에 2차원적으로 배열될 수 있다.
상기 제 1 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 다결정 실리콘막일 수 있다. 또한, 상기 제 1 반도체막은 상기 개구부(105)의 폭의 1/50 내지 1/5의 범위에서 선택되는 두께로 형성될 수 있다. 본 발명의 변형된 실시예에 따르면, 상기 제 1 반도체막은 에피택시얼 기술들 중의 한가지를 사용하여 형성될 수 있다. 2010년 2월 2일에 출원된 한국출원번호 2010-0009628은 본 발명의 기술적 사상을 구현하기 위해 사용될 수 있는 에피택시얼 기술들을 개시하고 있으며, 여기에 개시된 내용들은 완전한 형태로서 이 출원의 일부로 포함된다. 본 발명의 다른 변형된 실시예들에 따르면, 상기 제 1 반도체막은 유기 반도체막 및 탄소 나노 구조체들 중의 한가지일 수도 있다.
도 5 및 도 6을 참조하면, 상기 수직 패턴(155)이 형성된 결과물 상에 제 2 반도체막(170) 및 매립 절연막(180)을 차례로 형성한다.
상기 제 2 반도체막(170)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 다결정 실리콘막일 수 있다. 일 실시예에 따르면, 상기 제 2 반도체막(170)은 상기 개구부(105)를 완전히 매립하지 않는 두께를 가지고 콘포말하게 형성될 수 있다. 즉, 도시된 것처럼, 상기 제 2 반도체막(170)은 상기 개구부(105) 내에 핀홀(105a)을 정의할 수 있다.
상기 매립 절연막(180)은 상기 핀홀(105a)을 채우도록 형성될 수 있으며, 에스오지 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다. 일 실시예에 따르면, 상기 매립 절연막(180)을 형성하기 전에, 상기 제 2 반도체막(170)이 형성된 결과물을 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링 단계가 더 실시될 수 있다. 상기 반도체 스페이서(165) 및 상기 제 2 반도체막(170) 내에 존재하는 결정 결함들 중의 많은 부분이 이러한 수소 어닐링 단계에 의해 치유될 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 제 2 반도체막(170)은 상기 반도체 스페이서(165)가 형성된 상기 개구부들(105)을 채우도록 형성될 수 있으며, 이 경우 상기 매립 절연막(180)을 형성하는 단계는 생략될 수 있다. 도 23 및 도 24는 이러한 변형된 실시예에 따른 최종 결과물을 예시적으로 도시한다.
도 7을 참조하면, 상기 주형 구조체(100)을 관통하면서 상기 희생막들(130) 및 상기 절연막들(120)의 측벽들을 노출시키는 트렌치들(200)을 형성한다. 상기 트렌치들(200)은 도시된 것처럼 상기 개구부들(105)로부터 이격되어 이들 사이를 가로지를 수 있다.
상기 트렌치들(200)을 형성하는 단계는 상기 주형 구조체(100)의 상부 또는 상기 매립 절연막(180)의 상부에 식각 마스크를 형성한 후, 상기 기판(10)의 상부면이 노출될 때까지 상기 식각 마스크 아래의 막들을 이방성 식각하는 단계를 포함할 수 있다. 이에 따라, 도시된 것처럼, 상기 주형 구조체(100)의 상부에서 상기 제 2 반도체막(170) 및 상기 매립 절연막(180)은 패터닝되어 상기 트렌치들(200)의 상부 입구들을 정의할 수 있다. 상기 이방성 식각 단계에서의 과도식각(over-etch)의 결과로서, 도시된 것처럼 상기 트렌치(200) 아래의 기판(10)은 소정의 깊이로 리세스될 수 있다.
한편, 식각 대상이 실질적으로 동일하기 때문에, 상기 개구부(105)의 경우와 유사하게, 상기 기판(10)의 상부면에 가까울수록 상기 트렌치들(200)은 감소된 폭을 가질 수 있다. 상기 트렌치들(200) 폭의 이러한 불균일함은 3차원적으로 배열되는 트랜지스터들의 동작 특성에서의 불균일함을 유발할 수 있다. 이러한 불균일함에 대한 보다 상세한 설명 및 이를 개선할 수 있는 방법들은 2009년 4월 8일에 미국에 출원된 미국출원번호 12/420,518에 개시되고 있으며, 여기에 개시된 내용들은 완전한 형태로서 이 출원의 일부로 포함된다.
일 실시예에 따르면, 도시된 것처럼, 한 쌍의 트렌치들(200)이 상기 개구부들(105) 각각의 양측에 형성될 수 있다. 즉, 동일한 y 좌표를 가지면서 x축 방향을 따라 배열되는 상기 개구부들(105)과 상기 트렌치들(200)의 수들은 실질적으로 동일할 수 있다. 하지만, 본 발명의 기술적 사상이 이러한 실시예에 한정되는 것은 아니다. 예를 들면, 2009년 12월 18일에 출원된 한국특허출원번호 2009-0126854는 상기 개구부들(105)에 대한 상기 트렌치들(200)의 상대적 배치와 관련된 변형된 실시예들을 개시하고 있다. 상기 한국특허출원번호 2009-0126854에 개시된 내용들은 완전한 형태로서 이 출원의 일부로서 포함된다.
도 8을 참조하면, 상기 노출된 희생막들(130)을 선택적으로 제거하여 상기 절연막들(120) 사이에 리세스 영역들(210)을 형성한다.
상기 리세스 영역들(210)은 상기 트렌치들(200)로부터 수평적으로 연장되어 형성되는 갭 영역일 수 있으며, 상기 수직 패턴들(155)의 측벽들을 노출시키도록 형성된다. 보다 구체적으로, 상기 리세스 영역(210)의 외곽 경계(outer boundary)는 그것의 상/하부에 위치하는 상기 절연막들(120) 및 그것의 양측에 위치하는 상기 트렌치들(200)에 의해 한정된다. 또한, 상기 리세스 영역(210)의 내부 경계(internal boundary)는 그것을 수직하게 관통하는 상기 수직 패턴들(155)에 의해 정의된다.
상기 리세스 영역들(210)을 형성하는 단계는 상기 절연막들(120) 및 상기 수직 패턴들(155)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 희생막들(130)을 수평적으로 식각하는 단계를 포함할 수 있다. 예를 들면, 상기 희생막들(130)이 실리콘 질화막이고 상기 절연막들(120)이 실리콘 산화막인 경우, 상기 수평적 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
도 9를 참조하면, 상기 리세스 영역들(210)을 채우는 수평 구조체들(HS)을 형성한다. 상기 수평 구조체(HS)는 상기 리세스 영역(210)의 내벽을 덮는 수평 패턴들(220) 및 상기 리세스 영역(210)의 나머지 공간을 채우는 도전 패턴(230)을 포함할 수 있다.
상기 수평 구조체들(HS)을 형성하는 단계는 상기 리세스 영역들(210)을 차례로 채우는 수평막 및 도전막을 차례로 형성한 후, 상기 트렌치들(200) 내에서 상기 도전막을 제거하여 상기 리세스 영역들(210) 내에 상기 도전 패턴들(230)을 남기는 단계를 포함할 수 있다.
상기 수평막 또는 상기 수평 패턴들(220)은, 상기 수직막(150)의 경우와 유사하게, 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 상기 수평 패턴(220)이 전하트랩형 비휘발성 메모리 트랜지스터의 블록킹 유전막을 포함할 수 있다. 상술한 것처럼, 본 발명의 실시예들은 상기 수직막(150) 및 상기 수평 패턴(220) 각각을 구성하는 박막이 무엇인가에 따라 다양하게 세분화될 수 있다. 이러한 세분화된 실시예들은 이후 도 28 내지 도 35를 참조하여 상세하게 다시 설명될 것이다.
상기 도전막은, 상기 수평막에 의해 덮인, 상기 리세스 영역들(210)을 채우도록 형성될 수 있다. 이때, 상기 트렌치들(200)은 상기 도전막에 의해 완전히 또는 부분적으로 채워질 수 있다. 상기 도전막은 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 도전막은 탄탈륨 질화막 또는 텅스텐을 포함할 수 있다. 일 실시예에 따르면, 상기 도전막은 상기 트렌치(200)의 내벽을 콘포말하게 덮도록 형성될 수 있으며, 이 경우, 상기 도전 패턴(230)을 형성하는 단계는 상기 트렌치(200) 내에서 상기 도전막을 등방적 식각의 방법으로 제거하는 단계를 포함할 수 있다. 다른 실시예에 따르면, 상기 도전막은 상기 트렌치(200)를 채우도록 형성될 수 있으며, 이 경우 상기 도전 패턴(230)을 형성하는 단계는 상기 트렌치(200) 내에서 상기 도전막을 이방성 식각하는 단계를 포함할 수 있다.
플래쉬 메모리를 위한 본 발명의 일 실시예에 따르면, 상기 도전 패턴들(230)을 형성한 후, 불순물 영역들(240)을 형성하는 단계가 더 실시될 수 있다. 상기 불순물 영역들(240)은 이온 주입 공정을 통해 형성될 수 있으며, 상기 트렌치(200)를 통해 노출된 상기 기판(10) 내에 형성될 수 있다. 한편, 상기 불순물 영역들(240)은 상기 기판(10)과 다른 도전형을 가질 수 있다. 이와 달리, 상기 제 2 반도체막(170)과 접하는 상기 기판(10)의 영역(이하, 콘택 영역)은 상기 기판(10)과 동일한 도전형을 가질 수 있다. 이에 따라, 상기 불순물 영역들(240)은 상기 기판(10) 또는 상기 제 2 반도체막(170)과 피엔-접합을 구성할 수 있다.
일 실시예에 따르면, 상기 불순물 영역들(240) 각각은 서로 연결되어 등전위 상태에 있을 수 있다. 다른 실시예에 따르면, 상기 불순물 영역들(240) 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 또 다른 실시예에 따르면, 상기 불순물 영역들(240)은, 서로 다른 복수의 불순물 영역들을 포함하는, 독립적인 복수의 소오스 그룹들을 구성할 수 있으며, 소오스 그룹들 각각은 서로 다른 전위를 갖도록 전기적으로 분리될 수 있다.
도 10을 참조하면, 상기 트렌치들(200)을 채우는 전극 분리 패턴(250)을 형성한다. 상기 전극 분리 패턴(250)을 형성하는 단계는 상기 불순물 영역들(240)이 형성된 결과물 상에 전극 분리막을 형성한 후, 그 결과물을 식각하여 상기 주형 구조체(100)의 상부면을 노출시키는 단계를 포함할 수 있다. 상기 전극 분리막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지로 형성될 수 있으며, 상기 식각 단계는 화학적-기계적 연마 기술 또는 에치백 기술과 같은 평탄화 기술을 사용하여 실시될 수 있다. 상기 평탄화 식각의 결과로서, 상기 매립 절연막(180) 및 상기 제 2 반도체막(170)은, 도시된 것처럼 상기 개구부들(105) 각각의 내부에 국소적으로 배치되는, 매립 패턴들(185) 및 반도체 몸체부들(175)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 수직 패턴(155), 상기 반도체 스페이서(165) 및 상기 반도체 몸체부(175)는 하나의 수직 구조체(VS)를 구성할 수 있으며, 상기 기판(10) 상에는, 상기 주형 구조체(100)를 관통하면서 2차원적으로 배열되는, 복수의 수직 구조체들(VS)이 형성될 수 있다. 상술한 구성에 따르면, 상기 수직 구조체들(VS)이 배치되는 위치는 상기 개구부들(105)에 의해 정의된다. 한편, 상기 매립 패턴(185) 역시 상기 수직 구조체(VS)를 구성할 수 있다.
도 11을 참조하면, 상기 수직 구조체들(VS) 각각의 상부에는 상부 플러그들(260)이 형성되고, 상기 상부 플러그들(260)의 상부에는 이들을 연결하는 상부 배선들(270)이 형성될 수 있다.
일 실시예에 따르면, 상기 반도체 스페이서(165) 및 상기 반도체 몸체부(175)의 상부 영역은 상부 불순물 영역(미도시)을 가질 수 있다. 상기 상부 불순물 영역의 바닥은 상기 수평 구조체들(HS) 중의 최상층의 상부면보다 높을 수 있다. 또한, 상기 상부 불순물 영역은 그것의 아래에 위치하는 상기 반도체 스페이서(165)의 일부분과 다른 도전형으로 도핑될 수 있다. 이에 따라, 상기 상부 불순물 영역은 그 하부 영역과 다이오드를 구성할 수 있다. 이 실시예에 따르면, 상기 상부 플러그들(260)은 도핑된 실리콘 및 금속성 물질들 중의 한가지일 수 있다.
다른 실시예에 따르면, 상기 상부 플러그들(260)은 상기 반도체 스페이서(165) 및 상기 반도체 몸체부(175)과 다른 도전형으로 도핑된 실리콘막일 수 있다. 이 경우, 상기 상부 플러그들(260)은 상기 반도체 스페이서(165) 및 상기 반도체 몸체부(175)과 피엔 접합을 구성할 수 있다.
상기 상부 배선들(270) 각각은 상기 상부 플러그(260)을 통해 상기 반도체 스페이서(165) 및 상기 반도체 몸체부(175)에 전기적으로 연결될 수 있으며, 상기 수평 구조체들(HS)을 가로지르도록 형성될 수 있다. 낸드 플래시 메모리를 위한 실시예에 따르면, 상기 상부 배선들(270)은 복수의 셀 스트링들의 일단들에 접속하는 비트라인들로 사용될 수 있다.
[방법-제 2 실시예 ]
도 12 내지 도 21은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 간결함을 위해, 상술한 제 1 실시예와 실질적으로 동일한, 제 2 실시예의 기술적 특징들은 아래의 설명에서 생략될 수 있다.
도 1 및 도 12를 참조하면, 상기 주형 구조체(100)를 관통하는 개구부들(106)을 형성한다. 이 실시예에 따르면, 상기 개구부들(106)은, xy 평면 및 xz 평면 상에 투영되는 단면들의 종횡비들이 적어도 5 이상인, 육면체 모양의 부분을 포함할 수 있다. 즉, 상기 개구부(106)의 y 및 z 방향의 길이들은 그것의 x방향의 길이보다 5배 이상 큰 모양일 수 있다.
도 13을 참조하면, 상기 개구부들(106) 각각의 내벽을 차례로 덮는 예비 수직 패턴(154) 및 예비 반도체 스페이서(164)를 형성한다. 이 단계는 상기 개구부들(106)의 내벽을 차례로 덮는 수직막 및 제 1 반도체막을 형성한 후, 상기 제 1 반도체막을 이방성 식각하여 상기 개구부(106)의 바닥에서 상기 기판(10)의 상부면을 노출시키는 단계를 포함할 수 있다. 상기 제 1 반도체막을 이방성 식각하는 단계에서의 과도식각(over-etch)의 결과로서, 도시된 것처럼, 상기 예비 반도체 스페이서(164)에 의해 노출되는 상기 기판(10)의 상부면은 리세스될 수 있다.
한편, 앞선 실시예에서와 같이, 상기 수직막은 하나의 박막 또는 복수의 박막들로 구성될 수 있으며, 이후 도 36 내지 도 43을 참조하여 상세하게 다시 설명될 것처럼, 본 발명의 실시예들은 상기 수직막을 구성하는 박막들이 무엇인가에 따라 다양하게 세분화될 수 있다.
도 14 및 도 15를 참조하면, 상기 예비 수직 패턴(154)이 형성된 결과물 상에 제 2 반도체막(170) 및 스트링 정의 마스크(182)을 차례로 형성한다. 상기 제 2 반도체막(170)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 다결정 실리콘막일 수 있으며, 상기 스트링 정의 마스크(182)는 에스오지 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다.
상기 스트링 정의 마스크(182)을 형성하는 단계는 상기 제 2 반도체막(170)이 형성된 결과물 상에 상기 개구부들(106)을 채우는 스트링 분리막을 형성한 후, 상기 개구부들(106)을 가로지도록 상기 스트링 분리막을 패터닝하는 단계를 포함할 수 있다. 상기 스트링 분리막을 패터닝하는 단계는 상기 제 2 반도체막(170)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 스트링 분리막을 이방성 식각하는 단계를 포함할 수 있다. 일 실시예에 따르면, 상기 스트링 분리막을 패터닝하는 단계는 상기 개구부(106)의 바닥에서 상기 제 2 반도체막(170)을 노출시키도록 실시될 수 있다.
이에 따라, 상기 스트링 정의 마스크들(182) 각각은 상기 개구부들(106)의 상부를 가로지르는 상부 패턴(182a) 및 상기 상부 패턴(182a)으로부터 아래로 연장되어 상기 개구부들(106)을 부분적으로 채우는 연장 패턴들(182b)을 가질 수 있다. 상기 연장 패턴들(182b) 사이에서 상기 제 2 반도체막(170)의 표면들은 노출될 수 있다. 즉, 상기 연장 패턴들(182b)은 그들 사이에 위치하는 상기 제 2 반도체막(170)의 측벽들 및 바닥면을 노출시키도록 형성될 수 있다.
도 16을 참조하면, 상기 스트링 정의 마스크들(182)을 식각 마스크로 사용하여, 상기 제 2 반도체막(170) 및 상기 예비 반도체 스페이서(164)을 차례로 패터닝한다. 이 패터닝 단계는 상기 예비 수직 패턴(154)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 제 2 반도체막(170) 및 상기 예비 반도체 스페이서(164)을 등방적으로 식각하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 패터닝 단계 동안, 상기 예비 수직 패턴(154)이 함께 식각되어, 상기 주형 구조체(100)의 측벽들이 노출될 수 있다. 이 경우, 상기 예비 수직 패턴(154)은 수평적으로 분리되어 2차원적으로 배열된 수직 패턴들(155)을 형성하고, 상기 예비 반도체 스페이서(164)는 수평적으로 분리되어 2차원적으로 배열되는 반도체 스페이서들(165)을 형성한다. 즉, 상기 스트링 정의 마스크들(182)과 상기 주형 구조체(100) 사이에는, 상기 기판(10) 상에 2차원적으로 배열되는 수직 패턴들(155) 및 반도체 스페이서들(165)이 형성된다. 이에 더하여, 상기 패터닝 공정의 결과로서, 상기 제 2 반도체막(170) 역시 수평적으로 분리된 제 2 반도체 패턴들(174)을 형성한다. 상기 제 2 반도체 패턴들(174)은 도시된 것처럼 상기 반도체 스페이서들(165)과 상기 스트링 정의 마스크들(182) 사이에 개재되는 반도체 몸체부들(175)을 포함할 수 있다.
다른 실시예에 따르면, 상기 제 2 반도체 패턴들(174)은 상기 패터닝 공정에 의해 분리되지만, 상기 예비 수직 패턴(154)은 상기 개구부들(106)의 내벽에 잔존할 수 있다. 즉, 상기 패터닝 공정은 상기 주형 구조체(100)의 측벽을 노출시키지 않도록 실시될 수 있다. 도 27은 이러한 변형된 실시예에 따른 최종 결과물의 일부분을 도시하는 사시도이다. 상기 수직막이 복수의 박막들로 구성되는 경우, 상기 개구부들(106)의 내벽에는 상기 수직막 또는 상기 예비 수직 패턴(154)을 구성하는 복수의 박막들 중의 일부가 잔존할 수 있다.
도 17 및 도 18을 참조하면, 상기 스트링 정의 마스크들(182) 사이의 개구부들(106)을 채우는 스트링 분리막들(ISO)을 형성한 후, 상기 주형 구조체(100)를 관통하면서 상기 희생막들(130) 및 상기 절연막들(120)의 측벽들을 노출시키는 트렌치들(200)을 형성한다.
상기 스트링 분리막들(ISO)은 절연성 물질들 중의 적어도 한가지로 형성될 수 있다. 또한, 상기 스트링 분리막들(ISO)은 상기 스트링 정의 마스크들(182)과 유사한 모양으로 형성될 수 있다. 즉, 상기 스트링 분리막들(ISO) 각각은 상기 개구부들(106)을 수평하게 가로지르는 상부 분리 패턴(ISOa) 및 상기 상부 분리 패턴(ISOa)으로부터 아래로 연장되어 상기 개구부들(106)을 채우는 연장부들(미도시)을 가질 수 있다.
상기 트렌치들(200)은 상기 개구부들(105) 사이를 가로지르도록 형성될 수 있으며, 도 9를 참조하여 설명된 제 1 실시예의 방법을 이용하여 형성될 수 있다. 상기 트렌치들(200)에 의해 상기 제 2 반도체 패턴(174)을 구성하는 상기 반도체 몸체부들(175)은 서로 분리되고, 상기 스트링 정의 마스크(182)을 구성하는 상기 연장 패턴들(182b)은 서로 분리될 수 있다. 이에 따라, 상기 반도체 몸체부들(175)은 상기 수직 패턴들(155) 및 반도체 스페이서들(165)과 유사하게 상기 기판(10) 상에 2차원적으로 배열될 수 있다.
상술한 구성에 따르면, 하나의 개구부(106) 내에는 복수의 수직 구조체들(VS) 및 이들 사이에 배치되는 복수의 스트링 분리막들(ISO)이 배치될 수 있으며, 상기 수직 구조체들(VS) 각각은 하나의 상기 반도체 몸체부(175), 한 쌍의 상기 수직 패턴들(155) 및 한 쌍의 상기 반도체 스페이서들(165)를 포함할 수 있다. 한편, 상기 수직 구조체(VS)는 상기 연장 패턴(182b)을 더 포함할 수도 있다.
이어서, 도 19에 도시된 것처럼, 상기 노출된 희생막들(130)을 선택적으로 제거하여 상기 절연막들(120) 사이에 리세스 영역들(210)을 형성한 후, 도 20에 도시된 것처럼, 상기 리세스 영역들(210)을 채우는 수평 구조체들(HS)을 형성한다. 상기 리세스 영역들(210) 및 상기 수평 구조체들(HS)은 도 8 및 도 9를 참조하여 설명된 제 1 실시예의 방법을 이용하여 형성될 수 있다. 이에 따라, 상기 수평 구조체(HS)는 상기 리세스 영역(210)의 내벽을 덮는 수평 패턴들(220) 및 상기 리세스 영역(210)의 나머지 공간을 채우는 도전 패턴(230)을 포함할 수 있다. 이에 더하여, 도 20에 도시된 것처럼, 상기 도전 패턴들(230)을 형성한 후, 상기 트렌치(200)를 통해 노출된 상기 기판(10) 내에, 불순물 영역들(240)이 더 형성될 수 있다.
이후, 도 21에 도시된 것처럼, 상기 트렌치들(200)을 채우는 전극 분리 패턴들(250), 상기 수직 구조체들(VS) 각각에 접속하는 상부 플러그들(260) 및 상기 상부 플러그들(260)을 연결하는 상부 배선들(270)을 형성한다. 상기 전극 분리 패턴들(250), 상기 상부 플러그들(260) 및 상기 상부 배선들(270)은 도 10 및 도 11을 참조하여 설명된 제 1 실시예의 방법을 이용하여 형성될 수 있다.
[3차원 반도체 장치]
아래에서는 본 발명의 기술적 사상에 따른 3차원 반도체 장치들을 도 22 내지 도 27을 참조하여 설명할 것이다. 도 22 내지 도 27에 있어서, 도면에서의 복잡성을 줄이고 본 발명의 기술적 사상에 대한 보다 나은 이해를 위해, 3차원 반도체 장치를 구성하는 요소들의 일부분들은 의도적으로 생략되었다. 당업자에게 있어, 이러한 생략된 부분은 도면에 도시된 부분들과 앞서 설명된 제조 방법들로부터 용이하게 복원될 수 있다는 점에서, 이에 대한 별도의 설명은 생략한다. 또한, 설명의 간결함을 위해, 앞서 설명된 제조 방법들과 중복되는 기술적 특징에 대한 설명은 생략될 수 있다. 하지만, 여기에서 설명될 3차원 반도체 장치는 앞서 설명된 제조 방법의 변형들 또는 그것과 다른 제조 방법들을 통해서 제조될 수 있다는 점에서, 상술한 제조 방법에서 설명된 기술적 특징들을 모두 또는 완전하게 가질 필요는 없다.
[구조-제 1 실시예 및 그 변형예들 ]
도 22은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도이고, 도 23 및 도 24는 변형된 제 1 실시예들에 따른 3차원 반도체 장치를 설명하기 위한 사시도들이다.
도 22를 참조하면, 수평 구조체들(HS)이 기판(10) 상에 3차원적으로 배열되고, 상기 수평 구조체들(HS)을 수직하게 관통하는 수직 구조체들(VS)이 상기 기판(10) 상에 2차원적으로 배열된다.
상기 수평 구조체들(HS) 각각은 도전 패턴(230) 및 수평 패턴(220)을 포함한다. 상기 도전 패턴(230)은, 그것의 장축이 상기 기판(10)의 상부면(즉, xy 평면)에 평행하도록, 배치된다. 또한, 상기 도전 패턴(230)의 내부에는, 상기 수직 구조체들(VS)에 의해 관통되는 복수의 개구부들(105)이 형성된다. 상기 수평 패턴(220)은 상기 도전 패턴(230)과 상기 수직 구조체들(VS) 사이에 개재될 수 있다. 즉, 상기 수평 패턴(220)은 상기 도전 패턴(230)의 내측벽 또는 상기 개구부들(105)의 측벽들을 덮을 수 있다. 이에 더하여, 이 실시예에 따르면, 상기 수평 패턴들(220)은 상기 개구부들(105)로부터 수평적으로 연장되어 상기 도전 패턴(230)의 상부면 및 하부면을 덮을 수 있다.
상기 도전 패턴(230)은 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 도전 패턴(230)은 탄탈륨 질화막 또는 텅스텐을 포함할 수 있다. 상기 수평 패턴(220)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 상기 수평 패턴(220)은, 적어도, 전하트랩형 비휘발성 메모리 트랜지스터의 메모리 요소로서 사용되는 블록킹 절연막을 포함할 수 있다.
상기 수직 구조체들(VS) 각각은 상기 기판(10)의 상부면에 연결되는 반도체 패턴(SP) 및 상기 반도체 패턴(SP)과 상기 수평 구조체들(HS) 사이에 개재되는 수직 패턴(155)을 포함할 수 있다. 일 실시예에 따르면, 상기 반도체 패턴(SP)은 반도체 스페이서(165) 및 반도체 몸체부(175)를 포함할 수 있다. 상기 반도체 스페이서(165)는 상부 및 하부 입구가 오픈된 원통형의 모양일 수 있고, 상기 반도체 몸체부(175)는, 상기 반도체 스페이서(165)의 내벽 및 상기 기판(10)의 상부면을 덮는, 컵 모양일 수 있다. 즉, 상기 반도체 몸체부(175)는 상기 개구부(105)를 완전히 채우지 않는 두께로 형성됨으로써, 그 내부에는 핀홀(105a)이 정의될 수 있다. 이 실시예에 따르면, 도시된 것처럼, 상기 핀홀들(105a)은 매립 패턴들(185)에 의해 채워질 수 있다.
상기 수직 패턴(155)은 상부 및 하부 입구가 오픈된 원통형의 모양일 수 있으며, 상기 반도체 스페이서(165)의 아래로 연장되는 바닥부를 포함할 수 있다. 상기 수직 패턴(155)은 상기 반도체 패턴(SP)과 상기 수평 구조체들(HS) 사이로부터 수직적으로 연장되어, 도시된 것처럼, 하나의 반도체 패턴(SP)의 외벽 전체를 덮는 일체(single body)일 수 있다.
일 실시예에 따르면, 상기 반도체 패턴(SP)은 반도체 물성을 갖는 물질들 중의 한가지일 수 있다. 예를 들면, 상기 반도체 스페이서(165) 및 상기 반도체 몸체부(175) 각각은 다결정 실리콘, 유기 반도체막 및 탄소 나노 구조물들 중의 한가지일 수 있다. 상기 수직 패턴(155)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 상기 수직 패턴(155)은, 적어도, 전하트랩형 비휘발성 메모리 트랜지스터의 메모리 요소로서 사용되는 터널 절연막을 포함할 수 있다.
한편, 상기 수평 구조체들(HS) 및 상기 수직 구조체들(VS)은 이들 사이의 국소적 교차 영역들(localized intersecting regions)(또는, 채널 영역들), 상기 교차 영역들에 수직적으로 인접한 수직 인접 영역들 및 상기 교차 영역들에 수평적으로 인접한 수평 인접 영역들을 정의할 수 있다. 상기 수직 인접 영역들은 상기 수평 구조체들(HS) 사이에 위치하는 상기 수직 구조체(VS)의 측벽들로 정의될 수 있고, 상기 수평 인접 영역들은 상기 수직 구조체들(VS) 사이에 위치하는 상기 수평 구조체(HS)의 표면들로 정의될 수 있다. 본 발명의 일 측면에 따르면, 상기 수평 패턴(220) 및 상기 수직 패턴(155)은 상기 교차 영역들에 배치되되, 상기 수평 패턴(220)은 상기 수평 인접 영역들로 연장되고, 상기 수직 패턴(155)은 상기 수직 인접 영역들로 연장된다.
도 23을 참조하면, 상기 반도체 몸체부(175)는 상기 반도체 스페이서(165)가 형성된 개구부(105)를 실질적으로 완전히 채우도록 형성될 수 있다. 일 실시예에 따르면, 상기 반도체 몸체부(175)의 내부에는 보이드가 형성될 수도 있다.
한편, 상기 반도체 몸체부(175) 또는 상기 반도체 스페이서(165)는 결정 구조 변경 단계(예를 들면, 레이저 어닐링 단계를 포함하는 에피택시얼 기술)를 경험함으로써, 화학적 기상 증착을 통해 형성되는 다결정 실리콘과 다른 결정 구조를 가질 수 있다. 예를 들면, 상기 반도체 몸체부(175) 또는 상기 반도체 스페이서(165)는 그것의 하부 영역과 그것의 상부 영역이 서로 다른 그레인 사이즈(grain size)를 갖도록 형성될 수 있다. 상술한 또는 후술할 실시예들에 따른 반도체 몸체부(175) 또는 반도체 스페이서(165)는 결정 구조와 관련된 상술한 기술적 특징을 동일하게 가질 수 있다.
도 24를 참조하면, 상기 수직 패턴(155)의 길이는 상기 반도체 스페이서(165)의 길이보다 짧을 수 있다. 즉, 상기 반도체 스페이서(165)의 아래에는, 상기 수직 패턴(155)의 바닥면을 정의하는 언더컷 영역(under-cut region)(77)이 형성될 수 있다. 이러한 구조는, 앞서 도 4를 참조하여 설명된 것처럼, 상기 반도체 스페이서(165)를 식각 마스크로 사용하여 상기 수직 패턴(155)의 하부 영역을 등방적으로 식각하는 단계를 통해 얻어질 수 있다. 상기 언더컷 영역은 상기 반도체 몸체부(175)에 의해 채워질 수 있다. 상술한 또는 후술할 실시예들에 따른 수직 구조체들(VS)은 상기 언더컷 영역과 관련된 상술한 기술적 특징을 동일하게 가질 수 있다.
[구조-제 2 실시예 및 그 변형예들 ]
도 25는 본 발명의 제 2 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도이고, 도 26 및 도 27은 변형된 제 2 실시예들에 따른 3차원 반도체 장치를 설명하기 위한 사시도들이다. 설명의 간결함을 위해, 도 22 내지 도 24를 참조하여 설명된 제 1 실시예에 따른 3차원 반도체 장치와 중복되는 기술적 특징에 대한 설명은 생략될 수 있다.
도 25를 참조하면, 수평 구조체들(HS)이 기판(10) 상에 3차원적으로 배열되고, 상기 수평 구조체들(HS) 사이에는 수직 구조체들(VS)이 배치된다. 상기 수직 구조체들(VS)은 상기 기판(10) 상에 2차원적으로 배열되며, 상기 수평 구조체들(HS)의 측벽들에 대향하도록 배치된다.
상기 수평 구조체들(HS) 각각은 도전 패턴(230) 및 수평 패턴(220)을 포함한다. 상기 도전 패턴(230)은 그것의 장축이 상기 기판(10)의 상부면에 평행한 라인 형태로 형성될 수 있다. 상기 수평 패턴(220)은 상기 도전 패턴(230)과 상기 수직 구조체들(VS) 사이에 개재될 뿐만 아니라 수평적으로 연장되어 상기 도전 패턴(230)의 상부면 및 하부면을 덮을 수 있다. 하지만, 상기 수직 구조체(VS)로부터 이격된 상기 도전 패턴(230)의 일 측벽은 상기 수평 패턴(220)에 의해 덮이지 않을 수 있다. 즉, xz 평면 상에 투영되는 상기 수평 패턴(220)의 단면은 "ㄷ"자 또는 "U"자 모양일 수 있다.
상기 수직 구조체들(VS) 각각은 상기 기판(10)의 상부면에 연결되는 반도체 패턴(SP) 및 상기 반도체 패턴(SP)과 상기 수평 구조체들(HS) 사이에 개재되는 수직 패턴(155)을 포함할 수 있다. 일 실시예에 따르면, 하나의 수직 구조체(VS)를 구성하는 하나의 반도체 패턴(SP)은 한 쌍의 반도체 스페이서들(165) 및 이들 사이에 배치되는 하나의 반도체 몸체부(175)를 포함할 수 있다.
상기 반도체 몸체부(175)는 상기 수평 구조체들(HS)을 수직하게 가로지르는 한 쌍의 측벽부들 및 상기 측벽부들의 바닥면을 연결하는 바닥부를 포함할 수 있다. 즉, 상기 반도체 몸체부(175)는 말발굽 모양의 부분을 포함할 수 있다. 상기 반도체 스페이서들(165) 각각은, 상기 반도체 몸체부(175)의 측벽부와 상기 수직 패턴(155) 사이에 개재되는, 육면체 모양의 부분을 포함할 수 있다. 상기 반도체 몸체부(175)의 측벽부 및 상기 반도체 스페이서(165)의 x 방향 두께들은 수평적으로 인접하는 한 쌍의 도전 패턴들(230) 사이의 간격보다 작을 수 있다. 상기 반도체 몸체부(175)의 측벽부들 사이에는, 도 15에 도시된 것처럼, 스트링 정의 마스크(182)의 연장 패턴(182b)이 배치될 수 있다.
상기 수직 패턴(155)은 육면체 모양일 수 있지만, 그것의 x 방향의 두께는 수평적으로 인접하는 한 쌍의 도전 패턴들(230) 사이의 간격보다 작을 수 있다. 즉, 상기 수직 패턴(155)은 길게 연장된 플레이트(elongated plate) 형태일 수 있다. 이에 더하여, 상기 수직 패턴(155)은 상기 반도체 스페이서(165)의 아래로 연장되는 바닥부를 더 포함할 수 있으며, 도시된 것처럼, 수직적으로 그리고 연속적으로 연장되어 상기 반도체 스페이서(165)의 일 측벽 전체를 덮을 수 있다.
도 26 및 도 27을 참조하면, 상기 반도체 몸체부(175)는 상기 반도체 스페이서(165)가 형성된 개구부(105)를 실질적으로 완전히 채우도록 형성될 수 있다. 일 실시예에 따르면, 상기 반도체 몸체부(175)의 내부에는 불연속적 경계면(179) 또는 보이드가 형성될 수도 있다. 한편, 도 23을 참조하여 설명된 것처럼, 상기 반도체 몸체부(175) 또는 상기 반도체 스페이서(165)는 결정 구조 변경 단계(예를 들면, 레이저 어닐링 단계를 포함하는 에피택시얼 기술)를 경험함으로써, 화학적 기상 증착을 통해 형성되는 다결정 실리콘과 다른 결정 구조를 가질 수 있다.
도 27을 참조하면, 상기 수직 패턴(155)은, 도 16을 참조하여 설명한 것처럼, 수평적으로 연장되는 수평 연장부(155e)를 포함할 수 있다. 즉, 상기 수평 연장부(155e)는 수평적으로 인접하는 상기 반도체 몸체부들(175) 사이에 배치되어 상기 스트링 분리막(ISO)의 측벽과 접촉할 수 있다.
한편, 아래에서 도 36 내지 도 43을 참조하여 설명될 것처럼, 전하트랩형 비휘발성 메모리 장치에 관한 실시예들에 따르면, 상기 수직 패턴(155)은 터널 절연막(TIL) 및 전하 저장막(CL)을 포함할 수 있으며, 추가적으로 도시된 것처럼 캐핑막(CPL)을 더 포함할 수도 있다. 이러한 실시예들 중의 일부에 따르면, 상기 수평 연장부(155e)는 터널 절연막(TIL) 및 전하 저장막(CL)을 모두 포함할 수 있다. 이러한 실시예들 중의 다른 일부에 따르면, 도 27에 도시된 것처럼, 상기 수평 연장부(155e)는 상기 캐핑막(CPL) 만을 포함하고, 상기 전하저장막(CL) 및 상기 터널 절연막(TIL)은 상기 스트링 분리막(ISO)에 의해 수평적으로 분리될 수 있다. 이러한 분리는 도 16을 참조하여 설명된 제조 방법을 통해 구현될 수 있다.
[ 정보저장막 ]
본 발명의 기술적 사상이 전하트랩형 비휘발성 메모리 장치를 구현하기 위해 사용될 경우, 상술한 실시예들에서의 상기 수평 패턴(220) 및 상기 수직 패턴(155)은 메모리 셀 트랜지스터의 정보저장막을 구성할 수 있다. 이 경우, 상기 수평 및 수직 패턴들(220, 155) 각각을 구성하는 박막의 수 및 종류는 다양할 수 있으며, 본 발명의 기술적 사상은 이러한 다양성에 기초하여 여러 실시예들로 세분화될 수 있다. 예를 들면, 정보저장막과 관련된 본 발명의 실시예들은 아래 표 1에 보여지는 것과 같이 분류될 수 있다.
정보저장막 해당
도면
VS HS
SP TIL CL CPL BIL1 230 28/36[1]
SP TIL CL BIL1 230 29/37
SP TIL CL BIL1 230 30/38
SP TIL CL BIL1 BIL2 230 31/39
SP TIL CL BIL1 BIL2 230 32/40
SP TIL CL CPL BIL1 230 33/41[2]
SP TIL CL CPL BIL1 230 34/42[3]
SP TIL CL CPL BIL1 BIL2 230 35/43
TIL: Tunnel Insulating Layer BIL: Blocking Insulating Layer
CL: Charge storing Layer CPL: CaPping Layer
[1] : 균일한 두께를 갖는 CPL의 경우
[2] : 리세스된 측벽을 갖는 CPL의 경우
[3] : 수직적으로 분리된 CPL의 경우
본 발명의 기술적 사상이 플래시 메모리를 구현하기 위해 사용될 경우, 표 1 그리고 도 28 내지 도 43에 도시된 것처럼, 정보저장막은 터널 절연막(TIL), 전하 저장막(CL) 및 제 1 블록킹 절연막(BIL1)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 정보저장막은 상기 제 1 블록킹 절연막(BIL1)과 상기 도전 패턴(230) 사이에 배치되는 제 2 블록킹 절연막(BIL2)을 더 포함할 수 있다. 이에 더하여, 상기 정보저장막은 상기 전하저장막(CL)과 상기 제 1 블록킹 절연막(BIL1) 사이에 개재되는 캐핑막(CPL)을 더 포함할 수 있다. 상기 정보저장막을 구성하는 막들은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다.
표 1 그리고 도 28 내지 도 43에 도시된 것처럼, 상기 수직 구조체(VS)는 터널 절연막(TIL)을 적어도 포함하고, 상기 수평 구조체(HS)는 상기 제 1 및 제 2 블록킹 절연막들(BIL1, BIL2) 중의 적어도 하나를 포함한다. 이때, 일부 실시예들에 따르면, 도 28, 29, 31, 33-37, 39 및 41-43에 도시된 것처럼, 상기 수직 구조체(VS)가 상기 전하 저장막(CL)을 포함할 수 있다. 또한, 다른 실시예들에 따르면, 도 30, 32, 38 및 40에 도시된 것처럼, 상기 수평 구조체(HS)가 상기 전하 저장막(CL)을 포함할 수 있다.
상기 수직 구조체(VS)가 상기 전하 저장막(CL)을 포함하는 경우, 도 28, 33-36 및 41-43에 도시된 것처럼, 상기 수직 구조체(VS)는 상기 캐핑막(CPL)을 더 포함할 수 있다. 하지만, 도 29, 31, 37 및 39에 도시된 것처럼, 상기 수직 구조체(VS)와 상기 수평 구조체(HS)는, 상기 캐핑막(CPL)없이, 직접 접촉할 수도 있다.
한편, 상기 캐핑막(CPL)의 측벽 두께는 불균일할 수 있다. 예를 들면, 상기 리세스 영역들(210)을 형성하는 동안, 상기 수평 구조체(HS)에 인접하는 상기 캐핑막(CPL)의 측벽은 수평적으로 리세스될 수 있다. 이 경우, 도 33 및 도 41에 도시된 것처럼, 상기 캐핑막(CPL)의 두께는 상기 수평 구조체(HS)에 인접하는 영역(a)(또는 채널 영역)에서보다 상기 수평 구조체들(HS) 사이의 영역(b)(또는 수직 인접 영역)에서 더 두꺼울 수 있다. 또는, 도 34 및 도 42에 도시된 것처럼, 상기 캐핑막(CPL)은 상기 수직 인접 영역(b)에 국소적으로 잔존하고, 상기 수평 구조체(HS)는 상기 채널 영역(a)에서는 상기 전하저장막(CL)의 측벽에 직접 접촉할 수 있다. 하지만, 도 28 및 도 36에 예시적으로 도시된 것처럼, 상기 캐핑막(CPL)의 측벽 두께는 실질적으로 균일할 수도 있다.
본 발명의 일부 실시예들에 따르면, 도 31, 32, 35, 39, 40 및 43에 도시된 것처럼, 상기 수평 구조체(HS)는 상기 제 1 및 제 2 블록킹 절연막들(BIL1, BIL2)을 모두 포함할 수 있다.
한편, 물질의 종류 및 형성 방법에 있어서, 상기 전하저장막(CL)은 트랩 사이트들이 풍부한 절연막들 및 나노 입자들을 포함하는 절연막들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 전하저장막(CL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 더 구체적인 예로, 상기 전하저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
상기 터널 절연막(TIL)은 상기 전하저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 터널 절연막(TIL)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 이에 더하여, 상기 터널 절연막(TIL)은 증착 공정 이후 실시되는 소정의 열처리 단계를 더 경험할 수 있다. 상기 열처리 단계는 급속-열-질화 공정(Rapid Thermal Nitridation; RTN) 또는 질소 및 산소 중의 적어도 하나를 포함하는 분위기에서 실시되는 어닐링 공정일 수 있다.
상기 제 1 및 제 2 블록킹 절연막들(BIL1 및 BIL2)은 서로 다른 물질로 형성될 수 있으며, 상기 제 1 및 제 2 블록킹 절연막들(BIL1 및 BIL2) 중의 하나는 상기 터널 절연막(TIL)보다 작고 상기 전하저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 또한, 상기 제 1 및 제 2 블록킹 절연막들(BIL1 및 BIL2)은 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 이들 중의 적어도 하나는 습식 산화 공정을 통해 형성될 수 있다. 일 실시예에 따르면, 상기 제 1 블록킹 절연막(BIL1)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 상기 제 2 블록킹 절연막(BIL2)은 상기 제 1 블록킹 절연막(BIL1)보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 상기 제 2 블록킹 절연막(BIL2)은 고유전막들 중의 하나이고, 상기 제 1 블록킹 절연막(BIL1)은 상기 제 2 블록킹 절연막(BIL2)보다 작은 유전 상수를 갖는 물질일 수 있다. 변형된 실시예에 따르면, 상기 제 1 및 제 2 블록킹 절연막들(BIL1 및 BIL2)에 더하여, 상기 전하저장막(CL)과 상기 도전 패턴(230) 사이에 개재되는 적어도 하나의 추가적인 블록킹 절연막(미도시)이 더 형성될 수 있다.
상기 캐핑막(CPL)은 상기 전하저장막(CL) 또는 상기 희생막(130)에 대해 식각 선택성을 제공할 수 있는 물질일 수 있다. 예를 들면, 상기 희생막(130)이 실리콘 질화막인 경우, 상기 캐핑막(CPL)은 실리콘 산화막일 수 있다. 이 경우, 상기 리세스 영역들(210)을 형성하기 위한 상기 희생막(130)의 제거 공정에서, 상기 캐핑막(CPL)은 상기 전하저장막(CL)의 식각 손상을 방지하는 식각 정지막으로 기능할 수 있다. 한편, 도 28, 33, 35, 36, 41 및 43에 도시된 것처럼, 상기 캐핑막(CPL)이 상기 도전 패턴(230)과 상기 전하저장막(CL) 사이에 잔존하는 경우, 상기 캐핑막(CPL)은 상기 전하저장막(CL)에 저장되는 전하의 누출(예를 들면, 백-터널링; back-tunneling)을 방지하는데 기여할 수 있는 물질로 형성될 수 있다. 예를 들면, 상기 캐핑막(CPL)은 실리콘 산화막 및 고유전막들 중의 한가지일 수 있다.
[변형된 실시예들 ]
도 44 내지 도 46은 변형된 실시예들에 따른 3차원 반도체 장치들을 설명하기 위한 단면도들이다.
도 44 내지 도 46을 참조하면, 상기 상부 배선(270)과 상기 수평 구조체들(HS) 사이에, 적어도 한 층의 상부 선택 라인(USL)이 형성될 수 있다. 상기 상부 선택 라인(USL)은, 상기 상부 배선(270) 및 상기 반도체 패턴(SP)을 경유하는 전류의 흐름을 제어하는, 상부 선택 트랜지스터의 게이트 전극으로 사용될 수 있다. 상기 상부 선택 트랜지스터는 모오스 전계효과트랜지스터일 수 있으며, 이 경우, 도시된 것처럼, 상기 상부 선택 라인(USL)과 상기 반도체 패턴(SP) 사이에는 상부 게이트 절연막(UGI)이 개재될 수 있다. 상기 전류 흐름의 제어를 위해, 상기 상부 선택 라인(USL)은 상기 상부 배선(270)과 교차하는 방향(예를 들면, 상기 수평 구조체(HS) 또는 상기 도전 패턴(230)과 평행한 방향)으로 형성될 수 있다.
일부 실시예들에 따르면, 상기 상부 선택 라인(USL)은 상기 수평 구조체(HS)를 구성하는 도전 패턴(230)과 다른 공정을 이용하여 형성될 수 있다. 다른 일부 실시예들에 따르면, 상기 상부 선택 라인(USL)과 상기 도전 패턴(230)은, 같은 공정을 이용하여 형성됨으로써, 실질적으로 동일한 물질로 형성될 수 있다.
또한, 일부 실시예에 따르면, 상기 상부 게이트 절연막(UGI)은 상기 수평 패턴(220) 및 상기 수직 패턴(155) 중의 하나와 동일한 공정을 이용하여 형성됨으로써, 이들 중의 하나와 실질적으로 동일한 물질 및 동일한 두께로 형성될 수 있다. 또는, 상기 상부 게이트 절연막(UGI)은 상기 수평 패턴(220) 및 상기 수직 패턴(155) 중의 하나를 구성하는 박막을 동일하게 포함할 수 있다. 다른 실시예에 따르면, 상기 상부 게이트 절연막(UGI)은 상기 수평 패턴(220) 및 상기 수직 패턴(155)과는 다른 제조 공정을 통해 독립적으로 형성될 수 있다.
도 45 및 도 46에 도시된 것처럼, 상기 상부 배선(270)과 상기 반도체 패턴(SP) 사이에는 상부 반도체 패턴(USP)이 개재될 수 있고, 상기 상부 선택 라인(USL)은 상기 상부 반도체 패턴(USP)의 둘레에 형성될 수 있다. 일 실시예에 따르면, 상기 상부 반도체 패턴(USP)은 상기 반도체 패턴(SP)과 같은 도전형일 수 있다. 이에 더하여, 상기 상부 반도체 패턴(USP)과 상기 상부 플러그(260) 사이에는 패드(PAD)가 더 형성될 수 있다.
도 46에 도시된 것처럼, 상기 기판(10)과 상기 수평 구조체들(HS) 사이에, 적어도 한 층의 하부 선택 라인(LSL)이 형성될 수 있다. 상기 기판(10)과 상기 반도체 패턴(SP) 사이에는 하부 반도체 패턴(LSP)이 개재될 수 있고, 상기 하부 선택 라인(LSL)은 상기 하부 반도체 패턴(LSP)의 둘레에 형성될 수 있다. 상기 하부 선택 라인(LSL)은, 상기 불순물 영역(240) 및 상기 반도체 패턴(SP)을 경유하는 전류의 흐름을 제어하는, 하부 선택 트랜지스터의 게이트 전극으로 사용될 수 있다. 상기 하부 선택 라인(LSL)과 상기 하부 반도체 패턴(LSP) 사이에는 하부 게이트 절연막(LGI)이 개재될 수 있다.
도 47 및 도 48은 다른 변형된 실시예들에 따른 3차원 반도체 장치들을 설명하기 위한 사시도들이다. 도 47 및 도 48은 도 22 및 도 25를 각각 참조하여 설명된 3차원 반도체 장치들의 변형들을 설명하기 위한 사시도들이다.
도 47 및 도 48을 참조하면, 상기 트렌치(200) 내에는 상기 불순물 영역(240)에 접속하는 금속 패턴(255)이 형성될 수 있다. 또한, 상기 금속 패턴(255)과 상기 도전 패턴들(230) 사이의 전기적 분리를 위해, 상기 트렌치(200)의 측벽에는 트렌치 스페이서들(245)이 더 형성될 수 있다.
상기 금속 패턴(255)은 금속성 물질(예를 들면, 텅스텐)으로 형성될 수 있으며, 상기 불순물 영역(240)과 상기 금속 패턴(255) 사이에는 베리어 금속막(예를 들면, 금속 질화물; 미도시) 또는 실리사이드막(미도시)이 더 형성될 수 있다. 상기 트렌치 스페이서들(245)은 절연성 물질들 중의 한가지(예를 들면, 실리콘 산화막)일 수 있다.
상기 금속 패턴(255) 및 상기 트렌치 스페이서(245)는, 도 9 또는 도 20을 참조하여 설명된 상기 불순물 영역(240)의 형성 단계 이후에, 형성될 수 있다. 보다 구체적으로, 상기 트렌치 스페이서(245)는 상기 트렌치(200)의 내벽을 콘포말하게 덮는 절연막을 형성한 후 이를 이방성 식각하여 상기 불순물 영역들(240)의 상부면을 노출시킴으로써 형성될 수 있다. 또한, 상기 금속 패턴(255)은 상기 트렌치 스페이서(245)가 형성된 상기 트렌치(200)를 금속막으로 채운 후 이를 평탄화 식각함으로써 형성될 수 있다.
상기 금속 패턴(255) 및 상기 트렌치 스페이서(245)는 상기 도전 패턴들(230)을 수직하게 관통할 뿐만 아니라 상기 반도체 패턴들(SP)을 수평하게 가로지르도록 형성될 수 있다. 일 실시예에 따르면, 상기 금속 패턴(255)의 두께(즉, z 방향 길이) 및 길이(즉, y 방향 길이)는 상기 트렌치(200)의 그것들과 실질적으로 동일할 수 있다.
상기 금속 패턴(255)은 상기 불순물 영역(240)보다 낮은 비저항을 가지면서 상기 불순물 영역(240)에 연결되기 때문에, 상기 불순물 영역들(240)을 경유하는 전기적 신호의 전달 속도를 향상시키는데 기여할 수 있다. 또한, 상기 금속 패턴(255)의 상부면이 상기 도전 패턴들(230) 중의 최상부층 상부면보다 높게 위치하기 때문에, 상기 불순물 영역(240)으로의 전기적 연결을 위한 배선 형성 공정에서의 기술적 어려움이 경감될 수 있다. 이에 더하여, 상기 금속 패턴(240)은 상기 도전 패턴들(230) 사이에서 차폐막으로 기능할 수 있기 때문에, 수평적으로 인접하는 도전 패턴들(230) 사이의 용량성 결합(capacitive coupling)을 감소시킬 수 있다. 그 결과, 프로그램 및 읽기 동작에서의 교란(disturbance) 문제가 경감될 수 있다.
[ 비교예들 ]
도 49 및 도 50은 비교예들에 따른 3차원 반도체 장치들을 설명하기 위한 사시도들이다.
펀치-앤-플러그 기술은, 메모리 요소로서 전하저장막을 구비하는, 플래시 메모리 장치를 3차원적으로 구현하기 위해 사용될 수 있다. 이 경우, 상기 정보저장을 위한 막들과 활성영역으로 사용되는 반도체 플러그 사이의 형성 순서에 따라, 상기 펀치-앤-플러그 기술은 저장소 우선 방식(storage-first way)과 플러그 우선 방식(plug-first way)으로 구분될 수 있다. 도 49 및 도 50은 각각 저장소 우선 방식 및 플러그 우선 방식이 적용된 3차원 낸드 플래시 메모리 장치의 단면들을 도시한다.
도 49에 도시된 것처럼, 저장소 우선 방식의 경우, 메모리 요소로서 사용되는 터널 절연막(TIL), 전하저장막(CL) 및 블록킹 절연막(BLL)이 모두 개구부(105)의 내벽을 덮도록 형성된다. 이와 달리, 도 50에 도시된 것처럼, 플러그 우선 방식의 경우, 메모리 요소로서 사용되는 터널 절연막(TIL), 전하저장막(CL) 및 블록킹 절연막(BLL)이 모두 상기 도전 패턴(230)의 표면을 덮도록 형성된다.
상기 저장소 우선 방식에 따르면, 상기 개구부(105)의 형성 단계가 상기 워드라인(WL)의 증착 단계 이후에 실시된다. 이 경우, 상기 개구부(105) 형성 공정에서의 어려움 때문에, 상기 저장소 우선 방식에 따른 워드라인(WL)은, 금속에 비해 비저항이 상대적으로 높은, 도핑된 다결정 실리콘으로 형성된다. 본 발명의 실시예들에 따르면, 도 9 또는 도 20을 참조하여 설명된 것처럼, 상기 워드라인(WL)(즉, 상기 도전 패턴(230))은 상기 개구부(105)를 형성한 이후에 형성된다. 이에 따라, 본 발명에 따른 실시예들의 경우, 상기 도전 패턴(230)은 상기 저장소 우선 방식에서의 제약에 구속되지 않고 금속성 물질로 형성될 수 있다.
한편, 상기 플러그 우선 방식에 따르면, 리세스 영역들(210)이 절연막들(120) 사이에 형성된 후, 상기 메모리 요소 및 상기 도전 패턴(230)을 구성하는 막들이 상기 리세스 영역들(210) 내벽에 차례로 증착된다. 이 경우, 도 50에 도시된 것처럼, 상기 메모리 요소를 구성하는 막들 모두(즉, 터널 절연막(TIL), 전하저장막(CL) 및 블록킹 절연막(BLL))가 상기 리세스 영역들(210)을 채우기 때문에, 상기 도전 패턴(230)의 두께(t2)는 상기 리세스 영역(210)의 두께(t1)보다 감소된다. 이러한 두께의 감소는 상기 도전 패턴들(230) 사이의 수직적 거리의 증가 또는 상기 도전 패턴(230)의 저항 증가와 같은 기술적 문제들을 유발할 수 있으며, 이러한 문제들은 집적도의 증가와 더불어 심화될 수 있다. 이와 달리, 본 발명의 실시예들에 따르면, 상기 메모리 요소를 구성하는 막들의 일부(즉, 상기 수평 패턴(220))가 상기 리세스 영역들(210)을 채우기 때문에, 상기 플러그 우선 방식에서의 기술적 문제들은 억제될 수 있다.
[스트링의 하부 구조]
도 51 내지 도 60은 도 46을 참조하여 설명된 3차원 반도체 장치를 제조하는 방법 및 그것의 변형들을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 51-55, 도 56-58, 그리고 도 59-60은 각각 도 46을 참조하여 설명된 3차원 반도체 장치를 제조하는 방법에 관한 제 1, 제 2 및 제 3 실시예들을 설명하기 위한 단면도들이다.
도 51을 참조하면, 기판(10) 상에 하부 주형 구조체(101)를 형성한 후, 이를 관통하는 선택 활성 패턴(SAP; selection active pattern)을 형성한다. 이어서, 상기 선택 활성 패턴(SAP)이 형성된 결과물 상에, 상부 주형 구조체(102)를 형성한다. 상기 하부 및 상부 주형 구조체들(101, 102) 각각는 도 1을 참조하여 설명된 실시예의 주형 구조체(100) 형성을 위한 제조 방법을 이용하여 형성될 수 있으며, 이러한 변형은 당업자에게 있어 용이하게 수행될 수 있으므로 별도의 설명은 생략한다. 상기 하부 및 상부 주형 구조체들(101, 102)은 이 실시예에서의 주형 구조체(100)를 구성할 수 있다.
상기 하부 주형 구조체(101) 및 상기 상부 주형 구조체(102) 각각은, 도시된 것처럼, 교대로 그리고 반복적으로 적층된 절연막들(120) 및 희생막들(130)을 포함할 수 있다. 상기 선택 활성 패턴(SAP)을 형성하는 단계는 상기 하부 주형 구조체(101)를 관통하는 홀들 또는 개구부들을 형성한 후, 이를 반도체 특성을 갖는 물질(이하, 반도체막)으로 채우는 단계를 포함할 수 있다. 상기 홀들 및 개구부들은 도 2 및 도 12를 참조하여 각각 설명된 실시예들에서와 같은 모양 및 배치를 형성할 수 있다.
상기 반도체막은 화학 기상 증착 기술을 사용하여 형성될 수 있다. 이 경우, 상기 하부 주형 구조체(101)의 상부면이 노출되도록 상기 반도체막을 평탄화하는 단계가 더 실시될 수 있으며, 상기 선택 활성 패턴(SAP)은 상기 반도체막이 상기 평탄화 단계를 통해 식각됨으로써 얻어지는 결과물일 수 있다.
상기 선택 활성 패턴(SAP)은 상기 기판(10)과 같은 도전형의 반도체 또는 진성 반도체(intrinsic semiconductor)로 형성될 수 있다. 예를 들면, 상기 기판(10)의 도전형을 갖는 반도체 물질(예를 들면, 실리콘 웨이퍼)인 경우, 상기 선택 활성 패턴(SAP)은 p형 또는 진성 반도체일 수 있다.
일 실시예에 따르면, 상기 선택 활성 패턴(SAP)은 다결정 구조의 반도체 물질(예를 들면, 다결정 실리콘)로 형성될 수 있다. 하지만, 다른 실시예들에 따르면, 상기 반도체막은 에피택시얼 기술 또는 레이저 결정화 기술들 중의 하나를 이용하여 형성될 수 있으며, 이 경우 상기 선택 활성 패턴(SAP)은 단결정 구조를 갖거나 화학기상증착 기술의 결과물보다 증가된 그레인 크기를 갖는 다결정 구조를 가질 수 있다. 한편, 상기 선택 활성 패턴(SAP)을 위한 물질은 실리콘일 수 있지만, 이에 한정되지 않는다. 예를 들면, 탄소 나노 구조물들, 유기 반도체 물질들 및 화합물 반도체들이 상기 선택 활성 패턴(SAP)을 위해 사용될 수 있다.
도 52 내지 도 55를 참조하면, 도 52에 도시된 것처럼, 상기 상부 주형 구조체(102)를 관통하여 상기 선택 활성 패턴(SAP)에 접촉하는 수직 구조체(VS)를 형성한 후, 도 53에 도시된 것처럼, 상기 주형 구조체(100)를 관통하는 트렌치들(200)을 형성한다. 이어서, 도 54에 도시된 것처럼, 상기 트렌치들(200)에 의해 그 측벽이 노출된 상기 희생막들(130)을 선택적으로 제거함으로써, 상기 수직 구조체(VS) 및 상기 선택 활성 패턴(SAP)의 측벽들을 노출시키는 리세스 영역들(210)을 형성한 후, 도 55에 도시된 것처럼, 상기 리세스 영역들(210)을 채우는 수평 구조체(HS)를 형성한다.
상기 수직 구조체(VS) 및 상기 수평 구조체(HS)를 형성하는 단계들은 도 1 내지 도 11을 참조하여 설명된 제 1 실시예 또는 도 12 내지 도 21을 참조하여 설명된 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법들을 이용하여 형성될 수 있다. 이 경우, 상기 수직 구조체(VS)는 도시된 것처럼, 수직 패턴(155), 반도체 스페이서(165), 반도체 몸체부(175) 및 매립 패턴(185)를 포함할 수 있고, 상기 수평 구조체(HS)는 상기 리세스 영역(210)의 내벽을 덮는 수평 패턴들(220) 및 상기 리세스 영역(210)의 나머지 공간을 채우는 도전 패턴(230)을 포함할 수 있다. 도 1 내지 도 43을 참조하여 설명된 상기 수직 패턴(155) 및 상기 수평 패턴(220)과 관련된 기술적 특징들은 이 실시예에 따른 3차원 반도체 장치도 동일하게 가질 수 있다.
이 실시예에 따르면, 상기 반도체막 그리고 그 결과물로서 상기 선택 활성 패턴(SAP)은 상기 홀들 또는 상기 개구부들을 채우도록 형성될 수 있다. 그 결과로서, 상기 선택 활성 패턴(SAP)은 도시된 것처럼 실질적으로 직사각형의 모양으로 형성될 수 있다. 한편, 상기 홀들 또는 상기 개구부들의 측벽이 상기 기판(10)의 상부면에 수직하지 않을 경우, 상기 선택 활성 패턴(SAP)은 실질적으로 사다리꼴의 모양으로 형성될 수 있다.
이에 더하여, 본 발명의 변형된 실시예들에 따르면, 도 55에 도시된 것처럼, 상기 반도체 몸체부(175)의 하부 영역 일부는 상기 선택 활성 패턴(SAP)의 상부면에 삽입될 수도 있다. 이 경우, 상기 반도체 몸체부(175)의 하부에 위치하는 상기 선택 활성 패턴(SAP)은 직사각형 또는 사다리꼴의 모양으로 형성될 수 있다. 이러한 구조는 상기 상기 반도체 몸체부(175) 형성을 위한 과정에서 과도 식각(over-etch)의 결과일 수 있다.
도 56 내지 도 60을 참조하면, 상기 선택 활성 패턴(SAP)은 상기 홀들 또는 상기 개구부들의 내측벽을 덮는 측벽부들 및 상기 기판(10)의 상부면에 접촉하는 바닥부를 포함할 수 있다. 일부 실시예들에 따르면, 상기 선택 활성 패턴(SAP)의 측벽부들 및 바닥부는 콘포말한 두께로 형성됨으로써, 상기 선택 활성 패턴(SAP)은 도 56 내지 도 60에 도시된 것처럼 U자 모양의 단면을 가질 수 있다.
도 46을 참조하여 설명된 3차원 반도체 장치를 제조하는 방법에 관한 제 2 실시예에 따르면, 도 57에 도시된 것처럼, 상기 리세스 영역들(200)을 형성한 후 상기 선택 활성 패턴(SAP)의 노출된 측벽에 선택적으로 선택 게이트 절연막(LGI)을 형성하고, 도 58에 도시된 것처럼, 상기 리세스 영역들(210)을 채우는 도전 라인들(230) 및 불순물 영역들(240)을 형성한다. 이 실시예에 따르면, 상기 수직 패턴(155)는 터널 절연막, 전하 저장막 및 블록킹 절연막을 모두 포함할 수 있다. 하지만, 변형된 실시예에 따르면, 상기 도전 라인들(230)을 형성하기 전에, 상기 리세스 영역(230)의 내벽을 덮는 절연성 박막을 형성하는 단계를 더 포함할 수 있다. 상기 절연성 박막은 상기 블록킹 절연막의 일부로서 사용될 수 있다.
일 실시예에 따르면, 상기 선택 게이트 절연막(LGI)은 산소 원자를 포함하는 가스 분위기에서 상기 선택 활성 패턴(SAP)의 노출된 측벽을 선택적으로 산화시키는 열처리 공정(TT1)을 통해 형성될 수 있다. 이 경우, 상기 선택 게이트 절연막(LGI)은 열 산화막일 수 있으며, 상기 선택 활성 패턴(SAP)의 노출된 측벽 및 상기 트렌치(200)에 의해 노출된 상기 기판(10)의 상부면에 국소적으로 형성될 수 있다.
증착 공정과 달리 열산화 공정의 경우, 상기 열 산화막은 공급되는 산소 원자들과 상기 선택 활성 패턴(SAP)을 구성하는 실리콘 원자들의 반응을 통해 형성되기 때문에, 상기 선택 활성 패턴(SAP)의 표면에 위치하는 실리콘 원자들이 소모될 수 있다. 그 결과로서, 도 61에 도시된 것처럼, 상기 선택 게이트 절연막(LGI) 또는 상기 도전 패턴(230)의 상부 또는 하부에서의 상기 선택 활성 패턴(SAP)의 두께(W1)는 상기 선택 게이트 절연막(LGI)의 주변에서의 상기 선택 활성 패턴(SAP)의 두께(W2)보다 클 수 있다.
상술한 것처럼, 상기 선택 게이트 절연막(LGI)을 형성하는 동안, 산소 원자들 포함하는 가스 분위기에서 상기 열처리 공정(TT1)이 진행된다. 그럼에도 불구하고, 이 단계에서 상기 수직 구조체(VS)의 노출된 표면은 실리콘막이 아니라 절연성 물질들로 구성되는 수직 패턴(155)이다. 이에 따라, 상기 선택 게이트 절연막(LGI)은 상기 수직 구조체(VS)의 측벽에서는 실질적으로 형성되지 않을 수 있다.
도 46을 참조하여 설명된 3차원 반도체 장치를 제조하는 방법에 관한 제 3 실시예에 따르면, 도 59에 도시된 것처럼, 상기 상부 주형 구조체(102)를 형성하기 전에, 선택 트랜지스터의 게이트 라인들로 사용되는 도전 라인들(135)이 앞서 형성될 수 있다.
보다 구체적으로, 이 실시예에 따르면, 상기 기판(10) 상에 절연막들(120) 및 도전막들을 차례로 그리고 교대로 적층한 후, 이들을 관통하는 홀 또는 개구부들을 형성한다. 이후, 상기 홀 또는 개구부들을 차례로 채우는 선택 게이트 절연막(LGI) 및 선택 활성 패턴들(SAP)을 형성한다. 상기 상부 주형 구조체(102)는 상기 선택 활성 패턴들(SAP)이 형성된 결과물 상에 형성된다. 결과적으로, 이 실시예에 따르면, 상기 도전 라인들(135), 상기 선택 게이트 절연막(LGI) 및 상기 선택 활성 패턴(SAP)는 도 49를 참조하여 설명된 저장소 우선 방식을 통해 형성될 수 있다.
한편, 일 실시예에 따르면, 상기 도전 라인들(135)은 도핑된 다결정 실리콘일 수 있다. 이 경우, 상기 하부 선택 라인(LSL)은 도 60에 도시된 것처럼 다결정 실리콘의 상기 도전 라인(135) 및 금속 실리사이드 패턴(137)을 포함하도록 형성될 수 있다. 예를 들면, 상기 리세스 영역들(210)을 형성한 후, 상기 리세스 영역(210) 및 상기 트렌치(200)를 완전히 또는 부분적으로 채우는 금속막을 형성하고, 상기 금속막과 다결정 실리콘의 상기 도전 라인(135)을 반응시키는 실리사이드 형성 공정을 실시한다. 이 경우, 상기 도전 라인(135)의 일부분은 실리사이드화되어, 상기 금속 실리사이드 패턴(137)을 형성한다. 이와 달리, 상기 상부 주형 구조체(102)의 리세스 영역들(210)을 채우는 금속막은 반응없이 금속막으로 유지된다. 이후, 상기 트렌치 내에 잔존하는 그리고 상기 실리사이드 형성 공정에 참여하지 않은 금속막을 제거한다. 도 60은 상기 금속막을 제거한 이후의 결과물을 예시적으로 도시한다.
도 62 및 도 63은 본 발명의 실시예들에 따른 3차원 반도체 장치들의 비교하여 설명하기 위한 단면도들이다. 보다 구체적으로, 도 62 및 도 63은 도 1 내지 도 21을 참조하여 설명된 3차원 반도체 장치와 도 46 또는 도 51 내지 도 58을 참조하여 설명된 3차원 반도체 장치에서의 전류 경로를 도시한다.
도 62에 도시된 것처럼, 도 1 내지 도 21을 참조하여 설명된 3차원 반도체 장치의 경우, 상기 기판(10)의 상부면 내에 소정의 깊이로 삽입된 상기 수직 패턴(155)의 존재 때문에, 상기 불순물 영역(240)을 경유하는 전류 경로(P1)가 길어진다. 이에 더하여, 상기 전류 경로(P1)의 완성을 위해서는 상기 기판(10) 내에 반전 영역(inversion region)이 생성되는 것이 요구되지만, 상기 수직 패턴(155)은 상기 반전 영역의 생성을 방해한다. 특히, 상기 반전 영역은 상기 최하부 도전 라인(230)에 인가되는 전압에 의해 형성된다는 점에서, 상기 반전 영역의 저항은 상기 최하부 도전 라인(230)으로부터의 직선 거리가 증가할수록 기하급수적으로 증가한다. 발명자들의 시뮬레이션에 따르면, 상기 수직 패턴(155)이 상기 기판(10)에 삽입된 깊이가 0nm에서 70nm로 증가할 때, 저항은 1010배 증가하였다.
이와 달리, 도 63에 도시된 것처럼, 상기 선택 활성 패턴(SAP)이 상기 수직 패턴(155)없이 상기 기판(10) 상에 삽입되는 경우에는, 전류 경로(P2)가 상기 최하부 도전 라인(230)에 인접하게 형성될 수 있기 때문에, 상술한 전류 경로의 길어짐 및 전기적 저항의 기하급수적 증가는 예방될 수 있다.
도 64는 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다. 도 64을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 65는 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다. 도 65를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
100 주형 구조체 105/106 개구부
120 절연막 130 희생막
155 수직 패턴 165 반도체 스페이서
175 반도체 몸체부 185 매립 패턴
200 트렌치 220 수평 패턴
230 도전 패턴 240 불순물 영역
BIL1/2 블록킹 절연막 CPL 캐핑막
CL 전하저장막 HS 수평 구조체
SP 반도체 패턴 TIL 터널 절연막
VS 수직 구조체 255 금속 패턴

Claims (29)

  1. 기판 상에 적층된 전극들을 구비하는 전극 구조체;
    상기 전극들에 인접하는 채널 영역들 및 상기 전극들 사이의 수직 인접 영역들을 포함하면서, 상기 전극 구조체를 관통하는 반도체 패턴; 및
    수평 패턴 및 수직 패턴을 구비하면서, 상기 채널 영역들과 상기 전극들 사이에 배치되는 메모리 요소들을 포함하되,
    상기 수직 패턴은 수직적으로 연장되어 상기 반도체 패턴의 수직 인접 영역의 외벽을 덮고, 상기 수평 패턴은 수평적으로 연장되어 상기 전극들의 상부면 및 하부면을 덮는 것을 특징으로 하는 3차원 반도체 장치.
  2. 청구항 1에 있어서,
    상기 수직 패턴은 적어도 하나의 절연막으로 구성되는 터널 절연막을 포함하고,
    상기 수평 패턴은 적어도 하나의 절연막으로 구성되는 블록킹 절연막을 포함하고,
    상기 수직 패턴 및 수평 패턴 중의 하나는 전하 저장막을 더 포함하는 것을 특징으로 하는 3차원 반도체 장치.
  3. 청구항 2에 있어서,
    상기 수직 패턴은 상기 터널 절연막 및 상기 전하저장막을 포함하고,
    상기 수평 패턴은 상기 블록킹 절연막을 포함하는 것을 특징으로 하는 3차원 반도체 장치.
  4. 청구항 3에 있어서,
    상기 수직 패턴은, 상기 전하저장막과 다른 물질로 형성되면서 상기 전하저장막과 상기 블록킹 절연막 사이에 개재되는, 캐핑막을 더 포함하는 3차원 반도체 장치.
  5. 청구항 2에 있어서,
    상기 수직 패턴은 상기 터널 절연막을 포함하고,
    상기 수평 패턴은 상기 전하저장막 및 상기 블록킹 절연막을 포함하는 것을 특징으로 하는 3차원 반도체 장치.
  6. 청구항 2에 있어서,
    상기 터널 절연막을 구성하는 절연막의 적어도 하나 및 상기 블록킹 절연막을 구성하는 절연막의 적어도 하나는 상기 전하 저장막보다 큰 밴드 갭을 갖는 물질들이고,
    상기 블록킹 절연막의 유효 유전 상수는 상기 터널 절연막의 유효 유전 상수보다 큰 것을 특징으로 하는 3차원 반도체 장치.
  7. 청구항 6에 있어서,
    상기 터널 절연막은 실리콘 산화막을 포함하고,
    상기 전하 저장막은 트랩 사이트의 밀도가 실리콘 산화막보다 높은 절연막들 및 도전성 나노 입자들이 내재된 절연막들 중의 한가지를 포함하고,
    상기 블록킹 절연막은 알루미늄 산화막, 하프늄 산화막, 지르코늄 산화막, 탄탈륨 산화막, 티타늄 산화막, 실리콘 질화막, 실리콘 산화질화막 및 실리콘 산화막 중의 적어도 하나를 포함하는 것을 특징으로 하는 3차원 반도체 장치.
  8. 청구항 1에 있어서,
    상기 전극들은 도핑된 실리콘, 금속 물질들, 금속 질화물들 및 금속실리사이드들 중의 적어도 하나를 포함하는 것을 특징으로 하는 3차원 반도체 장치.
  9. 청구항 1에 있어서,
    상기 전극들은 도핑된 실리콘보다 낮은 비저항을 갖는 도전성 물질로 형성되는 것을 특징으로 하는 3차원 반도체 장치.
  10. 청구항 1에 있어서,
    상기 반도체 패턴은
    상기 수직 패턴 내에 삽입되는 스페이서부(spacer portion); 및
    상기 반도체 스페이서 내에 삽입되는 몸체부(body portion)를 포함하되,
    상기 몸체부의 바닥면은 상기 스페이서부의 바닥면보다 낮은 것을 특징으로 하는 3차원 반도체 장치.
  11. 청구항 10에 있어서,
    상기 몸체부의 바닥면은 상기 기판에 직접 접촉하고,
    상기 스페이서부의 바닥면은 상기 기판으로부터 이격되는 것을 특징으로 하는 3차원 반도체 장치.
  12. 청구항 10에 있어서,
    상기 기판은
    상기 몸체부와 접촉하는 콘택 영역; 및
    상기 몸체부로부터 이격된 소오스 영역을 포함하되,
    상기 콘택 영역은 상기 몸체부와 같은 도전형을 갖고, 상기 소오스 영역은 상기 몸체부와 다른 도전형을 갖는 것을 특징으로 하는 3차원 반도체 장치.
  13. 기판 상에 차례로 적층된 수평 구조체들; 및
    상기 수평 구조체들을 수직하게 가로지르는 수직 구조체들을 구비하되,
    상기 수평 구조체들 각각은
    상기 기판에 평행한 도전 라인; 및
    상기 수직 구조체들에 인접한 상기 도전 라인의 일 측벽을 덮는 수평 패턴을 포함하고,
    상기 수직 구조체들 각각은
    반도체 기둥; 및
    상기 수평 구조체들에 인접한 상기 반도체 기둥의 적어도 한 측벽을 덮는 수직 패턴을 포함하는 3차원 반도체 장치.
  14. 청구항 13에 있어서,
    상기 수평 패턴의 길이는 인접하는 한 쌍의 수직 구조체들의 폭들 및 이들 사이의 거리의 합보다 크고,
    상기 수직 패턴의 길이는 인접하는 한 쌍의 수평 구조체들의 두께들 및 이들 사이의 거리의 합보다 큰 것을 특징으로 하는 3차원 반도체 장치.
  15. 청구항 13에 있어서,
    상기 수직 패턴은 터널 절연막 및 전하 저장막을 포함하고,
    상기 수평 패턴은 블록킹 절연막을 포함하되,
    상기 터널 절연막은 및 상기 블록킹 절연막은 상기 전하 저장막보다 큰 밴드 갭을 갖는 물질을 포함하고, 상기 블록킹 절연막의 유효 유전 상수는 상기 터널 절연막의 유효 유전 상수보다 큰 것을 특징으로 하는 3차원 반도체 장치.
  16. 청구항 15에 있어서,
    상기 수직 패턴은 상기 전하저장막과 다른 물질로 형성되면서 상기 전하저장막과 상기 블록킹 절연막 사이에 개재되는 캐핑막을 더 포함하는 3차원 반도체 장치.
  17. 청구항 13에 있어서,
    상기 수직 패턴은 터널 절연막을 포함하고,
    상기 수평 패턴은 전하저장막 및 블록킹 절연막을 포함하되,
    상기 터널 절연막은 및 상기 블록킹 절연막은 상기 전하 저장막보다 큰 밴드 갭을 갖는 물질을 포함하고, 상기 블록킹 절연막의 유효 유전 상수는 상기 터널 절연막의 유효 유전 상수보다 큰 것을 특징으로 하는 3차원 반도체 장치.
  18. 청구항 13에 있어서,
    상기 도전 라인은 도핑된 실리콘, 금속 물질들, 금속 질화물들 및 금속실리사이드들 중의 적어도 하나를 포함하는 것을 특징으로 하는 3차원 반도체 장치.
  19. 청구항 13에 있어서,
    상기 도전 라인은 도핑된 실리콘보다 낮은 비저항을 갖는 도전성 물질로 형성되는 것을 특징으로 하는 3차원 반도체 장치.
  20. 반도체 기판 상에, 차례로 적층된 선택 구조체 및 메모리 구조체를 포함하되,
    상기 선택 구조체는 선택 라인들, 상기 선택 라인들을 관통하여 상기 반도체기판에 접촉하는 선택 활성 패턴, 그리고 상기 선택 라인들과 상기 선택 활성 패턴 사이에 배치되는 선택 게이트 절연막을 포함하고,
    상기 메모리 구조체는 워드 라인들, 상기 워드라인들을 관통하여 상기 선택 활성 패턴에 접촉하는 메모리 활성 패턴, 그리고 상기 워드라인들과 상기 메모리 활성 패턴 사이에 배치되는 메모리 게이트 절연막을 포함하되,
    상기 메모리 게이트 절연막의 일부는 연장되어 상기 워드라인의 상부면 및 하부면을 덮는 3차원 반도체 장치.
  21. 청구항 20에 있어서,
    상기 선택 활성 패턴의 하부 영역은 상기 반도체 기판의 상부면에 소정의 깊이로 삽입되되,
    상기 선택 게이트 절연막은 상기 선택 활성 패턴과 상기 반도체 기판 사이로 연장되지 않음으로써, 상기 선택 활성 패턴의 삽입된 영역 전체는 상기 반도체 기판과 직접 접촉하는 3차원 반도체 장치.
  22. 청구항 20에 있어서,
    상기 반도체 기판은 상기 선택 활성 패턴이 삽입되는 리세스 영역을 포함하되,
    상기 반도체 기판의 리세스 영역의 폭은 거기에 삽입된 상기 선택 활성 패턴의 폭과 동일한 3차원 반도체 장치.
  23. 청구항 20에 있어서,
    상기 선택 활성 패턴은 그것이 접촉하는 상기 반도체 기판의 영역과 같은 도전형의 반도체 또는 진성 반도체로 형성되고,
    상기 선택 활성 패턴은 상기 메모리 활성 패턴과 같은 도전형의 반도체로 형성되는 3차원 반도체 장치.
  24. 청구항 20에 있어서,
    상기 선택 활성 패턴은
    상기 선택 라인들을 관통하는 측벽부; 및
    상기 측벽부의 하부 영역으로부터 수평적으로 그리고 연속적으로 연장되어 상기 반도체 기판의 상부면을 덮는 바닥부를 포함하되,
    상기 측벽부의 수평적 두께는 상기 바닥부의 수직적 두께와 실질적으로 동일한 두께로 형성되어 상기 선택 활성 패턴은 U자 모양의 단면을 갖는 3차원 반도체 장치.
  25. 청구항 20에 있어서,
    상기 선택 활성 패턴은, 적어도 상기 메모리 활성 패턴의 가장 낮은 하부면 아래에서, 직사각형 또는 사다리꼴의 단면을 갖는 3차원 반도체 장치.
  26. 청구항 20에 있어서,
    상기 메모리 게이트 절연막은
    상기 워드 라인에 인접한 블로킹막;
    상기 메모리 활성 패턴에 인접한 터널막; 및
    상기 블록킹막과 상기 터널막 사이에 개재되는 전하저장막을 포함하되,
    상기 선택 게이트 절연막은, 물질 및 두께 중의 적어도 하나에 있어서, 상기 메모리 게이트 절연막과 다른 3차원 반도체 장치.
  27. 청구항 26에 있어서,
    상기 선택 게이트 절연막은, 물질 및 두께 중의 적어도 하나에 있어서, 상기 블록킹막과 실질적으로 동일한 3차원 반도체 장치.
  28. 청구항 26에 있어서,
    상기 터널막은 상기 워드라인들과 상기 메모리 활성 패턴 사이로부터 수직하게 연장되어, 그것의 수직적 길이는 적어도 상기 워드라인의 수직적 두께보다 크고,
    상기 블록킹막은 상기 워드라인들과 상기 메모리 활성 패턴 사이로부터 수평하게 연장되어, 그것의 수평적 길이는 적어도 상기 메모리 활성 패턴의 수평적 폭보다 큰 3차원 반도체 장치.
  29. 청구항 20에 있어서,
    상기 선택 활성 패턴은 실리콘으로 형성되고,
    상기 선택 게이트 절연막은 상기 선택 활성 패턴과 상기 선택 라인 사이의 국소적 영역에 형성되는 실리콘 산화막이되,
    상기 선택 활성 패턴은 상기 선택 게이트 절연막의 주위에서보다 상기 선택 라인의 상부 또는 하부에서 더 두꺼운 3차원 반도체 장치.
KR1020100055098A 2010-03-26 2010-06-10 3차원 반도체 장치 KR20110108216A (ko)

Priority Applications (10)

Application Number Priority Date Filing Date Title
US13/072,078 US9536970B2 (en) 2010-03-26 2011-03-25 Three-dimensional semiconductor memory devices and methods of fabricating the same
JP2011071053A JP5832114B2 (ja) 2010-03-26 2011-03-28 ３次元半導体装置
CN201110086496.5A CN102201416B (zh) 2010-03-26 2011-03-28 三维半导体装置及其制造方法
US13/972,533 US9564499B2 (en) 2010-03-26 2013-08-21 Three-dimensional semiconductor memory devices and methods of fabricating the same
US14/796,569 US9768266B2 (en) 2010-03-26 2015-07-10 Three-dimensional semiconductor memory devices and methods of fabricating the same
US15/681,050 US20170345907A1 (en) 2010-03-26 2017-08-18 Three-dimensional semiconductor memory devices and methods of fabricating the same
US16/859,437 US10903327B2 (en) 2010-03-26 2020-04-27 Three-dimensional semiconductor memory devices and methods of fabricating the same
US17/129,667 US11588032B2 (en) 2010-03-26 2020-12-21 Three-dimensional semiconductor memory devices and methods of fabricating the same
US17/969,022 US20230044895A1 (en) 2010-03-26 2022-10-19 Three-dimensional semiconductor memory devices and methods of fabricating the same
US18/094,484 US11888042B2 (en) 2010-03-26 2023-01-09 Three-dimensional semiconductor memory devices and methods of fabricating the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020100027449 2010-03-26
KR20100027449 2010-03-26

Publications (1)

Publication Number Publication Date
KR20110108216A true KR20110108216A (ko) 2011-10-05

Family

ID=45026007

Family Applications (4)

Application Number Title Priority Date Filing Date
KR1020100055098A KR20110108216A (ko) 2010-03-26 2010-06-10 3차원 반도체 장치
KR1020100064415A KR101719217B1 (ko) 2010-03-26 2010-07-05 3차원 반도체 장치 및 그 제조 방법
KR1020100064413A KR101692446B1 (ko) 2010-03-26 2010-07-05 3차원 반도체 장치 및 그 제조 방법
KR1020100084971A KR101749056B1 (ko) 2010-03-26 2010-08-31 3차원 반도체 장치

Family Applications After (3)

Application Number Title Priority Date Filing Date
KR1020100064415A KR101719217B1 (ko) 2010-03-26 2010-07-05 3차원 반도체 장치 및 그 제조 방법
KR1020100064413A KR101692446B1 (ko) 2010-03-26 2010-07-05 3차원 반도체 장치 및 그 제조 방법
KR1020100084971A KR101749056B1 (ko) 2010-03-26 2010-08-31 3차원 반도체 장치

Country Status (1)

Country Link
KR (4) KR20110108216A (ko)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8735860B2 (en) 2012-04-30 2014-05-27 Samsung Electronics Co., Ltd. Variable resistance memory device and method of fabricating the same
KR20140092015A (ko) * 2013-01-15 2014-07-23 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20140100332A (ko) * 2013-02-06 2014-08-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20140100333A (ko) * 2013-02-06 2014-08-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US8937346B2 (en) 2012-05-02 2015-01-20 SK Hynix Inc. Semiconductor device
KR20150028885A (ko) * 2013-08-30 2015-03-17 삼성전자주식회사 수직 채널 영역을 구비하는 3차원 구조의 비휘발성 메모리 소자
KR20150042358A (ko) * 2013-10-10 2015-04-21 삼성전자주식회사 반도체 장치 및 그 제조방법
KR20150060335A (ko) * 2013-11-26 2015-06-03 삼성전자주식회사 3차원 반도체 메모리 장치
KR20150087721A (ko) * 2014-01-22 2015-07-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20160094827A (ko) * 2015-01-30 2016-08-10 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20170031290A (ko) * 2015-09-10 2017-03-21 삼성전자주식회사 반도체 장치
KR20190009401A (ko) * 2019-01-16 2019-01-28 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101892245B1 (ko) * 2011-10-17 2018-08-29 삼성전자주식회사 3차원 반도체 기억 소자
KR101891959B1 (ko) * 2012-03-05 2018-08-28 삼성전자 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20130116604A (ko) 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8987805B2 (en) 2012-08-27 2015-03-24 Samsung Electronics Co., Ltd. Vertical type semiconductor devices including oxidation target layers
KR102031179B1 (ko) * 2012-09-11 2019-11-08 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102018614B1 (ko) * 2012-09-26 2019-09-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102114341B1 (ko) * 2013-07-08 2020-05-25 삼성전자주식회사 수직형 반도체 장치
US9263459B1 (en) * 2014-09-26 2016-02-16 Intel Corporation Capping poly channel pillars in stacked circuits
KR102307633B1 (ko) * 2014-12-10 2021-10-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102263121B1 (ko) * 2014-12-22 2021-06-09 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 및 그 제조 방법
KR102571561B1 (ko) * 2015-10-19 2023-08-29 삼성전자주식회사 3차원 반도체 소자
KR102415206B1 (ko) * 2016-06-27 2022-07-01 에스케이하이닉스 주식회사 반도체 장치
CN111293123B (zh) * 2018-09-13 2021-02-26 长江存储科技有限责任公司 3d nand存储器件及其形成方法
DE102020114846A1 (de) * 2019-10-29 2021-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum bilden von gestapelten schichten und daraus gebildete bauteile
US11456319B2 (en) 2020-06-05 2022-09-27 Industry-University Cooperation Foundation Hanyang University Three-dimensional semiconductor memory device, operating method of the same and electronic system including the same
KR102626837B1 (ko) * 2020-06-05 2024-01-22 삼성전자주식회사 3차원 반도체 메모리 장치, 이의 동작 방법 및 이를 포함하는 전자 시스템

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5434742A (en) * 1991-12-25 1995-07-18 Hitachi, Ltd. Capacitor for semiconductor integrated circuit and method of manufacturing the same
JPH07283166A (ja) * 1994-02-20 1995-10-27 Semiconductor Energy Lab Co Ltd コンタクトホールの作製方法
KR100346450B1 (ko) * 1999-12-30 2002-07-27 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
KR100576825B1 (ko) * 2003-12-02 2006-05-10 삼성전자주식회사 캐패시터 콘택 플러그들 사이의 층간절연막 내에 분리패턴을 구비하는 반도체 소자 및 그 제조 방법들
KR100534100B1 (ko) * 2003-12-15 2005-12-06 삼성전자주식회사 콘택 플러그의 상부 측벽을 노출시켜 전하저장전극을형성하는 반도체 소자의 제조 방법들
US20080067554A1 (en) * 2006-09-14 2008-03-20 Jae-Hun Jeong NAND flash memory device with 3-dimensionally arranged memory cell transistors
KR101192359B1 (ko) * 2007-12-17 2012-10-18 삼성전자주식회사 Ｎａｎｄ 플래시 메모리 소자 및 그 제조 방법

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8735860B2 (en) 2012-04-30 2014-05-27 Samsung Electronics Co., Ltd. Variable resistance memory device and method of fabricating the same
US8937346B2 (en) 2012-05-02 2015-01-20 SK Hynix Inc. Semiconductor device
KR20140092015A (ko) * 2013-01-15 2014-07-23 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20140100332A (ko) * 2013-02-06 2014-08-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20140100333A (ko) * 2013-02-06 2014-08-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20150028885A (ko) * 2013-08-30 2015-03-17 삼성전자주식회사 수직 채널 영역을 구비하는 3차원 구조의 비휘발성 메모리 소자
KR20150042358A (ko) * 2013-10-10 2015-04-21 삼성전자주식회사 반도체 장치 및 그 제조방법
KR20150060335A (ko) * 2013-11-26 2015-06-03 삼성전자주식회사 3차원 반도체 메모리 장치
KR20150087721A (ko) * 2014-01-22 2015-07-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20160094827A (ko) * 2015-01-30 2016-08-10 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20170031290A (ko) * 2015-09-10 2017-03-21 삼성전자주식회사 반도체 장치
KR20190009401A (ko) * 2019-01-16 2019-01-28 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법

Also Published As

Publication number Publication date
KR20110108220A (ko) 2011-10-05
KR101692446B1 (ko) 2017-01-04
KR101749056B1 (ko) 2017-07-04
KR20110108219A (ko) 2011-10-05
KR20110108228A (ko) 2011-10-05
KR101719217B1 (ko) 2017-03-24

Similar Documents

Publication Publication Date Title
US11888042B2 (en) Three-dimensional semiconductor memory devices and methods of fabricating the same
US11107833B2 (en) Semiconductor devices
KR101749056B1 (ko) 3차원 반도체 장치
US8969162B2 (en) Three-dimensional semiconductor device and method for fabricating the same
US8530959B2 (en) Three-dimensional semiconductor memory device
US9184302B2 (en) Three dimensional semiconductor memory device and method of manufacturing the same
KR20120023297A (ko) 3차원 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid