CN107464816B - 存储器件及其制造方法 - Google Patents

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Abstract

在一个实施例中，半导体器件包括具有杂质区的衬底，并且衬底和杂质区具有不同的杂质特性。半导体器件还包括：在衬底上交替的第一层间绝缘层和栅电极层的堆叠；在所述堆叠上形成的至少一个第二层间绝缘层；在第二层间绝缘层上形成的多个位线；和在衬底上穿过所述堆叠形成的多个第一沟道结构。所述多个第一沟道结构电连接到所述多个位线中的相应位线。在杂质区上穿过所述堆叠形成多个第二沟道结构，并且所述多个第二沟道结构与所述多个位线电绝缘。

Description

存储器件及其制造方法
相关申请的交叉引用
本申请要求于2016年6月2日在韩国知识产权局提交的韩国专利申请No.10-2016-0068821的优先权，其公开内容通过引用整体并入本文中。
技术领域
本发明构思涉及一种存储器件。
背景技术
近来，要求电子产品减小体积，同时能够处理高容量数据。因此，增加用于电子产品中的半导体存储器件的集成度将是有益的。作为提高这种半导体存储器件的集成度的方法，已经提出了垂直型存储器件，代替根据现有技术的平面晶体管结构。
发明内容
至少一个实施例涉及一种半导体器件。
在一个实施例中，所述半导体器件包括具有杂质区的衬底，并且衬底和杂质区具有不同的杂质特性。所述半导体器件还包括：在衬底上交替的第一层间绝缘层和栅电极层的堆叠；在所述堆叠上形成的至少一个第二层间绝缘层；在第二层间绝缘层上形成的多个位线；和在衬底上穿过所述堆叠形成的多个第一沟道结构。所述多个第一沟道结构电连接到所述多个位线中的相应位线。在杂质区上穿过所述堆叠形成多个第二沟道结构，并且所述多个第二沟道结构与所述多个位线电绝缘。
在另一实施例中，所述半导体器件包括：具有杂质区的衬底；在衬底上交替的第一层间绝缘层和栅电极层的堆叠；在所述堆叠上形成的至少一个第二层间绝缘层；在第二层间绝缘层上形成的多个位线；和多个垂直沟道结构，其穿过所述堆叠并进入衬底中。所述多个垂直沟道结构均包括与衬底接触的外延层，并且杂质区具有与外延层不同的杂质特性。
至少一个实施例涉及一种制造半导体器件的方法。
在一个实施例中，该方法包括：在衬底的***区上形成***晶体管的栅极结构；和同时形成(i)衬底的接触区中的杂质区和(ii)***晶体管的源极区和漏极区。该方法还包括：在衬底的单元阵列区上方和衬底的接触区上方形成交替的第一和第二层的堆叠。每个第二层在第一方向上延伸小于前一个第二层，以限定所述前一个第二层的着陆部分(landing portion)，并且所述着陆部分在衬底的接触区上方。形成穿过所述堆叠并进入衬底中的多个垂直沟道结构。
在另一实施例中，该方法包括：在衬底中形成杂质区。杂质区和衬底具有不同的杂质特性。该方法还包括：在衬底上形成交替的第一层和第二层的堆叠；和形成穿过所述堆叠并进入衬底中的多个垂直沟道结构。所述多个垂直沟道结构中第一数量的垂直沟道结构形成在杂质区上，并且所述多个垂直沟道结构中第二数量的垂直沟道结构形成在衬底的除杂质区之外的部分上。该方法还包括：在衬底上方形成第三层；形成仅电连接到第二数量的垂直沟道结构的接触结构；和在第三层上方形成电连接到所述接触结构的位线。
附图说明
根据结合附图给出的以下详细描述，将更清楚地理解本发明构思的以上和其他方面、特点和其他优点，在附图中：
图1是根据本发明构思的示例实施例的存储器件的示意性框图；
图2是示出根据本发明构思的示例实施例的存储器件的存储单元阵列的电路图；
图3是示意性地示出根据本发明构思的示例实施例的存储器件的平面图；
图4是示出图3中的部分A的放大视图；
图5是示出根据本发明构思的示例实施例的存储器件中包括的衬底的部分区域的平面图；
图6是示出沿图5中的线IV-IV’截取的横截面的横截面图；
图7是示出根据本发明构思的示例实施例的存储器件的平面图；
图8是部分地示出图7中的部分A1的透视图；
图9是示出沿图7中的线IX-IX’截取的横截面的横截面图；
图10是示出沿图7中的线X-X’截取的横截面的横截面图；
图11是示出根据本发明构思的示例实施例的存储器件的平面图；
图12是部分地示出图11中的部分B1的透视图；
图13是示出沿图11中的线XIII-XIII’截取的横截面的横截面图；
图14是示出沿图11中的线XIV-XIV’截取的横截面的横截面图；
图15是示出根据本发明构思的示例实施例的存储器件的平面图；
图16是示出沿图15中的线XVI-XVI’截取的横截面的横截面图；
图17是示出沿图15中的线XVII-XVII’截取的横截面的横截面图；
图18是所提供的示出根据本发明构思的示例实施例的存储器件的操作的电路图；
图19至图35是所提供的示出制造图7至图10所示的存储器件的方法的主要过程的视图；
图36至图47是所提供的示出制造图11至图14所示的存储器件的方法的主要过程的视图；
图48至图59是所提供的示出制造图15至图17所示的存储器件的方法的主要过程的视图；以及
图60是示出根据本发明构思的示例实施例的包括存储器件的电子设备的框图。
具体实施方式
现在将参考附图来详细描述本发明构思的一些实施例。
参考图1，根据本发明构思的示例实施例的半导体器件1可以包括存储单元阵列2、行解码器3和核心逻辑电路6。核心逻辑电路6可以包括读/写电路4和控制电路5。
存储单元阵列2可以包括以多个行和列布置的多个存储单元。包括在存储单元阵列2中的多个存储单元可以通过字线WL、公共源极线CSL、串选择线SSL、地选择线GSL等连接到行解码器3，并且可以通过位线BL连接到读/写电路4。在示例实施例中，布置在单个行中的多个存储单元可以连接到单个字线WL，并且布置在单个列中的多个存储单元可以连接到单个位线BL。
包括在存储单元阵列2中的多个存储单元可以被划分为多个存储块。每一个存储块可以包括多个字线WL、多个串选择线SSL、多个地选择线GSL、多个位线BL和至少一个公共源极线CSL。
行解码器3可以接收从外部源提供的地址信息ADDR，并且可以对接收到的地址信息ADDR进行解码，以确定供应给连接到存储单元阵列2的字线WL、公共源极线CSL、串选择线SSL和地选择线GSL中的至少一部分的电压。
读/写电路4可以根据从控制电路5接收的命令来选择连接到存储单元阵列2的位线BL的至少一部分。读/写电路4可以读取与位线BL的所选择部分连接的存储单元中所存储的数据，或者可以向与位线BL的所选择部分连接的存储单元写入数据。为此，读/写电路4可以包括诸如页缓冲器、输入/输出缓冲器、数据锁存器等的电路。
控制电路5可以响应从外部源发送的控制信号CTRL以控制行解码器3和读/写电路4的操作。当读取存储在存储单元阵列2中的数据时，控制电路5可以控制行解码器3的操作，以向存储要读取的数据的字线WL供应用于读取操作的电压。当用于读取操作的电压被供应给特定字线WL时，控制电路5可以控制读/写电路4读取与被供应用于读取操作的电压的字线WL连接的存储单元中所存储的数据。
同时，例如，当数据被写入存储单元阵列2时，控制电路5可以控制行解码器3的操作，以向要写入数据的字线WL供应用于写入操作的电压。当用于写入操作的电压被供应给特定字线WL时，控制电路5可以控制读/写电路4向与被供应用于写入操作的电压的字线WL连接的存储单元写入数据。
图2是示出根据本发明构思的示例实施例的存储器件的存储单元阵列的等效电路图。根据本发明构思的示例实施例的半导体器件可以是垂直NAND(负AND)闪存器件。
参考图2，存储单元阵列可以包括：多个存储单元串S，包括彼此串联连接的N个存储单元MC1至MCn；串联连接到存储单元MC1至MCn的相应端部的地选择晶体管GST和串选择晶体管SST。彼此串联连接的N个存储单元MC1至MCn可以分别连接到用于选择存储单元MC1至MCn的N个字线WL1至WLn。尽管未示出，但是虚设单元(dummy cell)可以进一步设置在地选择晶体管GST和第一存储单元MC1之间以及串选择晶体管SST和第N存储单元MCn之间。
地选择晶体管GST的栅极端子可以连接到地选择线GSL，并且其源极端子可以连接到公共源极线CSL。串选择晶体管SST的栅极端子可以连接到串选择线SSL，并且其源极端子可以分别连接到存储单元MCn的漏极端子。尽管图2示出了一个结构，其中一个地选择晶体管GST和一个串选择晶体管SST连接到彼此串联连接的N个存储单元MC1至MCn，但是多个地选择晶体管GST或多个串选择晶体管SST可以连接到N个存储单元MC1至MCn。
串选择晶体管SST的漏极端子可以连接到多个位线BL1至BLm。例如，当通过串选择线SSL将信号施加到串选择晶体管SST的栅极端子时，通过位线BL1至BLm施加的信号被发送到彼此串联连接的N个存储单元MC1至MCn以执行数据读取或写入操作。此外，当通过形成在衬底上的阱区(well region)施加期望的(或者，备选地预定的)擦除电压时，可以执行擦除写入到存储单元MC1至MCn的数据的擦除操作。
参考图2，根据本发明构思的示例实施例的存储器件可以包括至少一个虚设串(dummy string)DS。虚设串DS可以是包括与位线BL1至BLm电分离的虚设沟道(dummychannel)的串。
当执行将数据写入特定存储单元MC1至MCn的写入操作和从其擦除数据的擦除操作时，供应给串选择线SSL、公共源极线CSL、栅极选择线GSL、字线WL1至WLn以及位线BL1至BLm的电压在表1中描述。
表1：
Figure GDA0002445609310000051
Figure GDA0002445609310000061
如表1所述，为了将数据写入期望的存储单元MC1至MCn，将地电压GND施加到位线BL1至BLm的与期望的存储单元MC1至MCn连接的一部分，并且可以将电源电压VCC供应给位线BL1至BLm的未与期望的存储单元MC1至MCn连接的剩余部分。因此，由于虚设串DS未连接到位线BL1至BLm中的任何一个，所以可以不在虚设串DS中执行写入操作。
另一方面，作为存储块单元执行擦除写入存储单元MC1至MCn中的数据的擦除操作，并且可以使用通过将擦除电压VERA施加到衬底的阱区去除存储单元MC1至MCn中累积的电荷的方法来执行所述擦除操作。虚设串DS可以以与存储单元串S类似的方式通过地选择晶体管GST连接到衬底的阱区。因此，在存储器件操作时，仅在虚设串DS中重复执行擦除操作，并且可以在包括在虚设串DS中的存储单元MC1至MCn中累积空穴，从而导致存储器件的整体特性退化。在示例实施例中，提出了解决上述问题的存储器件。
图3和图4是示意性地示出根据本发明构思的示例实施例的存储器件的平面图。
参考图3，根据本发明构思的示例实施例的存储器件100可以包括***电路区P和单元区C。***电路区P可以设置在单元区C周围，并且单元区C可以包括单元阵列区CAR和接触区CTR。如图3所述，单元阵列区CAR被接触区CTR包围，并且单元区C被***电路区P包围；然而，单元阵列区CAR、接触区CTR和***电路区P的布置可以进行各种改变。
图4是示出图3中的部分A的放大平面图。参考图4，根据示例实施例的存储器件100可以包括设置在***电路区P上的***电路器件190、包括在单元区C中的第一沟道结构和第二沟道结构等。在示例实施例中，沟道结构CH可以连接到在第一方向(图4中的Y方向)上延伸的位线BL。第一沟道结构和第二沟道结构中的每一个可以被提供为沟道结构CH和虚设沟道结构DCH。
***电路器件190、沟道结构CH、虚设沟道结构DCH等可以形成在衬底101上。衬底101可以包括诸如硅等的半导体材料，并且可以包括具有彼此不同的杂质特性的第一区102和第二区103。不同的杂质特性意指不同的杂质浓度、不同的杂质类型或不同的杂质材料中的一种或多种。另外，第二区103和衬底101可以具有不同的杂质特性。第二区103可以是设置在虚设沟道结构DCH下方的区域，并且可以位于第一区102内。在示例实施例中，沟道结构CH具有与第一区102接触的下部，并且虚设沟道结构DCH具有与第二区103接触的下部。
在示例实施例中，第一区102可以被提供为包括P型杂质的袋状P阱区。在另一实施例中，可以去除第一区102。连接到第一区102的多个阱接触180可以设置在单元区C的外部。当执行擦除写入到存储器件100中所包括的存储单元的数据的擦除操作时，擦除电压通过阱接触180施加到第一区102，以去除存储单元中累积的电荷。在没有形成第二区103并且虚设沟道结构DCH电连接到第一区102的情况下，可以在与位线BL分离的虚设沟道结构DCH中仅重复执行擦除操作，而没有写入操作。因此，可以在由虚设沟道结构DCH提供的存储单元中重复地累积空穴，从而导致存储器件的特性退化。
参考图4，在示例实施例中，虚设沟道结构DCH不设置在第一区102上，而是设置在第二区103上，以电连接到第二区103。第二区103的杂质特性可以与第一区102的杂质特性不同。作为示例实施例，包括在第一区102和第二区103中的杂质的浓度和其中杂质的导电类型中的至少一个可以彼此不同。因此，当通过阱接触180施加用于擦除操作的电压时，通过虚设沟道结构DCH可以显著减少空穴的累积。在示例实施例中，第二区103可以包括具有与第一区102中包括的P型杂质不同的导电类型的N型杂质，或者可以包括浓度低于第一区102中的浓度的P型杂质。
图5是示出根据示例实施例的存储器件中包括的衬底的部分区域的平面图，并且图6是示出沿图5所示的衬底的线IV-IV’截取的横截面的横截面图。
作为示例实施例，图5和图6所示的衬底101的区域可以是与图3所示的存储器件100的部分A相对应的区域。参考图5和图6，衬底101可以包括包含第一杂质的第一区102和具有与第一区102不同的杂质特性的第二区103。在示例实施例中，第二区103可以包括与第一区102相同的第一杂质，或者可以包括具有与包括在第一区102中的第一杂质不同的导电类型的第二杂质。
当第一区102和第二区103包括第一杂质时，第二区103的杂质浓度可以小于第一区102的杂质浓度。换句话说，第二区103可以以低于第一区102的浓度进行掺杂。为了形成杂质浓度低于第一区102的第二区103，可以向第一区102和第二区103中注入第一杂质。形成仅允许第二区103被暴露的掩模，并且向第二区103注入具有与第一杂质不同的导电类型的第二杂质，以将第二区103的杂质浓度降低为低于第一区102。在示例实施例中，包括在第一区102和第二区103中的第一杂质可以是P型杂质，并且第一区102可以被提供为袋状P阱PPW区。
第一区102和第二区103可以分别包括具有彼此不同的导电类型的第一杂质和第二杂质。在将第一杂质注入到第一区102和第二区103中之后，形成仅允许第二区103被暴露的掩模，并且仅向第二区103注入第二杂质。在这种情况下，注入到第二区103中的第二杂质的浓度可以大于在形成掩模之前注入到第一区102和第二区103中的第一杂质的浓度。因此，第一区102可以掺杂有第一杂质，并且第二区103可以掺杂有第二杂质。
如图5和图6所示，第二区103可以位于第一区102内。第二区103的厚度可以小于第一区102的厚度，并且第二区103可以被第一区102包围。第一区102和第二区103的上表面可以与衬底101的上表面共面。
图7是示出根据示例实施例的存储器件的平面图。
参考图7，根据示例实施例的存储器件100可以包括单元区C和***电路区P。单元区C可以包括被布置为具有地选择晶体管、串选择晶体管等的多个存储单元串的多个存储单元。***电路区P可以包括多个***电路器件190。多个***电路器件190中的每一个可以包括有源区191、水平栅电极层192等。
单元区C可以包括第一沟道结构、第二沟道结构和连接到与第一沟道结构相邻的堆叠在衬底101上的多个栅电极层的多个接触110(例如，接触111至116)。第一沟道结构和第二沟道结构可以分别被提供为沟道结构CH和虚设沟道结构DCH。在图7所示的示例实施例中，沟道结构CH、虚设沟道结构DCH、多个接触110等可以在z方向上延伸，并且衬底的上表面可以对应于X-Y平面。
在图7的示例实施例中，虚设沟道结构DCH的横截面的直径被示出为大于沟道结构CH的横截面的直径，但是不限于此。虚设沟道结构DCH的横截面可以小于或等于沟道结构CH的横截面。同时，连接到多个接触110的多个栅电极层可以在Z方向上堆叠并设置在衬底的上表面(对应于X-Y平面)上。
沟道结构CH可以被设置为在第一方向(X方向)和第二方向(Y方向)上彼此间隔开。根据示例实施例，可以不同地改变沟道结构CH的数量和布置。例如，沟道结构CH可以以如图7所示的之字形形状设置。此外，如图7所示，其间***有分离绝缘层105的彼此相邻的沟道结构CH的布置可以是对称的，但是不限于此。
多个栅电极层、沟道结构CH等可以通过分离绝缘层105分成多个区域。由分离绝缘层105限定的多个区域中的每一个可以被提供为存储器件100的单位单元。垂直导电层106可以形成在分离绝缘层105的内部，并且垂直导电层106可以连接到衬底101中的源极区。
存储器件100包括衬底101，并且衬底101可以包括第一区102和第二区103。第一区102和第二区103可以具有彼此不同的杂质特性。第二区103和衬底101可以具有不同的杂质特性(例如，比衬底低的P型浓度或者与衬底不同的杂质类型(N型))。此外，第一区102可以位于沟道结构CH下方，并且第二区103可以位于虚设沟道结构DCH下方。包括在第一区102和第二区103中的杂质的浓度和导电类型中的至少一个可以彼此不同。
在示例实施例中，第一区102可以包括第一杂质，并且第二区103可以包括第二杂质。备选地，第一区102可以包括处于第一杂质浓度的第一杂质，并且第二区103可以包括处于不同于第一杂质浓度的第二杂质浓度的第一杂质。在这种情况下，第一杂质浓度可以大于第二杂质浓度。
在示例实施例中，第一区102可以是电连接到沟道结构CH的阱区，详细地，袋状P阱PPW区包括P型杂质，并且第一区102可以连接到多个阱接触180。第二区103可以电连接到虚设沟道结构DCH。在示例实施例中，第二区103形成在虚设沟道结构DCH下方，从而防止可能由于重复擦除操作而在存储器件100中产生的击穿电压的降低，并防止特性退化。
如上所述，在将数据写入存储单元的写入操作期间，可以向位线的至少一部分施加地电压GND，并且可以向其剩余部分施加电源电压VCC。以不同于沟道结构CH连接到位线的方式，由于虚设沟道结构DCH与位线分离，在写入操作期间，电荷可以不累积在由虚设沟道结构DCH提供的虚设串DS中。
同时，可以使用通过向衬底101的第一区102和源极区供应期望的(或者，备选地预定的)电压去除存储单元中累积的电荷的方法来执行擦除写入存储单元的数据的擦除操作。在不存在第二区103的情况下，换言之，在第一区102位于虚设沟道结构DCH下方的情况下，虚设沟道结构DCH电连接到第一区102和源极区。因此，由于重复写入和擦除操作，可仅在虚设串DS中累积空穴，这可导致击穿电压的降低和单元特性的退化。
在示例实施例中，第二区103位于虚设沟道结构DCH下方以解决上述问题。如前所述，第二区103可以具有与第一区102不同的杂质特性。当第二区103包括具有与第一区102不同的导电类型的杂质(例如，N型杂质)时，在擦除操作期间，空穴可以不被累积或者可以显著更少地累积在虚设串DS中。备选地，当第二区103包括杂质浓度低于第一区102的杂质浓度且导电类型与第一区102相同的杂质(例如，P型杂质)时，在擦除操作期间显著减少了虚设串DS中累积的空穴的量，以防止击穿电压降低、单元特性退化等。
参考图8至图10，将描述根据示例实施例的存储器件100。
图8是示出图7所示的存储器件的部分A1的透视图，并且图9是示出沿图7所示的存储器件的线IX-IX′截取的横截面的横截面图。另外，图10是示出沿图7所示的存储器件的线X-X′截取的横截面的横截面图。
参考图8至图10，存储器件100可以包括单元区C和***电路区P。存储器件100可以包括衬底101，并且衬底101可以是单晶硅衬底。第一区102和第二区103可以形成在衬底101中，并且第一区102和第二区103可以具有彼此不同的杂质特性。在示例实施例中，第一区102可以是包括处于第一杂质浓度的P型杂质的袋状P阱PPW区。同时，第二区103可以包括N型杂质，或者可以包括处于低于第一杂质浓度的第二杂质浓度的P型杂质。
第一区102可以设置在沟道结构CH下方，并且第二区103可以设置在虚设沟道结构DCH下方。由于第二区103具有不同于第一区102和衬底的杂质特性，在向被提供为PPW区的第一区102、源极区等施加电压的擦除操作期间，可以抑制通过虚设沟道结构DCH的空穴注入。因此，当存储器件100重复执行读取、写入和擦除操作时，可以防止可能由于在虚设沟道结构DCH中执行擦除操作而发生的击穿电压的降低、单元特性退化等。
参考图9和图10，***电路区P可以设置在单元区C周围。沟道结构CH和虚设沟道结构DCH可以在与衬底101的上表面垂直的方向上延伸，并且多个栅电极层130(例如，栅电极层131至136)可以堆叠在衬底101的上表面上以与沟道结构CH相邻。多个绝缘层140(例如，绝缘层141至147)可以设置在栅电极层130之间，并且栅电极层130和绝缘层140在第一方向(X方向)上延伸不同的长度，以在衬底101的接触区CTR中形成台阶结构。
在其中形成台阶结构的区域中，多个栅电极层130可以分别连接到多个接触110。层间绝缘层107可以形成在多个栅电极层130上，并且多个接触110可以穿过层间绝缘层107以连接到多个栅电极层130。层间绝缘层107可以包括氧化硅，并且可以包括高密度等离子体(HDP)氧化膜或四乙基原硅酸盐(TEOS)氧化膜。在多个栅电极层130下方，衬底101的第一区102可以连接到沟道结构CH，并且第二区103可以连接到虚设沟道结构DCH。
在单元区C周围限定的***电路区P可以包括多个***电路器件190。在示例实施例中，***电路器件190可以包括水平晶体管(平面晶体管)。参考图9和图10，***电路器件190可以包括被提供为源极/漏极区的有源区191、水平栅电极192、水平栅间隔层193、水平栅绝缘层194等。器件隔离层195可以形成在有源区191的外部。源极/漏极区191可以与第二区103同时形成，并且与第二区103具有相同的深度。
沟道结构CH可以包括沟道层170、设置在沟道层170和栅电极层130之间的栅绝缘层160、形成在沟道层170内部的嵌入绝缘层173、设置在沟道层170上的漏极区175、外延层171等。嵌入绝缘层173可以填充沟道层170内部的空间，所述沟道层170是中空圆柱体。在示例实施例中，沟道层170可以不形成为中空而是柱形，例如圆柱形或多边形柱形，而没有嵌入绝缘层173。沟道结构CH可以具有倾斜的侧表面，其宽度根据纵横比朝向衬底101的上表面变窄。同时，漏极区175可以包括掺杂多晶硅。
沟道层170可以通过其下面的外延层171电连接到衬底101。外延层171可以具有与第二区103不同的杂质特性。例如，在一个实施例中，外延层171是P型，并且第二区103是P型，但P型杂质的浓度较低。在另一实施例中，外延层171是P型，并且第二区103是N型。另外，并且可选地，外延层171可以掺杂有碳，而第二区103不掺杂。沟道层170可以包括诸如多晶硅或单晶硅的半导体材料，并且包括在沟道层170中的半导体材料可以是未掺杂的材料，或者可以包括p型杂质或n型杂质。外延层171可以是通过选择性外延生长(SEG)所生长的层。
在示例实施例中，虚设沟道结构DCH可以被设置为与多个栅电极层130的一端相邻。参考图8和图9，虚设沟道结构DCH可以被设置为在第一方向(X方向)上与多个栅电极层130的一端相邻。在多个栅电极层130的数量增加的情况下，多个栅电极层130可能在远离沟道结构CH的区域中在结构上不被支撑以致弯曲或断裂。在示例实施例中，由于虚设沟道结构DCH被设置为与多个栅电极层130的和沟道结构CH间隔开的一端相邻，所以虚设沟道结构DCH可以支撑栅电极层130以解决其中栅电极层130在结构上弯曲或断裂的问题。然而，如图8和图9所示，其不限于布置为允许虚设沟道结构DCH与栅电极层130的一端接触。
多个栅电极层130可以与多个绝缘层140在z方向上交替地堆叠。栅电极层130中的每一个可以被设置为与沟道层170中的一个或多个相邻，可以允许提供地选择晶体管GST、多个存储单元MC1至MCn和串选择晶体管SST的栅电极。栅电极层130可以通过多个接触110连接到字线WL1至WLn，并且可以共同连接到在沿第一方向(X方向)和第二方向(Y方向)布置的单元中的相邻存储单元串。在示例实施例中，形成存储单元MC1至MCn的栅电极层130的总数可以是2N(其中N是自然数)。
地选择晶体管GST的栅电极层131可以连接到地选择线GSL。在图8至图10中，串选择晶体管SST的栅电极层136和地选择晶体管GST的栅电极层131均被示出为一个，但是其数量不限于此。同时，地选择晶体管GST的栅电极层131和串选择晶体管SST的栅电极层136可以具有与存储单元MC1至MCn的栅电极132至135不同的结构。
多个栅电极层130可以包括多晶硅或金属硅化物材料。金属硅化物材料例如可以是选自钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钨(W)和钛(Ti)中的金属的硅化物材料。根据示例实施例，多个栅电极层130可以包括金属材料，例如钨(W)。此外，尽管未示出，但是多个栅电极层130还可以包括扩散势垒。例如，扩散势垒可以包括氮化钨(WN)、氮化钽(TaN)和氮化钛(TiN)中的至少一种。
多个栅电极层130和多个绝缘层140可以交替地堆叠。多个绝缘层140可以通过分离绝缘层105在Y方向上以与多个栅电极层130类似的方式彼此分离，并且可以在X方向上延伸不同的长度以形成台阶结构。多个绝缘层140可以包括诸如氧化硅或者氮化硅之类的绝缘材料。
栅绝缘层160可以设置在多个栅电极层130和沟道层170之间。栅绝缘层160可以包括顺序地堆叠在沟道层170和多个栅电极层130中的每一个之间的阻挡层162、电荷存储层164和隧穿层166。阻挡层162可以包括高介电常数(高k)电介质。这里，高介电常数电介质是介电常数比氧化硅膜的介电常数高的电介质材料。隧穿层166可以允许电荷以F-N隧穿方法隧穿到电荷存储层164。隧穿层166例如可以包括氧化硅。电荷存储层164可以是电荷俘获层或浮栅导电层。例如，电荷存储层164可以包括电介质材料、量子点或纳米晶体。这里，量子点或纳米晶体可以由导电材料形成，例如由金属或半导体的细颗粒形成。
可以通过去除电荷存储层164中俘获的电荷来执行擦除写入存储器件100的数据的擦除操作。当执行擦除操作时，将如表1所述的偏置电压供应给存储器件100。详细地，在电荷存储层164中俘获的电荷可以通过大约20V的电压被去除，所述电压通过多个阱接触180供应给衬底的第一区102。
如表1所述，可以仅在包括连接到位线BL的沟道结构CH的存储单元中执行写入操作，并且甚至在包括未连接到位线BL的虚设沟道结构DCH的存储单元中可以执行擦除操作。在没有第二区103的情况下，当存储器件100重复执行写入和擦除操作时，在虚设沟道结构DCH中仅执行擦除操作，并且因此，可以仅在位于虚设沟道结构DCH的沟道层170和栅电极层130之间的电荷存储层164中连续地俘获空穴。因此，可引起虚设沟道结构DCH的特性退化，并且击穿电压可改变，从而导致存储器件100的故障。
在示例实施例中，将具有与被提供为袋状P阱区的第一区102不同的杂质特性的第二区103设置在虚设沟道结构DCH下方，以解决上述问题。在示例实施例中，第二区103可以包括杂质浓度低于第一区102的杂质浓度的P型杂质。因此，在执行擦除操作的同时，可以减少在虚设沟道结构DCH的沟道层170和栅电极层130之间的电荷存储层164中所俘获的空穴的量，并且可以显著降低虚设沟道结构DCH的特性退化。
在另一示例实施例中，第二区103可以包括具有与第一区102不同的导电性的杂质，换言之，N型杂质。在这种情况下，在执行擦除操作的同时，可以防止在虚设沟道结构DCH的沟道层170和栅电极层130之间的电荷存储层164中俘获空穴。因此，可以显著降低虚设沟道结构DCH的特性退化。
图11是示出根据示例实施例的存储器件的平面图。图12是部分地示出图11所示的存储器件的部分B1的透视图，并且图13是示出沿图11所示的存储器件的线XIII-XIII′截取的横截面的横截面图。同时，图14是示出沿图11所示的存储器件的线XIV-XIV′截取的横截面的横截面图。
参考图11至图14，根据示例实施例的存储器件200可以包括单元区C和***电路区P，并且单元区C可以沿Z方向设置在***电路区P上方。换句话说，根据图11至图14所示的示例实施例的存储器件200可以具有***上单元(COP，Cell-On-Peripheral)结构。在另一示例实施例中，存储器件200可以具有单元上***(POC，Peripheral-On-Cell)结构，其中***电路区P设置在单元区C上方。
沟道结构CH、虚设沟道结构DCH、分离绝缘层205、多个接触210(例如，接触211至216)等可以设置在单元区C中。沟道结构CH和虚设沟道结构DCH可以分别由第一沟道结构和第二沟道结构来提供。多个栅电极层可以通过分离绝缘层205分成多个单位单元区。设置在分离绝缘层205内部的垂直导电层206可以连接到沿Z方向延伸以形成在衬底中的公共源极线。
参考图12至图14，***电路区P可以包括第二衬底209和形成在第二衬底209上的多个***电路器件290。多个***电路器件290可以是水平晶体管，并且可以具有与根据前述示例实施例的***电路器件190相同或相似的结构。
有源区291和水平栅电极层292中的每一个可以连接到布线图案295。布线图案295可以由导电材料(例如，金属材料)形成，并且可以嵌入在形成在第二衬底209上的***层间绝缘层208内部。***层间绝缘层208可以包括诸如氧化硅等的绝缘材料，并且单元区C可以形成在***层间绝缘层208上。
单元区C可以具有与根据参考图7至图10描述的示例实施例的存储器件100的单元区C相同或相似的结构。同时，以与根据参考图7至图10描述的示例实施例的存储器件100不同的方式，沟道层270可以直接连接到第一衬底201，而在其间没有设置外延层。
包括在单元区C中的第一衬底201可以包括第一区202和第二区203。第二区203可以具有比第一区202薄的厚度，并且可以嵌入在第一区202内。第二区203可以在虚设沟道结构DCH下方连接到虚设沟道结构DCH，并且第一区202可以在沟道结构CH下方连接到沟道结构CH。第一区202和第二区203可以具有彼此不同的杂质特性，如参考图7至图10描述的示例实施例。在示例实施例中，第一区202可以包括P型杂质，并且第二区203可以包括N型杂质，或者可以包括浓度低于第一区202的P型杂质。
图15是示出根据示例实施例的存储器件的平面图。图16是示出沿图15所示的存储器件的线XVI-XVI′截取的横截面的横截面图，并且图17是示出沿图15所示的存储器件的线XVII-XVII′截取的横截面的横截面图。
参考图15至图17，根据示例实施例的存储器件300可以包括单元区C和***电路区P。单元区C和***电路区P的布置和结构等可以与根据参照图7至图10所示的示例实施例的存储器件100相同或相似。然而，在根据图15至图17所示的示例实施例的存储器件300中，虚设沟道结构DCH不仅可以设置在接触区CTR中，而且还可以设置在单元阵列区CAR中。沟道结构CH和虚设沟道结构DCH可以分别由彼此不同的第一沟道结构和第二沟道结构来提供。
在示例实施例中，衬底301可以包括第一区302和第二区303。第一区302和第二区303可以具有彼此不同的杂质特性。另外，第一区302可以设置在沟道结构CH下方，并且第二区303可以设置在虚设沟道结构DCH下方。虚设沟道结构DCH可以位于单元阵列区CAR和接触区CTR中，并且因此第二区303可以包括彼此分离的多个区域。
如图16和图17所示，可以在覆盖多个栅电极层330的层间绝缘层307上进一步形成上绝缘层307a，并且沟道结构CH的沟道层370可以通过穿过上绝缘层307a的接触C0电连接到导电线M0和位线BL。然而，虚设沟道结构DCH的沟道层370可以不连接到位线BL。
在图15至图17所示的示例实施例中，虚设沟道结构DCH可以位于单元阵列区CAR内。因此，第二区303可以包括彼此分离并且设置在接触区CTR和单元阵列区CAR内的多个区域。第二区303可以具有比第一区302的厚度小的厚度，并且可以以嵌入在第一区302内的结构进行设置。
图18是所提供的示出根据示例实施例的存储器件的操作的电路图。根据参考图18描述的示例实施例的操作可以应用于之前描述的各种存储器件100、200和300。
参考图18，描述了两个存储单元串S1和S2以及一个虚设串DS1。两个存储单元串S1和S2可以通过相应的串选择晶体管SST共同连接到一个位线BL。两个存储单元串S1和S2以及一个虚设串DS1可以通过相应的地选择晶体管GST共同连接到一个公共源极线CSL。在图18中，串S1、S2和DS1中的每一个被示出为包括一个地选择晶体管GST、一个串选择晶体管SST和四个存储单元MC1至MC4，但是地选择晶体管、串选择晶体管和存储单元的数量可以不同地改变。此外，可以在地选择晶体管GST和第一存储单元MC1之间以及在第四存储单元MC4和串选择晶体管SST之间附加地连接虚设单元。
当数据被写入第二存储单元串S2的第二存储单元MC2和第三存储单元MC3时，在表2中描述电压的偏置条件。通过表2中描述的电压条件，可以在第二存储单元MC2和第三存储单元MC3中所包括的电荷存储层164、264和364中俘获电荷。在表2中描述的条件下，编程电压VPGM可以大于通过电压VPASS。在示例实施例中，编程电压VPGM可以是大约18V至24V，并且通过电压VPASS可以是大约10V。
表2：
Figure GDA0002445609310000171
Figure GDA0002445609310000181
参考表2，地电压GND可以被供应给与要写入数据的存储单元MC2和MC3连接的位线BL。因此，可以不向未连接到位线BL的虚设串DS1中包括的存储单元MC1至MC4写入数据。
表3：
线 BL SSL WL4 WL3 WL2 WL1 GSL CSL
电压 浮动 浮动 GND GND GND GND 浮动 浮动
同时，当去除写入存储单元串S1和S2的数据时，在表3中描述偏置条件。当擦除数据时，除了表3中描述的电压条件之外，还可以将擦除电压VERA施加到衬底101、201和301，详细地，施加到连接到沟道结构CH以被提供为袋状P阱区的第一区102、202和302。
如前所述，由虚设沟道结构DCH提供的虚设串DS1可以与位线BL1分离，并且可以连接到衬底101、201和301。如果虚设沟道结构DCH直接连接到第一区102、202和302，则在擦除操作期间，通过施加到第一区102、202和302的擦除电压VERA，可以在虚设串DS1中包括的存储单元MC1至MC4的电荷存储层164、264和364中俘获空穴。
在示例实施例中，在串S1、S2和DS1中执行单个脉冲的编程操作，以解决由重复擦除操作等引起的虚设沟道结构DCH的退化的问题。表4中描述了针对单个脉冲的编程操作的偏置条件。在表4中描述的电压条件下，可以将低于地电压或电源电压VCC的电压施加到衬底101、201和301的第一区102、202和302。
表4：
线 BL SSL WL4 WL3 WL2 WL1 GSL CSL
电压 GND GND VPGM VPGM VPGM VPGM VCC GND
当在表4中描述的条件下施加电压时，无论位线BL的连接如何，可以在串S1、S2和DS1中包括的存储单元MC1至MC4中俘获电荷。换句话说，由于电荷被俘获在包括在虚设串DS1中的存储单元MC1至MC4中，可以获得等效效果，因为即使在虚设串DS1中也可以执行写入操作。因此，因为在每个恒定时段内或者每当执行擦除操作的数量达到期望的(或者，备选地预定的)阈值水平时执行要在表4所描述的条件下执行的单个脉冲的编程操作，所以可以减少在虚设串DS1中包括的电荷存储层164、264和364中所俘获的空穴的量，并且可以降低或防止在虚设沟道结构DCH中产生的特性退化等。可以应用上述单个脉冲的编程操作，而不管第二区103、203和303是否存在于虚设沟道结构DCH下方。换句话说，上述单个脉冲的编程操作可以应用于与根据本发明构思的示例实施例的存储器件不同的常规存储器件，以防止特性退化或提高可靠性。
图19至图35是所提供的示出制造图7至图10所示的存储器件的方法的主要过程的视图。
首先，参考图19和图20，多个***电路器件190可以设置在限定于衬底101上的***电路区P中。图20是沿图19所示的平面图的线IX-IX′截取的横截面图。线IX-IX′与图7中相同。多个***电路器件190可以是水平晶体管，并且可以包括源极/漏极区191、水平栅电极层192、水平栅间隔层193、水平栅绝缘层194等。器件隔离层195可以形成在***电路器件190的边界处。
衬底101可以是硅衬底，并且可以包括掺杂有具有第一导电性的杂质的第一区102。第一区102可以通过仅允许第一区102被暴露的掩模而形成，从而被形成在衬底101上，并且使用离子注入工艺将具有第一导电性的杂质注入到第一区的暴露区域中。在示例实施例中，第一区102可以掺杂有P型杂质，并且可以被提供为用于要在后续工艺中形成在衬底101上的存储单元的操作的袋状P阱区。第一区102被示出为形成在单元区C和***电路区P上方，但是第一区102的区域可以不同地改变。
接下来，参考图21和图22，可以在衬底101上形成允许第一区102的一部分被暴露的掩模PR。第一区102的由掩模PR暴露的部分区域可以对应于其中之后将要形成虚设沟道结构DCH的区域。参考图23和图24，由掩模PR暴露的区域被掺杂具有与包括在第一区102中的杂质不同的导电性的杂质，以形成第二区103。代替在工艺中较早地形成源极/漏极区191，可以通过相同的掺杂操作与第二区103一起形成源极/漏极区191。如此，源极/漏极区191可以具有与第二区103相同的深度。这也适用于随后讨论的其他实施例。
为形成第二区103而添加的杂质可以是N型杂质。因此，当第一区102包括P型杂质时，由于在根据图21至图24所示的示例实施例的过程中注入的N型杂质的浓度，第二区103可以被掺杂处于低浓度的P型杂质或被掺杂N型杂质。作为示例，当注入到第二区103中的N型杂质的浓度大于注入到第一区102中的P型杂质的浓度时，第二区103可以掺杂有N型杂质。作为另一示例，当注入到第二区103中的N型杂质的浓度小于注入到第一区102中的P型杂质的浓度时，第二区103可以包括浓度低于第一区102的P型杂质。因此，第二区103可以具有与第一区102不同的杂质特性。
参考图24，第二区103的厚度可以小于第一区102的厚度。因此，第二区103可以嵌入在第一区102中，并且第一区102的上表面可以与第二区103的上表面共面。
参考图25和图26，多个牺牲层120(例如，牺牲层121至126)和多个绝缘层140(例如，绝缘层141至147)可以交替地堆叠在衬底101上方。根据示例实施例，多个牺牲层120和多个绝缘层140的数量和厚度可以进行各种改变。在图26所示的示例实施例中，位于最下层的绝缘层141的厚度被示出为小于其他绝缘层142至147的厚度，但是所有绝缘层141至147可以具有彼此基本上相同的厚度。
多个牺牲层120和多个绝缘层140可以在第一方向(图25和图26的X方向)上延伸不同的长度，以形成具有台阶部分的台阶结构。该台阶结构可以形成在与***电路区P相邻的区域上。在示例实施例中，台阶结构可以形成在衬底101的第二区103上。在形成台阶结构之后，可以在多个牺牲层120和多个绝缘层140上方形成层间绝缘层107。层间绝缘层107包括诸如氧化硅等的绝缘材料，并且可以包括高密度等离子体(HDP)氧化膜、四乙基原硅酸盐(TEOS)氧化膜等。
接下来，参考图27和图28，可以形成穿过多个牺牲层120、多个绝缘层140和层间绝缘层107的沟道结构CH和虚设沟道结构DCH。参考图27，虚设沟道结构DCH可以被设置为与多个牺牲层120和多个绝缘层140的一端相邻。由于虚设沟道结构DCH被设置为与多个牺牲层120和多个绝缘层140的一端相邻，所以在其后去除多个牺牲层120的过程中防止多个绝缘层140塌陷。虚设沟道结构DCH和沟道结构CH的数量和位置不限于图27所示的数量和位置，并且可以进行各种改变。
参考图28，虚设沟道结构DCH和沟道结构CH可以具有彼此相同或相似的结构。沟道结构CH可以包括沟道层170、嵌入绝缘层173、漏极区175、外延层171等，并且虚设沟道结构DCH可以具有与其相同或相似的结构。隧穿层166和电荷存储层164可以设置在沟道层170的外部。
为了形成虚设沟道结构DCH和沟道结构CH，可以预先形成穿过层间绝缘层107、多个牺牲层120和多个绝缘层140的沟道孔。沟道孔可以被形成为允许将衬底101蚀刻到期望的(或者，备选地预定的)深度。因此，衬底101的部分区域可以暴露于沟道孔的下部。可以在沟道孔的下部使用选择性外延工艺形成外延层171，其中衬底101的暴露的部分区域用作籽晶层(seed layer)。外延层171可以是P型掺杂或者P型原位(P-type insitu)形成。外延层171还可以掺杂有碳。
在沟道孔中形成外延层171之后，可以使用原子层沉积(ALD)工艺和化学气相沉积(CVD)工艺在沟道孔内部依次形成电荷存储层164和隧穿层166，并且可以在隧穿层166内部形成沟道层170。沟道层170可以具有沟道孔的直径的大约1/50至1/5的厚度，并且可以使用ALD工艺、CVD工艺等形成。
沟道层170可以形成为中空圆柱体，并且可以在沟道层170内部形成嵌入绝缘层173。选择性地，在形成嵌入绝缘层173之前，可以进一步执行对在包含氢或氘的气体气氛下形成沟道层170的结构进行热处理的氢退火工艺。通过氢退火工艺，可以补救位于沟道层170内的许多晶体缺陷。接下来，可以在沟道层170上方使用诸如多晶硅等的导电材料形成漏极区175。
接下来，参考图29和图30，形成字线切口WC，可以通过字线切口WC用多个栅电极层130(例如，栅电极层131至136)替换多个牺牲层120。多个栅电极层130和多个牺牲层120可以允许提供栅极结构。沟道结构CH可以连接到栅极结构下方的第一区102，并且虚设沟道结构DCH可以连接到栅极结构下方的第二区103。
通过经由字线切口WC执行的蚀刻工艺，仅去除多个牺牲层120，并且可以保留多个绝缘层140(例如，选择性湿蚀刻工艺)。可以在去除了多个牺牲层120的区域中依次形成阻挡层162和栅电极层130。阻挡层162可以包括高介电常数(高k)电介质，并且可以包括两个层或更多个层。这里，高介电常数电介质意指具有比氧化硅膜高的介电常数的电介质材料。
参考图31，可以在字线切口WC内形成分离绝缘层105和垂直导电层106。在形成分离绝缘层105和垂直导电层106之前，将杂质注入到衬底101的由字线切口WC暴露的部分区域中，以形成公共源极线CSL。例如，可以通过将N型杂质注入到衬底101的由字线切口WC暴露的部分区域中来形成公共源极线CSL。垂直导电层106和公共源极线可以彼此电连接。
参考图32和图33，横截面线X-X′与图7中相同。这里，可以形成连接到多个栅电极层130的多个接触110(例如，接触111到116)和阱接触180。多个栅电极层130可以在第一方向(图32和图33中的X方向)上延伸不同的长度以形成台阶结构，并且可以在形成台阶结构的区域中连接到多个接触110。同时，参考图33，多个接触110中的每一个穿过多个绝缘层140中的一个、层间绝缘层107和阻挡层162，以连接到栅电极层130。然而，当栅电极层130在形成台阶结构的区域中位于绝缘层140上方时，多个接触110穿过层间绝缘层107和阻挡层162以连接到栅电极层130。
阱接触180可以电连接到形成在衬底101上的第一区102，并且可以以与多个接触110相同或不同的工艺来形成。阱接触180可以以与多个接触110相同或相似的方式包括导电材料，例如钨(W)等，并且可以形成为允许衬底101的第一区102被刻到期望的(或者，备选地预定的)深度。
接下来，参考图34和图35，可以在沟道结构CH上形成位线BL。位线BL可以通过形成在上绝缘层107a内部的接触C0和导电线M0而电连接到沟道结构CH的漏极区175。导电线M0和接触C0可以嵌入在上绝缘层107a中。在示例实施例中，对称地设置有分离绝缘层105以及其间***垂直导电层106的两个沟道结构CH可以共同连接到一个导电线M0以连接到一个位线BL。另外，如图35所示，虚设沟道结构DCH可以与位线BL电分离。
由于虚设沟道结构DCH与位线BL分离，所以仅在由沟道结构CH提供的存储单元中执行写入数据的写入操作。另一方面，由于擦除数据的擦除操作是通过经由阱接触180施加的擦除电压VERA来执行的，所以即使在由虚设沟道结构DCH提供的存储单元中也可以执行擦除操作。因此，由于存储器件100可以重复地执行写入和擦除操作等，仅在虚设沟道结构DCH中执行擦除操作，由此在没有第二区103的情况下，可在虚设沟道结构DCH中包括的电荷存储层164中逐渐累积并俘获空穴，并且可引起虚设沟道结构DCH的特性退化。
在示例实施例中，将具有与第一区102不同的杂质特性的第二区103设置在虚设沟道结构DCH下方，以解决上述问题。第二区103可以包括浓度低于第一区102的杂质，或者可以包括具有与第一区102的导电性相反的导电性的杂质。因此，当通过阱接触180施加擦除电压VERA时，可以显著减少在虚设沟道结构DCH中包括的电荷存储层164中俘获的空穴的量，并且因此，可以解决诸如特性退化等的问题。
如参考图18所述，在每个恒定时段内或者每当执行擦除操作的数量达到期望的(或者，备选地预定的)阈值水平时，执行单个脉冲的编程操作，以解决诸如虚设沟道结构DCH的特性退化的问题。可以在表4中描述的偏置电压的条件下执行单个脉冲的编程操作。通过单个脉冲的编程操作，可以获得等效效果，因为甚至可以将数据写入由虚设沟道结构DCH提供的存储单元。因此，该效果可以抵消在由虚设沟道结构DCH提供的存储单元中仅重复执行擦除操作。
图36至图47是示出制造图11至图14所示的存储器件的方法的主要过程的视图。
图37是示出沿图36中的线XIII-XIII’截取的横截面的横截面图，其中线XIII-XIII′与图11中相同。参考图36和图37，可以形成第一衬底201以在***电路区P上形成单元区C。***电路区P可以包括第二衬底209、形成在第二衬底209上的多个***电路器件290、第二层间绝缘层208等，并且第一衬底201可以形成在第二层间绝缘层208上。
第一衬底201可以包括掺杂有杂质的第一区202。在示例实施例中，第一区202可以包括P型杂质，并且可以被提供为袋状P阱区。在存储器件的擦除操作期间，可以通过施加到第一区202的擦除电压VERA来擦除存储在存储单元中的数据。
参考图38和图39，可以在第一衬底201上形成仅允许第一区202的一部分被暴露的掩模PR。接下来，参考图40和图41，将杂质注入到第一区202的由掩模PR暴露的部分区域中以形成第二区203。通过上述一系列工艺，第二区203可以具有与第一区202不同的杂质特性。第二区203可以包括N型杂质，或者可以包括浓度低于第一区202的浓度的P型杂质。
参考图42和图43，可以形成多个牺牲层220(例如，牺牲层221至226)、多个绝缘层240(例如，绝缘层241至247)、第一层间绝缘层207等。可以使用与参考图25和图26描述的工艺相同或相似的工艺来形成多个牺牲层220、多个绝缘层240和第一层间绝缘层207。
接下来，参考图44和图45，可以形成虚设沟道结构DCH和沟道结构CH。虚设沟道结构DCH和沟道结构CH可以穿过第一层间绝缘层207、多个牺牲层220和多个绝缘层240，并且可以形成为允许蚀刻第一衬底201。可以通过与参考图27和图28描述的工艺相同或相似的工艺来形成虚设沟道结构DCH和沟道结构CH。然而，在图44和图45所示的示例实施例中，可以省略用于形成外延层171的选择性外延工艺。
接下来，参考图46和图47，可以形成阻挡层262、多个栅电极层230(例如，栅电极层231至236)、分离绝缘层205、垂直导电层206、多个接触210(例如，接触211至216)等。阻挡层262、多个栅电极层230、分离绝缘层205、垂直导电层206和多个接触210可以通过与先前在图29至图35中描述的工艺相同或相似的工艺来形成。
图48至图59是所提供的示出制造图15至图17所示的存储器件的方法的主要过程的视图。线XVI-XVI′与图15中相同。
参考图48和图49，可以在衬底301上形成多个***电路器件390。***电路器件390可以包括源极/漏极区391、水平栅电极层392、水平栅间隔物393、水平栅绝缘层394等，并且器件隔离层395可以形成在多个***电路器件390之间。***电路器件390可以设置在***电路区P中。
衬底301可以包括第一区302。第一区302可以是形成在单元区C和***电路区P上方的区域，或者是形成在单元区C中的区域。第一区302可以是掺杂有P型杂质的区域，并且可以被提供为存储器件的操作所需的袋状P阱区。
接下来，参考图50和图51，可以在衬底301上形成掩模PR。掩模PR可以允许第一区302在多个区域中暴露。第一区302的由掩模PR暴露的部分可以是要在后续工艺中形成虚设沟道结构DCH的区域。参考图52和图53，可以将杂质注入到第一区302的由掩模PR暴露的部分中，以形成第二区303。
第二区303可以具有与第一区302不同的杂质特性。例如，当第一区302包括P型杂质时，可以将N型杂质注入到第一区302的由掩模PR暴露的部分中，以形成第二区303。当要注入的N型杂质的浓度大于已经包括在第一区302中的P型杂质的浓度时，第二区303可以包括N型杂质。另一方面，当要注入的N型杂质的浓度小于已经包括在第一区302中的P型杂质的浓度时，第二区303可以包括浓度低于第一区302的P型杂质。在图52和图53所示的示例实施例中，第二区303可以包括彼此分离的多个区域。
参考图54和图55，可以在衬底301上形成多个牺牲层320(牺牲层321至326)、多个绝缘层340(绝缘层341至347)、层间绝缘层307等。同时，沟道结构CH可以被设置为与第一区302接触，并且虚设沟道结构DCH可以被设置为与第二区303接触。沟道结构CH和虚设沟道结构DCH可以具有彼此类似的结构。
参考图56和图57，可以形成多个栅电极层330(栅电极层331至336)、阻挡层362、分离绝缘层305、垂直导电层306等。垂直导电层306可以连接到在其下方的衬底301上形成的公共源极线CSL。可以通过将N型杂质注入到衬底301中来形成公共源极线CSL。在示例实施例中，公共源极线CSL和第二区303可以包括具有彼此相同的导电性的杂质。
参考图58和图59，可以形成多个接触310(接触311至316)和阱接触380。此外，位线BL可以形成为连接到沟道结构CH并且与虚设沟道结构DCH分离。位线BL可以连接到一个或多个沟道结构CH。在示例实施例中，设置在彼此对称的位置中的两个沟道结构CH可以连接到单个位线BL，其中分离绝缘层305设置在所述两个沟道结构CH之间。另一方面，如图59所示，位线BL可以通过上绝缘层307a与虚设沟道结构DCH分离。
上述实施例通过涉及形成和去除牺牲层的工艺来形成交替的栅电极层和层间绝缘层的堆叠。作为替代，代替该工艺，可以形成导电层和层间绝缘层的堆叠。导电层可以由多晶硅形成，并且经历热处理工艺以使多晶硅层硅化；和从而形成栅电极层。在该替代中，不形成牺牲层并且不执行去除工艺。
图60是示出根据示例实施例的包括存储器件的电子设备的框图。
参考图60，根据示例实施例的存储设备1000可以包括与主机通信的控制器1010以及存储数据的存储器1020-1、1020-2和1020-3。存储器1020-1、1020-2和1020-3中的每一个可以包括根据先前描述的各种示例实施例的存储器件100、200和300。
与控制器1010通信的主机可以被提供为其中安装了存储设备1000的各种电子设备，例如智能电话、数字相机、台式计算机、膝上型计算机、媒体播放器等。控制器1010可以将数据存储在存储器1020-1、1020-2和1020-3上，或者可以通过接收从主机发送的数据写入或读取请求来产生用于从存储器1020-1、1020-2和1020-3取回数据的命令CMD。
如图60所示，一个或多个存储器1020-1、1020-2和1020-3可以在存储设备1000内彼此并行连接到控制器1010。由于多个存储器1020-1、1020-2和1020-3并行连接到控制器1010，所以可以实现具有大容量的存储设备1000，例如固态驱动器(SSD)。
虽然以上已经示出并描述了示例实施例，但是本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和改变。

Claims (25)

1.一种半导体器件，包括：
具有杂质区的衬底，所述衬底和所述杂质区具有不同的杂质特性；
在所述衬底上交替的第一层间绝缘层和栅电极层的堆叠；
在所述堆叠上形成的至少一个第二层间绝缘层；
在所述第二层间绝缘层上形成的多个位线；
穿过所述堆叠并与所述衬底的除所述杂质区之外的部分接触的多个第一沟道结构，所述多个第一沟道结构电连接到所述多个位线中的相应位线；以及
穿过所述堆叠并与所述杂质区接触的多个第二沟道结构，所述多个第二沟道结构与所述多个位线电绝缘。
2.根据权利要求1所述的半导体器件，其中，所述衬底是P型衬底，并且所述杂质区是具有比所述P型衬底低的P型杂质浓度的P型杂质区。
3.根据权利要求1所述的半导体器件，其中，所述衬底是P型衬底，并且所述杂质区是N型杂质区。
4.根据权利要求1所述的半导体器件，还包括：
在所述衬底中形成的杂质阱；以及其中
所述杂质区形成在所述杂质阱中。
5.根据权利要求4所述的半导体器件，其中，所述衬底是P型衬底，所述杂质阱是P型杂质阱，并且所述杂质区是具有比所述P型衬底和所述P型杂质阱低的P型杂质浓度的P型杂质区。
6.根据权利要求4所述的半导体器件，其中，所述衬底是P型衬底，所述杂质阱是P型杂质阱，并且所述杂质区是N型杂质区。
7.根据权利要求1所述的半导体器件，其中，所述多个第一沟道结构穿过所述堆叠并且进入所述衬底中。
8.根据权利要求1所述的半导体器件，其中，所述多个第一沟道结构和所述多个第二沟道结构中的每一个包括与所述衬底接触的外延层。
9.根据权利要求8所述的半导体器件，其中，所述杂质区具有与所述外延层不同的杂质特性。
10.根据权利要求9所述的半导体器件，其中，所述外延层是P型外延层，并且所述杂质区是具有比所述P型外延层低的P型杂质浓度的P型杂质区。
11.根据权利要求9所述的半导体器件，其中，所述外延层是P型外延层，并且所述杂质区是N型杂质区。
12.根据权利要求9所述的半导体器件，其中，所述外延层包括碳，并且所述杂质区不包括碳。
13.根据权利要求1所述的半导体器件，其中，
所述衬底具有单元阵列区、接触区和***区；
所述杂质区形成在所述接触区中；
所述***区包括至少一个***晶体管，所述***晶体管具有源极区和漏极区；以及
所述杂质区的深度与所述源极区和所述漏极区的深度相同。
14.一种半导体器件，包括：
具有杂质区的衬底；
在所述衬底上交替的第一层间绝缘层和栅电极层的堆叠；
在所述堆叠上形成的至少一个第二层间绝缘层；
在所述第二层间绝缘层上形成的多个位线；以及
多个垂直沟道结构，其穿过所述堆叠并进入所述衬底中，所述多个垂直沟道结构均包括与所述衬底接触的外延层，并且所述杂质区具有与所述外延层不同的杂质特性，
其中，所述多个垂直沟道结构的一部分与所述多个位线电绝缘，并且包括与所述杂质区接触的外延层。
15.根据权利要求14所述的半导体器件，其中，所述外延层是P型外延层，并且所述杂质区是具有比所述P型外延层低的P型杂质浓度的P型杂质区。
16.根据权利要求14所述的半导体器件，其中，所述外延层是P型外延层，并且所述杂质区是N型杂质区。
17.一种制造半导体器件的方法，包括：
在衬底的***区上形成***晶体管的栅极结构；
同时形成(i)所述衬底的接触区中的杂质区和(ii)所述***晶体管的源极区和漏极区；
在所述衬底的单元阵列区上方和所述衬底的接触区上方形成交替的第一层和第二层的堆叠，其中每个第二层在第一方向上延伸小于前一个第二层，以限定所述前一个第二层的着陆部分，所述着陆部分在所述衬底的接触区上方；以及
形成穿过所述堆叠并进入所述衬底中的多个垂直沟道结构，
其中，所述多个垂直沟道结构包括：在所述杂质区上穿过所述堆叠形成的垂直沟道结构。
18.根据权利要求17所述的方法，还包括：
在所述衬底上方形成第三层；
形成电连接到所述垂直沟道结构中的一些的接触结构；以及
在第三层上方形成电连接到所述接触结构的位线。
19.根据权利要求18所述的方法，其中，所述杂质区和所述衬底具有不同的杂质特性，并且所述杂质区上的垂直沟道结构不电连接到所述位线。
20.根据权利要求19所述的方法，还包括：
在所述衬底中形成杂质阱，所述杂质阱在所述衬底的单元阵列区和接触区中；以及其中
同时在接触区中形成所述杂质阱的掺杂部分以形成所述杂质区，并且所述杂质区和所述杂质阱具有不同的杂质特性。
21.一种制造半导体器件的方法，包括：
在衬底中形成杂质区，所述杂质区和所述衬底具有不同的杂质特性；
在所述衬底上形成交替的第一层和第二层的堆叠；
形成穿过所述堆叠并进入所述衬底中的多个垂直沟道结构，所述多个垂直沟道结构中第一数量的垂直沟道结构形成在所述杂质区上，以及所述多个垂直沟道结构中第二数量的垂直沟道结构形成在所述衬底的除所述杂质区之外的部分上；
在所述衬底上方形成第三层；
形成仅电连接到第二数量的垂直沟道结构的接触结构；以及
在第三层上方形成电连接到所述接触结构的位线。
22.一种半导体器件，包括：
具有第一区和第二区的衬底，其中所述第一区和所述第二区中的杂质的浓度和导电性中的至少一个彼此不同；
在所述衬底上堆叠的多个栅电极层；
多个第一沟道结构，其穿过所述多个栅电极层并连接到所述第一区；以及
多个第二沟道结构，其穿过所述多个栅电极层的至少一部分并且连接到在所述多个栅电极层下方的所述第二区。
23.根据权利要求22所述的半导体器件，其中，所述第一区中的杂质的导电性与所述第二区中的杂质的导电性相同，并且所述第一区中的杂质的浓度大于所述第二区中的杂质的浓度。
24.根据权利要求22所述的半导体器件，其中，所述第一区中的杂质的导电性是P型。
25.根据权利要求22所述的半导体器件，其中，所述第一区中的杂质的导电性不同于所述第二区中的杂质的导电性。
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