CN104521175B - 用于多通道的时钟恢复、接收器以及通信*** - Google Patents

用于多通道的时钟恢复、接收器以及通信*** Download PDF

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Abstract

本发明公开了一种用于恢复多数据通道的时钟信号的时钟恢复装置的多种示例性实施例。在一个示例性实施例中，一种用于多数据通道的时钟恢复装置包括：多个通道模块，每个通道模块包括：频率检测模块，基于从各自数据通道中接收的各自数据信号和全局信号生成中间信号；恢复模块，响应所述各自数据信号和所述全局信号为所述各自数据通道恢复时钟信号；和全局信号生成模块，从所述多个通道模块中接收且合并所述中间信号，以生成所述全局信号。

Description

用于多通道的时钟恢复、接收器以及通信***
技术领域
本发明的各种示例性实施例通常涉及一种数字数据处理，更具体地讲，涉及一种用于多数据通道的时钟恢复、时钟数据恢复、接收器以及通信***。
背景技术
除非另外在此明确指出，否则在此处说明的资料并不一定是在本申请中公开主题的现有技术，且也不应被视为是针对本申请公开的已认定现有技术。
时钟恢复(Clock Recovery)或时钟数据恢复(CDR，Clock and Data Recovery)技术被用于各种数字数据处理，例如，输入/输出(I/O)接口、接收器和通信***。例如，当无时钟信号的数字数据流被传送至接收器时，接收器基于频率参考的近似值(proximatevalue)利用CDR技术生成时钟。查询时钟信号可使数据被恢复。然而现有CDR技术存在一些问题。例如，很多CDR技术在每个通道(channel)中要求数据流的相位锁定(PL，PhaseLocking)。其会具有针对被锁定数据流克制其他流操作的影响。
并行通信技术也被发展为同时使用多个数据通道来传送数据以提供高速度传输。
因此，需要用于多数据流的更有效CDR技术。
发明内容
为了实现根据本发明的优势以及目的，本发明的一个方面提供了一种用于多数据通道的时钟恢复装置，所述时钟恢复装置包括：多个通道模块，每个通道模块包括：频率检测模块，基于从各自数据通道中接收的各自数据信号和全局信号生成中间信号；恢复模块，响应所述各自数据信号和所述全局信号为所述各自数据通道恢复时钟信号；和全局信号生成模块，从所述多个通道模块中接收且合并所述中间信号，以生成所述全局信号。
根据另一个示例性方面，每个通道模块中的所述频率检测模块包括：参考信号生成器，基于所述各自数据信号生成参考信号；反馈信号生成器，基于所述全局信号生成反馈信号；和频率检测器，生成表示所述参考信号和所述反馈信号之间频率差异的所述中间信号。
在本发明的一些示例性方面，一种用于多数据通道的时钟恢复装置，包括：频率采集模块，从多个数据通道中接收数据信号且基于从所述多个数据通道中的一个或多个活跃通道中接收的至少一个数据信号生成全局信号，其中所述全局信号具有与所述一个或多个活跃通道所使用的频率实质相同的频率；和多个恢复模块，分别与所述多个数据通道相对应，所述多个恢复模块中的每一个恢复模块基于相应的数据信号通过旋转所述全局信号的相位为所述相应的数据信号恢复时钟信号。
本发明的另一个示例性方面提供了一种用于多数据通道的接收器，所述接收器包括：多个通道模块，每个通道模块包括：频率检测模块，响应从各自数据通道中接收的各自数据信号和全局信号生成中间信号；恢复模块，响应所述各自数据信号和所述全局信号为所述各自数据通道恢复时钟信号和数据；和全局信号生成模块，从所述通道模块中接收且合并所述中间信号，以生成所述全局信号。一些示例性方面提供了一种包含上述接收器的通信***。一些示例性方面提供了一种用于多种数据通道的时钟恢复方法，所述方法包括：在包含至少两个通道模块和一个全局信号生成模块的装置中执行；使用在每个通道模块中的频率检测模块，基于从各自数据通道中接收的各自数据信号和全局信号，生成中间信号；使用每个通道模块中的恢复模块，响应所述各自数据信号和所述全局信号为各自数据通道恢复时钟信号；且在所述全局信号生成模块中，从每个通道模块中接收且合并所述中间信号以生成所述全局信号。
本发明的一个示例性方面也提供了一种包含指令的有形计算机可读介质，其特征在于，所述指令配置当被包含至少一个处理器、至少两个通道模块和一个全局信号生成模块的装置而操作时，执行用于多数据通道的时钟恢复方法，所述方法包括：在包含至少两个通道模块和一个全局信号生成模块的装置中执行；使用在每个通道模块中的频率检测模块，基于从各自数据通道中接收的各自数据信号和全局信号，生成中间信号；使用每个通道模块中的恢复模块，响应所述各自数据信号和所述全局信号为各自数据通道恢复时钟信号；且使用所述全局信号生成模块，从每个通道模块中接收且合并所述中间信号以生成所述全局信号。
本发明的其他目的和优势将在随后的说明中被阐述且根据本说明也将是显而易见的，或从本发明的实践中可被得知。本发明的目的和优势将通过尤其在随附权利要求中指出的元素及结合的方法而被实现和达成。
其也应被理解为前述一般性的说明以及随后详细的说明都是事例且仅是示例性实施例，其并不限定本发明所要求的内容。
附图说明
被编入且构成本说明书一部分的附图举例说明了本发明的示例性实施例且与详细说明一起用于解释本发明的原理。
图1示出一个示例性实施例的基于VCO的CDR结构。
图2示出一个示例性实施例的基于旋转器的CDR结构。
图3示出根据本发明一个示例性实施例的时钟恢复装置的框图。
图4示出根据本发明另一个示例性实施例的时钟恢复装置的框图。
图5示出根据本发明另一个示例性实施例的时钟恢复装置的框图。
图6示出根据本发明一个示例性实施例的非主要(master-less)且无参考(reference-less)的基于旋转的并行CDR结构。
图7示出根据本发明一个示例性实施例的抖动容差掩码(jitter tolerancemask)和FLL相位噪声间的比较。
图8示出根据本发明当抖动累积(jitter accumulation)移除时SRCG和FLL的相位噪声的变化。
图9示出根据本发明的抖动抑制环路(loop)的数学模型。
图10示出根据本发明的具有抖动抑制方案的SRCG的相位噪声的性能模拟结果。
图11示出根据本发明一个示例性实施例的接收器的框图。
图12示出根据本发明另一个示例性实施例的接收器的框图。
具体实施方式
在以下详细说明中，附图作为其一部分用于进行参考。若无其他上下文另外指出，在整个附图中尽可能使用相同的参考符号。
本发明技术可应用于各种***，例如，用于计算机的输入/输出(I/O)接口、接收器和通信***。如下本发明的示例性实施例将结合时钟恢复结构进行主要说明。然而，本发明的示例性实施例并不局限于此种结构，其对于本领域的技术人员来说是很明显的。
图1示出一个示例性实施例的基于压控振荡器(VCO，Voltage-ControlledOscillator)的CDR结构，且图2示出一个示例性实施例的基于旋转器(rotator)的CDR结构。
考虑到功耗和面积效率，图1所示的基于旋转器的CDR结构相比图2所示的基于VCO的CDR结构更适用于并行I/O应用。参考时钟信号不存在之情况，VCO需要被相位锁定于一个通道(例如，主通道)的数据流中，且用于其他基于旋转器通道的CDR操作受制于相位锁定VCO时钟信号的存在。
图3示出根据一个示例性实施例的示例性时钟恢复装置300的框图。时钟恢复装置300包括频率采集模块310以及多个恢复模块350_1、350_2、350_3和350_4。频率采集模块310包括分别与每个数据通道相对应的多个频率检测模块320_1、320_2、320_3和320_4，以及全局信号生成模块330。
在此所使用的术语“模块(block)”包括用于执行公开实施例的多种技术。例如，整个说明书中公开的各种“模块”可表示集成电路(IC，Integrated Circuit)、超大规模集成(VLSI，Very Large Scale Integration)芯片、专用集成电路(ASIC，Application-Specific Integrated Circuit)，或任何硬件、固件、软件或其组合。
如图3所示，频率采集模块310配置用于从多个数据通道中接收数据信号RD_1、RD_2、RD_3和RD_4，且基于从一个或多个活跃数据通道中接收的数据信号RD_1、RD_2、RD_3和RD_4中的至少一个生成全局信号(global signal)G_SIG。例如，多个频率检测模块320_1、320_2、320_3和320_4中的每一个配置用于处理相应的数据信号RD_1、RD_2、RD_3或RD_4以生成中间信号I_1、I_2、I_3或I_4，且全局信号生成模块330配置用于合并中间信号I_1、I_2、I_3和I_4以生成全局信号G_SIG。活跃数据通道包括有效数据信号例如非归零(NRZ，No-Return-to-Zero)信号被接收的通道。全局信号G_SIG具有与被一个或多个活跃通道所使用的频率实质相同的频率。
全局信号生成模块330包括振荡控制器340和振荡器346。振荡控制器340配置用于合并中间信号I_1、I_2、I_3和I_4以生成振荡控制信号OC。振荡器346配置用于基于振荡控制信号OC生成全局时钟信号G_SIG。在一些示例性实施例中，振荡器346配置用于生成具有由振荡控制信号OC决定的频率的全局时钟信号G_SIG。
多个恢复模块350_1、350_2、350_3和350_4，其每一个分别与多个数据通道的每一个相对应，配置用于基于从相应数据通道中接收的数据信号RD_1、RD_2、RD_3和RD_4以及由频率采集模块310生成的全局信号G_SIG为相应数据通道恢复时钟信号C_1、C_2、C_3和C_4。
每个恢复模块350_1、350_2、350_3和350_4包括旋转控制器360_1、360_2、360_3或360_4以及相位旋转器(PR，Phase Rotator)370_1、370_2、370_3或370_4。旋转控制器360_1、360_2、360_3或360_4配置用于基于相应的时钟信号C_1、C_2、C_3或C_4以及相应的数据信号RD_1、RD_2、RD_3或RD_4以生成旋转控制信号(RC，Rotation Control)RC_1、RC_2、RC_3或RC_4。
例如，旋转控制器360_1、360_2、360_3或360_4包括相位检测器(PD，PhaseDetector)362_1、362_2、362_3或362_4以及环路滤波器(LF，Loop Filter)364_1、364_2、364_3或364_4。相位检测器362_1、362_2、362_3或362_4配置用于生成表示相应时钟信号C_1、C_2、C_3或C_4与数据信号RD_1、RD_2、RD_3或RD_4间相位差异的信号。环路滤波器364_1、364_2、354_3或364_4配置用于过滤各自相位检测器362_1、362_2、362_3或362_4的输出以生成旋转控制信号RC_1、RC_2、RC_3或RC_4。
相位旋转器370_1、370_2、370_3或370_4配置用于根据从相应的旋转控制器360_1、360_2、360_3或360_4生成的旋转控制信号RC_1、RC_2、RC_3或RC_4旋转全局信号G_SIG(Global Signal)的相位以生成时钟信号C_1、C_2、C_3或C_4。
图4示出根据本发明另一个示例性实施例的时钟恢复装置300’的框图。时钟恢复装置300’包括多个频率检测模块320_1、320_2、320_3和320_4，多个恢复模块350_1、350_2、350_3和350_4，振荡控制器340以及振荡器346。
每个频率检测模块320_1、320_2、320_3或320_4包括参考信号生成器322_1、322_2、322_3或322_4，反馈信号生成器334_1、334_2、334_3或334_4以及频率检测器330_1、330_2、330_3或330_4。
参考信号生成器322_1、322_2、322_3或322_4配置用于基于相应的数据信号RD_1、RD_2、RD_3或RD_4生成参考信号(RS，Reference Signal)RS_1、RS_2、RS_3或RS_4。在一个示例性实施例中，参考信号生成器322_1、322_2、322_3或322_4配置用于按第一分频比(Division Ratio)分割相应的数据信号RD_1、RD_2、RD_3或RD_4的频率以生成参考信号RS_1、RS_2、RS_3或RS_4。只作为此示例，该分频比为512。
反馈信号生成器334_1、334_2、334_3或334_4基于从振荡器346生成的全局信号G_SIG生成反馈信号(FS，Feedback Signal)FS_1、FS_2、FS_3或FS_4。例如，反馈信号生成器334_1、334_2、334_3和334_4可是配置用于按第二分频比分割全局信号信号G_SIG的频率以生成反馈信号FS_1、FS_2、FS_3或FS_4的分频器(Frequency Divider)。只作为此示例，该分频比为512。
在一个示例性实施例中，振荡控制器340包括合并器(Combiner)342和环路滤波器344。合并器342配置用于合并从多个频率检测模块320_1、320_2、320_3和320_4中接收的中间信号I_1、I_2、I_3和I_4。环路滤波器344配置用于过滤合并器342的输出以生成振荡控制信号OC。在另一个实施例中，环路滤波器344可位于每个频率检测器330_1、330_2、330_3或330_4与合并器342之间。
图5示出根据本发明另一个示例性实施例的时钟恢复装置300”的框图。
时钟恢复装置300”包括多个频率检测模块320_1、320_2、320_3和320_4，多个恢复模块350_1、350_2、350_3和350_4，振荡控制器340以及振荡器346。
每个频率检测模块320_1、320_2、320_3和320_4配置用于基于相应的数据信号RD_1、RD_2、RD_3或RD_4，全局时钟信号G_SIG，和时钟信号C_1、C_2、C_3或C_4生成中间信号I_1、I_2、I_3或I_4。参考信号生成器322_1、322_2、322_3或322_4配置用于基于时钟信号C_1、C_2、C_3或C_4按第一分频比(Division Ratio)分割相应的数据信号RD_1、RD_2、RD_3或RD_4的频率。反馈信号生成器334_1、334_2、334_3或334_4配置用于按第二分频比分割全局信号G_SIG的频率。
参考信号生成器322_1、322_2、322_3或322_4包括单独的随机参考信号生成器(SRCG，Stochastic Reference Clock Generator)324_1、324_2、324_3或324_4，相位检测器326_1、326_2、326_3或326_4，以及分频器328_1、328_2、328_3或328_4。SRCG324_1、324_2、324_3或324_4配置用于按基于独自的相位检测器326_1、326_2、326_3或326_4例如开关式相位检测器(BBPD，bang-bang phase detector)的输出而控制的第一分频比分割相应的数据信号RD_1、RD_2、RD_3或RD_4。
图6示出根据本发明一个示例性实施例的非主要且无参考的基于旋转的并行CDR结构。在一些示例性实施例中，每个通道模块包括随机参考信号生成器(SRCG，StochasticReference Clock Generator)，基于CID容差计数器的频率检测器(FD，FrequencyDetector)，以及抖动抑制环路(jitter suppression loop)。SRCG经由可是数据信号的随机输入数据的分割(division)Div.产生准周期信号(quasi-periodic signal)。每个通道模块的FD的输出可在用于控制全局VCO的数字域中被合并和累积。因此，只要输入信号存在于任意一个能赋予非主要且无参考操作的数据通道中，VCO可被频率锁定。整个数据通道不需要主通道即可单独操作并实现低功耗和面积开销(area overhead)。
图7示出根据本发明的抖动容差掩码(jitter tolerance mask)和FLL相位噪声间的比较。与现有双重环路锁相环路(PLL，Phase-Locked Loop)不同，其中频率锁定环路(FLL，Frequency-Locked Loop)只在开始进行操作，而本发明公开的FLL可连续操作。由于SRCG需要单一线率D触发器(D Flip-Flop)且整个余下模块在分割率下操作，因此基于SRCG的频率采集方案相比现有设计可消耗明显少的功耗。然而，来自SRCG的大量累积抖动降低VCO时钟信号的质量并最终增加在每个数据通道中的误码率(BER，Bit-Error-Rate)代价。因此，在一些示例性实施例中，具有可调整分频器(Adjustable Frequency Divider)的额外抖动抑制环路可在每个通道中使用以抵消因SRCG引起的任何累积抖动且抑制来自VCO的抖动。
锁定于SRCG的VCO信号频率可被分配到每个CDR通道，且相位旋转器可被控制以最小化输入数据信号与时钟信号间的相位差异。SRCG的累积抖动是无限的且随频率下降可按20dB/decade的斜率增加。SRCG的高频率相位噪声通过FLL大部分可被过滤掉，然而低频率相位噪声几乎不受FLL的影响且在每个通道中会超过CDR的最大容限抖动。
图8示出当SRCG的累积抖动移除时FLL相位噪声的预期变化。SRCG的大量低频相位噪声通过阻止其周期抖动的累积可被降低。为了抑制在SRCG中的抖动累积，SRCG的即时相位可与参考时钟信号相比较。SRCG中的分频比则可动态地调整。这种可变频率分割概念通常在频率合成器中使用。在SRCG输出的时钟边沿(Clock Edge)滞后目标边沿时，SRCG的分频比被降低以缩短随后SRCG输出的周期。相反，在SRCG的时钟边沿先于目标边沿时，该分频比增加。开关式相位检测器BBPD被利用以控制SRCG的分频比。可变分频比的数量被选择用于平衡SRCG的抖动累积和自身抖动生成。
图9示出根据本发明的用于建模累积抖动和抖动抑制环路(loop)的概念框图。累积抖动可通过随机游走过程(Random Walk Process)被建模，且可调整分频器可表示为相位域添加。环路的输出抖动基于下述数学式给出：
其中，和分别表示SRCG的周期抖动、参考时钟抖动、和输出抖动，且Kbpd是BBPD的线性化增益。为了简单化，通过对该数学式进行双线性(bi-linear)变形，输出抖动可表示为：
只要参考时钟无抖动(jitter free)且上述变形方程式可简化为：
环路的DC增益是且极点和零分别位于和在Kbpd小于1时，输出中的抖动累积和低频率输出相位噪声大于输入中的。累积抖动在Kbpd＝1时能被适当的移除，其中通过将分频比的变量ΔN设定为与SRCG的平均周期抖动相同而实现Kbpd＝1。
SRCG的两个临近的传送边沿之间的时间差异的平均值和方差由下述数学式给出：
其中，N是分频比(division ratio)，P是相变密度(transition density)，且Tunit是单元区间。
周期的平均值和方差分别是2μ和2σN。在分频比变化ΔN时，时钟周期变化通过使来自ΔN的周期变量与周期抖动的标准差相等，
周期ΔN变为
图10示出当P＝0.5且N＝1024时SRCG的相位噪声的性能模拟结果。此时优选的ΔN为16。其应被理解为其他值也同样适用于ΔN。
相位旋转器的输出可被用作为抖动抑制环路的参考时钟。由于FLL过滤的SRCG信号被旋转器环路高通滤波，因此旋转器的输出时钟具有低于FLL的低频相位噪声。SRCG的累积抖动的减少抑制FLL的低频相位噪声且最终使旋转器输出时钟更洁净。这种自助方法(bootstrapping action)逐渐降低FLL和PLL的相位噪声。具有和不具有抖动抑制环路的SRCG和FLL的模拟相位噪声清楚地示出建议方案的效果。
如上所述的示例性实施例可应用于包含光学、有线或无线通信设备的各种接收器。该设备包括网络装置、个人设备、计算机和模块例如计算机的总线接口。
图11示出根据本发明一个示例性实施例的接收器400的框图。接收器400包括频率采集模块310和多个恢复模块350_1、350_2、350_3和350_4。接收器400进一步包括数据处理模块395。
数据处理模块395配置用于基于数据信号RD_1、RD_2、RD_3和RD_4以及恢复的时钟信号RD_1、RD_2、RD_3和RD_4恢复数据。例如，数据处理模块395利用恢复的时钟信号RD_1、RD_2、RD_3和RD_4将硬判决(hard decision)或软判决(soft decision)应用于数据信号RD_1、RD_2、RD_3和RD_4以生成恢复数据。数据处理模块395配置用于将进一步的处理应用于恢复数据。所述处理包括用于如上所述各种接收器的各种处理。
图12示出根据本发明另一个示例性实施例的接收器400’的框图。接收器400’包括频率采集模块310和多个恢复模块350_1、350_2、350_3和350_4。包含在每个多个恢复模块350_1、350_2、350_3和350_4的相位检测器362_1’、362_2’、362_3’和362_4’配置用于根据类似上述说明的方法执行数据恢复和相位检测。例如，每个相位检测器362_1’、362_2’、362_3’或362_4’配置用于利用每个恢复时钟C_1、C_2、C_3或C_4将软判决或硬判决应用于每个数据信号RD_1、RD_2、RD_3或RD_4以恢复数据D_1、D_2、D_3或D_4。
数据处理模块395’配置用于将进一步处理应用于恢复数据。例如，数据处理单元395’进一步被配置为按如上所述与各种形式的接收器设备相关而处理恢复数据。
上述接收器的各种实施例可应用于包括远程传送器和接收器执行光学、有线或无线通信和内部模块通信的通信***的各种通信***，其中设备(例如计算机)中的模块利用设备中的媒介例如总线接口执行通信。
在如上公开的示例性实施例中，任何操作、处理和步骤可作为存储在有形计算机可读介质中的计算机可读指令而实现。计算机可读指令可通过移动单元的处理器、电路元件和/或其他运算设备被执行。
前述详细说明经由框图和示例的使用具体解释了该设备和/或处理的各种实施例。在框图和示例所包含的一个或多个功能和/或操作的范围内，本领域的技术人员可理解为即在该框图、流程图或示例中的每个功能和/或操作可通过大范围的硬件、软件、固件或各种组合来单独和/或共同执行。在一个实施例中，所述主题的多个部分可经由专用集成电路(ASIC，Application-Specific Integrated Circuit)、现场可编程门阵列(FPGAs，FieldProgrammable Gate Arrays)、数字信号处理器(DSPs，Digital Signal Processors)或其他集成形式而执行。然而，本领域的技术人员将认出即在此公开的实施例的一些方面，整体上或部分上，可根据集成电路等同实现为运行一个或多个计算机的一个或多个计算机程序(例如，运行一个或多个计算机***的一个或多个程序)，运行一个或多个处理器的一个或多个程序(例如，运行一个或多个微处理器的一个或多个程序)，固件，或任一组合，且对硬件、软件和/或固件设计电路和/或写入编码根据本发明对本领域所属技术人员来说都是熟悉的技术。
本领域的技术人员将会认出在该技术领域中按在此的详细说明来描述各种设备和/或处理是很普遍地，且随后使用工程实践将这种所述设备和/或处理集成到数据处理***。即，在此所述的设备和/或处理的至少一部分经由合理数量的试验可被集成到数据处理***。本领域的技术人员将会认出典型的数据处理***通常包括一个或多个***单元壳体，视频显示装置，内存例如随机存储和永久存储，处理器例如微处理器和数字信号处理器，计算实体例如操作***、驱动器、图形用户界面和应用程序，一个或多个互动设备例如触摸板或屏幕，以及包括反馈环路和控制电动机的控制***(例如，用于检测位置和/或速度的反馈，用于移动和/或调整构成要素和/或数量的控制电机)。典型数据处理***通过利用任何适合的商业上可获得的构成要素而实现，例如那些在数据运算/通信和/或电路计算/通信***中被典型发现的。
本发明并不限定于在本申请中所记载的个别示例性实施例，其用意在于作为各种方面的解释。在不超出本发明的技术思想或范围内所能进行的各种修改和变形对所属技术领域的技术人员来说是显而易见的。除了在此列举的之外，在本发明范围内功能相同的方法和装置从前述说明中对本领域的技术人员来说都是显而易见的。各种修改和变形都落在所附权利要求的范围内。本发明只被所述的权利要求以及等同于该权利要求范围之权利要求所限定。
本发明的各种示例性实施例可用于数字数据处理，更具体地讲，用于多数据通道的时钟恢复、时钟数据恢复、接收器以及通信***。

Claims (10)

1.一种用于多数据通道的时钟恢复装置，所述时钟恢复装置包括：
多个通道模块，每个通道模块包括：
频率检测模块，基于从各自数据通道中接收的各自数据信号和全局信号生成中间信号；和
恢复模块，响应所述各自数据信号和所述全局信号为所述各自数据通道恢复出时钟信号；
和
全局信号生成模块，从所述多个通道模块中接收且合并所述中间信号，以生成所述全局信号,
其特征在于，每个通道模块中的所述频率检测模块包括：
参考信号生成器，基于所述各自数据信号生成参考信号；
反馈信号生成器，基于所述全局信号生成反馈信号；和
频率检测器，生成表示所述参考信号和所述反馈信号之间频率差异的所述中间信号。
2.如权利要求1所述的时钟恢复装置，其特征在于，
每个通道模块中的所述参考信号生成器分割所述各自数据信号的频率以生成所述参考信号，且
每个通道模块中的所述反馈信号生成器包括用于分割所述全局信号频率的分频器，以生成所述反馈信号。
3.如权利要求1所述的时钟恢复装置，其特征在于，每个通道模块中的所述频率检测模块基于所述各自数据信号、所述全局信号和用于所述各自数据通道的所述时钟信号生成所述中间信号。
4.如权利要求3所述的时钟恢复装置，其特征在于，每个通道模块中的所述频率检测模块包括：
参考信号生成器，基于所述各自数据信号和用于所述各自数据通道的所述时钟信号生成参考信号；
反馈信号生成器，基于所述全局信号生成反馈信号；和
频率检测器，生成表示所述参考信号和所述反馈信号之间频率差异的所述中间信号。
5.如权利要求4所述的时钟恢复装置，其特征在于，
每个通道模块中的所述参考信号生成器分割所述各自数据信号的频率以生成所述参考信号，
每个通道模块中的所述反馈信号生成器包括用于分割所述全局信号频率的分频器，以生成所述反馈信号，且
在每个通道模块中的所述参考信号生成器使用的频分比基于用于所述各自数据通道的所述时钟信号而被控制。
6.如权利要求1所述的时钟恢复装置，其特征在于，所述全局信号生成模块包括：
振荡控制器，合并所述中间信号以生成振荡控制信号，和
振荡器，基于所述振荡控制信号生成所述全局信号。
7.如权利要求6所述的时钟恢复装置，其特征在于，所述振荡控制器包括：
合并器，合并所述中间信号，和
环路滤波器，过滤所述合并器的输出以生成所述振荡控制信号。
8.如权利要求1所述的时钟恢复装置，其特征在于，每个通道模块的所述恢复模块包括：
相位旋转器，基于旋转控制信号旋转所述全局信号的相位以生成用于所述各自数据通道的所述时钟信号；和
旋转控制器，基于所述相位旋转器提供的所述时钟信号和所述各自数据信号生成所述旋转控制信号。
9.如权利要求8所述的时钟恢复装置，其特征在于，每个通道模块中的所述旋转控制器包括：
相位检测器，生成表示所述相位旋转器提供的所述时钟信号和所述各自数据信号之间相位差异的信号，和
环路滤波器，过滤表示所述相位差异的所述信号以生成所述旋转控制信号。
10.一种用于多种数据通道的时钟恢复方法，所述时钟恢复方法包括：
在包含至少两个通道模块和一个全局信号生成模块的装置中执行；
使用在每个通道模块中的频率检测模块，基于从各自数据通道中接收的各自数据信号和全局信号，生成中间信号；
使用每个通道模块中的恢复模块，响应所述各自数据信号和所述全局信号为各自数据通道恢复出时钟信号；且
在所述全局信号生成模块中，从每个通道模块中接收且合并所述中间信号以生成所述全局信号，
其特征在于，使用在每个通道模块中的所述频率检测模块包括：
使用参考信号生成器，基于所述各自数据信号生成参考信号；
使用反馈信号生成器，基于所述全局信号生成反馈信号；和
使用频率检测器，生成表示所述参考信号和所述反馈信号之间频率差异的所述中间信号。
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