KR20150114839A - 이중 대역폭을 갖는 위상 동기 루프 및 위상 동기 루프의 동작 방법 - Google Patents

이중 대역폭을 갖는 위상 동기 루프 및 위상 동기 루프의 동작 방법 Download PDF

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Abstract

이중 대역폭을 갖는 위상 동기 루프가 개시된다. 위상 동기 루프는 루프 필터를 제로 필터와 폴 필터로 분리하고 제로 필터를 위상-주파수 검출기(PFD)의 앞쪽에 위치시킴으로써, 전압제어 발진기(VCO) 노이즈는 최대한 큰 대역폭으로 고역 통과(high-pass)시키고, 차지 펌프(CP) 노이즈는 최대한 작은 대역폭으로 저역 통과(low-pass)시켜 VCO 노이즈와 CP 노이즈를 분리시킨다. 따라서, 위상 동기 루프는 노이즈 특성이 향상되고, 폴 필터를 구성하는 커패시터의 크기를 줄일 수 있다.

Description

이중 대역폭을 갖는 위상 동기 루프 및 위상 동기 루프의 동작 방법{PHASE LOCKED LOOP HAVING DUAL BANDWIDTH AND METHOD OF OPERATING THE SAME}
본 발명은 위상 동기 루프에 관한 것으로, 특히 이중 대역폭을 갖는 위상 동기 루프 및 위상 동기 루프의 동작 방법에 관한 것이다.
다양한 디지털 장치에 사용되는 시스템 클럭을 발생시키기 위해 차지 펌프형 위상 동기 루프가 사용되고 있다.
차지 펌프형 위상 동기 루프의 출력신호에는 차지 펌프 노이즈 및 전압제어 발진기(VCO) 노이즈 등의 노이즈가 포함될 수 있다.
본 발명의 목적은 노이즈 특성이 향상된 위상 동기 루프를 제공하는 것이다.
본 발명의 다른 목적은 노이즈 특성이 향상된 위상 동기 루프의 동작 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 위상 동기 루프는 시간차 메모리(time-difference memory), 제 1 위상-주파수 검출기, 제 2 위상-주파수 검출기, 제 1 차지 펌프, 제 2 차지 펌프, 폴(pole) 필터, 전압제어 발진기(VCO) 및 분주기를 포함할 수 있다.
시간차 메모리는 기준 입력신호와 피드백 신호 사이의 제 1 시간차(time difference)를 저장한다. 제 1 위상-주파수 검출기는 상기 기준 입력신호와 상기 피드백 신호 사이의 현재의 제 2 시간차에 기초하여 제 1 업 신호와 제 1 다운 신호를 발생한다. 제 2 위상-주파수 검출기는 상기 시간차 메모리로부터 수신한 상기 제 1 시간차에 기초하여 제 2 업 신호와 제 2 다운 신호를 발생한다. 제 1 차지 펌프는 상기 제 1 업 신호와 상기 제 1 다운 신호에 응답하여 제 1 충전 전류와 제 1 방전 전류를 발생한다. 제 2 차지 펌프는 상기 제 2 업 신호와 상기 제 2 다운 신호에 응답하여 제 2 충전 전류와 제 2 방전 전류를 발생한다. 폴 필터는 상기 제 1 충전 전류, 상기 제 1 방전 전류, 상기 제 2 충전 전류, 및 상기 제 2 방전 전류에 대해 필터링을 수행하여 발진 제어전압을 발생한다. 전압제어 발진기(VCO)는 상기 발진 제어전압에 응답하여 변화하는 주파수를 갖는 출력신호를 발생한다. 분주기는 상기 출력신호를 분주하여 상기 피드백 신호를 발생한다.
본 발명의 하나의 실시예에 의하면, 전압제어 발진기 노이즈(VCO 노이즈)는 출력 노드에서 고역 통과(high-pass) 특성을 갖고, 차지 펌프 노이즈(CP 노이즈)는 상기 출력 노드에서 저역 통과(low-pass) 특성을 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 위상 동기 루프는 VCO 노이즈에 대해서는 광대역의 제 1 대역폭을 가질 수 있고, CP 노이즈에 대해서는 협대역의 제 2 대역폭을 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 대역폭은 상기 위상 동기 루프의 루프 대역 폭(loop bandwidth)에 의해 결정되고, 상기 제 2 대역폭은 제로 필터에 의해 결정될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 위상 동기 루프는 이중 대역폭을 가지므로, 상기 폴 필터에 포함된 커패시터의 크기를 줄일 수 있고, 동시에 상기 제 1 차지 펌프와 상기 제 2 차지 펌프의 출력전류의 크기를 줄일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제로 필터는 시간차 메모리, 시간차 증폭기 및 시간차 가산기를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 위상 동기 루프는 시간차 영역(time-difference domain)에서 제로 필터를 사용하여 필터링을 수행한 후, 상기 폴 필터를 사용하여 필터링을 수행할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제로 필터의 전달 함수는 증폭기 이득이 A이고, 시간차 함수가 ZT -1일 때, Z 영역(Z-domain)에서 A(1-ZT -1)+1로 표현될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 시간차 함수(ZT -1)는 시간차 메모리 또는 시간차 레지스터를 사용하여 구현될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제로 필터의 전달 함수는 (A+1) +(-A·ZT -1)로 표현되며, A 와 (A+1)의 이득 비율은 상기 제 1 차지 펌프와 상기 제 2 차지 펌프의 출력 전류의 비율로 구현되고, 음의 이득(-A)은 상기 제 2 위상-주파수 검출기의 출력쌍의 극성을 반전시켜 상기 제 2 차지 펌프에 인가함으로써 구현될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 시간차 함수(ZT -1)를 갖는 시간차 메모리는 상기 기준 입력신호와 상기 피드백 신호를 지연시키는 지연기를 포함할 수 있다.
본 발명의 다른 하나의 실시형태에 따른 위상 동기 루프는 시간차 메모리, 멀티플렉서, 위상-주파수 검출기, 제어 회로, 차지 펌프, 폴(pole) 필터, 전압제어 발진기(VCO) 및, 분주기를 포함할 수 있다.
시간차 메모리는 기준 입력신호와 피드백 신호 사이의 제 1 시간차(time difference)를 저장한다. 멀티플렉서는 상기 기준 입력신호와 상기 피드백 신호 사이의 현재의 제 2 시간차, 및 상기 시간차 메모리로부터 수신한 상기 제 1 시간차 중에서 하나를 출력한다. 위상-주파수 검출기는 상기 멀티플렉서의 출력신호에 기초하여 업 신호와 다운 신호를 발생한다. 차지 펌프는 상기 업 신호와 상기 다운 신호에 응답하여 충전 전류와 방전 전류를 발생한다. 제어 회로는 상기 업 신호와 상기 다운 신호에 기초하여 제어신호들을 발생하고, 상기 제어신호들을 상용하여 상기 멀티플렉서 및 상기 차지 펌프를 제어한다. 폴 필터는 상기 충전 전류 및 상기 방전 전류에 대해 필터링을 수행하여 발진 제어전압을 발생한다. 전압제어 발진기(VCO)는 상기 발진 제어전압에 응답하여 변화하는 주파수를 갖는 출력신호를 발생한다. 분주기는 상기 출력신호를 분주하여 상기 피드백 신호를 발생한다. 수정 발진기는 기준 입력신호(FREF)를 발생할 수 있다.
본 발명의 하나의 실시형태에 따른 위상 동기 루프 동작 방법은 기준 입력신호와 피드백 신호에 대해 제로 필터(zero filter)를 사용하여 시간차 영역(time-difference domain)에서 필터링을 수행하고 제 1 신호를 발생하는 단계; 상기 제 1 신호에 대해 폴 필터(pole filter)를 사용하여 필터링을 수행하고 발진 제어전압을 발생하는 단계; 및 상기 발진 제어전압에 응답하여 변화하는 주파수를 갖는 출력신호를 발생하는 단계를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 신호를 발생하는 단계는 상기 기준 입력신호와 상기 피드백 신호 사이의 제 1 시간차(time difference)를 시간차 메모리(time-difference memory)에 저장하는 단계; 상기 기준 입력신호와 상기 피드백 신호 사이의 현재의 제 2 시간차에 기초하여 제 1 업 신호와 제 1 다운 신호를 발생하는 단계; 상기 시간차 메모리로부터 수신한 상기 제 1 시간차에 기초하여 제 2 업 신호와 제 2 다운 신호를 발생하는 단계; 상기 제 1 업 신호와 상기 제 1 다운 신호에 응답하여 제 1 충전 전류와 제 1 방전 전류를 발생하는 단계; 및 상기 제 2 업 신호와 상기 제 2 다운 신호에 응답하여 제 2 충전 전류와 제 2 방전 전류를 발생하는 단계를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 신호를 발생하는 단계는
상기 제 1 충전 전류, 상기 제 1 방전 전류, 상기 제 2 충전 전류, 및 상기 제 2 방전 전류를 합산하여 상기 제 1 신호를 발생하는 단계를 더 포함할 수 있다.
실시예들에 따른 위상 동기 루프는 루프 필터를 제로 필터와 폴 필터로 분리하고 제로 필터를 위상-주파수 검출기(PFD)의 앞쪽에 위치시킴으로써, 전압제어 발진기(VCO) 노이즈는 최대한 큰 대역폭으로 고역 통과(high-pass)시키고, 차지 펌프(CP) 노이즈는 최대한 작은 대역폭으로 저역 통과(low-pass)시켜 VCO 노이즈와 CP 노이즈를 분리시킨다. 따라서, 실시예들에 따른 위상 동기 루프는 노이즈 특성이 향상되고, 폴 필터를 구성하는 커패시터의 크기를 줄일 수 있다.
도 1은 종래의 위상 동기 루프(phase-locked loop; PLL)의 선형화된 S 영역(S-domain) 모델 및 노이즈 전달 특성을 나타내는 도면이다.
도 2a 내지 도 2c는 각각 도 1의 PLL에 대해 차지 펌프 노이즈(CP noise), 전압제어 발진기 노이즈(VCO noise), 및 최적의 대역폭 설정을 나타내는 도면들이다.
도 3은 종래의 PLL의 주파수 응답 특성을 보데 도면(Bode plot)을 이용하여 나타낸 도면이다.
도 4는 도 3에 대한 제 1 등가 모델을 나타내는 도면이다.
도 5는 도 3에 대한 제 2 등가 모델을 나타내는 도면이다.
도 6a 내지 도 6d는 대역 폭에 따른 노이즈 특성과 제 2 등가 모델을 이용한CP 노이즈와 VCO 노이즈의 분리를 나타내는 도면이다.
도 7은 본 발명의 실시예에 따른 제 2 등가 모델을 이용한 PLL의 선형화된 S 영역(S-domain) 모델 및 노이즈 전달 특성을 나타내는 도면이다.
도 8은 본 발명의 실시예에 따른 이중 대역폭 PLL의 선형화된 S 영역(S-domain) 모델을 나타내는 도면이다.
도 9 및 도 10은 시간차 가산의 항등원 및 역원을 나타내는 도면들이다.
도 11은 시간차 가산기의 하나의 예를 나타내는 도면이다.
도 12는 본 발명의 하나의 실시예에 따른 시간차 영역(time-difference domain) 메모리를 이용한 PLL을 나타내는 도면이다.
도 13은 본 발명의 다른 하나의 실시예에 따른 시간차 영역 메모리를 이용한 PLL을 나타내는 도면이다.
도 14a 내지 도 14c는 본 발명의 실시예들에 따른 이중 대역폭 PLL의 노이즈 특성을 나타내는 도면들이다.
도 15는 본 발명의 하나의 실시예에 따른 위상 동기 루프의 동작 방법을 나타내는 흐름도이다.
도 16은 도 15의 위상 동기 루프의 동작 방법에서, 시간차 영역(time-difference domain)에서 제로 필터를 사용하여 필터링하는 방법을 나타내는 흐름도이다.
도 17은 본 발명의 실시예들에 따른 위상 동기 루프를 포함하는 집적 회로를 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 위상 동기 루프를 포함하는 송수신기를 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 위상 동기 루프를 포함하는 모바일 시스템을 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 위상 동기 루프를 포함하는 컴퓨터 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 종래의 위상 동기 루프(phase-locked loop; PLL)의 선형화된 S 영역(S-domain) 모델 및 노이즈 전달 특성을 나타내는 도면이다. 도 1은 종래의 차지 펌프형 PLL에 대한 S 영역(S-domain) 모델을 나타낸다. 종래의 차지 펌프형 PLL은 위상-주파수 검출기(PFD), 차지 펌프, 루프 필터, 전압제어 발진기(VCO) 및 분주기를 포함할 수 있으며, 차지 펌프와 루프 필터를 통해 VCO의 제어전압을 발생한다. 위상-주파수 검출기(PFD)는 기준 입력신호(FREF)와 피드백 신호(FFEED)를 비교하고 비교 결과에 기초하여 차지 펌프를 구동한다. 루프 필터는 차지 펌프(CP)와 VCO의 연결 점과 접지 사이에 연결되며, 서로 직렬 연결된 저항과 제 1 커패시터, 및 제 2 커패시터를 포함할 수 있다. 제 1 커패시터는 제 2 커패시터보다 훨씬 큰 커패시턴스를 가질 수 있다.
도 1의 모델(10)에서, 블록들 각각에는 각 블록들의 전달 함수가 나타나 있다. 블록 11은 위상-주파수 검출기(PFD)와 차지 펌프(CP)를 함께 나타내며, 기준 입력신호(FREF)의 주파수에 상관없이 기준 입력신호(FREF)와 피드백 신호(FFEED)의 위상차에 따라 ICP만큼의 이득을 발생한다. 블록 13은 루프 필터를 나타내고, 블록 14는 VCO를 나타낸다. 블록 16은 분주기를 나타내며, 12 및 15는 가산기들을 나타낸다. 12는 차지 펌프(CP)의 출력과 차지 펌프 노이즈(NCP)를 가산하며, 15는 VCO(14)에 VCO 노이즈(NVCO)를 가산한다. 차지 펌프 노이즈(NCP)와 VCO 노이즈(NVCO)는 도 1에 도시된 바와 같은 파형을 가질 수 있다. VCO(14)는 KVCO의 이득을 발생하고, 원점에 하나의 폴(pole)을 가진다. 루프 필터는 원점에 하나의 폴을 가지며, 1/RC2의 위치에 추가적인 폴을 가지며, 1/RC1의 위치에 제로(zero)를 갖는다.
PLL 출력의 위상 노이즈(phase noise)는 주로 VCO 노이즈와 차지 펌프 노이즈(CP noise)에 의해 결정될 수 있다. PLL의 대역폭을 기준으로 VCO 노이즈는 출력 노드에서 고역 통과(high-pass) 특성을 갖고, 차지 펌프 노이즈는 출력 노드에서 저역 통과(low-pass) 특성을 가질 수 있다. VCO 노이즈와 차지 펌프 노이즈 사에는 균형(trade-off) 관계가 있다.
도 2a 내지 도 2c는 각각 도 1의 PLL에 대해 차지 펌프 노이즈(CP noise), 전압제어 발진기 노이즈(VCO noise), 및 최적의 대역폭 설정을 나타내는 도면들이다.
도 2a를 참조하면, CP 노이즈에 기인한는 출력 노이즈(output noise)는 CP 노이즈와 출력 노드에서의 CP 노이즈의 전달 함수(TF)를 곱한 그래프로 나타낼 수 있다. 도 2b를 참조하면, VCO 노이즈에 기인한 출력 노이즈는 VCO 노이즈와 출력 노드에서의 VCO 노이즈의 전달 함수(TF)를 곱한 그래프로 나타낼 수 있다. CP 노이즈에 기인한는 출력 노이즈는 저역 통과(low-pass) 특성을 가지며, VCO 노이즈에 기인한는 출력 노이즈는 고역 통과(high-pass) 특성을 가지고 있음을 알 수 있다.
도 2c를 참조하면, PLL의 루프 대역 폭에 따라 CP 노이즈와 VCO 노이즈가 출력 노드에 미치는 영향이 크게 달라지는 것을 알 수 있다. PLL의 대역폭이 증가하면, CP 노이즈가 출력 노드에 미치는 영향이 증가하고, VCO 노이즈가 출력 노드에 미치는 영향이 감소한다. 반대로, PLL의 대역폭이 감소하면, CP 노이즈가 출력 노드에 미치는 영향이 감소하고, VCO 노이즈가 출력 노드에 미치는 영향이 증가한다. 따라서, 종래에는 위상 노이즈의 최소화를 위해 PLL 설계시 최적의 대역폭을 설정할 수 있다.
도 3은 종래의 PLL의 주파수 응답 특성을 보데 도면(Bode plot)을 이용하여 나타낸 도면이다. 도 3에서, 블록 21은 도 1의 블록 11에 대응하며 위상-주파수 검출기(PFD)와 차지 펌프(CP)를 함께 나타내며, 블록 23은 도 1의 블록 13에 대응하며 루프 필터를 나타내고, 블록 24는 도 1의 블록 14에 대응하며 VCO를 나타낸다. 블록 26은 도 1의 블록 16에 대응하며 분주기를 나타낸다. 또한, 22는 도 1의 12에, 25는 도1의 15에 각각 대응하며, 가산기들을 나타낸다.
도 3을 참조하면, 루프 필터(23)는 원점과 1/RC2의 위치에 폴(pole)을 가지며, 1/RC1의 위치에 제로(zero)를 갖는다. VCO(24)는 원점에 폴을 가지며 20dB/dec로 이득이 감소하는 특성을 갖는다. 루프 필터(23)는 원점에서 1/RC1의 위치까지는 20dB/dec로 이득이 감소하고, 1/RC1에서 1/RC2의 위치까지는 이득이 일정한 값을 가지며, 주파수가 1/RC2 이상의 값을 가질 때 이득은 20dB/dec로 감소하는 특성을 갖는다.
도 4는 도 3에 대한 제 1 등가 모델(30)을 나타내는 도면이고, 도 5는 도 3에 대한 제 2 등가 모델(50)을 나타내는 도면이다. 도 4 및 도 5는 본 발명의 이중 대역폭을 갖는 PLL의 개념을 설명하기 위한 도면들이다.
도 3에 도시된 주파수 특성을 갖는 루프 필터(23)는 도 4의 제 1 등가 모델과 같이 1/RC1의 위치에 제로(zero)를 갖는 제로 필터(zero filter)(33_1)와 원점과 1/RC2의 위치에 폴(pole)을 갖는 폴 필터(pole filter)(33_2)로 분리할 수 있다. 제로 필터(33_1)는 원점에서 1/RC1의 위치까지는 일정한 이득을 갖고, 1/RC1 이상의 값을 가질 때 이득은 20dB/dec로 증가하는 특성을 가질 수 있다. 폴 필터(33_2)는 원점에서 1/RC2의 위치까지는 20dB/dec로 이득이 감소하고, 주파수가 1/RC2 이상의 값을 가질 때 이득은 40dB/dec로 감소하는 특성을 가질 수 있다. 즉, 도 4의 PLL의 제 1 등가 모델은 PLL의 루프 필터에 대해 루프 필터의 제로와 폴을 분리하여 독립된 제로 필터와 폴 필터로 구성된 캐스케이드 필터(cascaded filter)로 변환한 모델이다.
도 5에서, 블록 51은 도 4의 블록 33_1에 대응하고 제로 필터를 나타내며, 블록 52는 도 4의 블록 31에 대응하며 위상-주파수 검출기(PFD)와 차지 펌프(CP)를 함께 나타낸다. 블록 54는 도 4의 블록 33_2에 대응하고 폴 필터를 나타내고, 블록 55는 도 4의 블록 34에 대응하며 VCO를 나타낸다. 블록 57은 도 4의 블록 36에 대응하며 분주기를 나타낸다. 또한, 53 및 56은 가산기들을 나타낸다.
도 5에 도시된 본 발명의 실시예에 따른 PLL의 제 2 등가 모델은 도 4의 PLL의 제 1 등가 모델에서 제로 필터(33_1)를 위상-주파수 검출기(PFD)와 차지 펌프(CP)를 나타내는 블록 52의 앞에 위치시킨 모델이다. 도 5에 도시된 PLL의 제 2 등가 모델은 기준 입력신호(FREF)와 피드백 신호(FFEED)의 관점에서 보면 종래의 차지 펌프형 PLL과 루프 특성이 동일할 수 있다. 그러나, 출력 노드에서 바라본 VCO 노이즈의 전달함수는 도 1에 도시된 종래의 VCO 노이즈의 전달함수와 동일하지만, CP 노이즈의 전달 함수는 차지 펌프의 앞쪽에 추가된 제로 필터에 의해 1/RC1을 기준으로 저역 통과된다.
도 6a 내지 도 6d는 대역 폭에 따른 노이즈 특성과 제 2 등가 모델을 이용한CP 노이즈와 VCO 노이즈의 분리를 나타내는 도면이다. 도 6a는 협대역(narrow bandwidth)에서의 CP 노이즈와 VCO 노이즈를 나타내고, 도 6b는 최적 대역(optimum bandwidth)에서의 CP 노이즈와 VCO 노이즈를 나타내고, 도 6c는 광대역(wide bandwidth)에서의 CP 노이즈와 VCO 노이즈를 나타낸다. 도 6d는 본 발명의 실시예에 따른 이중 대역폭(dual bandwidth)을 갖는 PLL에서의 CP 노이즈와 VCO 노이즈를 나타낸다.
도 6d를 참조하면, 본 발명의 이중 대역폭을 갖는 PLL은, VCO 노이즈에 대해서는 광대역의 제 1 대역폭(FBW)이 가질 수 있고, CP 노이즈에 대해서는 협대역의 제 2 대역폭(FBWP)을 가질 수 있다. 제 1 대역폭은 PLL의 루프 대역 폭(loop bandwidth)에 의해 결정되고, 제 2 대역폭은 제로 필터(51)에 의해 결정될 수 있다. 상기한 바와 같이, PLL의 대역폭을 기준으로 VCO 노이즈는 출력 노드에서 고역 통과(high-pass) 특성을 갖고, CP 노이즈는 출력 노드에서 저역 통과(low-pass) 특성을 갖기 때문에, PLL은 CP 노이즈와 VCO 노이즈의 영향을 적게 받을 수 있다. 따라서, 본 발명의 이중 대역폭을 갖는 PLL에서는 종래의 PLL을 설계할 때 고려해야 했던 VCO 노이즈와 차지 펌프 노이즈 사이의 균형(trade-off) 관계를 무시할 수 있다. 상기와 같이, 본 발명의 PLL의 제 2 등가 모델에서, 제로 필터(51)가 차지 펌프(CP)의 앞에 위치하고, CP 노이즈의 전달 함수가 차지 펌프의 앞쪽에 추가된 제로 필터(51)에 의해 저역 통과된다. 따라서, PLL의 루프 대역폭은 최대한 늘려서 VCO 노이즈를 감소시키고, 제로(zero)의 위치를 가능한 원점에 가깝게 위치시킴으로써 CP 노이즈를 감소시킬 수 있다.
상기와 같은 루프 필터의 분리에 의한 노이즈 분리 기술에 의해 더 이상 CP노이즈를 고려하지 않고 루프 대역폭을 늘릴 수 있으므로 PLL의 동기화(locking) 시간을 최소화할 수 있다. 또한, 제로(zero)가 두번째 폴(pole)의 위치로부터 멀어질수록 PLL의 위상 마진(margin)은 증가하게 되어 PLL은 더 안정된 동작을 할 수 있다.
도 7은 본 발명의 실시예에 따른 제 2 등가 모델을 이용한 PLL의 선형화된 S 영역(S-domain) 모델 및 노이즈 전달 특성을 나타내는 도면이다.
도 7에서, 블록들 각각에는 각 블록들의 전달 함수가 나타나 있다. 블록 61은 1-SRC1의 전달 함수를 갖는 제로 필터를 나타내며, 블록 64는 1/(SC1(1-SRC2))의 전달 함수를 갖는 폴 필터를 나타낸다. 블록 62는 위상-주파수 검출기(PFD)와 차지 펌프(CP)를 함께 나타내며, 기준 입력신호(FREF)의 주파수에 상관없이 기준 입력신호(FREF)와 피드백 신호(FFEED)의 위상차에 따라 ICP만큼의 이득을 발생한다. 블록 65는 VCO를 나타낸다. 블록 67은 분주기를 나타내며, 63 및 66은 가산기들을 나타낸다. 63은 차지 펌프(CP)의 출력과 차지 펌프 노이즈(NCP)를 가산하며, 66은 VCO(65)에 VCO 노이즈(NVCO)를 가산한다. 차지 펌프 노이즈(NCP)와 VCO 노이즈(NVCO)는 도 7에 도시된 바와 같은 파형을 가질 수 있다. VCO(65)는 KVCO의 이득을 발생하고, 원점에 하나의 폴(pole)을 가진다.
도 7을 참조하면, 출력 노드에서 바라본 VCO 노이즈의 전달함수(TFvco)는 도 1에 도시된 종래의 VCO 노이즈의 전달함수와 동일하지만, CP 노이즈의 전달 함수(MTFcp)는 차지 펌프의 앞쪽에 추가된 제로 필터에 의해 1/RC1을 기준으로 저역 통과되는 것을 알 수 있다.
도 8은 본 발명의 실시예에 따른 이중 대역폭 PLL의 선형화된 S 영역(S-domain) 모델을 나타내는 도면이다.
차지 펌프(CP)의 앞으로 옮겨진 제로 필터(51)는 종래의 아날로그 방식으로는 설계가 어렵다. 저항과 커패시터로 구성된 종래의 루프 필터는 입력과 출력이 모두 전압 영역에 있으며 연속 시간 신호이다.
차지 펌프(CP)의 앞으로 옮겨진 제로 필터(51)의 경우, 입력과 출력이 모두 시간차 영역(time-difference domain)에 있으며 이산 시간(discrete time) 신호이다. 이산 시간 신호를 처리하기 위해, 본 발명의 실시예에서는 제로 필터(71)의 전달 함수를 도 7의 S 영역에서 도 8에서처럼 Z 영역으로 변환한 모델을 사용할 수 있다. 이제 Z 영역에서 제로 필터(71)의 전달 함수는 수학식 1과 같이 나타낼 수 있다.
[수학식 1]
TF = A(1-ZT -1)+1
여기서, A는 제로(zero)의 위치를 결정하는 상수이며, 이 이산 시간 필터를 시간차 영역의 신호에 대해 사용하기 위해서는 시간차 영역 메모리(ZT -1), 시간차 영역 증폭기(A), 및 시간차 영역 가산기(+ / -)가 필요하다. 전달 함수(A(1-ZT - 1)+1)은 (A+1) +(-A·ZT -1)로 다시 쓸 수 있다.
기준 입력신호(FREF)와 피드백 신호(FFEED)의 시간차를 ΔTIN일 때, 과거의 ΔTIN을 한 주기 동안 저장한 후 그 값을 -A 만큼 증폭하고 현재의 ΔTIN을 (A+1) 만큼 증폭한 값에 더해준 시간차를 출력한다.
도 9 내지 도 11은 시간차 영역의 신호 처리의 개념을 설명하기 위한 도면들이다.
도 9는 시간차 가산의 항등원을 나타내는 도면이고, 도 10은 시간차 가산의 역원을 나타내는 도면이다.
도 9 및 도 10에 도시된 바와 같이, 임의의 시간차(TD)를 가지는 신호들에 대해 시간차 가산기에서 수행되는 시간차 가산(예를 들어, 연산자 "+")의 항등원 및 역원이 정의될 수 있다. 즉, 임의의 시간차(TD)를 가지는 신호들에 대해 수학식 2를 만족하는 시간차 가산의 항등원이 존재한다.
[수학식 2]
TD + 0 = 0 + TD = TD
또한, 임의의 시간차(TD)를 가지는 신호들에 대한 시간차 가산에서, 수학식 3을 만족하는 임의의 시간차(TD)의 역원(-TD)이 존재한다.
[수학식 3]
TD + (-TD) = (-TD) + TD = 0
도 11은 시간차 가산기의 하나의 예를 나타내는 도면이다.
도 11을 참조하면, 시간차 가산기는 제 1 입력신호(SIN1), 제 2 입력신호(SIN2), 제 3 입력신호(SIN3) 및 제 4 입력신호(SIN4)에 응답하여 제 1 출력신호(SOUT1) 및 제 2 출력신호(SOUT2)를 생성한다. 시간차 가산기는 제 1 입력신호(SIN1)와 제 2 입력신호(SIN2) 간의 제 1 시간차(TD1), 및 제 3 입력신호(SIN3)와 제 4 입력신호(SIN4) 간의 제 2 시간차(TD2)를 가산함으로써, 제 1 시간차(TD1)와 제 2 시간차(TD2)의 합에 상응하는 시간차(TD1+TD2)를 가지는 제 1 출력신호(SOUT1) 및 제 2 출력신호(SOUT2)를 출력한다.
도 12는 본 발명의 하나의 실시예에 따른 시간차 영역(time-difference domain) 메모리를 이용한 PLL을 나타내는 도면이다.
도 12를 참조하면, PLL(100)은 시간차 메모리(time-difference memory)(110), 제 1 위상-주파수 검출기(120), 제 2 위상-주파수 검출기(130), 제 1 차지 펌프(140), 제 2 차지 펌프(150), 폴(pole) 필터(160), 전압제어 발진기(VCO)(170), 분주기(180) 및 수정 발진기(190)를 포함할 수 있다.
시간차 메모리(110)는 기준 입력신호와 피드백 신호 사이의 제 1 시간차(time difference)를 저장한다. 제 1 위상-주파수 검출기(120)는 상기 기준 입력신호와 상기 피드백 신호 사이의 현재의 제 2 시간차에 기초하여 제 1 업 신호와 제 1 다운 신호를 발생한다. 제 2 위상-주파수 검출기(130)는 상기 시간차 메모리로부터 수신한 상기 제 1 시간차에 기초하여 제 2 업 신호와 제 2 다운 신호를 발생한다. 제 1 차지 펌프(140)는 상기 제 1 업 신호와 상기 제 1 다운 신호에 응답하여 제 1 충전 전류와 제 1 방전 전류를 발생한다. 제 2 차지 펌프(150)는 상기 제 2 업 신호와 상기 제 2 다운 신호에 응답하여 제 2 충전 전류와 제 2 방전 전류를 발생한다. 폴 필터(160)는 상기 제 1 충전 전류, 상기 제 1 방전 전류, 상기 제 2 충전 전류, 및 상기 제 2 방전 전류에 대해 필터링을 수행하여 발진 제어전압을 발생한다. VCO(170)는 상기 발진 제어전압에 응답하여 변화하는 주파수를 갖는 출력신호를 발생한다. 분주기(180)는 상기 출력신호를 분주하여 상기 피드백 신호를 발생한다. 수정 발진기(190)는 기준 입력신호를 발생할 수 있다.
제 1 차지 펌프(140)는 상기 제 1 충전 전류를 발생하는 제 1 전류원(141)과 상기 제 1 방전 전류를 발생하는 제 2 전류원(142)을 포함할 수 있다. 제 2 차지 펌프(150)는 상기 제 2 충전 전류를 발생하는 제 3 전류원(145)과 상기 제 2 방전 전류를 발생하는 제 4 전류원(152)을 포함할 수 있다.
폴 필터(160)는 상기 제 1 차지 펌프(140)와 상기 제 2 차지 펌프(150)에 연결된 제 1 단자와 상기 VCO의 입력 단자에 연결된 제 2 단자를 갖는 저항(R), 상기 VCO의 입력 단자와 접지 사이에 연결된 제 1 커패시터(C1), 및 상기 제 1 차지 펌프(140)와 상기 제 2 차지 펌프(150)에 연결된 제 1 단자와 상기 접지에 연결된 제 2 단자를 갖는 제 2 커패시터(C2)를 포함할 수 있다. 폴 필터(160)는 원점과 1/RC2에 위치한 폴들을 포함할 수 있다.
상기한 바와 같이, 제로 필터(도 8의 71)의 전달 함수 A(1-ZT -1)+1은 (A+1) +(-A·ZT -1)로 표현할 수 있다. 도 12에서, A 와 (A+1)의 이득 비율은 제 1 차지 펌프(140)와 상기 제 2 차지 펌프(150)의 출력 전류의 비율로 구현할 수 있다. 또한, 음의 이득(-A)은 제 2 위상-주파수 검출기(130)의 출력쌍의 극성을 반전시켜 제 2 차지 펌프(150)에 인가함으로써 구현할 수 있다. 예를 들어, 제 1 위상-주파수 검출기(120)의 출력인 제 1 업 신호는 제 1 차지 펌프(140)의 전류원(141)에 인가되고 제 1 다운 신호는 제 1 차지 펌프(140)의 전류원(142)에 인가될 수 있다. 그러나, 제 2 위상-주파수 검출기(130)의 출력인 제 2 업 신호는 제 2 차지 펌프(150)의 전류원(152)에 인가되고 제 2 다운 신호는 제 2 차지 펌프(150)의 전류원(151)에 인가될 수 있다. 도 12에서, 제 1 차지 펌프(140)의 출력전류는 (A+1)Icp로 표현되어 있고, 제 2 차지 펌프(150)의 출력 전류는 AIcp로 표현되어 있다.
시간차 메모리(110)는 시간차 영역에서 입력신호를 샘플링 클럭의 한 주기만큼 지연시키는 기능을 수행하는 블록이다. 즉, 입력 시간차 정보를 저장하고 잇다가 클럭의 한 주기만큼의 시간이 지난 뒤 입력신호와 같은 시간차를 출력하거나, 또는 입력 시간차를 그대로 유지한 채 클럭의 한 주기만큼 지연시킬 수 있다. 도 12에서와 같이, 시간차 메모리(110)를 PLL의 루프 내부에 포함하고 있으면 지연시간이 정확히 클럭의 한 주기일 필요는 없다. 지연시간에 다소 오차가 있더라도 클럭의 반 주기보다 작다면, PLL 루프 대역폭에 의해 평균화되어 결과에 영향을 주지 않는다. 시간차 메모리(110)는 인버터 체인으로 이루어진 지연기(delay)일 수 있다.
도 13은 본 발명의 다른 하나의 실시예에 따른 시간차 영역 메모리를 이용한 PLL을 나타내는 도면이다.
도 13을 참조하면, PLL(200)은 시간차 메모리(210), 멀티플렉서(220), 위상-주파수 검출기(230), 제어 회로(240), 차지 펌프(250), 폴(pole) 필터(260), 전압제어 발진기(VCO)(270), 분주기(280) 및 수정 발진기(290)를 포함할 수 있다.
시간차 메모리(210)는 기준 입력신호와 피드백 신호 사이의 제 1 시간차(time difference)를 저장한다. 멀티플렉서(220)는 상기 기준 입력신호와 상기 피드백 신호 사이의 현재의 제 2 시간차, 및 상기 시간차 메모리로부터 수신한 상기 제 1 시간차 중에서 하나를 출력한다. 위상-주파수 검출기(230)는 상기 멀티플렉서의 출력신호에 기초하여 업 신호와 다운 신호를 발생한다. 차지 펌프(250)는 상기 업 신호와 상기 다운 신호에 응답하여 충전 전류와 방전 전류를 발생한다. 제어 회로(240)는 상기 업 신호와 상기 다운 신호에 기초하여 제어신호들을 발생하고, 상기 제어신호들을 상용하여 상기 멀티플렉서 및 상기 차지 펌프를 제어한다. 폴 필터(260)는 상기 충전 전류 및 상기 방전 전류에 대해 필터링을 수행하여 발진 제어전압을 발생한다. VCO(270)는 상기 발진 제어전압에 응답하여 변화하는 주파수를 갖는 출력신호를 발생한다. 분주기(280)는 상기 출력신호를 분주하여 상기 피드백 신호를 발생한다. 수정 발진기(290)는 기준 입력신호(FREF)를 발생할 수 있다.
도 13에서, 폴 필터(260)는 도 12의 폴 필터(160)와 동일한 구성을 가질 수 있다.
도 13의 PLL(200)은 도 12의 PLL(100)과 달리, 하나의 위상-주파수 검출기(230)와 하나의 차지 펌프(250)를 포함한 구조를 갖는다. 따라서, 도 12와 같은 구조의 PLL에서 발생할 수도 있는 차지 펌프들 사이의 부정합의 발생을 방지할 수 있다. PLL(200)은 차지 펌프(250)를 시분할 다중화(time-division multiplexing) 방법을 사용하여 접근할 수 있다.
도 12 및 도 13에서, 시간차 함수(ZT -1)가 시간차 메모리를 사용하여 구현된 예가 도시되어 있지만, 시간차 함수(ZT -1)는 시간차 레지스터를 사용하여 구현될 수도 있다.
도 14a 내지 도 14c는 본 발명의 실시예들에 따른 이중 대역폭 PLL의 노이즈 특성을 나타내는 도면들이다.
본 발명의 실시예에 따른 PLL은 초소형으로 구현이 가능하다. 도 12 및 도 13에 도시된 폴 필터(160, 260)에서, 저항(R), 제 1 커패시터(C1) 및 제 2 커패시터(C2) 중에서 제 1 커패시터(C1)가 가장 큰 면적을 차지할 수 있다. 도 8을 참조하면, PLL의 루프 이득은 ICP·KVCO/(C1·N)에 의해 결정될 수 있다. ICP는 차지 펌프의 출력 전류를, KVCO는 VCO의 이득을, C1은 제 1 커패시터(C1)의 커패시턴스를, N은 분주기의 분주율을 각각 나타낸다. 동일한 루프 특성을 유지하면서 C1의 면적을 줄이기 위해서는 ICP·KVCO가 C1과 같은 비율로 줄어들어야 한다. 그러나, PLL의 출력신호의 주파수 범위를 만족하려면 KVCO는 쉽게 줄일 수 없다. 따라서, C1의 값과 동시에 ICP의 값을 줄이는 방법이 있다. ICP를 줄여서 발생할 수 있는 CP 노이즈의 중가는 본 발명의 실시예 에 따른 필터링을 사용하여 방지할 수 있다.
도 14b는 도 14a의 그래프의 특성을 갖는 PLL에 비해, ICP의 크기를 1/10로 줄이고 C1의 크기를 1/10로 줄인 경우의 PLL의 CP 노이즈와 VCO 노이즈를 나타낸다. 도 14b에 도시된 CP 노이즈는 도 14a에 도시된 CP 노이즈에 비해 중가하였음을 알 수 있다. 도 14c는 본 발명의 이중 대역폭 PLL의 개념을 적용한 경우의 PLL의 CP 노이즈와 VCO 노이즈를 나타낸다. 도 14c를 참조하면, PLL은 VCO 노이즈에 대해서는 광대역의 제 1 대역폭(FBW)이 가질 수 있고, CP 노이즈에 대해서는 협대역의 제 2 대역폭(FBWP)을 가질 수 있다. 제 1 대역폭은 PLL의 루프 대역 폭(loop bandwidth)에 의해 결정되고, 제 2 대역폭은 제로 필터(51)에 의해 결정될 수 있다. 상기한 바와 같이, PLL의 대역폭을 기준으로 VCO 노이즈는 출력 노드에서 고역 통과(high-pass) 특성을 갖고, CP 노이즈는 출력 노드에서 저역 통과(low-pass) 특성을 갖기 때문에, PLL은 CP 노이즈와 VCO 노이즈의 영향을 적게 받을 수 있다.
따라서, 본 발명의 이중 대역폭을 갖는 PLL에서는 종래의 PLL을 설계할 때 고려해야 했던 VCO 노이즈와 차지 펌프 노이즈 사이의 균형(trade-off) 관계를 무시할 수 있다. 상기와 같이, 본 발명의 PLL의 제 2 등가 모델에서, 제로 필터(51)가 차지 펌프(CP)의 앞에 위치하고, CP 노이즈의 전달 함수가 차지 펌프의 앞쪽에 추가된 제로 필터(51)에 의해 저역 통과된다. 따라서, PLL의 루프 대역폭은 최대한 늘려서 VCO 노이즈를 감소시키고, 제로(zero)의 위치를 가능한 원점에 가깝게 위치시킴으로써 CP 노이즈를 감소시킬 수 있다.
상기와 같은 루프 필터의 분리에 의한 노이즈 분리 기술에 의해 더 이상 CP노이즈를 고려하지 않고 루프 대역폭을 늘릴 수 있으므로 PLL의 고정화(locking) 시간을 최소화할 수 있다. 또한, 제로(zero)가 두번째 폴(pole)의 위치로부터 멀어질수록 PLL의 위상 마진(margin)은 증가하게 되어 PLL은 더 안정된 동작을 할 수 있다.
실시예들에 따른 위상 동기 루프는 루프 필터를 제로 필터와 폴 필터로 분리하고 제로 필터를 위상-주파수 검출기(PFD)의 앞쪽에 위치시킴으로써, 전압제어 발진기(VCO) 노이즈는 최대한 큰 대역폭으로 고역 통과(high-pass)시키고, 차지 펌프(CP) 노이즈는 최대한 작은 대역폭으로 저역 통과(low-pass)시켜 VCO 노이즈와 CP 노이즈를 분리시킨다. 따라서, 실시예들에 따른 위상 동기 루프는 노이즈 특성이 향상되고, 폴 필터를 구성하는 커패시터의 크기를 줄일 수 있다.
도 15는 본 발명의 하나의 실시예에 따른 위상 동기 루프의 동작 방법을 나타내는 흐름도이다.
도 15를 참조하면, 본 발명의 하나의 실시예에 따른 위상 동기 루프의 동작 방법은 다음의 동작을 포함할 수 있다.
1) 기준 입력신호와 피드백 신호에 대해 제로 필터(zero filter)를 사용하여 시간차 영역(time-difference domain)에서 필터링을 수행하고 제 1 신호를 발생한다 (S1).
2) 상기 제 1 신호에 대해 폴 필터(pole filter)를 사용하여 필터링을 수행하고 발진 제어전압을 발생한다 (S2).
3) 상기 발진 제어전압에 응답하여 변화하는 주파수를 갖는 출력신호를 발생한다 (S3).
도 16은 도 15의 위상 동기 루프의 동작 방법에서, 시간차 영역(time-difference domain)에서 제로 필터를 사용하여 필터링하는 방법을 나타내는 흐름도이다.
도 16을 참조하면, 본 발명의 하나의 실시예에 따른 시간차 영역에서 제로 필터를 사용하여 필터링하는 방법은 다음의 동작을 포함할 수 있다.
1) 상기 기준 입력신호와 상기 피드백 신호 사이의 제 1 시간차(time difference)를 시간차 메모리(time-difference memory)에 저장한다 (S11).
2) 상기 기준 입력신호와 상기 피드백 신호 사이의 현재의 제 2 시간차에 기초하여 제 1 업 신호와 제 1 다운 신호를 발생한다 (S12).
3) 상기 시간차 메모리로부터 수신한 상기 제 1 시간차에 기초하여 제 2 업 신호와 제 2 다운 신호를 발생한다 (S13).
4) 상기 제 1 업 신호와 상기 제 1 다운 신호에 응답하여 제 1 충전 전류와 제 1 방전 전류를 발생한다 (S14).
5) 상기 제 2 업 신호와 상기 제 2 다운 신호에 응답하여 제 2 충전 전류와 제 2 방전 전류를 발생한다 (S15).
6) 상기 제 1 충전 전류, 상기 제 1 방전 전류, 상기 제 2 충전 전류, 및 상기 제 2 방전 전류를 합산하여 상기 제 1 신호를 발생한다 (S16).
도 17은 본 발명의 실시예들에 따른 위상 동기 루프를 포함하는 집적 회로를 나타내는 블록도이다.
도 17을 참조하면, 집적 회로(1100)는 위상 동기 루프(1110) 및 내부 회로(1120)를 포함한다. 실시예에따라, 집적 회로(1100)는 어플리케이션 프로세서(Application Processor; AP), 마이크로프로세서(Microprocessor), 중앙 처리 장치(Central Processing Unit; CPU), ASIC(Application-Specific Integrated Circuit), 모바일 SoC(Mobile System on Chip), 멀티미디어(Multimedia) SoC, 스마트 카드, 또는 이와 유사한 장치 또는 시스템일 수 있다.
위상 동기 루프(1110)는 기준 입력 신호(FREF)에 기초하여 원하는 주파수 또는 위상을 가지는 출력 신호(FOUT)를 생성할 수 있다. 실시예에 따라, 기준 입력 신호(FREF)는 외부의 회로 또는 장치에서 유선 또는 무선으로 전송된 신호이거나, 내부 또는 외부에 위치한 발진기에서 생성된 발진 신호일 수 있다. 위상 동기 루프(1110)는 루프 필터를 제로 필터와 폴 필터로 분리하고 제로 필터를 위상-주파수 검출기(PFD)의 앞쪽에 위치시킴으로써, 전압제어 발진기(VCO) 노이즈는 최대한 큰 대역폭으로 고역 통과(high-pass)시키고, 차지 펌프(CP) 노이즈는 최대한 작은 대역폭으로 저역 통과(low-pass)시켜 VCO 노이즈와 CP 노이즈를 분리시킨다. 따라서, 실시예들에 따른 위상 동기 루프는 노이즈 특성이 향상되고, 폴 필터를 구성하는 커패시터의 크기를 줄일 수 있다.
실시예에 따라, 위상 동기 루프(1110)는 주파수 합성, 클록 복원, 클록 생성, 대역 확산, 클록 분배, 디-스큐잉, 지터 및 노이즈 감소 등을 수행할 수 있다. 내부 회로(1120)는 출력 신호(FOUT)에 기초하여 구동할 수 있다. 예를 들어, 내부 회로(1120)는 출력 신호(FOUT)를 내부 회로(1120)의 구동을 위한 클록 신호로 사용할 수 있다.
도 18는 본 발명의 실시예들에 따른 위상 동기 루프를 포함하는 송수신기를 나타내는 블록도이다.
도 18를 참조하면, 송수신기(1200)는 안테나(1210), 무선부(1220) 및 베이스밴드 프로세서(1230)를 포함한다.
무선부(1220)는 안테나(1210)를 통하여 수신된 무선 신호를 베이스밴드 신호로 변환하여 베이스밴드 프로세서(1230)에 제공하고, 베이스밴드 프로세서(1230)로부터 제공된 베이스밴드 신호를 무선 신호로 변환하여 안테나(1210)를 통하여 송신할 수 있다. 실시예에 따라, 무선부(1220)는 무선 신호를 베이스밴드 신호로 바로 변환하거나, 무선 신호를 중간 주파수(Intermediate Frequency; IF) 신호로 변환한 후 상기 중간 주파수 신호를 베이스 밴드 신호로 변환할 수 있다. 또한, 실시예에 따라, 무선부(1220)는 무선 신호를 정위상(In-phase) 베이스밴드 신호 및 직교위상(Quadrature) 베이스밴드 신호로 변환할 수 있다.
예를 들어, 무선부(1220)는 스위치(1221), 저잡음 증폭기(Low Noise Amplifier; LNA, 1222), 수신 믹서(1223), 송신 믹서(1224), 전력 증폭기(Power Amplifier; PA, 1225), 국부 발진기(Local Oscillator; LO, 1226) 및 제1 위상 동기 루프(1227)를 포함할 수 있다. 실시예에 따라, 무선부(1220)는 수신된 무선 신호의 노이즈 또는 대역 외 성분을 제거하거나, 송신될 무선 신호의 대역 외 스퓨리어스 성분(Spurious Component)을 제거하는 필터를 더 포함할 수 있다. 또한, 실시예에 따라, 무선부(1220)는, 가변 이득 증폭기(Variable Gain Amplifier), 저역 통과 필터(Low Pass Filter) 등을 더 포함할 수 있다.
스위치(1221)는 안테나(1210)를 수신 경로 또는 송신 경로에 선택적으로 연결할 수 있다. 저잡음 증폭기(1222)는 잡음의 영향을 최소화하도록 낮은 잡음 지수(Noise Figure)를 가질 수 있고, 안테나(1210)를 통하여 수신된 무선 신호를 증폭할 수 있다. 수신 믹서(1223)는 저잡음 증폭기(1222)를 통하여 증폭된 상기 무선 신호를 위상 동기 루프(1227)의 출력 신호와 믹싱하여 베이스밴드 신호로 다운-변환할 수 있다. 송신 믹서(1224)는 베이스밴드 프로세서(1230)로부터 제공된 베이스밴드 신호를 위상 동기 루프(1227)의 출력 신호와 믹싱하여 무선 신호로 업-변환할 수 있다. 전력 증폭기(1225)는, 안테나(1210)를 통하여 일정 수준 이상의 전력을 가진 무선 신호가 송신되도록, 송신 믹서(1224)에 의해 업-변환된 무선 신호를 증폭할 수 있다.
국부 발진기(1226)는 발진 신호를 생성할 수 있다. 예를 들어, 국부 발진기(1226)는 크리스탈 발진기(Crystal Oscillator)를 포함할 수 있다. 제1 위상 동기 루프(1227)는 국부 발진기(1226)로부터 제공된 발진 신호에 기초하여 원하는 주파수를 가지는 출력 신호를 생성할 수 있다. 제1 위상 동기 루프(1227)는 루프 필터를 제로 필터와 폴 필터로 분리하고 제로 필터를 위상-주파수 검출기(PFD)의 앞쪽에 위치시킴으로써, 전압제어 발진기(VCO) 노이즈는 최대한 큰 대역폭으로 고역 통과(high-pass)시키고, 차지 펌프(CP) 노이즈는 최대한 작은 대역폭으로 저역 통과(low-pass)시켜 VCO 노이즈와 CP 노이즈를 분리시킨다. 따라서, 실시예들에 따른 위상 동기 루프는 노이즈 특성이 향상되고, 폴 필터를 구성하는 커패시터의 크기를 줄일 수 있다.
베이스밴드 프로세서(1230)는 무선부(1220)로부터 수신된 베이스밴드 신호에 기초하여 데이터 처리를 수행하고, 무선부(1220)에 제공되는 베이스밴드 신호를 생성할 수 있다. 예를 들어, 베이스밴드 프로세서(1230)는, 베이스 밴드 신호를 복조하여 데이터 스트림을 생성하고, 데이터 스트림을 변조하여 베이스밴드 신호를 생성하는 물리 계층 처리기(Physical Layer Processor; PHY)를 포함할 수 있다. 실시예에 따라, 상기 물리 계층 처리기는, 베이스밴드 신호의 복조를 위한 고속 퓨리에 변환기(Fast Fourier Transformer; FFT), 디맵퍼(Demapper), 디인터리버(Deinterleaver), 채널 디코더(Channel Decoder) 등을 포함하고, 데이터 스트림을 변조하기 위한 채널 인코더(Channel Encoder), 인터리버(Interleaver), 맵퍼(Mapper), 역 고속 퓨리에 변환기(Inverse Fast Fourier Transformer; IFFT) 등을 포함할 수 있다.
베이스밴드 프로세서(1230)는 제2 위상 동기 루프(1231)를 포함할 수 있다. 예를 들어, 베이스밴드 프로세서(1230)는 제2 위상 동기 루프(1231)의 출력 신호를 베이스밴드 프로세서(1230)의 구동을 위한 클록 신호로 사용할 수 있다. 제2 위상 동기 루프(1231)는 루프 필터를 제로 필터와 폴 필터로 분리하고 제로 필터를 위상-주파수 검출기(PFD)의 앞쪽에 위치시킴으로써, 전압제어 발진기(VCO) 노이즈는 최대한 큰 대역폭으로 고역 통과(high-pass)시키고, 차지 펌프(CP) 노이즈는 최대한 작은 대역폭으로 저역 통과(low-pass)시켜 VCO 노이즈와 CP 노이즈를 분리시킨다. 따라서, 실시예들에 따른 위상 동기 루프는 노이즈 특성이 향상되고, 폴 필터를 구성하는 커패시터의 크기를 줄일 수 있다.
도 19는 본 발명의 실시예들에 따른 위상 동기 루프를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 19를 참조하면, 모바일 시스템(1400)은 어플리케이션 프로세서(1410), 모뎀(1420), 휘발성 메모리 장치(1430), 비휘발성 메모리 장치(1440), 사용자 인터페이스(1450) 및 파워 서플라이(1460)를 포함한다. 실시예에따라, 모바일 시스템(1400)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1410)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 어플리케이션 프로세서(1410)는 주파수 합성, 클록 복원, 클록 생성, 클록 분배, 디-스큐잉, 지터 및 노이즈 감소 등을 위한 제1 위상 동기 루프(1411)를 포함할 수 있다. 어플리케이션 프로세서(1410)는 제1 위상 동기 루프(1411)에서 생성된 클록 신호에 기초하여 구동할 수 있다. 제1 위상 동기 루프(1411)는 루프 필터를 제로 필터와 폴 필터로 분리하고 제로 필터를 위상-주파수 검출기(PFD)의 앞쪽에 위치시킴으로써, 전압제어 발진기(VCO) 노이즈는 최대한 큰 대역폭으로 고역 통과(high-pass)시키고, 차지 펌프(CP) 노이즈는 최대한 작은 대역폭으로 저역 통과(low-pass)시켜 VCO 노이즈와 CP 노이즈를 분리시킨다. 따라서, 실시예들에 따른 위상 동기 루프는 노이즈 특성이 향상되고, 폴 필터를 구성하는 커패시터의 크기를 줄일 수 있다. 실시예에 따라, 어플리케이션 프로세서(1410)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1410)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1410)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
모뎀(1420)은 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 연결부(1420)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 모뎀(1420)은 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다. 모뎀(1420)은 주파수 합성, 클록 복원, 클록 생성, 대역 확산, 클록 분배, 디-스큐잉, 지터 및 노이즈 감소 등을 위한 제2 위상 동기 루프(1421)를 포함할 수 있다. 제2 위상 동기 루프(1421)는 루프 필터를 제로 필터와 폴 필터로 분리하고 제로 필터를 위상-주파수 검출기(PFD)의 앞쪽에 위치시킴으로써, 전압제어 발진기(VCO) 노이즈는 최대한 큰 대역폭으로 고역 통과(high-pass)시키고, 차지 펌프(CP) 노이즈는 최대한 작은 대역폭으로 저역 통과(low-pass)시켜 VCO 노이즈와 CP 노이즈를 분리시킨다. 따라서, 실시예들에 따른 위상 동기 루프는 노이즈 특성이 향상되고, 폴 필터를 구성하는 커패시터의 크기를 줄일 수 있다.
휘발성 메모리 장치(1430)는 어플리케이션 프로세서(1410)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 휘발성 메모리 장치(1430)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 또는 이와 유사한 메모리로 구현될 수 있다. 휘발성 메모리 장치(1430)는 주파수 합성, 클록 복원, 클록 생성, 클록 분배, 디-스큐잉, 지터 및 노이즈 감소 등을 위한 제3 위상 동기 루프(1431)를 포함할 수 있다. 제3 위상 동기 루프(1431)는 루프 필터를 제로 필터와 폴 필터로 분리하고 제로 필터를 위상-주파수 검출기(PFD)의 앞쪽에 위치시킴으로써, 전압제어 발진기(VCO) 노이즈는 최대한 큰 대역폭으로 고역 통과(high-pass)시키고, 차지 펌프(CP) 노이즈는 최대한 작은 대역폭으로 저역 통과(low-pass)시켜 VCO 노이즈와 CP 노이즈를 분리시킨다. 따라서, 실시예들에 따른 위상 동기 루프는 노이즈 특성이 향상되고, 폴 필터를 구성하는 커패시터의 크기를 줄일 수 있다.
비휘발성 메모리 장치(1440)는 모바일 시스템(1400)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1440)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다. 비휘발성 메모리 장치(1440)는 주파수 합성, 클록 복원, 클록 생성, 클록 분배, 디-스큐잉, 지터 및 노이즈 감소 등을 위한 제4 위상 동기 루프(1441)를 포함할 수 있다. 제4 위상 동기 루프(1441)는 루프 필터를 제로 필터와 폴 필터로 분리하고 제로 필터를 위상-주파수 검출기(PFD)의 앞쪽에 위치시킴으로써, 전압제어 발진기(VCO) 노이즈는 최대한 큰 대역폭으로 고역 통과(high-pass)시키고, 차지 펌프(CP) 노이즈는 최대한 작은 대역폭으로 저역 통과(low-pass)시켜 VCO 노이즈와 CP 노이즈를 분리시킨다. 따라서, 실시예들에 따른 위상 동기 루프는 노이즈 특성이 향상되고, 폴 필터를 구성하는 커패시터의 크기를 줄일 수 있다.
사용자 인터페이스(1450)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1460)는 모바일 시스템(1400)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1400)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(1400) 또는 모바일 시스템(1400)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 20은 본 발명의 실시예들에 따른 위상 동기 루프를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 20을 참조하면, 컴퓨팅 시스템(1500)은 프로세서(1510), 입출력 허브(1520), 입출력 컨트롤러 허브(1530), 적어도 하나의 메모리 모듈(1540) 및 그래픽 카드(1550)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1500)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1510)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1510)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1510)는 주파수 합성, 클록 복원, 클록 생성, 클록 분배, 디-스큐잉, 지터 및 노이즈 감소 등을 위한 제1 위상 동기 루프(1511)를 포함할 수 있다. 프로세서(1510)는 제1 위상 동기 루프(1511)에서 생성된 클록 신호에 기초하여 구동할 수 있다. 제1 위상 동기 루프(1511)는 루프 필터를 제로 필터와 폴 필터로 분리하고 제로 필터를 위상-주파수 검출기(PFD)의 앞쪽에 위치시킴으로써, 전압제어 발진기(VCO) 노이즈는 최대한 큰 대역폭으로 고역 통과(high-pass)시키고, 차지 펌프(CP) 노이즈는 최대한 작은 대역폭으로 저역 통과(low-pass)시켜 VCO 노이즈와 CP 노이즈를 분리시킨다. 따라서, 실시예들에 따른 위상 동기 루프는 노이즈 특성이 향상되고, 폴 필터를 구성하는 커패시터의 크기를 줄일 수 있다. 실시예에 따라, 프로세서(1510)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 20에는 하나의 프로세서(1510)를 포함하는 컴퓨팅 시스템(1500)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1500)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1510)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1510)는 메모리 모듈(1540)의 동작을 제어하는 메모리 컨트롤러(미도시)를 포함할 수 있다. 프로세서(1510)에 포함된 메모리 컨트롤러는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 상기 메모리 컨트롤러와 메모리 모듈(1540) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1540)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러는 입출력 허브(1520) 내에 위치할 수 있다. 상기 메모리 컨트롤러를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1540)는 상기 메모리 컨트롤러로부터 제공된 데이터를 저장하는 [0318] 복수의 메모리 장치들을 포함할 수 있다. 또한, 메모리 모듈(1540)는 주파수 합성, 클록 복원, 클록 생성, 클록 분배, 디-스큐잉, 지터 및 노이즈 감소 등을 위한 제4 위상 동기 루프(1541)를 포함할 수 있다. 일 실시예에서, 제4 위상 동기 루프(1541)는, 메모리 모듈(1540) 상에 배치될 수 있고, 상기 메모리 컨트롤러부터 제공된 신호들을 상기 메모리 장치들에 제공하기 위한 버퍼의 구동에 이용될 수 있다. 다른 실시예에서, 제4 위상 동기 루프(1541)는, 메모리 모듈(1540)에 포함된 상기 메모리 장치들 각각에 배치될 수 있고, 각 메모리 장치의 구동에 이용될 수 있다. 제4 위상 동기 루프(1541)는 루프 필터를 제로 필터와 폴 필터로 분리하고 제로 필터를 위상-주파수 검출기(PFD)의 앞쪽에 위치시킴으로써, 전압제어 발진기(VCO) 노이즈는 최대한 큰 대역폭으로 고역 통과(high-pass)시키고, 차지 펌프(CP) 노이즈는 최대한 작은 대역폭으로 저역 통과(low-pass)시켜 VCO 노이즈와 CP 노이즈를 분리시킨다. 따라서, 실시예들에 따른 위상 동기 루프는 노이즈 특성이 향상되고, 폴 필터를 구성하는 커패시터의 크기를 줄일 수 있다.
입출력 허브(1520)는 그래픽 카드(1550)와 같은 장치들과 프로세서(1510) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1520)는 주파수 합성, 클록 복원, 클록 생성, 클록 분배, 디-스큐잉, 지터 및 노이즈 감소 등을 위한 제2 위상 동기 루프(1521)를 포함할 수 있다. 제2 위상 동기 루프(1521)는 루프 필터를 제로 필터와 폴 필터로 분리하고 제로 필터를 위상-주파수 검출기(PFD)의 앞쪽에 위치시킴으로써, 전압제어 발진기(VCO) 노이즈는 최대한 큰 대역폭으로 고역 통과(high-pass)시키고, 차지 펌프(CP) 노이즈는 최대한 작은 대역폭으로 저역 통과(low-pass)시켜 VCO 노이즈와 CP 노이즈를 분리시킨다. 따라서, 실시예들에 따른 위상 동기 루프는 노이즈 특성이 향상되고, 폴 필터를 구성하는 커패시터의 크기를 줄일 수 있다.
입출력 허브(1520)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1520)와 프로세서(1510)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼 트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 42에는 하나의 입출력 허브(1520)를 포함하는 컴퓨팅 시스템(1500)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1500)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1520)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1520)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1550)는 AGP 또는 PCIe를 통하여 입출력 허브(1520)와 연결될 수 있다. 그래픽 카드(1550)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1550)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 또한, 그래픽 카드(1550)는 주파수 합성, 클록 복원, 클록 생성, 클록 분배, 디-스큐잉, 지터 및 노이즈 감소 등을 위한 제5 위상 동기 루프(1551)를 더 포함할 수 있다. 제5 위상 동기 루프(1551)는 루프 필터를 제로 필터와 폴 필터로 분리하고 제로 필터를 위상-주파수 검출기(PFD)의 앞쪽에 위치시킴으로써, 전압제어 발진기(VCO) 노이즈는 최대한 큰 대역폭으로 고역 통과(high-pass)시키고, 차지 펌프(CP) 노이즈는 최대한 작은 대역폭으로 저역 통과(low-pass)시켜 VCO 노이즈와 CP 노이즈를 분리시킨다. 따라서, 실시예들에 따른 위상 동기 루프는 노이즈 특성이 향상되고, 폴 필터를 구성하는 커패시터의 크기를 줄일 수 있다. 실시예에 따라, 입출력 허브(1520)는, 입출력 허브(1520)의 외부에 위치한 그래픽 카드(1550)와 함께, 또는 그래픽 카드(1550) 대신에 입출력 허브(1520)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1520)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1530)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1530)는 주파수 합성, 클록 복원, 클록 생성, 클록 분배, 디-스큐잉, 지터 및 노이즈 감소 등을 위한 제3 위상 동기 루프(1531)를 포함할 수 있다. 제3 위상 동기 루프(1531)는 루프 필터를 제로 필터와 폴 필터로 분리하고 제로 필터를 위상-주파수 검출기(PFD)의 앞쪽에 위치시킴으로써, 전압제어 발진기(VCO) 노이즈는 최대한 큰 대역폭으로 고역 통과(high-pass)시키고, 차지 펌프(CP) 노이즈는 최대한 작은 대역폭으로 저역 통과(low-pass)시켜 VCO 노이즈와 CP 노이즈를 분리시킨다. 따라서, 실시예들에 따른 위상 동기 루프는 노이즈 특성이 향상되고, 폴 필터를 구성하는 커패시터의 크기를 줄일 수 있다.
입출력 컨트롤러 허브(1530)는 내부 버스를 통하여 입출력 허브(1520)와 연결될 수 있다. 예를 들어, 입출력 허브(1520)와 입출력 컨트롤러 허브(1530)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1530)는 주변 장치들과의 다양한 인터페이스들을 제공할 [0325] 수 있다. 예를 들어, 입출력 컨트롤러 허브(1530)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1510), 입출력 허브(1520) 및 입출력 컨트롤러 허브(1530)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1510), 입출력 허브(1520) 또는 입출력 컨트롤러 허브(1530) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 위상 동기 루프를 포함하는 임의의 장치 및 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티 미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 20, 30, 50, 60, 70, 100, 200: 위상 동기 루프
11, 21, 31, 52: 위상-주파수 검출기 + 차지 펌프
13, 23, 33: 루프 필터 14, 24, 34, 55, 170, 270: VCO
16, 26, 36, 57, 180, 280: 분주기 110, 210: 시간차 메모리
120, 130, 230: 위상-주파수 검출기 140, 150, 250: 차지 펌프
54, 160, 260: 폴 필터

Claims (10)

  1. 기준 입력신호와 피드백 신호 사이의 제 1 시간차(time difference)를 저장하는 시간차 메모리(time-difference memory);
    상기 기준 입력신호와 상기 피드백 신호 사이의 현재의 제 2 시간차에 기초하여 제 1 업 신호와 제 1 다운 신호를 발생하는 제 1 위상-주파수 검출기;
    상기 시간차 메모리로부터 수신한 상기 제 1 시간차에 기초하여 제 2 업 신호와 제 2 다운 신호를 발생하는 제 2 위상-주파수 검출기;
    상기 제 1 업 신호와 상기 제 1 다운 신호에 응답하여 제 1 충전 전류와 제 1 방전 전류를 발생하는 제 1 차지 펌프;
    상기 제 2 업 신호와 상기 제 2 다운 신호에 응답하여 제 2 충전 전류와 제 2 방전 전류를 발생하는 제 2 차지 펌프;
    상기 제 1 충전 전류, 상기 제 1 방전 전류, 상기 제 2 충전 전류, 및 상기 제 2 방전 전류에 대해 필터링을 수행하여 발진 제어전압을 발생하는 폴(pole) 필터;
    상기 발진 제어전압에 응답하여 변화하는 주파수를 갖는 출력신호를 발생하는 전압제어 발진기; 및
    상기 출력신호를 분주하여 상기 피드백 신호를 발생하는 분주기를 포함하는 위상 동기 루프.
  2. 제 1 항에 있어서, 상기 위상 동기 루프는
    VCO 노이즈에 대해서는 광대역의 제 1 대역폭을 갖고, CP 노이즈에 대해서는 협대역의 제 2 대역폭을 갖는 것을 특징으로 하는 위상 동기 루프.
  3. 제 2 항에 있어서,
    상기 제 1 대역폭은 상기 위상 동기 루프의 루프 대역 폭(loop bandwidth)에 의해 결정되고, 상기 제 2 대역폭은 제로 필터에 의해 결정되는 것을 특징으로 하는 위상 동기 루프.
  4. 제 3 항에 있어서, 상기 제로 필터는
    시간차 메모리, 시간차 증폭기 및 시간차 가산기를 포함하는 것을 특징으로 하는 위상 동기 루프.
  5. 제 1 항에 있어서, 상기 위상 동기 루프는
    시간차 영역(time-difference domain)에서 제로 필터를 사용하여 필터링을 수행한 후, 상기 폴 필터를 사용하여 필터링을 수행하는 것을 특징으로 하는 위상 동기 루프.
  6. 제 5 항에 있어서, 상기 제로 필터의 전달 함수는
    증폭기 이득이 A이고, 시간차 함수가 ZT -1일 때, Z 영역(Z-domain)에서 A(1-ZT -1)+1로 표현되는 것을 특징으로 하는 위상 동기 루프.
  7. 제 6 항에 있어서,
    상기 시간차 함수(ZT -1)는 시간차 메모리 또는 시간차 레지스터를 사용하여 구현되는 것을 특징으로 하는 위상 동기 루프.
  8. 제 6 항에 있어서,
    상기 제로 필터의 전달 함수는 (A+1) +(-A·ZT -1)로 표현되며, A 와 (A+1)의 이득 비율은 상기 제 1 차지 펌프와 상기 제 2 차지 펌프의 출력 전류의 비율로 구현되고, 음의 이득(-A)은 상기 제 2 위상-주파수 검출기의 출력쌍의 극성을 반전시켜 상기 제 2 차지 펌프에 인가함으로써 구현되는 것을 특징으로 하는 위상 동기 루프.
  9. 기준 입력신호와 피드백 신호에 대해 제로 필터(zero filter)를 사용하여 시간차 영역(time-difference domain)에서 필터링을 수행하고 제 1 신호를 발생하는 단계;
    상기 제 1 신호에 대해 폴 필터(pole filter)를 사용하여 필터링을 수행하고 발진 제어전압을 발생하는 단계; 및
    상기 발진 제어전압에 응답하여 변화하는 주파수를 갖는 출력신호를 발생하는 단계를 포함하는 위상 동기 루프의 동작 방법.
  10. 제 9 항에 있어서, 상기 제 1 신호를 발생하는 단계는
    상기 기준 입력신호와 상기 피드백 신호 사이의 제 1 시간차(time difference)를 시간차 메모리(time-difference memory)에 저장하는 단계;
    상기 기준 입력신호와 상기 피드백 신호 사이의 현재의 제 2 시간차에 기초하여 제 1 업 신호와 제 1 다운 신호를 발생하는 단계;
    상기 시간차 메모리로부터 수신한 상기 제 1 시간차에 기초하여 제 2 업 신호와 제 2 다운 신호를 발생하는 단계;
    상기 제 1 업 신호와 상기 제 1 다운 신호에 응답하여 제 1 충전 전류와 제 1 방전 전류를 발생하는 단계; 및
    상기 제 2 업 신호와 상기 제 2 다운 신호에 응답하여 제 2 충전 전류와 제 2 방전 전류를 발생하는 단계를 포함하는 것을 특징으로 하는 위상 동기 루프의 동작 방법.
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