CN107078743A - 用于时钟和数据恢复的电路布置和方法 - Google Patents

Abstract

一种用于时钟和数据恢复的电路布置包括控制单元(CTRL)、锁相环电路(PLL)和采样单元(SMPL)。控制单元(CTRL)被配置为从输入信号(SDIN)得到第一参考信号(PLSN)和第二参考信号(PLSD)。此外，控制单元(CTRL)被配置为从根据电路布置的操作模式选择的第一参考信号(PLSN)和第二参考信号(PLSD)之一得到公共参考信号(FREF0)。锁相环电路(PLL)被配置为基于公共参考信号(FREF0)生成振荡器信号(SOSC)。采样单元(SMPL)被配置为从输入信号(SDIN)提取恢复的数据信号(RXD)。

Description

用于时钟和数据恢复的电路布置和方法

本发明涉及用于时钟和数据恢复(CDR)的电路布置以及用于通信***中的CDR的方法。

在通信***中，特别是在基于分组的高速串行数据通信***中，CDR可以用于从输入信号、特别是从自同步(self-clocking)输入信号中提取恢复的时钟信号和恢复的数据信号。即，时钟嵌入输入信号的发送数据流中。其中，该提取是例如通过使用恢复的时钟信号对输入信号进行采样来实现的。以该方式，CDR可以避免例如在两个物理分离的数据和时钟信道之间的潜在时钟偏移(clock skew)。

对于常见的CDR解决方案，可能需要附加(例如，外部)的精确参考时钟源。参考时钟源例如可以被实现为振荡器，特别是晶体振荡器。数个现有的CDR解决方案采用多于一个的控制环(例如，两个控制环)。这些因素通常代表现有解决方案的缺点，例如，增加了CDR布置的成本、复杂性和/或大小。现有CDR电路布置的其它缺点可以包括抖动、缺乏稳健的频率采集和/或缺乏精确的锁相。

因此，期望的目的是提供一种用于时钟和数据恢复的改进构思，其使得能够克服现有解决方案的缺点。

该目的是通过独立权利要求的主题来实现的。其他实现方式和实施例是从属权利要求的主题。

根据该改进构思，例如由锁相环电路形成的单个控制环用于生成恢复的时钟信号。具体地，根据改进构思的电路布置不需要另外的控制回路。根据操作模式，电路布置的控制单元选择第一参考信号或第二参考信号作为控制回路的输入。此外，根据改进构思，CDR不需要外部时钟源，特别是不需要外部振荡器(例如，晶体振荡器)。

根据改进构思的一种用于CDR的电路布置包括控制单元、锁相环电路和采样单元。控制单元被配置为从输入信号得到第一参考信号和第二参考信号。此外，控制单元被配置为从第一参考信号和第二参考信号之一得到公共参考信号。其中，第一参考信号或第二参考信号是根据电路布置的操作模式而被选择作为用于得到公共参考信号的基础的。锁相环电路被配置为基于公共参考信号生成振荡器信号。采样单元被配置为从输入信号提取恢复的数据信号。

其中，该提取根据振荡器信号来进行。具体地，采样单元被配置为在对应于振荡器信号的边沿(例如，对应于上升沿)的实例处对输入信号进行采样。锁相环电路被配置为生成振荡器信号，以使得振荡器信号和参考信号相对于彼此同步。

根据电路布置的数个实现方式，控制单元被配置为在第一锁定操作模式期间从第一参考信号得到公共参考信号，并且在第二锁定操作模式期间和在正常操作模式期间从第二参考信号得到公共参考信号。

第一锁定模式、第二锁定模式和正常模式可以例如以所述顺序依次出现。第一锁定模式可以例如在向电路布置上电之后或在开始接收新数据分组之前启动。第一锁定模式的目的可以例如是实现公共参考信号和振荡器信号的锁定，特别是同步。正常操作模式可以例如旨在使用与公共参考信号同步的振荡器信号来执行输入数据信号的提取，即生成恢复的数据信号。

可以位于第一锁定模式与正常模式之间的第二锁定模式可以例如具有如下目的：在控制单元从使用第一参考信号切换至使用第二参考信号以生成公共参考信号之后改进公共参考信号和振荡器信号的锁定和/或同步。在某种意义上，第二锁定模式表示第一锁定模式与正常模式之间的缓冲模式。

在电路布置的数个实现方式中，锁相环电路被配置为在第一锁定模式期间使用第一带宽来生成振荡器信号，并且在第二锁定模式期间以及在正常模式期间使用低于第一带宽的第二带宽来生成振荡器信号。

在第一锁定模式期间，使用较高的带宽(即，第一带宽)来例如加速锁定过程，即，减少实现同步的公共参考信号和振荡器信号所需的时间。然而，在正常模式期间，可以优选地使用较低带宽、特别是第二带宽来保持同步。在这样的实现方式中，第二锁定模式例如还可以用作缓冲模式，例如以减少由于从第一带宽改变为第二带宽而引起的变化。

在电路布置的一些实现方式中，控制单元还包括边沿检测器和脉冲发生器电路，其被配置为根据输入信号生成脉冲信号和第一参考信号。

在电路布置的一些实现方式中，脉冲信号是第一参考信号的反相型式，反之亦然。

在电路布置的一些实现方式中，脉冲信号由具有由输入信号的标称位周期Tbn的预定部分(例如，标称位周期Tbn的一半或近似一半)给定的宽度的脉冲组成。

在电路布置的一些实现方式中，边沿检测器和脉冲发生器电路被配置为在输入信号的每个边沿处生成正脉冲和负脉冲。

在电路布置的一些实现方式中，边沿检测器和脉冲发生器电路被配置为通过在输入信号的所有边沿处生成正脉冲来生成脉冲信号，并且通过在输入信号的所有边沿处生成负脉冲来生成第一参考信号，或者反之亦然。

在电路布置的一些实现方式中，控制单元还包括边沿检测器和脉冲发生器电路，其被配置为借助于异或(XOR)运算而生成脉冲信号和第一参考信号。例如，异或运算将输入信号与输入信号的、相对于输入信号延迟了输入信号的标称位周期Tbn的预定部分的型式组合。

输入信号的位周期对应于输入信号被保持为逻辑高值的时间周期以表示逻辑高的位值，或者对应于逻辑低值以表示逻辑低的位值。然而，由于变化，例如由于工艺-电压-温度(PVT)变化，输入信号的实际位周期可能偏离位周期的标称值，即标称位周期Tbn。

标称位周期Tbn的预定部分可以例如是标称位周期Tbn的一半。然而，其它部分可以适用于特定情况和/或应用。

在电路布置的一些实现方式中，锁相环电路包括被配置为基于控制信号生成振荡器信号的第一受控延迟线。

在电路布置的一些实现方式中，第一受控延迟线被配置为基于控制信号和振荡器信号自身而生成振荡器信号。

在电路布置的一些实现方式中，第一受控延迟线被配置为作为环形振荡器、特别是作为压控环形振荡器进行操作。

在电路布置的一些实现方式中，锁相环电路被配置为基于公共参考信号生成控制信号。

在电路布置的一些实现方式中，锁相环电路包括第一受控延迟线，其被配置为基于控制信号、被反馈至第一受控延迟线(例如，反馈至第一受控延迟线的反相输入端)的振荡器信号自身、以及被反相且反馈至第一受控延迟线(例如，反馈至第一受控延迟线的非反相输入端)的振荡器信号来生成振荡器信号。

例如，锁相环电路将振荡器信号的相位和/或频率与公共参考信号的相位和/或频率进行比较，以根据该比较生成控制信号。由于第一受控延迟线的双重反馈耦合，第一受控延迟线有效地用作电压控制振荡器。特别地，延迟线可以例如被配置为使输入信号延迟标称位周期Tbn的部分。然而，可以在操作过程期间根据控制信号来调整该延迟。

在电路布置的一些实现方式中，控制单元包括第二受控延迟线，该第二受控延迟线与第一受控延迟线匹配，特别是被相同地实现，并且被配置为根据控制信号和输入信号生成第二参考信号。

在电路布置的一些实现方式中，第二受控延迟线被配置为通过使脉冲信号延迟输入信号的标称位周期Tbn的预定部分(例如，标称位周期Tbn的一半或近似一半)来生成第二参考信号。

在电路布置的一些实现方式中，锁相环电路包括相位-频率检测器。相位-频率检测器被配置为将公共参考信号与振荡器信号进行比较，特别是将公共参考信号的相位和/或频率与振荡器信号的相位和/或频率进行比较。

在电路布置的一些实现方式中，延迟锁定环电路被配置为根据该比较生成控制信号。

在电路布置的一些实现方式中，相位-频率检测器被实现为三态相位-频率检测器，例如被实现为线性三态相位-频率检测器。

在电路布置的一些实现方式中，公共参考信号的相位和/或频率与振荡器信号的相位和/或频率的比较是线性相位和/或频率比较。

在电路布置的一些实现方式中，相位-频率检测器被配置为对公共参考信号的上升沿敏感。特别地，相位-频率检测器被配置为在第一锁定操作模式期间对第一参考信号的上升沿敏感，而在第二锁定操作模式期间以及在正常操作模式期间对第二参考信号的上升沿敏感。

在电路布置的一些实现方式中，相位-频率检测器被配置为对公共参考信号的下降沿敏感。特别地，相位-频率检测器被配置为在第一锁定操作模式期间对第一参考信号的下降沿敏感，而在第二锁定操作模式期间以及在正常操作模式期间对第二参考信号的下降沿敏感。

在电路的数个实现方式中，锁相环电路包括门控装置和相位-频率检测器。门控装置被配置为根据门信号使公共参考信号和振荡器信号通过或者阻断公共参考信号和振荡器信号。特别地，门控装置被配置为如果门信号呈现出逻辑高值，则使公共参考信号和振荡器信号通过至相位-频率检测器，同时门控装置被配置为如果门信号呈现出逻辑低值，则阻断公共参考信号和振荡器信号，反之亦然。相位-频率检测器被配置为将公共参考信号与振荡器信号进行比较，特别是将公共参考信号的相位和频率与振荡器信号的相位和频率进行比较。此外，延迟锁定环电路被配置为根据该比较生成控制信号。

根据电路布置的另一实现方式，锁相环电路还包括电荷泵和环路滤波器。电荷泵被配置为基于第一检测器信号和第二检测器生成泵信号。第一检测器信号和第二检测器信号是由相位-频率检测器根据对公共参考信号与振荡器信号的比较、特别是相位比较的结果而生成的。环路滤波器被配置为通过对泵信号进行滤波来生成控制信号。

在电路布置的一些实现方式中，泵信号线性地或近似线性地取决于由相位-频率检测器对公共参考信号的相位和/或频率与振荡器信号的相位和/或频率的比较的结果。

根据电路布置的其它实现方式，控制单元还包括门逻辑电路，其被配置为基于第一参考信号、锁定信号和操作模式生成门信号。锁定信号由锁相环电路生成，并且指示振荡器信号和公共参考信号是否处于锁相状态，即，它们是否同步。为了确定振荡器信号和公共参考信号是否同步，锁相环电路可以例如确定振荡器信号的边沿与参考信号的边沿之间的延迟是否小于阈值。

根据电路布置的其它实现方式，锁相环电路还包括锁定检测器，其被配置为确定振荡器信号的边沿与公共参考信号的边沿之间的延迟，并且基于所确定的延迟生成锁定信号。

在电路布置的其它实现方式中，门逻辑电路还被配置为生成门信号，以使得门控装置在第一锁定模式期间和在第二锁定模式期间使公共参考信号和振荡器信号连续地通过。此外，门逻辑电路被配置为在正常模式期间借助于相位-频率检测器来确定输入信号是否呈现出适于与振荡器信号的边沿进行比较的边沿。门逻辑电路还被配置为根据该确定来生成门信号以使得门控装置使公共参考信号和振荡器信号通过或阻断公共参考信号和振荡器信号。

特别地，门逻辑电路可以例如生成门信号，该门信号使得门控装置在确定适于与振荡器信号的边沿进行比较的边沿的情况下使公共参考信号和振荡器信号通过至相位-频率检测器，而在另外的情况下，在正常模式期间阻断公共参考信号和振荡器信号。

在电路布置的其它实现方式中，控制单元包括第二受控延迟线。

第二受控延迟线例如与第一受控延迟线匹配，特别地相同地实现，并且被配置为通过根据控制信号使脉冲信号延迟来生成第二参考信号。

根据改进构思，还提供了一种用于CDR的方法。该方法包括从输入信号得到第一参考信号和第二参考信号。从第一参考信号和第二参考信号之一得到公共参考信号，其中，根据操作模式选择第一参考信号或第二参考信号。该方法还包括基于公共参考信号生成振荡器信号并且使振荡器信号和公共参考信号同步。此外，该方法包括从输入信号中提取恢复的数据信号，其中，该提取根据振荡器信号来进行。

根据该方法的数个实现方式，在第一锁定操作模式期间从第一参考信号得到公共参考信号，而在第二锁定操作模式期间以及在正常操作模式期间从第二参考信号得到公共参考信号。

在该方法的数个实现方式中，在第一锁定模式期间，使用第一带宽来使振荡器信号与公共参考信号同步。此外，在第二锁定操作模式期间以及在正常操作模式期间，使用第二带宽来进行该同步。

根据该方法的其它实现方式，借助于异或运算来生成脉冲信号和第一参考信号。异或运算将输入信号与输入信号的、相对于输入信号延迟了输入信号的标称位周期Tbn的预定部分的型式组合。通过根据控制信号使脉冲信号延迟来生成第二参考信号，该控制信号用于使振荡器信号与公共参考信号同步。

该方法的另外的实现容易从电路布置的各种实现方式和实施例得到，反之亦然。

以下，通过参考附图、借助于示例性实现方式来详细解释本发明。功能相同或具有相同效果的部件可以由相同的附图标记表示。相同的、分别相同的部件可以仅关于它们首次出现的附图进行描述，但是不一定在连续的附图中重复它们的描述。

在附图中，

图1示出了根据改进构思的电路布置的示例性实现方式；

图2示出了根据改进构思的电路布置的另一示例性实现方式；

图3示出了根据改进构思的电路布置的另一示例性实现方式；

图4示出了边沿检测器和脉冲发生器电路的示例性实现方式及相应的时序图；

图5示出了受控延迟线的示例性实现方式；

图6示出了相位-频率检测器的示例性实现方式；

图7示出了表示根据改进构思的用于CDR的方法的示例性实现方式的流程图；

图8示出了在第一锁定模式和第二锁定模式期间根据改进构思的电路布置的时序图；

图9示出了在正常模式期间根据改进构思的电路布置的时序图；以及

图10示出了在正常模式期间根据改进构思的电路布置的另一时序图。

图1示出了根据改进构思的用于时钟和数据恢复CDR的电路布置的示例性实现方式。该电路布置包括控制单元CTRL、锁相环电路PLL以及采样单元SMPL。输入信号SDIN被提供至控制单元CTRL和采样单元SMPL。优选地，输入信号SDIN是自同步二进制信号，特别是呈现出位周期Tb的自同步非归零信号。此外，锁相环电路PLL耦合在控制单元CTRL与采样单元SMPL之间，并且从控制单元CTRL接收门信号PFDG以及公共参考信号FREF0。锁相环电路PLL向控制单元CTRL提供锁定信号LCK和复位信号SRS，并且向采样单元SMPL提供振荡器信号SOSC。

控制单元CTRL被配置为根据电路布置的操作模式而从输入信号SDIN得到公共参考信号FREF0。特别地，控制单元CTRL根据操作模式从第一参考信号PLSN(未示出，参见图2和图3)或从第二参考信号PLSD(未示出，参见图2和图3)得到公共参考信号FREF0。基于公共参考信号FREF0，锁相环电路PLL根据操作模式、使用第一带宽或第二带宽来生成振荡器信号SOSC。

采样单元SMPL根据振荡器信号SOSC从输入信号SDIN提取恢复的数据信号RXD并且输出恢复的时钟信号RXCLK。特别地，通过借助于振荡器信号SOSC对输入信号SDIN进行采样来执行该提取。

操作模式例如是第一锁定操作模式、第二锁定操作模式以及正常操作模式。这些操作模式可以例如以所述顺序依次出现。特别地，第一锁定模式例如可以在上电之后启动。

第一锁定模式的目的是例如实现锁相环电路PLL的锁相状态，即特别是公共参考信号FREF0与振荡器信号SOSC的同步。在第一锁定模式期间，锁相环电路PLL使用第一带宽来生成振荡器信号SOSC，并且公共参考信号FREF0是从第一参考信号PLSN得到的。在第二锁定模式期间以及在正常模式期间，锁相环电路PLL使用第二带宽，并且公共参考信号FREF0是从第二参考信号PLSD得到的。

第一带宽和优选地低于第一带宽的第二带宽是例如借助于锁相环电路PLL的内部设置、特别是电荷泵电流设置和/或滤波器设置来实现的。第一锁定模式的结束可以通过锁定信号LCK的逻辑状态的改变来指示。例如在实现用于公共参考信号FREF0与振荡器信号SOSC的同步的阈值条件的情况下，这样的改变可由锁相环电路PLL生成。该阈值条件例如可以对应于在公共参考信号FREF0的预定数量的连续周期期间低于预定值的、公共参考信号FREF0与振荡器信号SOSC之间的相移。

从第一参考信号PLSN到第二参考信号PLSD的用于得到公共参考信号FREF0的改变以及从使用第一带宽到使用第二带宽的改变对于正常操作模式而言会是有利的。第二锁定模式的目的是例如在所述改变之后实现精确的相位稳定。第二锁定模式的长度例如由锁相环电路PLL、特别是由锁相环电路PLL所包括的计数器控制。当满足计数器条件时，锁相环电路PLL可以例如将指示例如第二锁定模式的结束的复位信号SRS改变至控制单元CTRL。

正常操作模式的目的是例如基于振荡器信号SOSC输出恢复的时钟信号RXCLK并且从输入信号SDIN提取恢复的数据信号RXD。在正常模式期间，控制单元CTRL可以例如根据振荡器信号、输入信号SDIN(尤其根据第一参考信号PLSN)以及复位信号SRS来控制门信号PFDG。其中，门信号PFDG可以例如使得锁相环电路PLL使公共参考信号FREF0通过或阻断公共参考信号FREF0。例如，每当控制单元CTRL确定输入信号SDIN呈现出适于要由锁相环电路PLL执行的与振荡器信号SOSC的边沿的比较的边沿，公共参考信号FREF0可以通过。在所述比较完成之后，锁相环电路PLL可以经由复位信号SRS向控制单元CTRL指示这一点。

采样单元可以例如被配置为仅在正常模式期间输出恢复的数据信号RXD和恢复的时钟信号RXCLK。

例如，输入信号SDIN所包括的前导信号(preamble)可以指示采样单元SMP是否应该输出恢复的数据信号RXD和恢复的时钟信号RXCLK。前导信号可以例如包括具有对应于位周期Tb的单个长度的、交替的逻辑高状态和逻辑低状态的序列。前导信号的结束和输入信号SDIN的规则数据流的开始可以通过例如在前导信号的末尾的逻辑高状态和/或逻辑低状态的特定序列而向采样单元指示。特定序列可以例如包括持续至少两个位周期2*Tb的逻辑高状态和/或持续至少两个位周期2*Tb的逻辑低状态。

图2示出了根据改进构思的电路布置的另一示例性实现方式。图2的实现方式基于图1中所示的实现方式，但是在图2中更详细地指定了电路布置的部件。

在所示的实现方式中，锁相环电路PLL包括由控制信号VCTRL控制的第一受控延迟线DL1。锁相环电路PLL还包括包含相位-频率检测器PFD、电荷泵CP和锁定检测器LKD的电路块。相位-频率检测器PFD例如被实现为三态相位-频率检测器，特别是实现为线性三态相位-频率检测器。此外，锁相环电路PLL包括环路滤波器LF以及包括第一门G1和第二门G2的门控装置G1、G2。环路滤波器LF可以例如被实现为二阶滤波器，特别是实现为二阶RC滤波器。在所示的示例中，第一门G1和第二门G2被实现为与(AND)门。在替选的实现方式中，第一门G1和第二门G2可以以不同方式被实现为例如反相与门(inverted AND-gate)。

控制单元CTRL包括边沿检测器和脉冲发生器电路EDG、多路复用器MUX、以及耦合在边沿检测器和脉冲发生器电路EDG与多路复用器MUX之间的第二受控延迟线DL2。第二受控延迟线DL2可以例如与第一受控延迟线DL1匹配，即，第二受控延迟线DL2可以与第一受控延迟线DL1相同地实现，并且由相同的控制信号VCTRL控制。此外，控制单元CTRL包括耦合至控制单元CTRL的其他所述部件中的每一个并耦合至锁相环电路PLL的门逻辑电路GLOG。

采样单元SMPL包括在所示的示例中被实现为D触发器的采样触发器DFF。采样触发器DFF在采样数据输入端D处接收输入信号SDIN，在采样时钟输入端C处接收来自锁相环电路PLL的振荡器信号SOSC。采样触发器DFF例如借助于振荡器信号SOSC的上升沿而对输入信号SDIN进行采样，并且可以在采样输出端Q处输出恢复的数据信号RXD。在所示的实现方式中，恢复的时钟信号RXCLK是例如根据振荡器信号SOSC给出的。

门逻辑电路GLOG将门信号PFDG提供至第一门G1和第二门G2。在第一锁定模式期间，门信号PFDG例如始终处于逻辑高状态，即第一门G1和第二门G2在第一锁定模式期间分别有效地使振荡器信号SOSC和公共参考信号FREF0通过。在第一锁定模式的开始，即，例如在对电路布置上电之后，振荡器信号SOSC和公共参考信号FREF0例如不同步，这可以由锁定检测器LKD检测。因此，锁定检测器LKD生成的锁定信号LCK例如被设置为逻辑低值，该逻辑低值可以例如使得多路复用器MUX在第一锁定模式期间使第一参考信号PLSN通过。

基于公共参考信号FREF0与振荡器信号SOSC的比较，相位-频率检测器PFD、电荷泵CP和环路滤波器LF可以生成控制信号VCTRL，并且将控制信号VCTRL提供至第一受控延迟线DL1。因此，可以根据接收到的控制信号VCTRL来调整第一受控延迟线DL1的内部延迟设置。

第一受控延迟线DL1包括反相的第一输入端I1、非反相的第二输入端I2、非反相的第一输出端O1以及反相的第二输出端O2。第一输出端O1被反馈至第一输入端I1，而第二输出端O2被反馈至第二输入端I2，并且将振荡器信号SOSC提供至第一门G1、控制单元CTRL(特别是门逻辑电路GLOG)以及采样触发器DFF。由于第一受控延迟线DL1的这样的连接，特别是由于所述反馈连接，第一受控延迟线DL1可以有效地作为压控振荡器进行操作，从而生成振荡器信号SOSC。

锁相环电路PLL可以调整控制信号VCTRL，直到最终由于第一受控延迟线DL1而导致的延迟对应于或近似对应于标称位周期Tbn的一半为止。

边沿检测器和脉冲发生器电路EDG例如通过输入信号SDIN与输入信号SDIN的延迟型式的异或组合而生成脉冲信号PLS。第一参考信号PLSN是脉冲信号PLS的逻辑反相。特别地，脉冲信号PLS可以相对于输入信号SDIN延迟输入信号SDIN的标称位周期Tbn的一半。

第二受控延迟线DL2被实现为例如与第一受控延迟线DL1相同。第二受控延迟线DL2将非反相第三输出端O3处的第二参考信号PLSD提供至多路复用器MUX，并且将反相的第四输出端O4处的延迟的第一参考信号PLSDN提供至包含相位-频率检测器PFD、电荷泵CP以及锁定检测器LKD的电路块。为此，第二受控延迟线DL2根据控制信号VCTRL使脉冲信号PLS延迟以生成第二参考信号PLSD。此外，第二受控延迟线DL2例如根据控制信号VCTRL使第一参考信号PLSN延迟以生成延迟的第一参考信号PLSDN。

在第一锁定模式期间，锁相环电路PLL通过以所述方式重复地生成振荡信号SOSC来最终实现锁相状态，即振荡信号SOSC和公共参考信号FREF0的同步。锁相状态例如由锁定检测器LKD通过对例如公共参考信号FREF0和振荡器信号SOSC的对应边沿进行比较来确定。如果所述边沿相对于彼此呈现出低于阈值的延迟，则锁定检测器可以例如将锁定信号LCK设置为逻辑高值。这可以启动第二锁定模式。

基于锁定信号LCK的逻辑高状态，可以改变电荷泵CP和环路滤波器LF的内部设置以实现较低带宽，即锁相环电路PLL的第二带宽。这样从使用第一带宽切换到使用较低的第二带宽例如具有为正常模式准备的目的，其中较低的第二带宽可能更合适。此外，锁定信号LCK的逻辑高状态可以使得多路复用器MUX阻断第一参考信号PLSN，而相反地使在第二锁定模式期间有效地构成公共参考信号FREF0的第二参考信号PLSD通过。在第二锁定模式期间，锁相环电路PLL可以实现振荡器信号SOSC和公共参考信号FREF0的更精确同步。

第二锁定模式的长度例如由相位-频率检测器PFD所包括的计数器控制。如果满足计数器条件，特别是如果在第二锁定模式期间已经过一定的操作时间，则复位信号SRS可以向控制单元CTRL、特别是向门逻辑电路GLOG指示何时满足计数器条件。然后，门信号PFDG可以由门逻辑电路GLOG例如从逻辑高状态改变为逻辑低状态。因此，第一门G1和第二门G2不再使振荡器信号SOSC和公共参考信号FREF0通过，直到门信号PFDG再次呈现出逻辑高状态为止。门信号PFDG的逻辑低状态可以指示正常操作模式的开始。

在正常模式期间，门信号PFDG可以例如不再始终为逻辑高，也不再始终为逻辑低。相反，在输入信号SDIN并且因此第一参考信号PLSN呈现出上升沿或下降沿的情况下，该门信号PFDG可以被设置为逻辑高值，该上升沿或下降沿可以用于由相位-频率检测器PFD与振荡器信号SOSC的相应边沿进行比较以便调节振荡器信号SOSC。这可以导致在正常模式期间对锁定状态、即对公共参考信号FREF0与振荡器信号SOSC的同步的连续检查和保持。所述适当的边沿例如由门逻辑电路GLOG识别，因此，门信号PFDG被设置为使得第一门G1和第二门G2分别使公共参考信号FREF0和振荡器信号SOSC通过的逻辑高，并因此被设置为锁相环电路PLL的比较周期。

根据振荡器信号SOSC和公共参考信号FREF0的比较，相位-频率检测器、电荷泵CP和环路滤波器LF生成导致对振荡器信号SOSC的调节的控制信号VCTRL。在相位-频率检测器PFD已经将公共参考信号FREF0与振荡器信号SOSC进行比较之后，其可以例如生成复位信号SRS的逻辑低脉冲。作为响应，门逻辑电路GLOG可以将门信号PFDG设置为逻辑低，直到如上所述那样门逻辑电路GLOG检测到另一适当的边沿为止。

在一些实现方式中，相位-频率检测器PFD例如对振荡器信号SOSC和/或公共参考信号FREF0的上升沿敏感。特别地，在这样的实现方式中，第一门G1和/或第二门G2可以被实现为与门。

在一些实现方式中，相位-频率检测器PFD例如对振荡器信号SOSC和/或公共参考信号FREF0的下降沿敏感。特别地，在这样的实现方式中，第一门G1和/或第二门G2可以被实现为作为与非门的反相与门。

图3示出了根据改进构思的电路布置的另一示例性实现方式。图3的实现方式基于图2所示的实现方式。在图3的实现方式中，采样单元SMPL还包括耦合至采样输出端Q的起始位检测器BDET、耦合至采样数据输入端D的门延迟补偿电路CMP、第三门G3以及第四门G4。第三门G3具有分别耦合至采样输出端Q和起始位检测器的输出端的第一输入端和第二输入端。在所示的示例中，第三门G3被实现为与门，并且输出恢复的数据信号RXD。第四门G4具有分别耦合至起始位检测器的输出端和第一受控延迟线DL1的非反相的第一输出端O1的第一输入端和第二输入端。在所示的示例中，第三门G3被实现为反相与门，并且输出恢复的时钟信号RXCLK。

在图3中，分开描绘了相位-频率检测器PFD、电荷泵CP和锁定检测器LKD。相位-频率检测器PFD基于公共参考信号FREF0和振荡器信号SOSC的比较而生成第一检测器信号SUP和第二检测器信号SDN，并且将所述检测器信号SUP、SDN提供至电荷泵CP。第一检测器信号SUP和第二检测器信号SDN的状态的组合可以例如使得电荷泵CP与环路滤波器LF一起相应地生成控制信号VCTRL，以调整第一受控延迟线DL1的操作、特别是延迟设置。

此外，锁相环电路PLL包括耦合至锁定检测器LKD、多路复用器MUX以及边沿检测器和脉冲发生器电路EDG的锁定同步器LKS。锁定检测器LKD可以对公共参考信号FREF0与振荡器信号SOSC进行比较，以确定是否实现锁定状态，因此，如上所述那样生成锁定信号LCK。然而，在所示的示例中，多路复用器MUX可以例如不接收来自锁定检测器LKD的锁定信号LCK，而是可以接收来自锁定同步器LKS的同步锁定信号LCKS。

其中，锁定同步器LKS基于锁定信号LCK生成同步锁定信号LCKS。为此，锁定同步器LKS可以例如根据脉冲信号PLS和延迟的第一参考信号PLSDN来使锁定信号LCK延迟。特别地，在锁定信号LCK已从逻辑低值变为逻辑高值之后，锁定同步器LKS例如仅在第一参考信号PLSN和第二参考信号PLSD二者都呈现出逻辑低值时将同步锁定信号LCKS从逻辑低值改变为逻辑高值。以这样的方式，例如可以避免在相位-频率检测器PFD处的假上升沿或假下降沿或毛刺(glitch)。

门延迟补偿电路CMP例如向输入信号SDIN加上延迟，以补偿控制单元CTRL和/或锁相环电路PLL的内部延迟、特别是边沿检测器和脉冲发生器电路EDG和多路复用器MUX的延迟。

起始位检测器BDET确定输入信号SDIN是否呈现出前导信号，并且特别地可以识别指示前导信号的结束和输入信号SDIN的规则数据流的开始的逻辑高和/或逻辑低状态的特定序列。在起始位检测器BDET已识别出特定序列的情况下，其可以例如向第三门G3和第四门G4输出逻辑高信号。因此，第三门可以使恢复的数据信号RXD通过，并且第四门G4可以使振荡器信号SOSC通过并反相以生成恢复的时钟信号RXCLK。包括振荡器信号SOSC的反相的、恢复的时钟信号RXCLK的生成表示根据如图2所示的非反相振荡器信号SOSC给出的恢复的时钟信号RXCLK的替选。

图4的上部示出了边沿检测器和脉冲发生器电路EDG的示例性实现方式。边沿检测器和脉冲发生器电路EDG包括延迟元件DE和异或门XG。延迟元件DE的输入端被提供了输入信号SDIN，并且延迟元件DE的输出端耦合至异或门XG的第一输入端。延迟元件例如使输入信号延迟标称位周期Tbn的一半。异或门XG的第二输入端被提供了输入信号SDIN。异或门XG的非反相输出端提供脉冲信号PLS，而异或门的反相输出端提供第一参考信号PLSN。

在图4的下部中，示出了输入信号SDIN、脉冲信号PLS和第一参考信号PLSN的相应时序图。其中，示出了输入信号SDIN的序列，其包括分别具有位周期Tb的长度的一系列后续的高状态和低状态。以这样的方式生成的脉冲信号PLS和第一参考信号PLSN呈现出与输入信号SDIN的上升沿同步的上升沿。此外，脉冲信号PLS和第一参考信号PLSN呈现出在所示的示例中具有为位周期Tb的一半的周期的一系列交替的逻辑高状态和逻辑低状态。

图5示出了第二受控延迟线DL2的示例性实现方式，第二受控延迟线DL2包括偏置电路BC和多个延迟单元DC1、DC2、DCN。偏置电路BC接收控制信号VCTRL，并且基于控制信号VCTRL而向多个延迟单元DC1、DC2、DCN提供相应的转向信号。第一延迟单元DC1接收脉冲信号PLS和第一参考信号PLSN，并且将所述信号的延迟型式输出至第二延迟单元DC2。以模拟方式，多个延迟单元DC1、DC2、DCN中的每个延迟单元使各个输入信号延迟，最终，由最后一个延迟单元DCN生成第二参考信号PLSD和延迟的第一参考信号PLSDN。

根据第二受控延迟线DL2的实际实现方式，如果控制信号VCTRL增大，则可以增大或减小由第二受控延迟线DL2引起的总延迟。相应地，如果控制信号VCTRL减小，则可以减小或增大总延迟。

第一受控延迟线DL1例如以与第二受控延迟线DL2相同的方式实现。对于在根据改进构思的电路布置中实现的第一受控延迟线DL1，要相应地调适多个延迟单元DC1、DC2、DCN的相应输入信号和输出信号。

图6示出了被实现为线性三态相位-频率检测器的相位-频率检测器PFD的示例性实现方式。相位-频率检测器PFD包括第一检测器触发器DFF1和第二检测器触发器DFF2以及第五门G5。第一检测器触发器DFF1的第一数据输入端D1和第二检测器触发器DFF2的第二数据输入端D2例如连接至恒定的逻辑高状态。第一检测器触发器DFF1的第一时钟输入端C1接收振荡器信号SOSC，并且第二检测器触发器DFF2的第二时钟输入端C2接收公共参考信号FREF0。在第一检测器触发器DFF1的第一输出端Q1，生成第一检测器信号SUP，并且在第二检测器触发器DFF2的第二输出端Q2，生成第二检测器输出SDN。

第一检测器输出信号SUP和第二检测器输出信号SDN分别被提供至第五门G5的第一输入端和第二输入端。在所示的示例中，第五门G5被实现为反相与门。第五门G5的输出端连接至第一检测器触发器DFF1的复位输入端和第二检测器触发器DFF2的复位输入端。

以这样的方式，当公共参考信号FREF0相对于振荡器信号SOSC延迟时，相位-频率检测器PFD可以例如在第一检测器信号SUP中生成脉冲，并且当振荡器信号SOSC相对于公共参考信号FREF0延迟时，相位-频率检测器PFD可以例如在第二检测器信号SDN中生成脉冲。

图6所示的实现方式对应于电路布置的实现方式，其中，当控制信号VCTRL增大时，由第一受控延迟线DL1引起的总延迟和由第二延迟线DL2引起的总延迟减小。在替选的实现方式中，其中当控制信号VCTRL增大时，由第一受控延迟线DL1引起的总延迟和由第二延迟线DL2引起的总延迟增大，将以相反的方式供给第一时钟输入端C1和第二时钟输入端C2。即，在这样的实现方式中，第一检测器触发器DFF1的第一时钟输入端C1接收公共参考信号FREF0，并且第二检测器触发器DFF2的第二时钟输入端C2接收振荡器信号SOSC。

图7示出了表示根据改进构思的用于CDR的方法的流程图。

在框402中，从输入信号SDIN得到第一参考信号PLSN和第二参考信号PLSD。以下的框404至410对应于第一锁定模式。在框404中，将锁定信号LOCK设置为逻辑低或保持在逻辑低，而将门信号PFDG和复位信号SRS二者设置为逻辑高或保持在逻辑高。此外，使用第一带宽，即，调整内部设置，例如锁相环电路PLL的电流设置和/或滤波器设置，以实现第一带宽。

然后，在框406中，基于公共参考信号FREF0与第一参考信号PLSN的比较来生成控制信号VCTRL。特别地，将公共参考信号FREF0的相位和/或频率与第一参考信号PLSN的相位和/或频率进行比较。基于控制信号VCTRL和振荡器信号SOSC，生成振荡器信号SOSC，特别地调适振荡器信号SOSC。

然后，在框410中确定是否实现了振荡器信号SOSC和公共参考信号FREF0的锁相状态，即振荡器信号SOSC和公共参考信号FREF0是否同步。如果不是这样的情况，则该方法从框406重新开始。如果实现了锁相状态，则该方法进行到包括框412至418的第二锁定模式。

在框412中，将锁定信号LCK设置为逻辑高，并且从现在开始使用第二带宽来生成控制信号VCTRL并调节振荡器信号SOSC。在框414中，基于第二参考信号PLSD和振荡器信号SOSC生成控制信号VCTRL。此外，在框416中，基于控制信号VCTRL和振荡器信号SOSC对振荡器信号SOSC进行调适。在框418中，确定是否满足计数器条件，特别是确定与第二锁定模式的预定周期相关联的特定时间是否已经过去。如果不是这样的情况，则方法从框414重新开始。如果满足计数器条件，则启动包括框420到426的正常操作模式。

在框420中，将门信号PFDG设置为逻辑低。然后，在框422中，确定输入信号SDIN或第一参考信号PLSN是否分别包括适于与振荡器信号SOSC进行比较的边沿。如果不是这样的情况，则在框426中使用振荡器信号SOSC从输入信号SDIN中提取恢复的数据信号RXD。基于振荡器信号SOSC生成恢复的时钟信号RXCLK。

然后，在框422中，再次确定输入信号SDIN是否包括适于与振荡器信号SOSC进行比较的边沿。如果在框422中确定这样的边沿，则该方法以框428而不是框426继续。在框428中，将门信号PFDG设置为逻辑高。在框430中，基于第二参考信号PLSD和振荡器信号SOSC生成控制信号VCTRL。然后，在框431中，将复位信号SRS和门信号二者设置为逻辑低。在框432中，基于控制信号VCTRL和振荡器信号SOSC自身来生成振荡器信号SOSC，并且将复位信号SRS设置为逻辑高。然后，该方法如之前一样以框426进行。在正常模式期间，如上所述那样重复执行框422至框432和框426。

图8示出了在第一锁定模式和第二锁定模式下进行操作的根据改进构思的电路布置的时序图。

该图示出了输入信号SDIN，其例如呈现出包括具有根据位周期Tb给出的周期的、交替的逻辑高状态和逻辑低状态的序列的前导信号。基于输入信号SDIN，脉冲信号PLS和第一参考信号PLSN由边沿检测器和脉冲发生器电路EDG生成，也参见图4。

在理想情况下，例如脉冲信号PLS的逻辑高状态和逻辑低状态的周期具有相同的长度，即标称位周期Tbn的一半，并且脉冲信号PLS的上升沿与输入信号SDIN的上升沿同步，如图4所示。然而，例如由于不可避免的变化，特别是功率-电压-温度(PVT)变化，如图8所示，与所述理想情况的偏差发生。第二参考信号PLSD由第二受控延迟线DL2通过使脉冲信号PLS延迟Tbn/2的周期而生成。

在第一锁定模式期间，即当同步锁定信号LCKS为逻辑低时，公共参考信号FREF0是根据第一参考信号PLSN给出的，其中，可能存在由于多路复用器MUX的操作而引起的多路复用器延迟Tmux。在锁定信号LCK已由锁定检测器LKD从逻辑低切换至逻辑高之后，锁定同步器LKS生成同步锁定信号LCKS。其中，例如通过使锁定信号LCK延迟来生成同步锁定信号LCKS，以使得同步锁定信号LCKS的上升沿与第一参考信号PLSN和第二参考信号PLSD的逻辑低状态一致。

在第二锁定模式期间，即当同步锁定信号LCKS为逻辑高时，公共参考信号FREF0是根据第二参考信号PLSD给出的。此外，这里，公共参考信号FREF0可以相对于第二参考信号PLSD延迟多路复用器延迟Tmux。直接在从第一锁定模式改变为第二锁定模式之后，在振荡器信号SOSC的边沿与公共参考信号FREF0的边沿之间存在延迟Terr，如图8所示。延迟Terr源自脉冲信号PLS的脉冲宽度偏移了Tbn/2的标称值。

在第二锁定模式下的一段操作时间之后，可以例如通过调节振荡器信号SOCS来固化(cure)延迟Terr，如所示。然后，当操作模式从第二锁定模式改变为正常模式(未示出)时，类似的延迟可以忽略不计，这是因为公共参考信号FREF0没有进一步改变，锁相环电路PLL的带宽也没有进一步改变。

图9示出了在正常模式下进行操作的根据改进构思的电路布置的时序图。示出的是输入信号SDIN和相应得到的第一参考信号PLSN的示例性序列。此外，示出了振荡器信号SOSC和公共参考信号FREF0，其处于锁相状态，即，它们的上升沿同步。

每当第一参考信号PLSN示出下降沿时，在输入信号SDIN示出适于与振荡器信号SOSC的上升沿比较的上升沿或下降沿的这种情况下，门信号PFDG可以从逻辑低切换至逻辑高。这例如使得第一门G1和第二门G2分别使振荡器信号SOSC和公共参考信号FREF0通过。这在图9中例如通过门信号PFDG与振荡器信号SCOSC的与组合的时序序列以及门信号PFDG与公共参考信号FREF0的与组合的时序序列来指示。

当相位-频率检测器PFD已完成振荡器信号SOSC与公共参考信号FREF0的比较时，相位-频率检测器PFD生成复位信号SRS的逻辑低脉冲，因此，门逻辑电路将门信号PFDG复位为逻辑低，直到用于比较的另一适当边沿可用为止。在最下面示出了所得到的恢复的数据信号RXD的时序序列。

图10示出了例如在正常模式下进行操作的根据改进构思的电路布置的另一时序图。该电路布置包括例如作为根据图3的实现方式的门延迟补偿电路CMP。

例如，由于PVT变化、部件的内部变化或其它变化和影响，各种信号的延迟可能发生。在第二参考信号PLSD的上升沿与公共参考信号FREF0之间可能存在例如由与多路复用器MUX有关的变化引起的多路复用器延迟Tmux。此外，在脉冲信号PLS的上升沿与输入信号SDIN的上升沿之间可能存在例如由与边沿检测器和脉冲发生器电路EDG有关的变化引起的发生器延迟Tedg。在所示的示例中，所述多路复用器延迟Tmux和发生器延迟Tedge总计为总延迟Tcmp＝Tmux+Tedg。

在理想情况下，多路复用器延迟Tmux和发生器延迟Tedg并且因此总延迟Tcmp会为零，并且振荡器信号SOSC的上升沿会例如正好在输入信号SDIN的上升沿与下降沿之间的中心处。然而，在实际***中，由于所述变化，总延迟Tcmp可能偏离零。在低速应用中，偏差可以忽略不计。然而，例如在高速应用中，偏差以及振荡器信号SOSC的所述上升沿可能相对于中心偏移的事实是不可忽略的，因此，必须进行补偿。

例如，可以通过在使用采样触发器DFF对输入信号SDIN进行采样之前、借助于门延迟补偿电路CMP向输入信号SDIN加上等于总延迟Tcmp的延迟来实现该补偿。为此，可以在补偿单元CMP内实现类似于多路复用器MUX以及边沿检测器和脉冲发生器电路EDG的部件。这些相似的部件示出例如与实际的多路复用器MUX以及实际的边沿检测器和脉冲发生器电路EDG相同或近似相同的PVT变化。

以类似的方式，除了多路复用器延迟Tmux和发生器延迟Tedge之外或作为其替选，也可以借助于门延迟补偿电路CMP来固化其它延迟。以这种方式，可以实现在输入信号SDIN的上升沿与下降沿之间的中心处进行借助于振荡器信号SDIN的采样。

需要强调的是，采样实例不必一定位于输入信号SDIN的上升沿与下降沿之间的中心处，如以上出于附图原因而描述的那样。相反，采样优选地是在图10的示例中但通常不等同于输入信号SDIN的上升沿与下降沿之间的中心的、在输入信号SDIN的位周期的中间执行。

借助于根据改进构思的用于CDR的实现方式，可以克服现有解决方案的缺点。特别地，改进构思提供了用于CDR的电路布置和方法，其不需要多于单个控制环路也不需要外部参考频率。

例如，相位-频率检测器的使用可以有助于低水平的抖动，鲁棒的频率采集和/或精确的锁定。

此外，从第一参考信号PLSN变为第二参考信号PLSD以得到公共参考信号FREF0可以例如使得能够提高电路布置的精度。例如，由于PVT变化，脉冲信号PLS和第一参考信号PLSN可以呈现出偏离标称位周期Tbn的一半的期望值的最小脉冲宽度。对于高精度，采样单元SMPL对输入信号SDIN的采样优选地发生在位周期的中心。通过使用正常模式下的第二参考信号PLSD而不是第一参考信号(例如，参见图10)，该采样会相对于位周期的中心而变得特别准确。

附图标记

CTRL 控制单元

PLL 锁相环

SMPL 采样单元

DL1,DL2 受控延迟线

PFD 相位-频率检测器

CP 电荷泵

LF 环路滤波器

EDG 边沿检测器和脉冲发生器电路

LKD 锁定检测器

LKS 锁定同步器

GLOG 门逻辑电路

DFF 采样触发器

MUX 多路复用器

G1,G2,G3,G4,G5 门

BDET 起始位检测器

D 数据输入端

C 时钟输入端

Q 采样输出端

CMP 门延迟补偿电路

FREF0 公共参考信号

PLSN 第一参考信号

PLSD 第二参考信号

SOSC 振荡器信号

RXCLK 恢复的时钟信号

RXD 恢复的数据信号

SDIN 输入信号

VCTRL 控制信号

PFDG 门信号

SUP,SDN 检测器信号

PLS 脉冲信号

LCK 锁定信号

SRS 复位信号

PLSDN 延迟的第一参考信号

SBT 起始位信号

LCKS 同步锁定信号

Claims (15)

1.一种用于时钟和数据恢复的电路布置，所述电路布置包括：

-控制单元(CTRL)，其被配置为：

-从输入信号(SDIN)得到第一参考信号(PLSN)和第二参考信号(PLSD)；以及

-从根据所述电路布置的操作模式选择的所述第一参考信号(PLSN)和所述第二参考信号(PLSD)之一得到公共参考信号(FREF0)；

-锁相环电路(PLL)，其被配置为基于所述公共参考信号(FREF0)生成振荡器信号(SOSC)；以及

-采样单元(SMPL)，其被配置为根据所述振荡器信号(SOSC)，从所述输入信号(SDIN)提取恢复的数据信号(RXD)。

2.根据权利要求1所述的电路布置，其中，所述控制单元(CTRL)被配置为：

-在第一锁定操作模式期间从所述第一参考信号(PLSN)得到所述公共参考信号(FREF0)；以及

-在第二锁定操作模式期间以及在正常操作模式期间，从所述第二参考信号(PLSD)得到所述公共参考信号(FREF0)。

3.根据权利要求2所述的电路布置，其中，所述锁相环电路(PLL)被配置为：

-在所述第一锁定模式期间使用第一带宽；以及

-在所述第二锁定模式期间以及在所述正常模式期间使用低于所述第一带宽的第二带宽。

4.根据权利要求1至3中的一项所述的电路布置，其中，所述控制单元(CTRL)还包括边沿检测器和脉冲发生器电路(EDG)，所述边沿检测器和脉冲发生器电路(EDG)被配置为借助于异或运算而生成脉冲信号(PLS)和所述第一参考信号(PLSN)，所述异或运算将所述输入信号(SDIN)与所述输入信号(SDIN)的、相对于所述输入信号(SDIN)延迟了所述输入信号(SDIN)的标称位周期Tbn的预定部分的型式组合。

5.根据权利要求1至4中的一项所述的电路布置，其中，所述锁相环电路(PLL)包括第一受控延迟线(DL1)，所述第一受控延迟线(DL1)被配置为基于控制信号(VCTRL)、被反馈至所述第一受控延迟线(DL1)的所述振荡器信号(SOSC)以及被反馈至所述第一受控延迟线(DL1)的反相振荡器信号，生成所述振荡器信号(SOSC)。

6.根据权利要求5所述的电路布置，所述锁相环电路(PLL)包括：

-门控装置(G1，G2)，其被配置为根据门信号(PFDG)使所述公共参考信号(FREF0)和所述振荡器信号(SOSC)通过或阻断所述公共参考信号(FREF0)和所述振荡器信号(SOSC)；以及

-相位-频率检测器(PFD)，其被配置为将所述公共参考信号(FREF0)与所述振荡器信号(SOSC)进行比较；以及

所述锁相环电路(PLL)被配置为根据所述比较来生成所述控制信号(VCTRL)。

7.根据权利要求6所述的电路布置，其中，所述锁相环电路(PLL)还包括：

-电荷泵(CP)，其被配置为基于由所述相位-频率检测器(PFD)生成的第一检测器信号(SUP)和第二检测器信号(SDN)来生成泵信号；以及

-环路滤波器(LF)，其被配置为通过对所述泵信号进行滤波来生成所述控制信号(VCTRL)。

8.根据权利要求6或7之一所述的电路布置，其中，

-所述控制单元(CTRL)还包括门逻辑电路(GLOG)，所述门逻辑电路(GLOG)被配置为基于所述第一参考信号(PLSN)、所述振荡器信号(SOSC)、锁定信号(LCK)以及所述操作模式来生成所述门信号(PFDG)；并且

-所述锁定信号(LCK)是由所述锁相环电路(PLL)生成的，并且指示所述振荡器信号(SOSC)和所述公共参考信号(FREF0)是否处于锁相状态。

9.根据权利要求8所述的电路布置，其中，所述锁相环电路(PLL)还包括锁定检测器(LKD)，所述锁定检测器(LKD)被配置为：

-确定所述振荡器信号(SOSC)的边沿与所述公共参考信号(FREF0)的边沿之间的延迟；并且

-基于所述延迟生成所述锁定信号(LCK)。

10.根据权利要求8或9之一所述的电路布置，其中，所述门逻辑电路(GLOG)进一步被配置为：

-在所述第一锁定模式和所述第二锁定模式期间生成所述门信号(PFDG)，以使得所述门控装置(G1，G2)使所述公共参考信号(FREF0)和所述振荡器信号(SOSC)连续地通过；

-在所述正常模式期间通过所述相位-频率检测器(PFD)确定所述输入信号(SDIN)是否呈现出适于与所述振荡器信号(SOSC)的边沿进行比较的边沿；以及

-根据所述确定来生成所述门信号(PFDG)，以使得所述门控装置(G1，G2)使所述公共参考信号(FREF0)和所述振荡器信号(SOSC)通过或阻断所述公共参考信号(FREF0)和所述振荡器信号(SOSC)。

11.根据权利要求5至10中的一项所述的电路布置，其中，所述控制单元(CTRL)包括第二受控延迟线(DL2)，所述第二受控延迟线(DL2)与所述第一受控延迟线(DL1)匹配，并且被配置为通过根据所述控制信号(VCTRL)使所述脉冲信号(PLS)延迟来生成所述第二参考信号(PLSD)。

12.一种用于时钟和数据恢复的方法，其中，所述方法包括：

-从输入信号(SDIN)得到第一参考信号(PLSN)和第二参考信号(PLSD)；

-从根据操作模式选择的所述第一参考信号(PLSN)和所述第二参考信号(PLSD)之一得到公共参考信号(FREF0)；

-基于所述公共参考信号(FREF0)生成振荡器信号(SOSC)；

-使所述振荡器信号(SOSC)与所述公共参考信号(FREF0)同步；以及

-根据所述振荡器信号(SOSC)，从所述输入信号(SDIN)提取恢复的数据信号(RXD)。

13.根据权利要求12所述的方法，其中，

-在第一锁定操作模式期间，从所述第一参考信号(PLSN)得到所述公共参考信号(FREF0)；以及

-在第二锁定操作模式期间以及在正常操作模式期间，从所述第二参考信号(PLSD)得到所述公共参考信号(FREF0)。

14.根据权利要求13所述的方法，其中，为了使所述振荡器信号(SOSC)与所述公共参考信号(FREF0)同步，

-在所述第一锁定模式期间使用第一带宽；并且

-在所述第二锁定模式期间以及在所述正常模式期间使用低于所述第一带宽的第二带宽。

15.根据权利要求12至14中的一项所述的方法，其中，

-借助于异或运算而生成脉冲信号(PLS)和所述第一参考信号(PLSN)，所述异或运算将所述输入信号(SDIN)与所述输入信号(SDIN)的、相对于所述输入信号(SDIN)延迟了所述输入信号(SDIN)的标称位周期Tbn的预定部分的型式组合；以及

-通过根据控制信号(VCTRL)使所述脉冲信号(PLS)延迟来生成所述第二参考信号(PLSD)，所述控制信号(VCTRL)用于使所述振荡器信号(SOSC)和所述公共参考信号(FREF0)同步。