CN113886300B - 一种总线接口的时钟数据自适应恢复***及芯片 - Google Patents

一种总线接口的时钟数据自适应恢复***及芯片 Download PDF

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Abstract

本发明公开一种基于总线接口的时钟自适应恢复***及芯片，所述时钟自适应恢复***包括总线接口接收器、数据状态机和锁相环；总线接口接收器,用于采用预先生成的标准采样时钟对主机发送过来的外部数据进行接收；数据状态机，用于当所述总线接口接收器开始接收到外部数据的特定的数据位时，启动工作状态的循环转移，以开始执行一轮数据处理操作；数据状态机，用于控制工作状态的循环转移方式，并在此基础上控制锁相环调节生成目标采样时钟，以使得目标采样时钟对应产生的实际采样周期适应主机发送外部数据的实时速率的变化，并维持目标采样时钟的一个跳变沿锁定在对应的理想采样周期的中央采样区间内。

Description

一种总线接口的时钟数据自适应恢复***及芯片
技术领域
本发明涉及时钟数据恢复的技术领域，就是在接收端将数据通过本地时钟信号进行恢复的技术，具体涉及一种总线接口的时钟数据自适应恢复***及芯片。
背景技术
通用串行总线是一种高速串行总线，在串行数据通信中，为了节省开销，一般只传送数据信号而不传送与数据信号同步的时钟信号，特别是USB传输的数据包中存在的NRZI（Non Return to Zero Invert，非归零反转编码）的差分信号，用于数据传输，且无须同步的时钟信号也能产生同步的数据存取。因此，通常采用时钟数据恢复电路CDR(Clock DataRecovery，简写为CDR) 将差分信号正确地采样并生成与本地时钟同步的非归零反转编码数据。
目前使用锁相环法实现时钟数据恢复电路的方式是，通过反馈环路将串行接口内部的接收端的时钟沿与从输入数据位流中检测到的边沿对齐，完成频率和相位锁定，再提取时钟并用提取的时钟采样数据位流来恢复数据，从而在数据位时间间隔内最优化的一点上采样数据，但是，锁相环电路的环路入锁时间很长。
在实际的串行总线接口的数据传输中，输入接收端（RXD）的数据与本地时钟不仅存在相位偏移，更主要的是还存在频率偏移，本地时钟无法正确地对输入数据进行采样，会产生过大的误码率。
发明内容
为了解决总线接口传输数据过程中存在的时钟信号的频率偏移问题，本发明公开一种总线接口的时钟数据自适应恢复***及芯片，基于状态机的自动补偿机制，在逻辑电平及其时序特征方面，对实时接收到的外部数据与理想状态下的采样结果进行比较，再根据比较结果进行时钟的自适应补偿，从而调整时钟信号和数字信号同步，完成正确的时钟数据恢复。具体的技术方案如下：
一种基于总线接口的时钟自适应恢复***，所述时钟自适应恢复***通过总线接口与主机相连接；所述时钟自适应恢复***包括总线接口接收器、数据状态机和锁相环；总线接口接收器与总线接口连接；总线接口接收器,用于采用预先生成的标准采样时钟对主机发送过来的外部数据进行接收；其中，理想频率的标准采样时钟在每个理想采样周期内对理想速率的外部数据的一个比特位的采样次数设置为预设采样次数；总线接口接收器与数据状态机连接，数据状态机，用于当所述总线接口接收器开始接收到外部数据的特定的数据位时，启动工作状态的循环转移，以开始执行一轮数据处理操作；锁相环与数据状态机连接，数据状态机，用于控制工作状态的循环转移方式，并在此基础上控制锁相环调节生成目标采样时钟，以使得目标采样时钟对应产生的实际采样周期适应主机发送外部数据的实时速率的变化，并维持目标采样时钟的一个跳变沿锁定在对应的理想采样周期的中央采样区间内；其中，实际采样周期表示当前被采样的一个比特位的逻辑电平维持相同的时间。
与现有技术相比，在该时钟自适应恢复***中，该数据状态机控制所述总线接口接收器采用所述门控时钟模块生成的稳定的标准采样时钟接收所述总线接口传输的外部数据，并送往所述数据状态机以触发所述数据状态机进行工作状态的转移，让锁相环在工作状态转移的过程中将采样周期的宽度自动调节为适应采样外部数据的一个比特位所持续的时间（实际采样周期），并通过发挥锁相环的相位锁定功能，来将目标采样时钟的一个用于采样的跳变沿锁定在对应的理想采样周期的固定采样位置。
进而能够监视主机发送外部数据的实时速率与所述理想速率的大小关系，来反馈出外部数据相对于标准采样时钟的相位偏移、频率偏移，再依据对应的偏移量来动态调整状态机转移的工作状态，以使得目标采样时钟的电平宽度适应外部数据的实时速率的变化，进而实现时钟信号和数字信号同步，完成正确的时钟数据恢复功能，不易丢失数据。
进一步地，所述数据状态机，用于控制工作状态自动跟踪所述总线接口接收器实时接收到的外部数据的数据位的变化，并控制锁相环依据所述数据状态机在所述数据处理操作中实际轮询过的循环工作状态生成目标采样时钟，以使得所述目标采样时钟的电平宽度与外部数据的数据位的电平宽度同步变化；其中，数据状态机在每个循环工作状态内维持的采样时间是所述标准采样时钟的一个单位时钟周期，每个循环工作状态内所述锁相环采样外部数据的一个数据位，一个数据位是一个比特位；所述工作状态包括循环工作状态。该技术方案生成的目标采样时钟不仅适应当前采样的外部数据的数据位（所述总线接口接收器实时接收到的外部数据的数据位并被状态机轮询）的电平宽度变化，而且支持锁相环在前述锁定的跳变沿处对外部数据进行正确的采样。
进一步地，所述数据状态机，用于在主机发送外部数据的实时速率小于所述理想速率时，提前一个自适应补偿时间完成一轮数据处理操作，使所述实际采样周期被调节为小于所述理想采样周期；所述数据状态机，用于在主机发送外部数据的实时速率大于所述理想速率时，延迟一个自适应补偿时间完成一轮数据处理操作，使所述实际采样周期被调节为大于所述理想采样周期；其中，预设采样次数与单位时钟周期的乘积与预设采样误差偏移量的比值是所述自适应补偿时间；预设采样误差偏移量是属于预先配置的计数量，并且由所述外部数据相对于所述标准采样时钟的频率偏移量决定的。从而，让所述数据状态机触发锁相环输出自适应补偿时间以改变采样周期长度，用于调节一轮数据处理操作过程中所能转移的循环工作状态的数量。
进一步地，所述数据状态机配置的循环工作状态划分为第一循环工作状态和第二循环工作状态，其中，第一循环工作状态的数量与第二循环工作状态的数量的和值等于所述预设采样次数的两倍，第一循环工作状态与第二循环工作状态是属于不同类型的循环工作状态；当一轮数据处理操作的工作周期是等于一个理想采样周期时，一轮数据处理操作被所述数据状态机设置为由一次轮询操作实现；轮询操作按照转移的循环工作状态的类型划分为第一轮询操作和第二轮询操作；数据状态机，用于进入循环工作状态后，当所述总线接口接收器接收到的数据位为逻辑1时，启动第一循环工作状态的循环转移，以开始执行一次第一轮询操作，并确定开始执行一轮数据处理操作；数据状态机，还用于进入循环工作状态后，若所述总线接口接收器接收到的数据位为逻辑0时，启动第二循环工作状态的循环转移，以开始执行一次第二轮询操作，并确定开始执行一轮数据处理操作。
该技术方案分别针对数据位为逻辑1和数据位为逻辑0两种状态机循环转移情形，设置两种不同类型的循环工作状态、两种不同类型的轮询操作、更加完整地依据接收到的数据位启动工作状态的循环转移，以使得所述数据处理操作能够监视到相位偏移、频率偏移的情况。
进一步地，所述数据状态机，用于相对于一次轮询操作提前一个所述自适应补偿时间完成一轮数据处理操作，以在对应一次轮询操作中减少轮询一个所述自适应补偿时间对应的所有循环工作状态，再将当前完成的一轮数据处理操作形成的采样周期设置为实际采样周期；其中，所述数据状态机控制所述锁相环将当前一次轮询操作匹配的理想采样周期的中央位置至实际采样周期内最后一个转移到的循环工作状态所处的逻辑电平设置为与同一实际采样周期内的其余采样区间对应的循环工作状态所处的逻辑电平不同，并在相应转移的循环工作状态下控制所述锁相环将其在实际采样周期内设置出的逻辑电平输出，生成目标采样时钟，使得目标采样时钟的跳变沿锁定在对应的理想采样周期的中央采样区间内。该技术方案通过减少同一类型的循环工作状态的转移数目来缩短该类型的循环工作状态持续采样的时间以适应主机发送外部数据的实时速率大于所述理想速率的传输特征，克服实时传输的数据相对于标准采样时钟存在的频率超前的问题，保证目标采样时钟的用于采样的跳变沿对齐于自适应调节前的理想采样周期的中央位置，误码率极低。
进一步地，所述数据状态机配置的循环工作状态包括N个第一循环工作状态和M个第二循环工作状态；其中，N是大于或等于四的整数，N是所述预设采样次数，第N个第一循环工作状态用于指示工作状态转移次序的先后；M是大于或等于四的整数，M是等于N，第M个第二循环工作状态用于指示工作状态转移次序的先后；在检测到主机发送所述外部数据的实时速率大于所述理想速率时，所述数据状态机控制的同一类型的循环工作状态的循环转移过程包括：N是偶数时，从第一个同类型的循环工作状态至第N/2-1个同类型的循环工作状态、以及从第N/2+1个同类型的循环工作状态至第N-1个同类型的循环工作状态当中，在每个同类型的循环工作状态下，若所述总线接口接收器当前检测到数据位出现跳变沿时，所述数据状态机由当前一个同类型的循环工作状态转移至第一个不同类型的循环工作状态，使得所述数据状态机不在下一个同类型的循环工作状态至第N个同类型的循环工作状态之间进行转移，确定完成一轮数据处理操作，实现控制工作状态自动跟踪所述总线接口接收器实时接收到的外部数据的数据位的变化；或者，N是奇数时，从第一个同类型的循环工作状态至第N/2-3/2个同类型的循环工作状态、从第N/2+1/2个同类型的循环工作状态至第N-1个同类型的循环工作状态，在每个同类型的循环工作状态下，若所述总线接口接收器当前检测到数据位出现跳变沿时，所述数据状态机由当前一个同类型的循环工作状态转移至第一个不同类型的循环工作状态，使得所述数据状态机不在下一个同类型的循环工作状态至第N个同类型的循环工作状态之间进行转移，确定完成一轮数据处理操作，实现控制工作状态自动跟踪所述总线接口接收器实时接收到的外部数据的数据位的变化。
与现有技术相比，该技术方案将采样到第一逻辑电平的循环工作状态区分于采样到第二逻辑电平的循环工作状态，形成各代表一种逻辑电平的两种类型的循环工作状态，并保证这两种类型的循环工作状态的数量相等且都是按照次序转移的；在此基础上，该技术方案在一次轮询操作的过程中基于实际采样的数据位的逻辑电平控制相应采样时间内对应的循环工作状态的类型发生变化（第一循环工作状态和第二循环工作状态之间切换），实现将转移的同一类型的循环工作状态的采样时间或实际采样周期缩短为小于一个理想采样周期，并在一次轮询操作内来结束同一类型的循环工作状态的转移，适应被采样的同一逻辑电平的数据位的电平宽度变短，进而保证目标采样时钟的边沿和接收到的外部数据的边沿相互锁定。
进一步地，所述数据状态机，还用于相对于一次轮询操作，延迟一个所述自适应补偿时间完成一轮数据处理操作，以在新的一次轮询操作中增加轮询一个所述自适应补偿时间对应的所有循环工作状态，再将当前完成的一轮数据处理操作形成的采样周期设置为实际采样周期；其中，所述数据状态机控制所述锁相环将当前一次轮询操作匹配的理想采样周期的中央位置至实际采样周期内最后一个转移到的循环工作状态所处的逻辑电平设置为与同一实际采样周期内的其余采样区间对应的循环工作状态所处的逻辑电平不同，并在相应转移的循环工作状态下控制所述锁相环将其在实际采样周期内设置出的逻辑电平输出，生成目标采样时钟，使得目标采样时钟的跳变沿锁定在对应的理想采样周期的中央采样区间内；其中，实际采样周期内最后一个转移到的循环工作状态所处的采样区间是提前于下一次轮询操作匹配的一个理想采样周期的中央位置。该技术方案通过增加同一类型的循环工作状态的转移数目来延长该类型的循环工作状态持续采样的时间以适应主机发送外部数据的实时速率小于所述理想速率的传输特征，克服实时传输的数据相对于标准采样时钟存在的频率延迟的问题，保证目标采样时钟的用于采样的跳变沿对齐于自适应调节前的理想采样周期的中央位置，误码率极低。
进一步地，所述数据状态机配置的工作状态包括N个第一循环工作状态和M个第二循环工作状态；其中，N是大于或等于四的整数，N是等于所述预设采样次数，第N个第一循环工作状态用于指示工作状态转移次序的先后；M是大于或等于四的整数，M是等于N，第M个第二循环工作状态用于指示工作状态转移次序的先后；在主机发送所述外部数据的实时速率小于所述理想速率时，所述数据状态机控制的同类型的循环工作状态的循环转移过程包括：N是偶数时，在第N个循环工作状态下，若所述总线接口接收器当前采样到的数据位没有出现跳变沿时，所述数据状态机按照所述单位时钟周期由第N个同类型的循环工作状态转移至第一个同类型的循环工作状态，以确定已经完成当前一次所述轮询操作，并开始执行下一次所述轮询操作，直到在下一次所述轮询操作中转移过所述自适应补偿时间对应的所有同类型的循环工作状态，其中，在下一次所述轮询操作中，转移至第N/2+1个同类型的循环工作状态之前，已转移到所述自适应补偿时间对应的最后一个同类型的循环工作状态，并确定完成一轮数据处理操作，实现在所述数据处理操作中自动跟踪所述总线接口接收器实时接收到的外部数据的数据位的变化；或者，N是奇数时，在第N个循环工作状态下，若所述总线接口接收器当前采样到的数据位没有出现跳变沿时，所述数据状态机按照所述单位时钟周期由第N个同类型的循环工作状态转移至第一个同类型的循环工作状态，以确定已经完成当前一次所述轮询操作，并开始执行下一次所述轮询操作，直到在下一次所述轮询操作中转移过所述自适应补偿时间对应的所有同类型的循环工作状态，其中，在下一次所述轮询操作中，转移至第N/2+1/2个同类型的循环工作状态之前，已转移到所述自适应补偿时间对应的最后一个同类型的循环工作状态，并确定完成一轮数据处理操作，实现在所述数据处理操作中自动跟踪所述总线接口接收器实时接收到的外部数据的数据位的变化。
与现有技术相比，该技术方案将采样到第一逻辑电平的循环工作状态区分于采样到第二逻辑电平的循环工作状态，形成各代表一种逻辑电平的两种类型的循环工作状态，并保证这两种类型的循环工作状态的数量相等且都是按照次序转移的；在此基础上，该技术方案将转移的同一类型的循环工作状态的采样时间或实际采样周期扩展为大于一个理想采样周期，并在两次轮询操作内来进行同一类型的循环工作状态的转移，适应被采样的同一逻辑电平的数据位的电平宽度变长，进而保证目标采样时钟的边沿和接收到的外部数据的边沿相互锁定。
进一步地，对于第一循环工作状态和第二循环工作状态中的每一种循环工作状态，N是偶数时，所述轮询操作的具体步骤包括：从第一个循环工作状态至第N/2-1个循环工作状态，在每个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平时，所述数据状态机由当前一个循环工作状态转移至下一个循环工作状态，直到所述数据状态机转移至第N/2个循环工作状态；在第N/2个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平或第二逻辑电平时，所述数据状态机按照所述单位时钟周期由第N/2个循环工作状态转移至第N/2+1个循环工作状态；从第N/2+1个循环工作状态至第N-1个循环工作状态，在每个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平时，所述数据状态机由当前一个循环工作状态转移至下一个循环工作状态，直到所述数据状态机转移至第N个循环工作状态，以完成一次所述轮询操作；在第N个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第二逻辑电平时，所述数据状态机按照所述单位时钟周期由第N个循环工作状态转移至第一个另一种循环工作状态；在第N个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平时，所述数据状态机按照所述单位时钟周期由第N个循环工作状态转移至第一个同一种循环工作状态，以进入下一次轮询操作；其中，第一逻辑电平代表逻辑1时，第二逻辑电平代表逻辑0；或第一逻辑电平代表逻辑0时，第二逻辑电平代表逻辑1。
结合前述延迟一个所述自适应补偿时间的技术方案和提前一个所述自适应补偿时间的技术方案，本技术方案在每种循环工作状态的数目为偶数的前提下，针对同一数据位的每一次采样都对应设计出一个循环工作状态，并依据每个单位时钟周期内实际采样的逻辑电平状态去决定下一个循环工作状态的转移，既可以采用状态机的方式推进当前一次的轮询操作的正常运转以划定出一个理想采样周期，并在这一理想采样周期下轮询过数量为所述预设采样次数的第一循环工作状态或数量为所述预设采样次数的第二循环工作状态，而且能控制处于理想采样周期的中央位置的循环工作状态的类型不发生变化，以实现时钟与数据之间的相互锁定功能。
进一步地，对于第一循环工作状态和第二循环工作状态中的每一种循环工作状态，N是奇数时，所述轮询操作的具体步骤包括：从第一个循环工作状态至第N/2-3/2个循环工作状态，在每个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平时，所述数据状态机由当前一个循环工作状态转移至下一个循环工作状态，直到所述数据状态机转移至第N/2-1/2个循环工作状态；在第N/2-1/2个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平或第二逻辑电平时，所述数据状态机按照所述单位时钟周期由第N/2-1/2个循环工作状态转移至第N/2+1/2个循环工作状态；从第N/2+1/2个循环工作状态至第N-1个循环工作状态，在每个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平时，所述数据状态机由当前一个循环工作状态转移至下一个循环工作状态，直到所述数据状态机转移至第N个循环工作状态，以完成一次所述轮询操作；在第N个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平时，所述数据状态机按照所述单位时钟周期由第N个循环工作状态转移至第一个同一种循环工作状态，以进入下一次所述轮询操作；在第N个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第二逻辑电平时，所述数据状态机按照所述单位时钟周期由第N个循环工作状态转移至第一个另一种循环工作状态；其中，第一逻辑电平代表逻辑1时，第二逻辑电平代表逻辑0；或第一逻辑电平代表逻辑0时，第二逻辑电平代表逻辑1。
结合前述延迟一个所述自适应补偿时间的技术方案和提前一个所述自适应补偿时间的技术方案，本技术方案在每种循环工作状态的数目为奇数的前提下，针对同一数据位的每一次采样都对应设计出一个循环工作状态，并依据每个单位时钟周期内实际采样的逻辑电平状态去决定下一个循环工作状态的转移，既可以采用状态机的方式推进当前一次的轮询操作的正常运转以划定出一个理想采样周期，并在这一理想采样周期下轮询过数量为所述预设采样次数的第一循环工作状态或数量为所述预设采样次数的第二循环工作状态，而且能控制处于理想采样周期的中央位置的循环工作状态的类型不发生变化，以实现时钟与数据之间的相互锁定功能。
进一步地，对于第一循环工作状态和第二循环工作状态中的每一种循环工作状态，所述目标采样时钟具体为：N是偶数的前提下，当所述数据状态机处于第一个循环工作状态至第N/2个循环工作状态中的任一个循环工作状态时，所述锁相环在当前所处的一个循环工作状态的采样时间内输出第二逻辑电平；当所述数据状态机处于第N/2+1个循环工作状态至第N个循环工作状态中的任一个循环工作状态时，所述锁相环在当前所处的一个循环工作状态的采样时间内输出第一逻辑电平；N是奇数的前提下，当所述数据状态机处于第一个循环工作状态至第N/2-1/2个循环工作状态中的任一个循环工作状态时，所述锁相环在当前所处的一个循环工作状态的采样时间内输出第二逻辑电平；当所述数据状态机处于第N/2+1/2个循环工作状态至第N个循环工作状态中的任一个循环工作状态时，所述锁相环在当前所处的一个循环工作状态的采样时间内输出第一逻辑电平；其中，第一逻辑电平代表逻辑1时，第二逻辑电平代表逻辑0；或第一逻辑电平代表逻辑0时，第二逻辑电平代表逻辑1；其中，所述数据状态机实际转移过的循环工作状态的采样时间的和值等于所述实际采样周期。
在该技术方案中，无论是处于当前一次轮询操作还是下一次轮询操作，都能将当前采样匹配的一个理想采样周期的中央位置至实际采样周期内最后一个转移到的循环工作状态所处的逻辑电平设置为与同一实际采样周期内的其余采样区间对应的循环工作状态所处的逻辑电平不同，从而，锁相环将其在所述数据状态机实际转移过的循环工作状态的采样时间内配置输出的逻辑电平，按照所述单位时钟周期的先后顺序组成所述目标采样时钟。
进一步地，所述数据状态机还配置有至少一个第一初始工作状态和至少一个第二初始工作状态；所述外部数据的同步域的脉冲个数与所述预设采样次数的比值等于第一初始工作状态的数量，第一初始工作状态的数量等于第二初始工作状态的数量；其中，所述总线接口接收器在第一初始工作状态和第二初始工作状态下接收到的数据位都是属于所述外部数据的同步域；所述数据状态机，用于启动所述第一循环工作状态的循环转移之前或启动所述第二循环工作状态的循环转移之前，且在所述时钟自适应恢复***复位后，若所述总线接口接收器开始接收到的数据位为第一逻辑电平时，先进入第一初始工作状态；在第一初始工作状态下，若所述总线接口接收器接收到的数据位为第一逻辑电平时，维持在第一初始工作状态；在第一初始工作状态下，若所述总线接口接收器接收到的数据位为第二逻辑电平时，由第一初始工作状态转移至第二初始工作状态；在第二初始工作状态下，若所述总线接口接收器接收到的数据位为第二逻辑电平时，维持在第二初始工作状态；在第二初始工作状态下，若所述总线接口接收器接收到的数据位为第一逻辑电平时，由第二初始工作状态转移至第一初始工作状态，如此循环转移，直至所述外部数据的同步域的脉冲个数与所述预设采样次数的比值等于遍历过的第二初始工作状态的数量，再由第二初始工作状态转移至所述第一循环工作状态，以适应所述总线接口传输的外部数据的同步域的跳变沿；其中，所述锁相环在第一初始工作状态所处的采样时间阶段是第二逻辑电平，所述锁相环在第二初始工作状态所处的采样时间阶段是第二逻辑电平；其中，第一逻辑电平代表逻辑1时，第二逻辑电平代表逻辑0；或第一逻辑电平代表逻辑0时，第二逻辑电平代表逻辑1。
该技术方案通过连续检测跳变沿的方式，对数据位进行同步处理，使得采样时钟在连续采样主机传输过来的外部数据的同步包头的两个相同变化趋势的跳变沿后，后续接收到的有效数据位是同步于该采样时钟。提高采样的稳定度和抗干扰性。避免同步域的间隙内发生突变影响到数据位的正常采样。
进一步地，所述外部数据的实时速率小于所述理想速率时，表示在一个标准采样时钟的采样作用下，所述外部数据被采样的一个比特位的电平占据的时间长度大于所述理想采样周期的长度；所述外部数据的实时速率大于所述理想速率时，表示在一个标准采样时钟的采样作用下，所述外部数据被采样的一个比特位的逻辑电平占据的时间长度小于所述理想采样周期的长度。该技术方案基于时钟抖动、外部数据的数据位相对于采样时钟的频率偏移及相位偏移的场景，使用比特位的逻辑电平占据的时间长度（同一逻辑电平的数据位的电平宽度）表示所述外部数据的实时速率，便于与所述理想速率（对应的理想采样周期）进行对比。
进一步地，第二逻辑电平表示为逻辑0且第一逻辑电平表示为逻辑1的前提下，在所述第一循环工作状态之间转移的过程中，若当前采样到的数据位为逻辑0时，所述数据状态机配置为由所述第一循环工作状态转移至所述第二循环工作状态；第二逻辑电平表示为逻辑0且第一逻辑电平表示为逻辑1的前提下，在所述第二循环工作状态之间转移的过程中，若当前采样到的数据位为逻辑0时，所述数据状态机不配置为由所述第二循环工作状态转移至所述第一循环工作状态；第二逻辑电平表示为逻辑1且第一逻辑电平表示为逻辑0的前提下，在所述第二循环工作状态之间转移的过程中，若当前采样到的数据位为逻辑1时，则所述数据状态机配置为由所述第二循环工作状态转移至所述第一循环工作状态；第二逻辑电平表示为逻辑1且第一逻辑电平表示为逻辑0的前提下，在所述第一循环工作状态之间转移的过程中，若当前采样到的数据位为逻辑1时，所述数据状态机不配置为由所述第一循环工作状态转移至所述第二循环工作状态。
基于该技术方案，在所述数据状态机的运转过程中，在第一循环工作状态之间转移时检测到的第二逻辑电平所起到触发作用不同于在第二循环工作状态之间转移时检测到的同一种第二逻辑电平所起到触发作用，其中一种类型的循环工作状态转移过程中下检测到同一种第二逻辑电平时能够实现由当前一种类型的循环工作状态转移至另一种类型的循环工作状态，而另一种类型的循环工作状态转移过程中下检测到同一种第二逻辑电平时只能实现在同一种类型的循环工作状态之间转移，避免出现：从轮询当前一种逻辑电平的数据位切换至轮询另一种逻辑电平的数据位后，所述数据状态机无法出现无***询所述另一种逻辑电平的数据位，反而是转移回继续所述当前一种逻辑电平的数据位。
进一步地，所述总线接口是USB接口时，所述目标采样时钟的时钟频率与所述标准采样时钟的理想频率的频率差值处于USB协议要求的精度范围内，以保证所述数据状态机的工作状态在对应的时钟节点处正常运行和转换。在该技术方案下，对于 USB1.1 规范中的全速传输（Full Speed），由于其速度不是很高，因此，可采用工作于本地的48MHz时钟，并通过前述的数据状态机自适应补偿所述频率差值来生成目标采样时钟，用于对12Mbit/s数据进行正确的采样。
一种芯片，该芯片内包括所述时钟自适应恢复***。考虑到硬件实现，该芯片使用数据状态机控制所述总线接口接收器采用门控时钟模块生成的稳定的标准采样时钟接收所述总线接口传输的外部数据，并送往所述数据状态机以触发所述数据状态机进行工作状态的转移，让锁相环在工作状态转移的过程中将采样周期的宽度自动调节为适应采样外部数据的同一个比特位所持续的时间（实际采样周期），并通过发挥锁相环的相位锁定功能，来将目标采样时钟的一个用于采样的跳变沿锁定在对应的理想采样周期的固定采样位置，以使得目标采样时钟的电平宽度适应外部数据的实时速率的变化，实现时钟信号和数字信号同步，即通过动态补偿的方式使同步精度得到了保障，完成正确的时钟数据恢复功能，不易丢失数据。
附图说明
图1为本发明一实施例公开的一种基于总线接口的时钟自适应恢复***的模块示意图。
图2为本发明另一实施例中，预设采样次数为4时公开的数据状态机的工作状态的转移示意图，其中，第一循环工作状态依次为STAT0、STAT1、STAT2和STAT3，第二循环工作状态依次为STAT4、STAT5、STAT6和STAT7；RXD为总线接口接收器的数据输入端，用于接收主机传输过来的外部数据的数据位；IDLE表示第一初始工作状态，IDLE1表示第二初始工作状态。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行描述和说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本申请。基于本申请提供的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
作为一种实施例，公开一种基于总线接口的时钟自适应恢复***，所述时钟自适应恢复***通过总线接口与主机相连接，组成以所述时钟自适应恢复***（从机设备）和主机的主从结构***；如图1所示，所述时钟自适应恢复***包括总线接口接收器、数据状态机和锁相环。总线接口接收器与总线接口连接，总线接口接收器,用于采用预先生成的标准采样时钟对主机发送过来的外部数据进行接收，具体是总线接口接收器通过总线接口的串行输入引脚接收主机传输过来的RXD信号，是数据传输必不可少的。其中，所述预先生成的标准采样时钟是由图1所示的门控时钟模块输出采样时钟，图1所示的实施例使用锁存器构成的门控时钟模块在输出端输出稳定的时钟。
具体地，理想频率的标准采样时钟在每个理想采样周期内对理想速率的外部数据的一个比特位的采样次数设置为预设采样次数；在一些实施例中，主机传输过来的外部数据的理想频率为12Mhz，门控时钟模块产生的标准采样时钟是48Mhz时钟，用于所述时钟自适应恢复***或所述锁相环对输入数据的采样，在一个理想采样周期内外部数据的一个比特位数据会被标准采样时钟采样4次以正确恢复数据，其中，所述预设采样次数为4，而在实际的 USB数据传输中，比如主机传输数据的速率大于或小于12Mhz时，输入数据RXD信号与本地时钟不但存在相位偏移，更主要的是存在频率偏移，即产生采样时钟偏斜现象，因此本实施例亟需调节才能完成正确的时钟数据恢复。
如图1所示，总线接口接收器与数据状态机连接，数据状态机，用于当所述总线接口接收器开始接收到外部数据的特定的数据位时，启动工作状态的循环转移，具体是在***初始化完成后进入具备轮询功能的循环工作状态下，开始执行一轮数据处理操作，同时控制所述锁相环对接收到的外部数据开启一轮数据采样操作以实时引入一些延时。在本实施例中，锁相环与数据状态机连接，数据状态机，用于控制工作状态的循环转移方式，并在此基础上控制锁相环调节生成目标采样时钟，让目标采样时钟适应主机发送外部数据的实时速率变化，使目标采样时钟的周期等于外部数据的数据周期，达到目标采样时钟同步的目的。在一些实施例中，锁相环在工作状态转移的同时，输出所述目标采样时钟信号；具体地，由锁相环将实时调节出的延时加上或减去所述理想采样周期，让其处理的结果等于主机发送外部数据的实时速率下产生的实际采样周期的整数倍，最好是1倍，达到经过延时补偿后原来存在时钟偏斜的时钟信号边沿（上升沿或者下降沿）对齐外部数据的数据位的边沿的目的，达到时钟同步的目的，即目标采样时钟对应产生的实际采样周期适应主机发送外部数据的实时速率的变化，同时也维持目标采样时钟的一个跳变沿锁定在对应的理想采样周期的中央采样区间内。需要说明的是，实际采样周期表示当前被采样的一个比特位的逻辑电平维持相同的时间。
在本实施例中，总线接口接收器与数据状态机的配合运转中，数据状态机作为所述总线接口的一种协议引擎，处于一个无限循环运行的过程，在数据状态机的调度控制下，当初始化完成后进入某个状态下的工作模式，并根据总线接口接收器当前接收的外部数据的实时速率、采样到的数据位的位宽度或电平宽度变化在各个状态之间跳转，直到锁相环调节出的采样时钟与当前接收的外部数据的边沿对齐，保证时钟和数据的相互锁定。
在本实施例中，锁相环与数据状态机的配合运转中，锁相环还用于输入所述总线接口接收器传输过来的外部数据，在图1的实施例是经过数据状态机传输给锁相环，或理解为在数据状态机的调度控制下由所述总线接口接收器传输给锁相环；一个锁相环是由鉴相器、低通滤波器和压控振荡器构成的，在这个锁相环中，原始的输入数据（外部数据）和压控振荡器输出的采样时钟通过鉴相器进行鉴相后，生成电压差信号；低通滤波器完成对该电压差信号低通滤波，保证***环路的稳定性；在所述数据状态机调度下，滤波后的电压差信号作用在压控振荡器上促使其输出信号频率随着所述数据状态机配置的工作状态的转移而与输入的外部数据的信号频率靠拢，直至频差消除而完成频率和相位锁定，即将原来存在时钟偏斜的时钟信号边沿（上升沿或者下降沿）调节为对齐外部数据的特定数据位的边沿；锁相环通过前述反馈调整，压控振荡器的输出时钟会逐渐完成对输入数据（外部数据）在一个理想采样周期的中心采样，并保持这种工作状态，确定压控振荡器的输出信号是所述目标采样时钟，并维持目标采样时钟的一个跳变沿锁定在对应的理想采样周期的中央采样区间内；此时，通过所述时钟自适应恢复***内部的一个触发器，用所述目标采样时钟对所述外部数据进行采样后输出数据，就完成了正确的时钟数据恢复的功能。
在锁相环与数据状态机的配合运转中，降低时钟偏斜、频率偏移问题是必不可少的环节，目前时钟偏斜使数字***各个区域的时钟边沿产生偏差，这种偏差可能由时钟缓冲延迟、时钟网络传播延时等原因造成的。本实施例的锁相环比较输入时钟和反馈时钟的相位关系不断调节压控振荡器输出时钟的频率和相位，逐步补偿时钟分布网络产生的延时，尤其是，锁相环则在输入时钟和反馈时钟之间组建可变延时链结构，数据状态机根据主机发送外部数据的实时速率与所述理想速率的大小关系改变工作状态的循环转移方式，进而控制锁相环自适应地调节前述的可变延时链接入的延时值，由锁相环产生一种对应于数据状态机的工作状态的持续时间的自适应补偿时间，用于控制输入时钟和反馈时钟相位对齐，实现锁相环对所述目标采样时钟的一个跳变沿的锁定功能，具体锁定在对应的理想采样周期的中央采样区间内；其中，所述中央采样区间包括对应的理想采样周期的中间位置或提前于该中间位置的预设采样位置，该预设采样位置是由时钟偏移量决定的
需要说明的是，本实施例公开的锁相环，根据实现方法不同又可以分为模拟DLL、数字DLL以及数模混合DLL。模拟DLL和 数模混合DLL电路采用压控可变延时链结构。数字DLL可变延时链延时单元的延时值是固定不变的，它是通过所述数据状态机改变输入时钟经过可变延时链所产生延时的大小来调整反馈时钟和输入时钟的相位关系，其中，所述数据状态机作为一种数字逻辑控制模块，其配置出的工作状态的循环转移方式决定前述的可变延时链的结构。另外，全数字DLL 的典型电路结构包括RDLL、SARDLL以及TDCDLL，其中RDLL实现方法又包括SRDLL和CRDLL。出于对时钟***稳定性的考虑，所述数据状态机是采用计数器控制所述锁相环在相应的工作状态下进行自适应调节，不容易出现失锁的情况，拥有更稳定的性能，从而能够满足抗环境变化的要求。
与现有技术相比，在该时钟自适应恢复***中，该数据状态机控制所述总线接口接收器采用所述门控时钟模块生成的稳定的标准采样时钟接收所述总线接口传输的外部数据，并送往所述数据状态机以触发所述数据状态机进行工作状态的转移，让锁相环在工作状态转移的过程中将采样周期的宽度自动调节为适应采样外部数据的一个比特位所持续的时间（实际采样周期），并通过发挥锁相环的相位锁定功能，来将目标采样时钟的一个用于采样的跳变沿锁定在对应的理想采样周期的固定采样位置。从而能够监视主机发送外部数据的实时速率与所述理想速率的大小关系，来反馈出外部数据相对于标准采样时钟的相位偏移、频率偏移，再依据对应的偏移量来动态调整状态机转移的工作状态，以使得目标采样时钟的电平宽度适应外部数据的实时速率的变化，进而实现时钟信号和数字信号同步，完成正确的时钟数据恢复功能，不易丢失数据。
在上述实施例的基础上，所述数据状态机，用于在当前一轮数据处理操作中，控制工作状态自动跟踪所述总线接口接收器实时接收到的外部数据的数据位的变化，能够检测到主机发送外部数据的实时速率与所述理想速率的大小关系；并控制锁相环依据所述数据状态机在所述数据处理操作中实际轮询过的循环工作状态生成目标采样时钟，实际上是在相同的时间内，锁相环在对外部数据执行一轮数据采样操作，以根据输入锁相环的外部数据与锁相环内部的采样时钟的相位比较结果，调节输出的时钟信号的频率逼近输入锁相环的外部数据的频率，直至相等才生成所述目标采样时钟，当输入锁相环的外部数据的频率（等效于主机发送外部数据的速率）发生变化时，所述目标采样时钟在所述锁相环的反馈调节作用下作出适应性的变化，产生新的所述目标采样时钟。从而所述目标采样时钟的电平宽度与外部数据的数据位的电平宽度同步变化，实现所述目标采样时钟在一个实际采样周期中的末端边沿与外部数据的一个数据位在一个实际采样周期中的末端边沿对齐。需要说明的是，所述数据状态机在每个循环工作状态内维持的采样时间是所述标准采样时钟的一个单位时钟周期，一个单位时钟周期作为一个计数单位，预设采样次数个单位时钟周期为一个理想采样周期；具体地，每个循环工作状态内所述锁相环采样外部数据的有效数据段一个数据位，一个数据位是一个比特位；所述工作状态包括循环工作状态；所述外部数据包括同步域和有效数据段。本实施例生成的目标采样时钟不仅适应当前采样的外部数据的数据位（所述总线接口接收器实时接收到的外部数据的数据位并被状态机轮询）的电平宽度变化，而且支持锁相环在前述锁定的跳变沿处对外部数据进行正确的采样。
具体地，所述数据状态机，用于在主机发送外部数据的实时速率小于所述理想速率时，提前一个自适应补偿时间完成一轮数据处理操作，使所述实际采样周期被调节为小于所述理想采样周期，从而达到控制工作状态自动跟踪所述总线接口接收器实时接收到的外部数据的数据位缩短位宽（相对于理想采样周期的电平宽度），再由锁相环依据所述数据状态机在所述数据处理操作中实际轮询过的循环工作状态生成目标采样时钟，其中，所述实际采样周期对应最新生成的目标采样时钟。所述数据状态机，用于在主机发送外部数据的实时速率大于所述理想速率时，延迟一个自适应补偿时间完成一轮数据处理操作，使所述实际采样周期被调节为大于所述理想采样周期，从而达到控制工作状态自动跟踪所述总线接口接收器实时接收到的外部数据的数据位的延长位宽（相对于理想采样周期的电平宽度）的目的，再由锁相环依据所述数据状态机在所述数据处理操作中实际轮询过的循环工作状态生成目标采样时钟。需要说明的是，预设采样次数与单位时钟周期的乘积与预设采样误差偏移量的比值是所述自适应补偿时间；预设采样误差偏移量是属于预先配置的计数量，并且由所述外部数据相对于所述标准采样时钟的频率偏移量决定的，用于锁相环产生时间补偿量。因此，本实施例让所述数据状态机触发锁相环输出自适应补偿时间以改变采样周期长度，用于调节一轮数据处理操作过程中所能转移的循环工作状态的数量。
在前述实施例的基础上，所述数据状态机配置的循环工作状态划分为第一循环工作状态和第二循环工作状态，其中，第一循环工作状态的数量与第二循环工作状态的数量的和值等于所述预设采样次数的两倍，第一循环工作状态与第二循环工作状态是属于不同类型的循环工作状态，且二者作用的触发转移的条件相似，但各自代表的采样数据位是不同，各自执行的时间周期是不同的；当一轮数据处理操作的工作周期是等于一个理想采样周期时，一轮数据处理操作被所述数据状态机设置为由一次轮询操作实现；轮询操作按照转移的循环工作状态的类型划分为第一轮询操作和第二轮询操作。数据状态机，用于进入循环工作状态后，即完成初始化工作后，当所述总线接口接收器开始接收到的数据位为逻辑1时，启动第一循环工作状态的循环转移，以开始执行一次第一轮询操作，并确定开始执行一轮数据处理操作，同时控制所述锁相环开始采样外部数据的对应数据位，以开始调节产生目标采样时钟。数据状态机，还用于进入循环工作状态后，即完成初始化工作后，若所述总线接口接收器开始接收到的数据位为逻辑0时，启动第二循环工作状态的循环转移，以开始执行一次第二轮询操作，并确定开始执行一轮数据处理操作，同时控制所述锁相环开始采样外部数据的对应数据位，以同步产生目标采样时钟。本实施例分别针对数据位为逻辑高电平（1）和数据位为逻辑低电平（0）两种状态机循环转移情形，设置两种不同类型的循环工作状态、两种不同类型的轮询操作、更加完整地依据接收到的数据位启动工作状态的循环转移，以使得所述数据处理操作能够监视到相位偏移、频率偏移的情况。
具体地，所述数据状态机配置的工作状态包括N个第一循环工作状态和M个第二循环工作状态；其中，N是大于或等于四的整数，N是所述预设采样次数，第N个第一循环工作状态用于指示工作状态转移次序的先后；M是大于或等于四的整数，M是所述预设采样次数，第M个第二循环工作状态用于指示工作状态转移次序的先后。
作为一种通用的实施例，如图2所示，N是4时，第一个第一循环工作状态为STAT0，第二个第一循环工作状态为STAT1，第三个第一循环工作状态为STAT2，第四个第一循环工作状态为STAT4，第一个第二循环工作状态为STAT4，第二个第二循环工作状态为STAT5，第一个第二循环工作状态为STAT4，第二个第二循环工作状态为STAT5，第三个第二循环工作状态为STAT6，第四个第二循环工作状态为STAT7；RXD为总线接口接收器的数据输入端，用于接收主机传输过来的外部数据的数据位。第一逻辑电平为逻辑1，第二逻辑电平为逻辑0。
结合图2可知，所述数据状态机控制的第一循环工作状态的循环转移如下：
在STAT0下，若所述总线接口接收器当前采样到外部数据的一个数据位RXD为逻辑1时，所述数据状态机由STAT0转移至STAT1；若RXD为逻辑0时，所述数据状态机由STAT0转移至STAT4。其中，在STAT0下RXD的初始状态为逻辑1。
在STAT1下，无论RXD为逻辑1还是逻辑0，所述数据状态机都由STAT1转移至STAT2。
在STAT2下，若RXD为逻辑1时，所述数据状态机由STAT2转移至STAT3，完成一次所述轮询操作；若RXD为逻辑0时，所述数据状态机由STAT2转移至STAT4。
在STAT3下，若RXD为逻辑1时，所述数据状态机由STAT3转移至STAT0，则进入下一次所述轮询操作；若RXD为逻辑0时，所述数据状态机由STAT3转移至STAT4。
结合图2可知，所述数据状态机控制的第二循环工作状态的循环转移如下：
在STAT4下，若所述总线接口接收器当前采样到外部数据的一个数据位RXD为逻辑0时，所述数据状态机由STAT4转移至STAT5；若RXD为逻辑1时，所述数据状态机由STAT4转移至STAT0。
在STAT5下，无论RXD为逻辑1还是逻辑0，所述数据状态机都由STAT5转移至STAT6。
在STAT6下，若RXD为逻辑0时，所述数据状态机由STAT6转移至STAT7，完成一次所述轮询操作；若RXD为逻辑1时，所述数据状态机由STAT6转移至STAT0。
在STAT7下，若RXD为逻辑0时，所述数据状态机由STAT7转移至STAT4，进入下一次所述轮询操作；若RXD为逻辑1时，所述数据状态机由STAT7转移至STAT0。
从而，对于第一循环工作状态和第二循环工作状态中的每一种循环工作状态，N是偶数时，所述轮询操作的具体步骤包括：从第一个循环工作状态至第N/2-1个循环工作状态，在每个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平时，所述数据状态机由当前一个循环工作状态转移至下一个循环工作状态，直到所述数据状态机转移至第N/2个循环工作状态；在第N/2个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平或第二逻辑电平时，即在第N/2个循环工作状态的采样时间内，无论是否出现跳变沿，所述数据状态机都按照所述单位时钟周期由第N/2个循环工作状态转移至第N/2+1个循环工作状态；从第N/2+1个循环工作状态至第N-1个循环工作状态，在每个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平时，所述数据状态机由当前一个循环工作状态转移至下一个循环工作状态，直到所述数据状态机转移至第N个循环工作状态，以完成一次所述轮询操作；在第N个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第二逻辑电平时，所述数据状态机按照所述单位时钟周期由第N个循环工作状态转移至第一个另一种循环工作状态；在第N个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平时，所述数据状态机按照所述单位时钟周期由第N个循环工作状态转移至第一个同一种循环工作状态，以进入下一次轮询操作。其中，第一逻辑电平代表逻辑1时，第二逻辑电平代表逻辑0；或第一逻辑电平代表逻辑0时，第二逻辑电平代表逻辑1。
作为实施例一，即主机发送外部数据的实时速率大于所述理想速率的场景下，所述数据状态机，相对于一次第一轮询操作，提前一个所述自适应补偿时间完成一轮数据处理操作，即以提前一个所述自适应补偿时间的方式结束一次所述第一轮询操作，以减少轮询一个所述自适应补偿时间对应的所有第一循环工作状态，再将提前结束的一次所述第一轮询操作形成的采样周期设置为第一实际采样周期；其中，在所述数据状态机的控制下，所述锁相环将第一实际采样周期内的最后转移到的一个第一循环工作状态所处的逻辑电平设置为与同一第一实际采样周期内的其余采样区间对应的第一循环工作状态所处的逻辑电平不同，并在相应转移的第一循环工作状态下控制锁相环将第一实际采样周期内最新设置出的逻辑电平输出，生成第一目标采样时钟，使得第一目标采样时钟的跳变沿锁定在对应的理想采样周期的中央采样区间内；其中，所述实际采样周期包括第一实际采样周期，所述目标采样时钟包括第一目标采样时钟。
在实施例一中，主机发送所述外部数据的实时速率大于所述理想速率时，即RXD的信号的电平宽度比理想采样周期的长度小的实施场景下，结合图2可知，所述数据状态机转移至STAT2，且检测到RXD为逻辑0时，则所述数据状态机由STAT2转移至STAT4，表示在当前的第一轮询操作中RXD保持为逻辑1的时间小于理想采样周期，转移至STAT4后便结束当前的第一轮询操作，确定完成一轮数据处理操作。因此，在该实施例中，所述数据状态机不由STAT2转移至STAT3，减少轮询一个所述自适应补偿时间对应的所有第一循环工作状态，提前一个所述自适应补偿时间完成一轮数据处理操作，以提前一个所述自适应补偿时间的方式结束一次所述第一轮询操作；本实施例调节理想采样周期减少一个单位采样周期对应的STAT3，以适应RXD的逻辑1电平的变化，让实际采样周期等于RXD在一个实际采样周期内电平宽度，完成时钟数据边沿对齐。从而，N是偶数时，从第一个同类型的循环工作状态至第N/2-1个同类型的循环工作状态、以及从第N/2+1个同类型的循环工作状态至第N-1个同类型的循环工作状态当中，在每个同类型的循环工作状态下，若所述总线接口接收器当前采样到的数据位出现跳变沿时，对应于实施例一的由逻辑1跳变为逻辑0，由当前一个同类型的循环工作状态转移至第一个不同类型的循环工作状态，使得所述数据状态机不在下一个同类型的循环工作状态至第N个同类型的循环工作状态之间进行转移，确定完成一轮数据处理操作，实现控制工作状态自动跟踪所述总线接口接收器实时接收到的外部数据的数据位的变化。其中，在第N/2个第一循环工作状态（STAT1）下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平或第二逻辑电平时，即在第N/2个循环工作状态的采样时间内，无论是否出现跳变沿，所述数据状态机都按照所述单位时钟周期由第N/2个第一循环工作状态转移至第N/2+1个第一循环工作状态。能控制处于理想采样周期的中央位置的循环工作状态的类型不发生变化，以实现时钟与数据之间的相互锁定功能。
在实施例一的基础上，N等于4时，结合图2可知，当所述数据状态机处于STAT0和STAT1时，所述锁相环在当前所处的一个第一循环工作状态的采样时间内输出逻辑0；当所述数据状态机处于STAT3和STAT4时，所述锁相环在当前所处的一个循环工作状态的采样时间内输出逻辑1。从而N是偶数的前提下，当所述数据状态机处于第一个循环工作状态至第N/2个循环工作状态中的任一个循环工作状态时，所述锁相环在当前所处的一个循环工作状态的采样时间内输出第二逻辑电平；当所述数据状态机处于第N/2+1个循环工作状态至第N个循环工作状态中的任一个循环工作状态时，所述锁相环在当前所处的一个循环工作状态的采样时间内输出第一逻辑电平。其中，第一逻辑电平代表逻辑1时，第二逻辑电平代表逻辑0；或第一逻辑电平代表逻辑0时，第二逻辑电平代表逻辑1。
作为实施例二，N是奇数时，所述数据状态机控制的同一类型的循环工作状态的循环转移过程包括：从第一个循环工作状态至第N/2-3/2个循环工作状态，在每个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平时，所述数据状态机由当前一个循环工作状态转移至下一个循环工作状态，直到所述数据状态机转移至第N/2-1/2个循环工作状态；在第N/2-1/2个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平或第二逻辑电平时，即在第N/2-1/2个循环工作状态的采样时间内，无论是否出现跳变沿，所述数据状态机都按照所述单位时钟周期由第N/2-1/2个循环工作状态转移至第N/2+1/2个循环工作状态；从第N/2+1/2个循环工作状态至第N-1个循环工作状态，在每个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平时，所述数据状态机由当前一个循环工作状态转移至下一个循环工作状态，直到所述数据状态机转移至第N个循环工作状态，以完成一次所述轮询操作；在第N个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平时，所述数据状态机按照所述单位时钟周期由第N个循环工作状态转移至第一个同一种循环工作状态，以进入下一次所述轮询操作；在第N个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第二逻辑电平时，所述数据状态机按照所述单位时钟周期由第N个循环工作状态转移至第一个另一种循环工作状态。其中，第一逻辑电平代表逻辑1时，第二逻辑电平代表逻辑0；或第一逻辑电平代表逻辑0时，第二逻辑电平代表逻辑1。
在主机发送所述外部数据的实时速率大于所述理想速率的实施场景下，所述数据状态机控制的同类型的循环工作状态的循环转移过程包括：N是奇数时，从第一个同类型的循环工作状态至第N/2-3/2个同类型的循环工作状态、从第N/2+1/2个同类型的循环工作状态至第N-1个同类型的循环工作状态，在每个同类型的循环工作状态下，若所述总线接口接收器当前采样到的数据位出现跳变沿时，所述数据状态机由当前一个同类型的循环工作状态转移至第一个不同类型的循环工作状态，使得所述数据状态机不在下一个同类型的循环工作状态至第N个同类型的循环工作状态之间进行转移，表明主机发送所述外部数据的实时速率大于所述理想速率，即检测到RXD的信号的电平宽度比理想采样周期的长度小，进而确定减少轮询一个所述自适应补偿时间对应的所有循环工作状态，并确定完成一轮数据处理操作，实现控制工作状态自动跟踪所述总线接口接收器实时接收到的外部数据的数据位的变化。N是奇数的前提下，当所述数据状态机处于第一个循环工作状态至第（N-1）/2个循环工作状态中的任一个循环工作状态时，所述锁相环在当前所处的一个循环工作状态的采样时间内输出第二逻辑电平；当所述数据状态机处于第（N+1）/2个循环工作状态至第N个循环工作状态中的任一个循环工作状态时，所述锁相环在当前所处的一个循环工作状态的采样时间内输出第一逻辑电平；其中，所述数据状态机实际转移过的循环工作状态的采样时间的和值等于所述实际采样周期。其中，第一逻辑电平代表逻辑1时，第二逻辑电平代表逻辑0；或第一逻辑电平代表逻辑0时，第二逻辑电平代表逻辑1。
作为实施例三，即主机发送外部数据的实时速率小于所述理想速率的场景下，所述数据状态机，相对于一次第一轮询操作，延迟一个所述自适应补偿时间完成一轮数据处理操作，即以延迟一个所述自适应补偿时间的方式结束一次所述第一轮询操作，以增加轮询一个所述自适应补偿时间对应的所有第一循环工作状态，再将延迟结束的一次所述第一轮询操作形成的采样周期设置为第一实际采样周期；其中，在所述数据状态机的控制下，所述锁相环将第一实际采样周期内的最后转移到的一个第一循环工作状态所处的逻辑电平设置为与同一第一实际采样周期内的其余采样区间对应的第一循环工作状态所处的逻辑电平不同，并在相应转移的第一循环工作状态下控制锁相环将第一实际采样周期内最新设置出的逻辑电平输出，生成第一目标采样时钟，使得第一目标采样时钟的跳变沿锁定在对应的理想采样周期的中央采样区间内；其中，所述实际采样周期包括第一实际采样周期，所述目标采样时钟包括第一目标采样时钟。值得注意的是，实际采样周期内最后一个转移到的循环工作状态所处的采样区间是提前于下一次轮询操作匹配的一个理想采样周期的中央位置，即：实际采样周期包括当前一次轮询操作的完整采样周期和下一次轮询操作的部分采样周期，而最后一个转移到的第一循环工作状态一定会在下一次轮询操作匹配的一个理想采样周期的中央位置之前转移成第二循环工作状态，因为本实施例中的外部数据和/或采样时钟（实际采样时钟）存在的时钟抖动、频率偏移不会超过对应理想采样周期的中央位置。
在实施例三中，主机发送所述外部数据的实时速率小于所述理想速率时，即RXD的信号的电平宽度比理想采样周期的长度大的实施场景下，结合图2可知，所述数据状态机转移至STAT3，且检测到RXD为逻辑1时，则所述数据状态机由STAT3转移至STAT0，表示在当前的第一轮询操作中RXD保持为逻辑1的时间大于理想采样周期，转移至STAT0，则确定进入下一次第一轮询操作，锁相环完成STAT0处的采样操作后，所述数据状态机确定完成一轮数据处理操作。因此，在该实施例中，所述数据状态机由STAT3转移至STAT0，以在新的一次轮询操作中增加轮询一个所述自适应补偿时间对应的所有循环工作状态，相对于一次轮询操作，延迟一个所述自适应补偿时间完成一轮数据处理操作，以延迟一个所述自适应补偿时间的方式结束一次所述第一轮询操作；本实施例调节理想采样周期增加一个单位采样周期对应的STAT0，以适应RXD的逻辑1电平的变化，让实际采样周期等于RXD在一个实际采样周期内电平宽度，完成时钟数据边沿对齐。从而，N是偶数时，在第N个循环工作状态下，若所述总线接口接收器当前采样到的数据位维持同一逻辑电平时，该段采样时间内没有出现跳变沿时，所述数据状态机按照所述单位时钟周期由第N个同类型的循环工作状态转移至第一个同类型的循环工作状态，以确定已经完成当前一次所述轮询操作，并开始执行下一次所述轮询操作，直到在下一次所述轮询操作中转移过所述自适应补偿时间对应的所有同类型的循环工作状态，其中，在下一次所述轮询操作中，转移至第N/2+1个同类型的循环工作状态之前，已转移到所述自适应补偿时间对应的最后一个同类型的循环工作状态，并确定完成一轮数据处理操作，实现在所述数据处理操作中自动跟踪所述总线接口接收器实时接收到的外部数据的数据位的变化。其中，在第N/2个第一循环工作状态（STAT1）下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平或第二逻辑电平时，即在第N/2个第一循环工作状态的采样时间内，无论是否出现跳变沿，所述数据状态机都按照所述单位时钟周期由第N/2个第一循环工作状态转移至第N/2+1个第一循环工作状态。能控制处于理想采样周期的中央位置的循环工作状态的类型不发生变化，以实现时钟与数据之间的相互锁定功能。其中，第一逻辑电平代表逻辑1时，第二逻辑电平代表逻辑0；或第一逻辑电平代表逻辑0时，第二逻辑电平代表逻辑1。
在实施例三的基础上，N等于4时，结合图2可知，当所述数据状态机处于STAT0和STAT1时，所述锁相环在当前所处的一个第一循环工作状态的采样时间内输出逻辑0；当所述数据状态机处于STAT3和STAT4时，所述锁相环在当前所处的一个循环工作状态的采样时间内输出逻辑1。从而N是偶数的前提下，当所述数据状态机处于第一个循环工作状态至第N/2个循环工作状态中的任一个循环工作状态时，所述锁相环在当前所处的一个循环工作状态的采样时间内输出第二逻辑电平；当所述数据状态机处于第N/2+1个循环工作状态至第N个循环工作状态中的任一个循环工作状态时，所述锁相环在当前所处的一个循环工作状态的采样时间内输出第一逻辑电平。其中，第一逻辑电平代表逻辑1时，第二逻辑电平代表逻辑0；或第一逻辑电平代表逻辑0时，第二逻辑电平代表逻辑1。
作为实施例四，对于第一循环工作状态和第二循环工作状态中的每一种循环工作状态，N是奇数时，所述轮询操作的具体步骤包括：从第一个循环工作状态至第N/2-3/2个循环工作状态，在每个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位没有出现跳变沿时，所述数据状态机由当前一个循环工作状态转移至下一个循环工作状态，直到所述数据状态机转移至第N/2-1/2个循环工作状态；在第N/2-1/2个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平或第二逻辑电平时，即检测到跳变沿时，所述数据状态机还是按照所述单位时钟周期由第N/2-1/2个循环工作状态转移至第N/2+1/2个循环工作状态；从第N/2+1/2个循环工作状态至第N-1个循环工作状态，在每个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平时，所述数据状态机由当前一个循环工作状态转移至下一个循环工作状态，直到所述数据状态机转移至第N个循环工作状态，以完成一次所述轮询操作；在第N个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平时，所述数据状态机按照所述单位时钟周期由第N个循环工作状态转移至第一个同一种循环工作状态，以进入下一次所述轮询操作；在第N个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第二逻辑电平时，所述数据状态机按照所述单位时钟周期由第N个循环工作状态转移至第一个另一种循环工作状态。其中，第一逻辑电平代表逻辑1时，第二逻辑电平代表逻辑0；或第一逻辑电平代表逻辑0时，第二逻辑电平代表逻辑1。
N是奇数时，在第N个循环工作状态下，若所述总线接口接收器当前采样到的数据位没有出现跳变沿时，所述数据状态机按照所述单位时钟周期由第N个同类型的循环工作状态转移至第一个同类型的循环工作状态，以确定已经完成当前一次所述轮询操作，并开始执行下一次所述轮询操作，直到在下一次所述轮询操作中转移过所述自适应补偿时间对应的所有同类型的循环工作状态，其中，在下一次所述轮询操作中，转移至第N/2+1/2个同类型的循环工作状态之前，已转移到所述自适应补偿时间对应的最后一个同类型的循环工作状态，并确定完成一轮数据处理操作，也表明主机发送所述外部数据的实时速率小于所述理想速率，即检测到RXD的信号的电平宽度比理想采样周期的长度大，进而确定增加轮询一个所述自适应补偿时间对应的所有循环工作状态，并确定完成一轮数据处理操作，实现控制工作状态自动跟踪所述总线接口接收器实时接收到的外部数据的数据位的变化。需要说明的是，N是奇数的前提下，当所述数据状态机处于第一个循环工作状态至第（N-1）/2个循环工作状态中的任一个循环工作状态时，所述锁相环在当前所处的一个循环工作状态的采样时间内输出第二逻辑电平；当所述数据状态机处于第（N+1）/2个循环工作状态至第N个循环工作状态中的任一个循环工作状态时，所述锁相环在当前所处的一个循环工作状态的采样时间内输出第一逻辑电平；其中，所述数据状态机实际转移过的循环工作状态的采样时间的和值等于所述实际采样周期。
在实施例一至实施例四中，当第二逻辑电平表示为逻辑0且第一逻辑电平表示为逻辑1时，在所述第一循环工作状态之间转移的过程中，若当前采样到数据位为逻辑0时，则表示采样到数据位由逻辑1变为逻辑0，检测到下降沿，则由所述第一循环工作状态转移至所述第二循环工作状态，其中，所述外部数据在所述第二循环工作状态内是配置为在所述标准采样时钟的下降沿处被采样，连续采样到的数据位为逻辑1时才能维持在所述第一循环工作状态之间转移；第二逻辑电平表示为逻辑1且第一逻辑电平表示为逻辑0的前提下，在所述第一循环工作状态之间转移的过程中，若当前采样到的数据位为逻辑1时，则表示采样到数据位由逻辑1变为逻辑1，没有检测到跳变沿，所述数据状态机不配置为由所述第一循环工作状态转移至所述第二循环工作状态。因此，通过设置所述外部数据在每一种循环工作状态内边沿采样特征，来让所述第二逻辑电平作为不同类型的循环工作状态的转移的触发信号的功能得到限制。
作为实施五，在第二轮询操作中，主机发送所述外部数据的实时速率大于所述理想速率时，即RXD的信号的电平宽度比理想采样周期的长度小的实施场景下，结合图2可知，在RXD的信号保持逻辑0的前提下，所述数据状态机由STAT4转移至STAT5，再由STAT5转移至STAT6后，若检测到RXD为逻辑0时，则所述数据状态机由STAT6转移至STAT0，表示在当前的第二轮询操作中RXD保持为逻辑1的时间小于理想采样周期，转移至STAT0后便结束当前的第二轮询操作，确定完成一轮数据处理操作。因此，在该实施例中，所述数据状态机不由STAT6转移至STAT7，减少轮询一个所述自适应补偿时间对应的所有第二循环工作状态，提前一个所述自适应补偿时间完成一轮数据处理操作，以提前一个所述自适应补偿时间的方式结束一次所述第二轮询操作；本实施例调节理想采样周期减少一个单位采样周期对应的STAT7，以适应RXD的逻辑0电平的变化，让实际采样周期等于RXD在一个实际采样周期内电平宽度，完成时钟数据边沿对齐。
从而，N是偶数时，从第一个同类型的循环工作状态至第N/2-1个同类型的循环工作状态、以及从第N/2+1个同类型的循环工作状态至第N-1个同类型的循环工作状态当中，在每个同类型的循环工作状态下，若所述总线接口接收器当前采样到的数据位出现跳变沿时，所述数据状态机由当前一个同类型的循环工作状态转移至第一个不同类型的循环工作状态，使得所述数据状态机不在下一个同类型的循环工作状态至第N个同类型的循环工作状态之间进行转移，确定完成一轮数据处理操作，实现控制工作状态自动跟踪所述总线接口接收器实时接收到的外部数据的数据位的变化。其中，在第N/2个第二循环工作状态（STAT5）下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平或第二逻辑电平时，所述数据状态机按照所述单位时钟周期由第N/2个第二循环工作状态转移至第N/2+1个第二循环工作状态。能控制处于理想采样周期的中央位置的循环工作状态的类型不发生变化，以实现时钟与数据之间的相互锁定功能。
在实施例五的基础上，N等于4时，结合图2可知，当所述数据状态机处于STAT4和STAT5时，所述锁相环在当前所处的一个第二循环工作状态的采样时间内输出逻辑0；当所述数据状态机处于STAT6和STAT7时，所述锁相环在当前所处的一个第二循环工作状态的采样时间内输出逻辑1。以形成一个实际采样周期内的目标采样时钟。
需要说明的是，在第二轮询操作中，N是奇数时，所述数据状态机可参照实施例二的循环工作状态的运转规则来应对主机发送所述外部数据的实时速率大于所述理想速率的实施场景，完成一轮数据处理操作。
作为实施例六，主机发送所述外部数据的实时速率小于所述理想速率时，即RXD的信号的电平宽度比理想采样周期的长度大的实施场景下，结合图2可知，在RXD的信号保持逻辑0的前提下，所述数据状态机由STAT4转移至STAT5，再由STAT5转移至STAT6，再由STAT6转移至STAT7后，若检测到RXD为逻辑1时，则所述数据状态机由STAT7转移至STAT4，表示在当前的第二轮询操作中RXD保持为逻辑0的时间大于理想采样周期，转移至STAT4，则确定进入下一次第二轮询操作，并确定完成一轮数据处理操作。因此，在该实施例中，所述数据状态机由STAT7转移至STAT4，以在新的一次第二轮询操作中增加轮询一个所述自适应补偿时间对应的所有循环工作状态，相对于一次第二轮询操作，延迟一个所述自适应补偿时间完成一轮数据处理操作，以延迟一个所述自适应补偿时间的方式结束一次所述第二轮询操作；本实施例调节理想采样周期增加一个单位采样周期对应的STAT4，以适应RXD的逻辑0电平的变化，让实际采样周期等于RXD在一个实际采样周期内电平宽度，完成时钟数据边沿对齐。从而，N是偶数时，在第N个循环工作状态下，若所述总线接口接收器当前采样到的数据位没有出现跳变沿时，所述数据状态机按照所述单位时钟周期由第N个同类型的循环工作状态转移至第一个同类型的循环工作状态，以确定已经完成当前一次所述轮询操作，并开始执行下一次所述轮询操作，直到在下一次所述轮询操作中转移过所述自适应补偿时间对应的所有同类型的循环工作状态，实现在所述数据处理操作中自动跟踪所述总线接口接收器实时接收到的外部数据的数据位的变化；其中，在下一次所述轮询操作中，转移至第N/2+1个同类型的循环工作状态之前，已转移到所述自适应补偿时间对应的最后一个同类型的循环工作状态，并确定完成一轮数据处理操作；其中，在第N/2个第一循环工作状态（STAT1）下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平或第二逻辑电平时，所述数据状态机按照所述单位时钟周期由第N/2个第一循环工作状态转移至第N/2+1个第一循环工作状态。能控制处于理想采样周期的中央位置的循环工作状态的类型不发生变化，以实现时钟与数据之间的相互锁定功能。
在实施例六的基础上，N等于4时，结合图2可知，当所述数据状态机处于STAT4和STAT5时，所述锁相环在当前所处的一个第二循环工作状态的采样时间内输出逻辑0；当所述数据状态机处于STAT6和STAT7时，所述锁相环在当前所处的一个第二循环工作状态的采样时间内输出逻辑1。以形成一个实际采样周期内的目标采样时钟。
需要说明的是，在第二轮询操作中，N是奇数时，所述数据状态机可参照实施例四涉及的循环工作状态的运转规则来应对主机发送所述外部数据的实时速率大于所述理想速率的实施场景，完成一轮数据处理操作。
需要补充的是，在实施例五至实施例六中，当第二逻辑电平表示为逻辑1且第一逻辑电平表示为逻辑0时，在所述第二循环工作状态之间转移的过程中，若当前采样到数据位为逻辑1时，则表示采样到数据位由逻辑0变为逻辑1，检测到上升沿，则由所述第二循环工作状态转移至所述第一循环工作状态，其中，所述外部数据在所述第一循环工作状态内是配置为在所述标准采样时钟的上升沿处被采样，连续采样到的数据位为逻辑0时才能维持在所述第二循环工作状态之间转移；第二逻辑电平表示为逻辑0且第一逻辑电平表示为逻辑1的前提下，在所述第二循环工作状态之间转移的过程中，若当前采样到的数据位为逻辑0时，则表示采样到数据位维持为逻辑0，没有检测到跳变沿，所述数据状态机不配置为由所述第二循环工作状态转移至所述第一循环工作状态。因此，通过设置所述外部数据在每一种循环工作状态内边沿采样特征，来让所述第二逻辑电平作为不同类型的循环工作状态的转移的触发信号的功能得到限制。
作为一种实施例，所述数据状态机还配置有至少一个第一初始工作状态和至少一个第二初始工作状态；所述外部数据的同步域的脉冲个数与所述预设采样次数的比值等于第一初始工作状态的数量，第一初始工作状态的数量等于第二初始工作状态的数量；其中，所述总线接口接收器在第一初始工作状态和第二初始工作状态下接收到的数据位都是属于所述外部数据的同步域。
所述数据状态机，用于启动所述第一循环工作状态的循环转移之前或启动所述第二循环工作状态的循环转移之前，且在所述时钟自适应恢复***复位后，若所述总线接口接收器开始接收到的数据位为第一逻辑电平时，先进入第一初始工作状态；在第一初始工作状态下，若所述总线接口接收器接收到的数据位为第一逻辑电平时，维持在第一初始工作状态；在第一初始工作状态下，若所述总线接口接收器接收到的数据位为第二逻辑电平时，由第一初始工作状态转移至第二初始工作状态；在第二初始工作状态下，若所述总线接口接收器接收到的数据位为第二逻辑电平时，维持在第二初始工作状态；在第二初始工作状态下，若所述总线接口接收器接收到的数据位为第一逻辑电平时，由第二初始工作状态转移至第一初始工作状态，如此循环转移，直至所述外部数据的同步域的脉冲个数与所述预设采样次数的比值等于遍历过的第二初始工作状态的数量，再由第二初始工作状态转移至所述第一循环工作状态，以适应所述总线接口传输的外部数据的同步域的跳变沿；其中，所述锁相环在第一初始工作状态所处的采样时间阶段是第二逻辑电平，所述锁相环在第二初始工作状态所处的采样时间阶段是第二逻辑电平；其中，第一逻辑电平代表逻辑1时，第二逻辑电平代表逻辑0；或第一逻辑电平代表逻辑0时，第二逻辑电平代表逻辑1。该实施例通过连续检测跳变沿的方式，对数据位进行同步处理，使得采样时钟在连续采样主机传输过来的外部数据的同步包头的两个相同变化趋势的跳变沿后，后续接收到的有效数据位是同步于该采样时钟。提高采样的稳定度和抗干扰性。避免同步域的间隙内发生突变影响到数据位的正常采样。需要说明的是，每个循环工作状态内所述锁相环采样外部数据的有效数据段一个数据位，所述外部数据包括同步域和有效数据段。
优选地，总线接口为USB接口时，USB接口传输过来的外部数据的同步域包含8个12Mhz的脉冲信号，所述预设采样次数为4，则将第一初始工作状态的数量配置为2，使得48MHz的标准采样时钟能够检测同步域中的两个上升沿。结合图2可知，IDLE表示第一初始工作状态，IDLE1表示第二初始工作状态；所述数据状态机初始化的循环转移如下：在IDLE下，若所述总线接口接收器当前采样到外部数据的一个数据位RXD为逻辑1时，所述数据状态机保持IDLE不变；若RXD为逻辑0时，所述数据状态机由IDLE转移至IDLE1，表明检测出第一个跳变沿。其中，在IDLE下RXD的初始状态为逻辑1。在IDLE1下，若所述总线接口接收器当前采样到外部数据的一个数据位RXD为逻辑0时，所述数据状态机保持IDLE1不变；若RXD为逻辑1时，所述数据状态机由IDLE1转移至STAT0。表明表明检测出第二个跳变沿，完成初始化，并在所述数据状态机的调度下，开始采样前述的有效数据段。实现所述总线接口传输的外部数据的同步处理。
需要说明的是，所述外部数据的实时速率小于所述理想速率时，表示在一个标准采样时钟的采样作用下，所述外部数据被采样的一个比特位的电平占据的时间长度大于所述理想采样周期的长度；所述外部数据的实时速率大于所述理想速率时，表示在一个标准采样时钟的采样作用下，所述外部数据被采样的一个比特位的逻辑电平占据的时间长度小于所述理想采样周期的长度。从而基于时钟抖动、外部数据的数据位相对于采样时钟的频率偏移及相位偏移的场景，使用比特位的逻辑电平占据的时间长度（同一逻辑电平的数据位的电平宽度）表示所述外部数据的实时速率，便于与所述理想速率（对应的理想采样周期）进行对比。
优选地，所述总线接口是USB接口时，所述目标采样时钟的时钟频率与所述标准采样时钟的理想频率的频率差值处于USB协议要求的精度范围内，以保证所述数据状态机的工作状态在对应的时钟节点处正常运行和转换。在该技术方案下，对于 USB1.1 规范中的全速传输（Full Speed），由于其速度不是很高，因此，可采用工作于本地的48MHz时钟，并通过前述的数据状态机自适应补偿所述频率差值来生成目标采样时钟，用于对12Mbit/s数据进行正确的采样。
一种芯片，该芯片内包括所述时钟自适应恢复***。考虑到硬件实现，该芯片使用数据状态机控制所述总线接口接收器采用门控时钟模块生成的稳定的标准采样时钟接收所述总线接口传输的外部数据，并送往所述数据状态机以触发所述数据状态机进行工作状态的转移，让锁相环在工作状态转移的过程中将采样周期的宽度自动调节为适应采样外部数据的同一个比特位所持续的时间（实际采样周期），并通过发挥锁相环的相位锁定功能，来将目标采样时钟的一个用于采样的跳变沿锁定在对应的理想采样周期的固定采样位置，以使得目标采样时钟的电平宽度适应外部数据的实时速率的变化，实现时钟信号和数字信号同步，即通过动态补偿的方式使同步精度得到了保障，完成正确的时钟数据恢复功能，不易丢失数据。
以上各实施例仅表达了本发明的几种实施例，其描述较为具体和详细，但并不能因此而理解为发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。

Claims (16)

1.一种基于总线接口的时钟自适应恢复***，其特征在于，所述时钟自适应恢复***通过总线接口与主机相连接；所述时钟自适应恢复***包括总线接口接收器、数据状态机和锁相环；
总线接口接收器与总线接口连接；总线接口接收器,用于采用预先生成的标准采样时钟对主机发送过来的外部数据进行接收；其中，理想频率的标准采样时钟在每个理想采样周期内对理想速率的外部数据的一个比特位的采样次数设置为预设采样次数；
总线接口接收器与数据状态机连接，数据状态机，用于当所述总线接口接收器开始接收到外部数据的特定的数据位时，启动工作状态的循环转移，以开始执行一轮数据处理操作；
锁相环与数据状态机连接，数据状态机，用于控制工作状态的循环转移方式，并在此基础上控制锁相环调节生成目标采样时钟，以使得目标采样时钟对应产生的实际采样周期适应主机发送外部数据的实时速率的变化，并维持目标采样时钟的一个跳变沿锁定在对应的理想采样周期的中央采样区间内；
其中，实际采样周期表示当前被采样的一个比特位的逻辑电平维持相同的时间。
2.根据权利要求1所述时钟自适应恢复***，其特征在于，所述数据状态机，用于控制工作状态自动跟踪所述总线接口接收器实时接收到的外部数据的数据位的变化，并控制锁相环依据所述数据状态机在所述数据处理操作中实际轮询过的循环工作状态生成目标采样时钟，以使得所述目标采样时钟的电平宽度与外部数据的数据位的电平宽度同步变化；
其中，数据状态机在每个循环工作状态内维持的采样时间是所述标准采样时钟的一个单位时钟周期，每个循环工作状态内所述锁相环采样外部数据的一个数据位，一个数据位是一个比特位；所述工作状态包括循环工作状态。
3.根据权利要求2所述时钟自适应恢复***，其特征在于，所述数据状态机，用于在主机发送外部数据的实时速率小于所述理想速率时，提前一个自适应补偿时间完成一轮数据处理操作，使所述实际采样周期被调节为小于所述理想采样周期；
所述数据状态机，用于在主机发送外部数据的实时速率大于所述理想速率时，延迟一个自适应补偿时间完成一轮数据处理操作，使所述实际采样周期被调节为大于所述理想采样周期；
其中，预设采样次数与单位时钟周期的乘积与预设采样误差偏移量的比值是所述自适应补偿时间；预设采样误差偏移量是属于预先配置的计数量，并且由所述外部数据相对于所述标准采样时钟的频率偏移量决定的。
4.根据权利要求3所述时钟自适应恢复***，其特征在于，所述数据状态机配置的循环工作状态划分为第一循环工作状态和第二循环工作状态，其中，第一循环工作状态的数量与第二循环工作状态的数量的和值等于所述预设采样次数的两倍，第一循环工作状态与第二循环工作状态是属于不同类型的循环工作状态；
当一轮数据处理操作的工作周期是等于一个理想采样周期时，一轮数据处理操作被所述数据状态机设置为由一次轮询操作实现；轮询操作按照转移的循环工作状态的类型划分为第一轮询操作和第二轮询操作；
数据状态机，用于进入循环工作状态后，当所述总线接口接收器接收到的数据位为逻辑1时，启动第一循环工作状态的循环转移，以开始执行一次第一轮询操作，并确定开始执行一轮数据处理操作；
数据状态机，还用于进入循环工作状态后，若所述总线接口接收器接收到的数据位为逻辑0时，启动第二循环工作状态的循环转移，以开始执行一次第二轮询操作，并确定开始执行一轮数据处理操作。
5.根据权利要求4所述时钟自适应恢复***，其特征在于，所述数据状态机，用于相对于一次轮询操作提前一个所述自适应补偿时间完成一轮数据处理操作，以在对应一次轮询操作中减少轮询一个所述自适应补偿时间对应的所有循环工作状态，再将当前完成的一轮数据处理操作形成的采样周期设置为实际采样周期；
其中，所述数据状态机控制所述锁相环将当前一次轮询操作匹配的理想采样周期的中央位置至实际采样周期内最后一个转移到的循环工作状态所处的逻辑电平设置为与同一实际采样周期内的其余采样区间对应的循环工作状态所处的逻辑电平不同，并在相应转移的循环工作状态下控制所述锁相环将其在实际采样周期内设置出的逻辑电平输出，生成目标采样时钟，使得目标采样时钟的跳变沿锁定在对应的理想采样周期的中央采样区间内。
6.根据权利要求5所述时钟自适应恢复***，其特征在于，所述数据状态机配置的循环工作状态包括N个第一循环工作状态和M个第二循环工作状态；其中，N是大于或等于四的整数，N是所述预设采样次数，第N个第一循环工作状态用于指示工作状态转移次序的先后；M是大于或等于四的整数，M是等于N，第M个第二循环工作状态用于指示工作状态转移次序的先后；
在检测到主机发送所述外部数据的实时速率大于所述理想速率时，所述数据状态机控制的同一类型的循环工作状态的循环转移过程包括：
N是偶数时，从第一个同类型的循环工作状态至第N/2-1个同类型的循环工作状态、以及从第N/2+1个同类型的循环工作状态至第N-1个同类型的循环工作状态当中，在每个同类型的循环工作状态下，若所述总线接口接收器当前检测到数据位出现跳变沿时，所述数据状态机由当前一个同类型的循环工作状态转移至第一个不同类型的循环工作状态，使得所述数据状态机不在下一个同类型的循环工作状态至第N个同类型的循环工作状态之间进行转移，确定完成一轮数据处理操作，实现控制工作状态自动跟踪所述总线接口接收器实时接收到的外部数据的数据位的变化；
或者，N是奇数时，从第一个同类型的循环工作状态至第N/2-3/2个同类型的循环工作状态、从第N/2+1/2个同类型的循环工作状态至第N-1个同类型的循环工作状态，在每个同类型的循环工作状态下，若所述总线接口接收器当前检测到数据位出现跳变沿时，所述数据状态机由当前一个同类型的循环工作状态转移至第一个不同类型的循环工作状态，使得所述数据状态机不在下一个同类型的循环工作状态至第N个同类型的循环工作状态之间进行转移，确定完成一轮数据处理操作，实现控制工作状态自动跟踪所述总线接口接收器实时接收到的外部数据的数据位的变化。
7.根据权利要求4所述时钟自适应恢复***，其特征在于，所述数据状态机，还用于相对于一次轮询操作，延迟一个所述自适应补偿时间完成一轮数据处理操作，以在新的一次轮询操作中增加轮询一个所述自适应补偿时间对应的所有循环工作状态，再将当前完成的一轮数据处理操作形成的采样周期设置为实际采样周期；
其中，所述数据状态机控制所述锁相环将当前一次轮询操作匹配的理想采样周期的中央位置至实际采样周期内最后一个转移到的循环工作状态所处的逻辑电平设置为与同一实际采样周期内的其余采样区间对应的循环工作状态所处的逻辑电平不同，并在相应转移的循环工作状态下控制所述锁相环将其在实际采样周期内设置出的逻辑电平输出，生成目标采样时钟，使得目标采样时钟的跳变沿锁定在对应的理想采样周期的中央采样区间内；
其中，实际采样周期内最后一个转移到的循环工作状态所处的采样区间是提前于下一次轮询操作匹配的一个理想采样周期的中央位置。
8.根据权利要求7所述时钟自适应恢复***，其特征在于，所述数据状态机配置的工作状态包括N个第一循环工作状态和M个第二循环工作状态；其中，N是大于或等于四的整数，N是等于所述预设采样次数，第N个第一循环工作状态用于指示工作状态转移次序的先后；M是大于或等于四的整数，M是等于N，第M个第二循环工作状态用于指示工作状态转移次序的先后；
在主机发送所述外部数据的实时速率小于所述理想速率时，所述数据状态机控制的同类型的循环工作状态的循环转移过程包括：
N是偶数时，在第N个循环工作状态下，若所述总线接口接收器当前采样到的数据位没有出现跳变沿时，所述数据状态机按照所述单位时钟周期由第N个同类型的循环工作状态转移至第一个同类型的循环工作状态，以确定已经完成当前一次所述轮询操作，并开始执行下一次所述轮询操作，直到在下一次所述轮询操作中转移过所述自适应补偿时间对应的所有同类型的循环工作状态，其中，在下一次所述轮询操作中，转移至第N/2+1个同类型的循环工作状态之前，已转移到所述自适应补偿时间对应的最后一个同类型的循环工作状态，并确定完成一轮数据处理操作，实现在所述数据处理操作中自动跟踪所述总线接口接收器实时接收到的外部数据的数据位的变化；
或者，N是奇数时，在第N个循环工作状态下，若所述总线接口接收器当前采样到的数据位没有出现跳变沿时，所述数据状态机按照所述单位时钟周期由第N个同类型的循环工作状态转移至第一个同类型的循环工作状态，以确定已经完成当前一次所述轮询操作，并开始执行下一次所述轮询操作，直到在下一次所述轮询操作中转移过所述自适应补偿时间对应的所有同类型的循环工作状态，其中，在下一次所述轮询操作中，转移至第N/2+1/2个同类型的循环工作状态之前，已转移到所述自适应补偿时间对应的最后一个同类型的循环工作状态，并确定完成一轮数据处理操作，实现在所述数据处理操作中自动跟踪所述总线接口接收器实时接收到的外部数据的数据位的变化。
9.根据权利要求5至8任一项所述时钟自适应恢复***，其特征在于，对于第一循环工作状态和第二循环工作状态中的每一种循环工作状态，N是偶数时，所述轮询操作的具体步骤包括：
从第一个循环工作状态至第N/2-1个循环工作状态，在每个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平时，所述数据状态机由当前一个循环工作状态转移至下一个循环工作状态，直到所述数据状态机转移至第N/2个循环工作状态；
在第N/2个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平或第二逻辑电平时，所述数据状态机按照所述单位时钟周期由第N/2个循环工作状态转移至第N/2+1个循环工作状态；
从第N/2+1个循环工作状态至第N-1个循环工作状态，在每个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平时，所述数据状态机由当前一个循环工作状态转移至下一个循环工作状态，直到所述数据状态机转移至第N个循环工作状态，以完成一次所述轮询操作；
在第N个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第二逻辑电平时，所述数据状态机按照所述单位时钟周期由第N个循环工作状态转移至第一个另一种循环工作状态；在第N个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平时，所述数据状态机按照所述单位时钟周期由第N个循环工作状态转移至第一个同一种循环工作状态，以进入下一次轮询操作；
其中，第一逻辑电平代表逻辑1时，第二逻辑电平代表逻辑0；或第一逻辑电平代表逻辑0时，第二逻辑电平代表逻辑1。
10.根据权利要求5至8任一项所述时钟自适应恢复***，其特征在于，对于第一循环工作状态和第二循环工作状态中的每一种循环工作状态，N是奇数时，所述轮询操作的具体步骤包括：
从第一个循环工作状态至第N/2-3/2个循环工作状态，在每个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平时，所述数据状态机由当前一个循环工作状态转移至下一个循环工作状态，直到所述数据状态机转移至第N/2-1/2个循环工作状态；
在第N/2-1/2个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平或第二逻辑电平时，所述数据状态机按照所述单位时钟周期由第N/2-1/2个循环工作状态转移至第N/2+1/2个循环工作状态；
从第N/2+1/2个循环工作状态至第N-1个循环工作状态，在每个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平时，所述数据状态机由当前一个循环工作状态转移至下一个循环工作状态，直到所述数据状态机转移至第N个循环工作状态，以完成一次所述轮询操作；
在第N个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第一逻辑电平时，所述数据状态机按照所述单位时钟周期由第N个循环工作状态转移至第一个同一种循环工作状态，以进入下一次所述轮询操作；在第N个循环工作状态下，若所述总线接口接收器当前采样到外部数据的一个数据位为第二逻辑电平时，所述数据状态机按照所述单位时钟周期由第N个循环工作状态转移至第一个另一种循环工作状态；
其中，第一逻辑电平代表逻辑1时，第二逻辑电平代表逻辑0；或第一逻辑电平代表逻辑0时，第二逻辑电平代表逻辑1。
11.根据权利要求5至8任一项所述时钟自适应恢复***，其特征在于，对于第一循环工作状态和第二循环工作状态中的每一种循环工作状态，所述目标采样时钟具体为：
N是偶数的前提下，当所述数据状态机处于第一个循环工作状态至第N/2个循环工作状态中的任一个循环工作状态时，所述锁相环在当前所处的一个循环工作状态的采样时间内输出第二逻辑电平；当所述数据状态机处于第N/2+1个循环工作状态至第N个循环工作状态中的任一个循环工作状态时，所述锁相环在当前所处的一个循环工作状态的采样时间内输出第一逻辑电平；
N是奇数的前提下，当所述数据状态机处于第一个循环工作状态至第N/2-1/2个循环工作状态中的任一个循环工作状态时，所述锁相环在当前所处的一个循环工作状态的采样时间内输出第二逻辑电平；当所述数据状态机处于第N/2+1/2个循环工作状态至第N个循环工作状态中的任一个循环工作状态时，所述锁相环在当前所处的一个循环工作状态的采样时间内输出第一逻辑电平；
其中，第一逻辑电平代表逻辑1时，第二逻辑电平代表逻辑0；或第一逻辑电平代表逻辑0时，第二逻辑电平代表逻辑1；
其中，所述数据状态机实际转移过的循环工作状态的采样时间的和值等于所述实际采样周期。
12.根据权利要求4至8任一项所述时钟自适应恢复***，其特征在于，所述数据状态机还配置有至少一个第一初始工作状态和至少一个第二初始工作状态；所述外部数据的同步域的脉冲个数与所述预设采样次数的比值等于第一初始工作状态的数量，第一初始工作状态的数量等于第二初始工作状态的数量；其中，所述总线接口接收器在第一初始工作状态和第二初始工作状态下接收到的数据位都是属于所述外部数据的同步域；
所述数据状态机，用于启动所述第一循环工作状态的循环转移之前或启动所述第二循环工作状态的循环转移之前，且在所述时钟自适应恢复***复位后，若所述总线接口接收器开始接收到的数据位为第一逻辑电平时，先进入第一初始工作状态；
在第一初始工作状态下，若所述总线接口接收器接收到的数据位为第一逻辑电平时，维持在第一初始工作状态；在第一初始工作状态下，若所述总线接口接收器接收到的数据位为第二逻辑电平时，由第一初始工作状态转移至第二初始工作状态；
在第二初始工作状态下，若所述总线接口接收器接收到的数据位为第二逻辑电平时，维持在第二初始工作状态；在第二初始工作状态下，若所述总线接口接收器接收到的数据位为第一逻辑电平时，由第二初始工作状态转移至第一初始工作状态，如此循环转移，直至所述外部数据的同步域的脉冲个数与所述预设采样次数的比值等于遍历过的第二初始工作状态的数量，再由第二初始工作状态转移至所述第一循环工作状态，以适应所述总线接口传输的外部数据的同步域的跳变沿；
其中，所述锁相环在第一初始工作状态所处的采样时间阶段是第二逻辑电平，所述锁相环在第二初始工作状态所处的采样时间阶段是第二逻辑电平；
其中，第一逻辑电平代表逻辑1时，第二逻辑电平代表逻辑0；或第一逻辑电平代表逻辑0时，第二逻辑电平代表逻辑1。
13.根据权利要求12所述时钟自适应恢复***，其特征在于，所述外部数据的实时速率小于所述理想速率时，表示在一个标准采样时钟的采样作用下，所述外部数据被采样的一个比特位的电平占据的时间长度大于所述理想采样周期的长度；所述外部数据的实时速率大于所述理想速率时，表示在一个标准采样时钟的采样作用下，所述外部数据被采样的一个比特位的逻辑电平占据的时间长度小于所述理想采样周期的长度。
14.根据权利要求10所述时钟自适应恢复***，其特征在于，第二逻辑电平表示为逻辑0且第一逻辑电平表示为逻辑1的前提下，在所述第一循环工作状态之间转移的过程中，若当前采样到的数据位为逻辑0时，所述数据状态机配置为由所述第一循环工作状态转移至所述第二循环工作状态；
第二逻辑电平表示为逻辑0且第一逻辑电平表示为逻辑1的前提下，在所述第二循环工作状态之间转移的过程中，若当前采样到的数据位为逻辑0时，所述数据状态机不配置为由所述第二循环工作状态转移至所述第一循环工作状态；
第二逻辑电平表示为逻辑1且第一逻辑电平表示为逻辑0的前提下，在所述第二循环工作状态之间转移的过程中，若当前采样到的数据位为逻辑1时，则所述数据状态机配置为由所述第二循环工作状态转移至所述第一循环工作状态；
第二逻辑电平表示为逻辑1且第一逻辑电平表示为逻辑0的前提下，在所述第一循环工作状态之间转移的过程中，若当前采样到的数据位为逻辑1时，所述数据状态机不配置为由所述第一循环工作状态转移至所述第二循环工作状态。
15.根据权利要求1至8任一项所述时钟自适应恢复***，其特征在于，所述总线接口是USB接口时，所述目标采样时钟的时钟频率与所述标准采样时钟的理想频率的频率差值处于USB协议要求的精度范围内，以保证所述数据状态机的工作状态在对应的时钟节点处正常运行和转换。
16.一种芯片，其特征在于，该芯片的内部包括权利要求1至15任一项所述时钟自适应恢复***。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115903998A (zh) * 2022-11-11 2023-04-04 深圳天德钰科技股份有限公司 校准方法、电路、存储介质、时钟恢复电路及电子装置

Citations (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0157053A2 (en) * 1984-03-19 1985-10-09 Western Digital Corporation High order digital phase lock loop system
GB8907152D0 (en) * 1989-03-30 1989-05-10 Plessey Co Plc High speed asynchronous data interface
US4949051A (en) * 1989-09-01 1990-08-14 General Electric Company Phase lock clock recovery with aided frequency aquisition
KR960027641A (ko) * 1994-12-31 1996-07-22 김광호 디지탈 데이타 복구장치
US5811998A (en) * 1993-01-28 1998-09-22 Digital Equipment Corporation State machine phase lock loop
US5910740A (en) * 1997-06-18 1999-06-08 Raytheon Company Phase locked loop having memory
KR20000002424A (ko) * 1998-06-19 2000-01-15 이용성 동기식 직렬 데이타통신 시스템의 클럭 복원방법과 클럭복원회로
CN2547071Y (zh) * 2001-11-21 2003-04-23 交互数字技术公司 具有混合并行/串行总线接口的用户设备
US6665362B1 (en) * 2000-09-14 2003-12-16 3Com Corporation Digital receive phase lock loop with phase-directed sample selection
US6668335B1 (en) * 2000-08-31 2003-12-23 Hewlett-Packard Company, L.P. System for recovering data in a multiprocessor system comprising a conduction path for each bit between processors where the paths are grouped into separate bundles and routed along different paths
US6853696B1 (en) * 1999-12-20 2005-02-08 Nortel Networks Limited Method and apparatus for clock recovery and data qualification
US6987824B1 (en) * 2000-09-21 2006-01-17 International Business Machines Corporation Method and system for clock/data recovery for self-clocked high speed interconnects
WO2006006893A1 (en) * 2004-07-02 2006-01-19 Igor Anatolievich Abrosimov Clock and data recovery circuit
CN1917489A (zh) * 2006-09-05 2007-02-21 华为技术有限公司 一种时钟数据恢复的方法及电路
WO2008036413A1 (en) * 2006-09-21 2008-03-27 Analog Devices, Inc. Serial digital data communication interface
CN101247215A (zh) * 2008-03-24 2008-08-20 无锡圆芯微电子有限公司 非线性时钟与数据恢复电路动态捕捉与跟踪范围的扩展技术
CN101253724A (zh) * 2005-08-01 2008-08-27 Ati科技公司 位去偏斜io方法和***
WO2009014339A2 (en) * 2007-07-24 2009-01-29 Korea University Industrial & Academic Collaboration Foundation Serial transceiver and communication method used by the serial transceiver
CN101542959A (zh) * 2006-11-29 2009-09-23 Nxp股份有限公司 用于接收数据的方法和电路
CN101753288A (zh) * 2009-12-11 2010-06-23 西安邮电学院 基于过采样的时钟数据恢复和串并转换电路
WO2010093158A2 (ko) * 2009-02-13 2010-08-19 (주)실리콘웍스 지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치
CN102088327A (zh) * 2009-12-07 2011-06-08 华为技术有限公司 时钟数据恢复电路、光接收机和无源光网络设备
CN102447554A (zh) * 2011-11-02 2012-05-09 中兴通讯股份有限公司 过采样并行数据恢复方法和装置
CN102510328A (zh) * 2011-12-29 2012-06-20 成都三零嘉微电子有限公司 一种高速并行接口电路
CN102522981A (zh) * 2011-12-28 2012-06-27 成都三零嘉微电子有限公司 一种高速并行接口电路
CN102571080A (zh) * 2010-12-27 2012-07-11 北京中电华大电子设计有限责任公司 一种支持动态校准的时钟恢复方法和电路
CN102946306A (zh) * 2012-11-23 2013-02-27 中国电子科技集团公司第三十二研究所 时钟数据恢复电路结构及数字化时钟数据恢复方法
CN103051441A (zh) * 2013-01-23 2013-04-17 和记奥普泰通信技术有限公司 基于fpga的时钟数据恢复处理方法
CN103219992A (zh) * 2013-01-31 2013-07-24 南京邮电大学 一种带有滤波整形电路的盲过采样时钟数据恢复电路
CN103905038A (zh) * 2014-03-24 2014-07-02 东南大学 周期预计算偏斜补偿电路及其fpga片内延迟锁定环方法
CN104363016A (zh) * 2014-10-17 2015-02-18 青岛歌尔声学科技有限公司 一种时钟数据恢复电路和时钟数据恢复方法
CN104521175A (zh) * 2012-03-29 2015-04-15 万亿广场 用于多通道的时钟恢复、接收器以及通信***
CN104639410A (zh) * 2013-11-13 2015-05-20 沈阳高精数控技术有限公司 一种现场总线光纤通信接口的设计方法
US9231752B1 (en) * 2015-03-05 2016-01-05 Oracle International Corporation Clock data recovery with increased frequency offset tracking
CN105393238A (zh) * 2013-07-23 2016-03-09 高通股份有限公司 三相时钟恢复延迟校准
CN205545202U (zh) * 2016-04-29 2016-08-31 福建先创通信有限公司 一种数字集群通信设备时钟数据恢复电路
US9485080B1 (en) * 2015-09-01 2016-11-01 Qualcomm Incorporated Multiphase clock data recovery circuit calibration
US9496879B1 (en) * 2015-09-01 2016-11-15 Qualcomm Incorporated Multiphase clock data recovery for a 3-phase interface
CN106844253A (zh) * 2016-12-15 2017-06-13 北京时代民芯科技有限公司 一种低采样率的串口通讯时钟数据恢复***
CN107294526A (zh) * 2016-04-11 2017-10-24 苏州超锐微电子有限公司 一种改进的数字式时钟数据恢复方法
CN107329915A (zh) * 2017-05-31 2017-11-07 烽火通信科技股份有限公司 通过高速SerDes接口恢复低速数据的方法及***
CN107425848A (zh) * 2016-05-23 2017-12-01 龙芯中科技术有限公司 时钟数据恢复电路和方法
CN107491407A (zh) * 2017-07-03 2017-12-19 西安空间无线电技术研究所 基于fpga内serdes的自适应高速传输***
CN108322214A (zh) * 2018-01-15 2018-07-24 北京时代民芯科技有限公司 一种无参考时钟输入的时钟和数据恢复电路
CN108631898A (zh) * 2018-04-17 2018-10-09 武汉市星云综合能源技术有限公司 一种光纤串行数据通信方法
CN109450610A (zh) * 2018-12-26 2019-03-08 成都九芯微科技有限公司 一种通道相位对齐电路及方法
CN109787615A (zh) * 2018-12-29 2019-05-21 光梓信息科技（上海）有限公司 鉴频器、pam4时钟数据频率锁定方法、恢复方法及电路
US10333690B1 (en) * 2018-05-04 2019-06-25 Qualcomm Incorporated Calibration pattern and duty-cycle distortion correction for clock data recovery in a multi-wire, multi-phase interface
CN110489372A (zh) * 2019-07-22 2019-11-22 珠海泰芯半导体有限公司 滤波单元、时钟数据恢复电路及高速usb时钟数据恢复电路
CN111490867A (zh) * 2020-04-26 2020-08-04 杭州锐讯科技有限公司 一种面向分布式应用的采样时钟同步***及方法
WO2020220714A1 (zh) * 2019-04-29 2020-11-05 潍坊歌尔微电子有限公司 一种锁相回路电路及数字运算***
CN112073169A (zh) * 2019-06-11 2020-12-11 中车株洲电力机车研究所有限公司 一种串行通讯动态位恢复装置及方法
CN112073058A (zh) * 2020-08-24 2020-12-11 烽火通信科技股份有限公司 一种基于fpga的时钟数据恢复电路和方法
CN112187391A (zh) * 2020-09-04 2021-01-05 烽火通信科技股份有限公司 一种环路带宽动态调整的过采样时钟数据恢复方法及***
CN112260689A (zh) * 2020-09-28 2021-01-22 西南电子技术研究所（中国电子科技集团公司第十研究所） 自适应延时补偿串行adc采样***采样校准方法
CN112737570A (zh) * 2020-12-15 2021-04-30 中国科学技术大学 一种基于软件锁相环的pam4信号时钟数据恢复方法
WO2021120223A1 (zh) * 2019-12-20 2021-06-24 华为技术有限公司 数据发送单元、数据接收单元、数据发送方法及接收方法
EP3846380A1 (en) * 2020-01-06 2021-07-07 STMicroelectronics International N.V. Clock and data recovery circuit
CN113342728A (zh) * 2021-07-01 2021-09-03 深圳市合信自动化技术有限公司 可去时钟线高速并行总线同步逻辑设计

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW587372B (en) * 2002-10-09 2004-05-11 Mediatek Inc Method and apparatus for fast locking clock phase of phase lock loop
US6977959B2 (en) * 2003-01-17 2005-12-20 Xilinx, Inc. Clock and data recovery phase-locked loop
US7644194B2 (en) * 2003-07-14 2010-01-05 Broadcom Corporation Method and system for addressing a plurality of Ethernet controllers integrated into a single chip which utilizes a single bus interface
US7529329B2 (en) * 2004-08-10 2009-05-05 Applied Micro Circuits Corporation Circuit for adaptive sampling edge position control and a method therefor
US7817767B2 (en) * 2004-12-23 2010-10-19 Rambus Inc. Processor-controlled clock-data recovery
US8971455B2 (en) * 2011-12-12 2015-03-03 Texas Instruments Incorporated Near-integer channel spur mitigation in a phase-locked loop
US8817933B2 (en) * 2013-01-09 2014-08-26 Rockwell Automation Technologies, Inc. Method and apparatus for clock data recovery from Manchester coded serial data stream
US9684624B2 (en) * 2014-01-14 2017-06-20 Qualcomm Incorporated Receive clock calibration for a serial bus
US9544069B2 (en) * 2014-11-21 2017-01-10 Apple Inc. Methods and apparatus for link training, initialization and management via a high speed bus interface
US10033519B2 (en) * 2016-11-10 2018-07-24 Qualcomm Incorporated C-PHY half-rate clock and data recovery adaptive edge tracking

Patent Citations (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0157053A2 (en) * 1984-03-19 1985-10-09 Western Digital Corporation High order digital phase lock loop system
GB8907152D0 (en) * 1989-03-30 1989-05-10 Plessey Co Plc High speed asynchronous data interface
US4949051A (en) * 1989-09-01 1990-08-14 General Electric Company Phase lock clock recovery with aided frequency aquisition
US5811998A (en) * 1993-01-28 1998-09-22 Digital Equipment Corporation State machine phase lock loop
KR960027641A (ko) * 1994-12-31 1996-07-22 김광호 디지탈 데이타 복구장치
US5910740A (en) * 1997-06-18 1999-06-08 Raytheon Company Phase locked loop having memory
KR20000002424A (ko) * 1998-06-19 2000-01-15 이용성 동기식 직렬 데이타통신 시스템의 클럭 복원방법과 클럭복원회로
US6853696B1 (en) * 1999-12-20 2005-02-08 Nortel Networks Limited Method and apparatus for clock recovery and data qualification
US6668335B1 (en) * 2000-08-31 2003-12-23 Hewlett-Packard Company, L.P. System for recovering data in a multiprocessor system comprising a conduction path for each bit between processors where the paths are grouped into separate bundles and routed along different paths
US6665362B1 (en) * 2000-09-14 2003-12-16 3Com Corporation Digital receive phase lock loop with phase-directed sample selection
US6987824B1 (en) * 2000-09-21 2006-01-17 International Business Machines Corporation Method and system for clock/data recovery for self-clocked high speed interconnects
CN2547071Y (zh) * 2001-11-21 2003-04-23 交互数字技术公司 具有混合并行/串行总线接口的用户设备
WO2006006893A1 (en) * 2004-07-02 2006-01-19 Igor Anatolievich Abrosimov Clock and data recovery circuit
CN101253724A (zh) * 2005-08-01 2008-08-27 Ati科技公司 位去偏斜io方法和***
CN1917489A (zh) * 2006-09-05 2007-02-21 华为技术有限公司 一种时钟数据恢复的方法及电路
CN101529790A (zh) * 2006-09-21 2009-09-09 模拟装置公司 串行数字数据通信接口
WO2008036413A1 (en) * 2006-09-21 2008-03-27 Analog Devices, Inc. Serial digital data communication interface
CN101542959A (zh) * 2006-11-29 2009-09-23 Nxp股份有限公司 用于接收数据的方法和电路
WO2009014339A2 (en) * 2007-07-24 2009-01-29 Korea University Industrial & Academic Collaboration Foundation Serial transceiver and communication method used by the serial transceiver
CN101247215A (zh) * 2008-03-24 2008-08-20 无锡圆芯微电子有限公司 非线性时钟与数据恢复电路动态捕捉与跟踪范围的扩展技术
WO2010093158A2 (ko) * 2009-02-13 2010-08-19 (주)실리콘웍스 지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치
CN102088327A (zh) * 2009-12-07 2011-06-08 华为技术有限公司 时钟数据恢复电路、光接收机和无源光网络设备
CN101753288A (zh) * 2009-12-11 2010-06-23 西安邮电学院 基于过采样的时钟数据恢复和串并转换电路
CN102571080A (zh) * 2010-12-27 2012-07-11 北京中电华大电子设计有限责任公司 一种支持动态校准的时钟恢复方法和电路
CN102447554A (zh) * 2011-11-02 2012-05-09 中兴通讯股份有限公司 过采样并行数据恢复方法和装置
CN102522981A (zh) * 2011-12-28 2012-06-27 成都三零嘉微电子有限公司 一种高速并行接口电路
CN102510328A (zh) * 2011-12-29 2012-06-20 成都三零嘉微电子有限公司 一种高速并行接口电路
CN104521175A (zh) * 2012-03-29 2015-04-15 万亿广场 用于多通道的时钟恢复、接收器以及通信***
CN102946306A (zh) * 2012-11-23 2013-02-27 中国电子科技集团公司第三十二研究所 时钟数据恢复电路结构及数字化时钟数据恢复方法
CN103051441A (zh) * 2013-01-23 2013-04-17 和记奥普泰通信技术有限公司 基于fpga的时钟数据恢复处理方法
CN103219992A (zh) * 2013-01-31 2013-07-24 南京邮电大学 一种带有滤波整形电路的盲过采样时钟数据恢复电路
CN105393238A (zh) * 2013-07-23 2016-03-09 高通股份有限公司 三相时钟恢复延迟校准
CN104639410A (zh) * 2013-11-13 2015-05-20 沈阳高精数控技术有限公司 一种现场总线光纤通信接口的设计方法
CN103905038A (zh) * 2014-03-24 2014-07-02 东南大学 周期预计算偏斜补偿电路及其fpga片内延迟锁定环方法
CN104363016A (zh) * 2014-10-17 2015-02-18 青岛歌尔声学科技有限公司 一种时钟数据恢复电路和时钟数据恢复方法
US9231752B1 (en) * 2015-03-05 2016-01-05 Oracle International Corporation Clock data recovery with increased frequency offset tracking
CN107925564A (zh) * 2015-09-01 2018-04-17 高通股份有限公司 多相时钟数据恢复电路校准
US9485080B1 (en) * 2015-09-01 2016-11-01 Qualcomm Incorporated Multiphase clock data recovery circuit calibration
US9496879B1 (en) * 2015-09-01 2016-11-15 Qualcomm Incorporated Multiphase clock data recovery for a 3-phase interface
CN107925563A (zh) * 2015-09-01 2018-04-17 高通股份有限公司 用于3相接口的多相时钟数据恢复
CN112751660A (zh) * 2015-09-01 2021-05-04 高通股份有限公司 用于多相时钟数据恢复电路校准的方法和装置
CN107294526A (zh) * 2016-04-11 2017-10-24 苏州超锐微电子有限公司 一种改进的数字式时钟数据恢复方法
CN205545202U (zh) * 2016-04-29 2016-08-31 福建先创通信有限公司 一种数字集群通信设备时钟数据恢复电路
CN107425848A (zh) * 2016-05-23 2017-12-01 龙芯中科技术有限公司 时钟数据恢复电路和方法
CN106844253A (zh) * 2016-12-15 2017-06-13 北京时代民芯科技有限公司 一种低采样率的串口通讯时钟数据恢复***
CN107329915A (zh) * 2017-05-31 2017-11-07 烽火通信科技股份有限公司 通过高速SerDes接口恢复低速数据的方法及***
CN107491407A (zh) * 2017-07-03 2017-12-19 西安空间无线电技术研究所 基于fpga内serdes的自适应高速传输***
CN108322214A (zh) * 2018-01-15 2018-07-24 北京时代民芯科技有限公司 一种无参考时钟输入的时钟和数据恢复电路
CN108631898A (zh) * 2018-04-17 2018-10-09 武汉市星云综合能源技术有限公司 一种光纤串行数据通信方法
US10333690B1 (en) * 2018-05-04 2019-06-25 Qualcomm Incorporated Calibration pattern and duty-cycle distortion correction for clock data recovery in a multi-wire, multi-phase interface
CN112204919A (zh) * 2018-05-04 2021-01-08 高通股份有限公司 用于多线多相接口中的时钟数据恢复的校准图案和占空比失真校正
CN109450610A (zh) * 2018-12-26 2019-03-08 成都九芯微科技有限公司 一种通道相位对齐电路及方法
CN109787615A (zh) * 2018-12-29 2019-05-21 光梓信息科技（上海）有限公司 鉴频器、pam4时钟数据频率锁定方法、恢复方法及电路
WO2020220714A1 (zh) * 2019-04-29 2020-11-05 潍坊歌尔微电子有限公司 一种锁相回路电路及数字运算***
CN112073169A (zh) * 2019-06-11 2020-12-11 中车株洲电力机车研究所有限公司 一种串行通讯动态位恢复装置及方法
CN110489372A (zh) * 2019-07-22 2019-11-22 珠海泰芯半导体有限公司 滤波单元、时钟数据恢复电路及高速usb时钟数据恢复电路
WO2021120223A1 (zh) * 2019-12-20 2021-06-24 华为技术有限公司 数据发送单元、数据接收单元、数据发送方法及接收方法
EP3846380A1 (en) * 2020-01-06 2021-07-07 STMicroelectronics International N.V. Clock and data recovery circuit
CN111490867A (zh) * 2020-04-26 2020-08-04 杭州锐讯科技有限公司 一种面向分布式应用的采样时钟同步***及方法
CN112073058A (zh) * 2020-08-24 2020-12-11 烽火通信科技股份有限公司 一种基于fpga的时钟数据恢复电路和方法
CN112187391A (zh) * 2020-09-04 2021-01-05 烽火通信科技股份有限公司 一种环路带宽动态调整的过采样时钟数据恢复方法及***
CN112260689A (zh) * 2020-09-28 2021-01-22 西南电子技术研究所（中国电子科技集团公司第十研究所） 自适应延时补偿串行adc采样***采样校准方法
CN112737570A (zh) * 2020-12-15 2021-04-30 中国科学技术大学 一种基于软件锁相环的pam4信号时钟数据恢复方法
CN113342728A (zh) * 2021-07-01 2021-09-03 深圳市合信自动化技术有限公司 可去时钟线高速并行总线同步逻辑设计

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
一种快速同步的时钟数据恢复电路的设计实现;尹晶;曾烈光;;光通信技术;20070115(第01期);全文 *
一种用于时钟数据恢复的宽带锁相环设计;王旭;朱红卫;;电子器件;20131220(第06期);全文 *
低功耗高速时钟数据恢复电路;孟时光;杨宗仁;;高技术通讯;20160615(第06期);全文 *
基于FPGA的时钟数据恢复电路的研究和设计;任全会;赵雨虹;;郑州铁路职业技术学院学报;20110920(第03期);全文 *
基于USB设备的全数字时钟恢复单元设计;张俊;沈海斌;;计算机工程;20120720(第14期);全文 *
自动反馈调节时钟恢复电路设计;万昌盛;林平分;于忠臣;;电子元器件应用;20091115(第11期);全文 *

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