CN102652330B - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置具有：薄膜晶体管，该薄膜晶体管包括栅极配线(3a)、第一绝缘膜(5)、岛状的氧化物半导体层(7a)、第二绝缘膜(9)、源极配线(13as)、漏极电极(13ad)和保护膜；和端子部，该端子部包括由与栅极配线相同的导电膜形成的第一连接部(3c)、由与源极配线和漏极电极相同的导电膜形成的第二连接部(13c)和在第二连接部上形成的第三连接部(19c)，第二连接部在设置于第一绝缘膜和第二绝缘膜的第一开口部(11c)内与第一连接部接触，第三连接部(19c)在设置于保护膜的第二开口部(17c)内与第二连接部接触，第二连接部(13c)覆盖第一开口部(11c)的第一绝缘膜和第二绝缘膜的端面，并且不覆盖第二开口部(17c)的保护膜(15)的端面。由此，能够高精度地控制端子部的接触孔的锥形形状。

Description

半导体装置及其制造方法
技术领域
本发明涉及具备薄膜晶体管的半导体装置及其制造方法。 
背景技术
有源矩阵型的液晶显示装置和有机EL显示装置一般包括：按每像素形成有薄膜晶体管(Thin Film Transistor，以下，“TFT”)作为开关元件的基板(以下，“TFT基板”)；形成有对置电极和彩色滤光片等的对置基板；和设置在TFT基板与对置基板之间的液晶层等光调制层。 
在TFT基板形成有：多个源极配线；多个栅极配线；分别配置在它们的交叉部的多个TFT；用于向液晶层等光调制层施加电压的像素电极；和辅助电容配线和辅助电容电极等。此外，在TFT基板的端部设置有用于将源极配线和栅极配线分别连接至驱动电路的输入端子的端子部。驱动电路既可以在TFT基板上形成，也可以在另外的基板(电路基板)上形成。 
TFT基板的结构公开在例如专利文献1中。以下，参照附图说明专利文献1中公开的TFT基板的结构。 
图12(a)是表示TFT基板的概略的示意的平面图，图12(b)是表示TFT基板的一个像素的放大平面图。此外，图13是图12所示的半导体装置的TFT和端子部的截面图。 
如图12(a)所示，TFT基板具有多个栅极配线2016和多个源极配线2017。由这些配线2016、2017包围而成的各个区域2021成为“像素”。在TFT基板中的形成像素的区域(显示区域)以外的区域2040，配置有用于将多个栅极配线2016和源极配线2017分别与驱动电路连接的多个连接部2041。各连接部2041构成用于与外部配线连接的端子部。另外，在本说明书中，将配置多个端子部的TFT基板的区域2040称为“端子配置区域”。 
如图12(b)和图13所示，以覆盖成为像素的各区域2021的方式 设置有像素电极2020。此外，在各区域2021形成有TFT。TFT具有：栅极电极G；覆盖栅极电极G的栅极绝缘膜2025、2026；配置在栅极绝缘膜2026上的半导体层2019；和分别与半导体层2019的两个端部连接的源极电极S和漏极电极D。TFT由保护膜2028覆盖。在保护膜2028与像素电极2020之间形成有层间绝缘膜2029。TFT的源极电极S与源极配线2017连接，栅极电极G与栅极配线2016连接。此外，漏极电极D在接触孔2030内与像素电极2020连接。 
此外，与栅极配线2016平行地形成有辅助电容配线2018。辅助电容配线2018与辅助电容连接。此处，辅助电容包括：由与漏极电极相同的导电膜形成的辅助电容电极2018b；由与栅极配线相同的导电膜形成的辅助电容电极2018a；和位于它们之间的栅极绝缘膜2026。 
在从各栅极配线2016或源极配线2017延伸的连接部2041上，不形成栅极绝缘膜2025、2026和保护膜2028，而以与连接部2041的上表面接触的方式形成有连接配线2044。由此，连接部2041与连接配线2044的电连接被确保。 
另外，如图13所示，在液晶显示装置，TFT基板2013配置成：夹着液晶层2015，与形成有对置电极和/或彩色滤光片的基板2014相对。 
在制造这样的TFT基板时，优选将成为像素的区域2021(也称为“像素部”)和端子部利用共同的工艺形成，抑制掩模数和工序数的增大。 
当要制造上述TFT基板时，需要对栅极绝缘膜2025、2026和保护膜2028中的位于端子配置区域2040的部分、以及栅极绝缘膜2025和保护膜2028中的位于形成辅助电容的区域的部分进行蚀刻。在专利文献1中公开有如下技术：使用有机绝缘膜形成层间绝缘膜2029，以此为掩模，对这些栅极绝缘膜2025、2026和保护膜2028进行蚀刻。 
另一方面，近年来，提案有代替硅半导体膜使用氧化锌等氧化物半导体膜形成TFT的活性层的方式。将这样的TFT称为“氧化物半导体TFT”。氧化物半导体具有比非晶硅高的迁移率。因此，氧化物半导体TFT能够以比非晶硅TFT高的高速进行动作。此外，氧化物半导体膜以比多晶硅膜简单的工艺形成，因此在需要大面积的装置中也能够 应用。 
但是，在具有底栅结构的氧化物半导体TFT，在TFT的制作工艺中、例如热处理工序等，可能会由于氧缺陷而产生载流子电子从而电阻变低。此外，在源极-漏极电极的蚀刻工序和/或层间绝缘膜的形成工序，存在位于其下方的氧化物半导体膜容易受到损伤的问题。 
对此，提案有以覆盖半导体层中的形成沟道的区域(沟道形成区域)的方式设置沟道保护膜的结构(沟道保护型)。在TFT制作工艺中，如果在半导体层上形成沟道保护膜之后形成源极-漏极电极，则在进行用于形成源极-漏极电极的蚀刻时，沟道保护膜作为蚀刻阻挡部发挥作用。因此，能够减少沟道形成区域由于蚀刻而受到的损伤。 
在专利文献2，记载有具有沟道保护型的TFT的TFT基板的像素部的结构。不过，专利文献2的TFT使用硅膜形成。 
图14是表示专利文献2中记载的TFT基板的一部分的截面图。在TFT基板的各像素设置有薄膜晶体管1141和辅助电容1142。在薄膜晶体管1141形成有栅极配线1102、栅极绝缘膜1104、具有沟道形成区域的半导体层1113、沟道保护膜1108、源极区域1118、漏极区域1117、漏极电极1121和源极配线1122。薄膜晶体管1141由保护膜1127覆盖，在保护膜1127上设置有像素电极1131。像素电极1131在保护膜1127形成的接触孔内与漏极电极1121连接。辅助电容1142以由与栅极配线1102相同的导电膜形成的电容配线1151和像素电极1131为电极、以被夹在电极间的栅极绝缘膜1104和保护膜1127为电介质被构成。 
另外，在本说明书中，将在半导体层的沟道形成区域与源极-漏极电极之间形成的绝缘膜称为“沟道保护膜”或“蚀刻阻挡部”，将覆盖TFT的绝缘膜简称为“保护膜”，在底栅结构的情况下将设置在源极-漏极电极上的绝缘膜也简称为“保护膜”，以区别两者。 
虽然未图示，但是在该TFT基板的端子部，能够在栅极配线1102上的栅极绝缘膜1104和保护膜1127形成的接触孔内使栅极配线1102与设置在保护膜1127上的外部配线电连接。 
在上述半导体装置的制造方法中，进行用于形成沟道保护膜1108的蚀刻、用于形成源极-漏极电极1121、1122的蚀刻、用于在保护膜1127形成接触孔的蚀刻(专利文献2的图7～图9)。端子部的接触孔 被考虑通过在进行保护膜1127的蚀刻时将保护膜1127和栅极绝缘膜1104一并蚀刻而形成。 
另外，在专利文献3中，提案有如下技术：在具备沟道保护型TFT的TFT基板的制造方法中，通过利用半色调掩模来减少所使用的掩模的数量。但是，专利文献3的方法，由于制作工艺复杂而可能量产性低。此外，由于在栅极电极与源极-漏极电极之间仅形成1层绝缘膜，在这些电极间存在短路的可能性。 
现有技术文献 
专利文献 
专利文献1：日本特开2008-170664号公报 
专利文献2：日本特开2009-157354号公报 
专利文献3：日本特开2007-258675号公报 
发明内容
发明所要解决的问题 
根据专利文献1、2公开的方法，需要在TFT基板的端子部同时蚀刻栅极绝缘膜和保护膜。本发明的发明者在进行研究后发现如果将这样的方法用在具备氧化物半导体TFT的TFT基板，则存在如下问题。 
一般在氧化物半导体TFT多使用SiO2膜等氧化物膜作为栅极绝缘膜和保护膜。这是因为，当在氧化物半导体层发生缺氧时，能够利用氧化物膜所含的氧来使缺氧恢复。 
根据专利文献1，在制造TFT基板(图12、图13)时，使用有机绝缘膜形成层间绝缘膜2029，以此为掩模，对栅极绝缘膜2025、2026和保护膜2028中的位于端子配置区域2040的部分进行蚀刻，由此形成端子部的接触孔。此时，如果使用SiO2作为栅极绝缘膜2025、2026和保护膜2028中的任一个的材料，则由于SiO2的蚀刻率非常低而蚀刻时间变长。其结果是，作为掩模的有机绝缘膜(层间绝缘膜)2029可能会受到损伤。 
在专利文献2中，端子部的接触孔被考虑通过使用抗蚀剂掩模将保护膜1127和栅极绝缘膜1104一并蚀刻而形成。此时，如果使用SiO2作为保护膜1127和栅极绝缘膜1104中的任一个的材料，则由于SiO2 的蚀刻率非常低而存在在蚀刻工序中抗蚀剂掩模受到损伤、产生抗蚀剂掩模的剥离不良的可能性。此外，当蚀刻率低时，难以在端子部的接触孔的壁面形成所期望的锥形形状，存在壁面变得与基板大致垂直的可能性。在这种情况下，还存在容易在形成于端子部的接触孔内的配线产生断线的问题。 
这样，在现有技术中，在用于形成源极端子和/或栅极端子的蚀刻工序中，有可能蚀刻掩模会受到损伤，或者不能使接触孔的锥形形状最佳化而使配线产生断线，存在降低TFT基板的可靠性的可能性。 
本发明是为了解决上述问题而完成的，其目的在于，在包括氧化物半导体TFT、和连接TFT的电极与外部配线的端子部的半导体装置中，在形成端子部的接触孔时，减少对于掩模的损伤，并且以高精度控制接触孔的壁面的锥形形状。 
用于解决问题的方案 
本发明的半导体装置包括：基板；在上述基板上形成的薄膜晶体管和将上述薄膜晶体管与外部配线电连接的端子部， 
上述薄膜晶体管包括： 
设置在上述基板上的栅极配线； 
在上述栅极配线上形成的第一绝缘膜； 
岛状的氧化物半导体层，该氧化物半导体层在上述第一绝缘膜上形成，具有沟道区域和分别位于上述沟道区域的两侧的源极区域和漏极区域； 
在上述氧化物半导体层上接触设置的第二绝缘膜； 
设置在上述第二绝缘膜上，与上述源极区域电连接的源极配线； 
设置在上述第二绝缘膜上，与上述漏极区域电连接的漏极电极；和 
设置在上述源极配线和上述漏极电极上，覆盖上述薄膜晶体管的保护膜， 
上述端子部包括： 
由与上述栅极配线相同的导电膜形成的第一连接部； 
在上述第一连接部上形成，由与上述源极配线和上述漏极电极相同的导电膜形成的第二连接部；和 
在上述第二连接部上形成的第三连接部， 
上述第二连接部在设置于上述第一绝缘膜和上述第二绝缘膜的第一开口部内与上述第一连接部接触， 
上述第三连接部在设置于上述保护膜的第二开口部内与上述第二连接部接触， 
上述第二连接部覆盖上述第一开口部的上述第一绝缘膜和上述第二绝缘膜的端面，且不覆盖上述第二开口部的上述保护膜的端面。 
在一个优选实施方式中，在从上述基板的表面的法线方向看时，上述第二开口部位于上述第一开口部的内部。 
也可以为如下方式：上述半导体装置还包括与上述漏极电极电连接的像素电极，上述第三连接部由与上述像素电极相同的导电膜形成。 
在一个优选实施方式中，上述半导体装置还包括在上述基板形成的辅助电容， 
上述辅助电容具有： 
由与上述栅极配线相同的导电膜形成的辅助电容配线； 
覆盖上述辅助电容配线的上述第一绝缘膜； 
由与上述氧化物半导体层相同的氧化物半导体膜形成的辅助电容形成用半导体层；和 
设置在上述辅助电容形成用半导体层上的辅助电容电极， 
上述辅助电容电极在形成于上述第二绝缘膜的开口部内与上述辅助电容形成用半导体层接触。 
在一个优选实施方式中，上述辅助电容电极是上述漏极电极的一部分， 
上述像素电极在形成于上述保护膜的开口部内与上述辅助电容电极接触。 
在一个优选实施方式中，上述辅助电容电极是上述像素电极的一部分。 
也可以为如下方式：上述半导体装置还包括将上述栅极配线与上述源极配线电连接的栅极-源极连接部， 
在上述栅极-源极连接部，上述源极配线在设置于上述第一绝缘膜和上述第二绝缘膜的上述第一开口部内与上述栅极配线接触。 
也可以为如下方式：在上述保护膜与上述像素电极之间还包括有机绝缘膜。 
优选如下方式：上述第一绝缘膜和上述保护膜中的至少一个含有SiO2。 
也可以为如下方式：上述第一绝缘膜具有包括SiO2膜和SiNx膜的叠层结构，上述SiO2膜是上述叠层结构的最上层，与上述氧化物半导体层的下表面接触。 
也可以为如下方式：上述保护膜具有包括SiO2膜和SiNx膜的叠层结构，上述SiO2膜是上述叠层结构的最下层。 
在一个优选实施方式中，在上述栅极配线的上表面和侧壁与上述源极配线之间、以及上述栅极配线的上表面和侧壁与上述漏极电极之间，至少设置有上述第一绝缘膜和上述氧化物半导体层。 
也可以为如下方式：在上述栅极配线的上表面和侧壁与上述源极配线之间、以及上述栅极配线的上表面和侧壁与上述漏极电极之间，还设置有上述第二绝缘膜。 
也可以为如下方式：上述第二绝缘膜覆盖上述氧化物半导体层的表面中除了上述源极区域和上述漏极区域以外的所有的上表面和侧壁，并且在上述氧化物半导体层的侧壁附近与上述第一绝缘膜的上表面接触。 
也可以为如下方式：上述氧化物半导体层的沿着沟道长度方向的宽度大于上述栅极配线的沿着沟道长度方向的宽度。 
本发明的半导体装置的制造方法是上述任一项记载的半导体装置的制造方法，该制造方法包括： 
(A)通过在基板上形成栅极配线用导电膜并对其进行图案化，形成栅极配线和第一连接部的工序； 
(B)在上述栅极配线和上述第一连接部上形成第一绝缘膜的工序； 
(C)在上述第一绝缘膜上形成成为薄膜晶体管的活性层的氧化物半导体层的工序； 
(D)形成覆盖上述氧化物半导体层和上述第一绝缘膜的第二绝缘膜的工序； 
(E)将上述氧化物半导体层作为蚀刻阻挡部进行上述第一和第二绝缘膜的蚀刻，由此在上述第二绝缘膜形成使上述氧化物半导体层露出的源极接触形成用开口部和漏极接触形成用开口部，并且在上述第二绝缘膜和上述第一绝缘膜形成使上述第一连接部的表面露出的第一开口部的工序； 
(F)通过在上述第二绝缘膜上形成源极-漏极电极用导电膜并对其进行图案化，由此形成在上述源极接触形成用开口部内与上述氧化物半导体层接触的源极配线、在上述漏极接触形成用开口部内与上述氧化物半导体层接触的漏极电极和在上述第一开口部内与上述第一连接部接触的第二连接部的工序； 
(G)在上述源极配线、上述漏极电极和上述第二连接部上形成保护膜的工序； 
(H)在上述保护膜形成使上述第二连接部露出的第二开口部的工序；和 
(I)在上述保护膜上形成在上述第二开口部内与上述第二连接部接触的第三连接部的工序。 
也可以为如下方式：上述工序(H)包括在上述保护膜形成使上述漏极电极露出的开口部的工序， 
上述工序(I)是通过在上述保护膜上形成透明导电膜并对其进行图案化而形成上述第三连接部和像素电极的工序，并且上述像素电极在使上述漏极电极露出的上述开口部内与上述漏极电极接触。 
发明的效果 
根据本发明，在包括氧化物半导体TFT和将TFT的电极与外部配线连接的端子部的半导体装置，在形成端子部的接触孔时，能够缩短蚀刻时间，减少对于掩模的损伤，并且能够以高精度控制接触孔的壁面的锥形形状。由此，能够提高半导体装置的可靠性。 
此外，能够简便地制造上述半导体装置而不使制造工序复杂化。 
附图说明
图1(a)～(f)分别是表示本发明的实施方式1的半导体装置的制造方法的一个例子的工序截面图。 
图2是本发明的实施方式1的半导体装置的平面图，(a)是半导体装置的像素部101的平面图，(b)～(d)分别是半导体装置的栅极端子、源极端子和栅极-源极连接部的平面图。 
图3(a)是沿图2(a)所示的I-I’线和图2(b)所示的II-II’线或图2(c)所示的III-III’线的截面图。(b)是沿图2(d)所示的IV-IV’线的截面图。 
图4(a)～(f)分别是表示本发明的实施方式2的半导体装置的制造方法的一个例子的工序截面图。 
图5是本发明的实施方式2的半导体装置的平面图，(a)是半导体装置的像素部201的平面图，(b)～(d)分别是半导体装置的栅极端子、源极端子和栅极-源极连接部的平面图。 
图6(a)是沿图5(a)所示的I-I’线和图5(b)所示的II-II’线或图5(c)所示的III-III’线的截面图。(b)是沿图5(d)所示的IV-IV’线的截面图。 
图7(a)～(c)分别是表示本发明的实施方式3的半导体装置的制造方法的一个例子的工序截面图。 
图8是对在实施方式3的半导体装置中、在连接部23c产生断线的情况下的端子部进行例示的放大截面图。 
图9是对本发明的实施方式3的另一半导体装置的结构进行例示的截面图。 
图10是对本发明的实施方式3的又一半导体装置的结构进行例示的截面图。 
图11(a)～(c)分别是表示本发明的实施方式4的半导体装置的制造方法的一个例子的工序截面图。 
图12(a)是表示现有的TFT基板的概略的示意的平面图，(b)是表示(a)的TFT基板的一个像素的放大平面图。 
图13是图12所示的现有的TFT基板的TFT和端子部的截面图。 
图14是表示现有的TFT基板的一部分的截面图。 
具体实施方式
(实施方式1) 
以下，参照附图说明本发明的实施方式1的半导体装置的制造方法。 
本实施方式的半导体装置包括至少形成有一个氧化物半导体TFT的TFT基板即可，广泛地包括各种显示装置和TFT基板、电子设备等。 
此处，以包括氧化物半导体TFT作为开关元件的、液晶显示装置的TFT基板的制造方法为例进行说明。TFT基板具有包括多个像素部的显示区域和在显示区域以外的区域形成的端子配置区域。在本实施方式中，在显示区域的各像素部形成氧化物半导体TFT和辅助电容，在端子配置区域形成多个端子部。 
图1(a)～(f)是用于说明本实施方式的半导体装置的制造方法的示意的工序截面图。 
首先，如图1(a)所示，在基板1中的要形成TFT的区域(TFT形成区域)A形成栅极配线3a，在要形成辅助电容的区域(辅助电容形成区域)B形成辅助电容配线3b，在要形成栅极源极端子部的区域(端子部形成区域)C形成栅极配线的连接部3c。 
另外，TFT形成区域A和辅助电容形成区域B分别位于显示区域内的各像素部101，端子部形成区域C位于显示区域以外的区域、例如配置在基板1周边的端子配置区域102内。通常在端子配置区域102形成大量的源极端子部和栅极端子部，但是此处仅说明一个栅极或源极端子部的形成区域C。 
栅极配线3a、辅助电容配线3b和连接部3c通过在基板1上在利用溅射法等形成金属膜(例如Ti/Al/Ti膜)，然后对金属膜进行图案化而形成。金属膜的图案化通过利用公知的光刻法形成抗蚀剂掩模、将未由抗蚀剂掩模覆盖的部分除去的方式进行。然后，从基板1剥离抗蚀剂掩模。 
接着，如图1(b)所示，以覆盖栅极配线3a、辅助电容配线3b和连接部3c的方式形成绝缘膜5。接着，在TFT形成区域A形成成为TFT的沟道层的岛状的氧化物半导体层7a，在辅助电容形成区域B形成岛状的氧化物半导体层7b。 
在本实施方式中，作为绝缘膜5，例如利用CVD法形成厚度为约400nm的SiO2膜。另外，绝缘膜5例如也可以为包括SiO2膜的单层， 还可以具有以SiNx膜为下层、以SiO2膜为上层的叠层结构。在为包括SiO2膜的单层的情况下，优选SiO2膜的厚度为300nm以上500nm以下。在具有包括SiNx膜(下层)和SiO2膜(上层)的叠层结构的情况下，优选SiNx膜的厚度为200nm以上500nm以下、SiO2膜的厚度为20nm以上150nm以下。 
氧化物半导体层7a、7b能够以如下方式形成。首先，利用溅射法，例如在绝缘膜5之上形成In-Ga-Zn-O类半导体(IGZO)膜，其厚度为30nm以上300nm以下。之后，利用光刻法，形成覆盖IGZO膜的规定的区域的抗蚀剂掩模。接着，利用湿式蚀刻除去IGZO膜中的未被抗蚀剂掩模覆盖的部分。之后，剥离抗蚀剂掩模。这样，得到岛状的氧化物半导体层7a、7b。另外，也可以代替IGZO膜，使用其它氧化物半导体膜形成氧化物半导体层7a、7b。 
接着，如图1(c)所示，在基板1的整个表面沉积绝缘膜9后，对绝缘膜9进行图案化。 
具体而言，首先，在绝缘膜5和氧化物半导体层7a、7b之上，例如利用CVD法形成SiO2膜(厚度：例如为约150nm)作为绝缘膜9。 
绝缘膜9优选包括SiOy等氧化物膜。当使用氧化物膜时，在氧化物半导体层7a、7b发生缺氧的情况下，能够利用氧化物膜中包含的氧使缺氧恢复，因此，能够更有效地减少氧化物半导体层7a、7b的缺氧。此处，作为绝缘膜9使用包括SiO2膜的单层，但是绝缘膜9也可以具有以SiO2膜为下层、以SiNx膜为上层的叠层结构。优选绝缘膜9的厚度(在具有叠层结构的情况下为各层的合计厚度)为50nm以上200nm以下。如果为50nm以上，则在源极-漏极电极的图案化工序等中，能够更可靠地保护氧化物半导体层7a的表面。而当超过200nm时，由于源极电极和/或漏极电极而产生大的台阶，因此可能会导致断线等。 
之后，利用光刻法，形成覆盖绝缘膜9的规定的区域的抗蚀剂掩模。接着，利用湿式蚀刻除去绝缘膜9中的未被抗蚀剂掩模覆盖的部分。此时以如下方式选择蚀刻条件：在端子部形成区域C，不仅绝缘膜9被蚀刻，而且其下方的绝缘膜5也被蚀刻，在TFT形成区域A和辅助电容形成区域B，绝缘膜9的下方的氧化物半导体层7a、7b不被蚀刻。此处，作为蚀刻气体使用CF4/O2(流量：475sccm/25sccm)，使 基板1的温度为60℃，在腔室内进行干蚀刻。令腔室内的真空度为15mT。此外，使施加功率为1000W，使蚀刻时间为7分钟。 
由此，在TFT形成区域A，绝缘膜9中的形成源极接触和漏极接触的部分被蚀刻，形成使氧化物半导体层7a露出的两个开口部11as、11ad。绝缘膜9覆盖氧化物半导体层7a中的成为沟道的区域，作为沟道保护膜9a发挥作用。在辅助电容形成区域B，绝缘膜9中的位于氧化物半导体层7b上的部分被蚀刻，形成使氧化物半导体层7b露出的开口部11b。在端子部形成区域C，绝缘膜9中的位于连接部3c上的部分和其下的绝缘膜5被连续蚀刻，得到使连接部3c的表面露出的开口部11c。开口部11c的直径例如为20μm。 
在本工序中，优选按照以氧化物半导体层7a、7b为蚀刻阻挡部进行绝缘膜5和绝缘膜9的蚀刻的方式，根据绝缘膜5、9的材料选择蚀刻条件。由此，在端子部形成区域C，绝缘膜9和绝缘膜5被一并蚀刻(GI/ES同时蚀刻)，并且，在TFT形成区域A和辅助电容形成区域B，能够仅蚀刻绝缘膜9。此处所谓的蚀刻条件在利用干蚀刻的情况下包括蚀刻气体的种类、基板1的温度、腔室内的真空度等。此外，在使用湿式蚀刻的情况下，包括蚀刻液的种类和蚀刻时间等。 
接着，如图1(d)所示，在基板1的整个表面形成导电膜。在本实施方式中，例如利用溅射法形成Ti/Al/Ti膜等金属膜。之后，例如利用光刻法进行金属膜的图案化。 
由此，在TFT形成区域A，在开口部11as、11ad的内部和绝缘膜9上，以与氧化物半导体层7a中的位于成为沟道区域的区域的两侧的区域分别接触的方式，形成源极配线13as和漏极电极13ad。漏极电极13ad延伸至辅助电容形成区域B的辅助电容配线3b上，经开口部11b与氧化物半导体层7b接触。漏极电极13ad中的与氧化物半导体层7b接触的部分作为辅助电容电极发挥作用。此外，在端子部形成区域C，在开口部11c的内部和绝缘膜9上，形成与连接部3c电连接的连接部13c。 
另外，在本说明书中，将氧化物半导体层7a中的、与源极配线13as接触的区域称为“源极区域”、与漏极电极13ad接触的区域称为“漏极区域”。此外，将氧化物半导体层7a中的位于栅极配线3a上、且被 源极区域和漏极区域夹着的区域称为“沟道区域”。 
这样，在TFT形成区域A形成氧化物半导体TFT，在辅助电容形成区域B形成辅助电容Cs。另外，氧化物半导体层7b由于干蚀刻损伤(dry damage)而成为导电体的可能性高。在这种情况下，辅助电容Cs以辅助电容配线3b以及漏极电极13ad和氧化物半导体层7b为电极、以绝缘膜5为电介质被构成。 
之后，如图1(e)所示，以覆盖氧化物半导体TFT和辅助电容Cs的方式在基板1的整个表面沉积保护膜15。在本实施方式中，利用CVD法形成SiO2膜等氧化物膜(厚度：例如为约265nm)作为保护膜15。另外，保护膜15例如也可以为包括SiO2膜的单层，还可以具有以SiO2膜为下层、以SiNx膜为上层的叠层结构。在为包括SiO2膜的单层的情况下，优选SiO2膜的厚度为50nm以上300nm以下。在具有包括SiO2膜(下层)和SiNx膜(上层)的叠层结构的情况下，优选SIO2膜的厚度为50nm以上150nm以下、SiNx膜的厚度为50nm以上200nm以下。 
接着，利用光刻法进行保护膜15的图案化。由此，在辅助电容形成区域B，在保护膜15形成使漏极电极13ad露出的开口部17b。开口部17b在辅助电容Cs上形成。此外，在端子部形成区域C，在保护膜15形成使连接部13c露出的开口部17c。另外，如图所示，开口部11c和开口部17c的宽度也可以大致相等，但是优选在从基板1的表面的法线方向看时开口部17c比开口部11c小一圈，配置在开口部11c内。由此，当从基板的法线方向看时，开口部11c、17c以重叠的方式配置，因此能够利用开口部11c、17c构成端子部的接触孔。 
接着，如图1(f)所示，在保护膜15上和开口部17b、17c内形成透明导电膜，进行透明导电膜的图案化。由此形成与漏极电极13ad的露出的表面接触的像素电极19和与连接部13c的露出的表面接触的连接部19c。像素电极19按每像素分离地配置。 
在本实施方式中，例如利用溅射法沉积透明导电膜。作为透明导电膜，使用例如ITO膜(厚度：50～200nm)。接着，利用已知的光刻法对ITO膜进行图案化。 
另外，在图1中，为了简单而各图示一个像素电极19、辅助电容 Cs和薄膜晶体管TFT，但是TFT基板通常具有多个像素部101，在多个像素部101中的各个像素部101分别配置像素电极19、辅助电容Cs和薄膜晶体管TFT。此外，在端子配置区域102，形成与源极配线13as和栅极配线3a相同数量的端子部。 
虽然未图示，但是在端子配置区域102存在形成连接源极配线与栅极配线的栅极-源极连接部的情况。在这种情况下，优选在形成端子部的开口部11c时，对栅极配线上的绝缘膜9和绝缘膜5同时进行蚀刻，形成使栅极配线(或其连接部)露出的开口部。通过在该开口部内形成源极配线，得到具有源极配线与栅极配线直接接触的结构的栅极-源极连接部。 
图2和图3是示意地表示本实施方式的半导体装置的图。图2(a)是半导体装置的像素部101的平面图，图2(b)～(d)分别是半导体装置的端子配置区域102的栅极端子、源极端子和栅极-源极连接部的平面图。图3(a)是沿图2(a)所示的I-I’线和图2(b)所示的II-II’线或图2(c)所示的III-III’线的截面图。图3(b)是沿图2(d)所示的IV-IV’线的截面图。 
由这些图可知，在各像素部101，形成有沿着像素的行方向延伸的源极配线13as、沿着像素的列方向延伸的栅极配线3a和辅助电容配线3b。 
在源极配线13as与栅极配线3a的交叉点的附近形成有薄膜晶体管TFT，在辅助电容配线3b上形成有辅助电容Cs。 
TFT的氧化物半导体层7a经由绝缘膜9的开口部11as、11ad与源极配线13as和漏极电极13ad分别连接。此外，漏极电极13ad延伸至辅助电容配线3b上，在辅助电容Cs上，在保护膜15的开口部17b内与像素电极19连接。 
辅助电容Cs的氧化物半导体层7b在绝缘膜9的开口部11b内与辅助电容电极(此处，为漏极电极13ad)连接，在保护膜15的开口部17b内与像素电极19连接。当从基板1的表面的法线方向看时，开口部17b配置在开口部11b内。 
在栅极端子部和源极端子部，连接部3c在对绝缘膜5和绝缘膜9同时进行蚀刻而得到的开口部11c内与连接部13c连接，且在保护膜 15的开口部17c内与连接部19c连接。在本实施方式中，在开口部11c内形成连接部3c之后在保护膜15形成开口部17c，因此连接部3c覆盖开口部11c的绝缘膜5、9的端面(开口部11c的壁面)，且不覆盖开口部17c的保护膜15的端面(开口部17c的壁面)。此外，当从基板1的表面的法线方向看时，开口部17c配置在开口部11c内。 
此外，在栅极-源极连接部，栅极配线的连接部3d在对绝缘膜5和绝缘膜9同时进行蚀刻而得到的开口部11d内与源极配线13as直接连接。源极配线13as上被保护膜15覆盖。 
本实施方式的半导体装置使用上述参照图1说明的方法制造，因此与现有技术相比具有以下优点。 
在专利文献1中公开的现有的方法中，先仅对沟道保护膜进行蚀刻，在形成源极-漏极电极之后进行保护膜的蚀刻。因此在端子部形成的接触孔通过在进行保护膜的蚀刻时将栅极绝缘膜和保护膜一并蚀刻而形成(GI/Pass同时蚀刻)。但是，根据该方法，如上所述在使用SiO2形成栅极绝缘膜和/或保护膜的情况下，蚀刻时间变得非常长，作为蚀刻掩模使用的抗蚀剂膜的表面可能会受到损伤而不能将抗蚀剂膜从基板良好地剥离。 
或者，在专利文献2中公开的方法中，形成以有机绝缘膜为上层、以无机绝缘膜为下层的叠层结构的保护膜，通过以有机绝缘膜为掩模对无机绝缘膜和栅极绝缘膜进行蚀刻，形成了端子部的接触孔(GI/Pass同时蚀刻)。该方法也在使用SiO2形成无机绝缘膜和/或保护膜的情况下蚀刻时间变得非常长。因此，在蚀刻时，作为掩模使用的有机绝缘膜的表面可能会受到损伤。 
相对于此，在本实施方式中，端子部的接触孔分两阶段形成。即，同时进行对成为栅极绝缘膜的绝缘膜5和沟道保护膜(蚀刻阻挡部)形成用的绝缘膜9的蚀刻，形成开口部11c(GI/ES同时蚀刻)。接着，在形成源极-漏极电极后，与上述GI/ES同时蚀刻分开进行保护膜15的蚀刻，在保护膜15形成开口部17c(Pass蚀刻)。一般保护膜15的厚度比沟道保护膜形成用的绝缘膜9的厚度大。因此，在本实施方式的GI/ES同时蚀刻中，与现有的对栅极绝缘膜和保护膜同时进行蚀刻的GI/Pass同时蚀刻相比，能够减小被蚀刻的膜(被蚀刻膜)的合计厚 度。从而，能够大幅缩短蚀刻时间，能够减少对于蚀刻掩模的损伤。 
此外，根据现有的方法，可能难以控制接触孔的锥形形状。端子部的接触孔的锥形形状在现有的方法中通过GI/Pass同时蚀刻的蚀刻条件来控制。相对于此，在本实施方式中，主要通过仅保护膜15的蚀刻(Pass蚀刻)的蚀刻条件来控制。一般在被蚀刻膜的材料相同的情况下，不需要考虑被蚀刻膜薄的膜对蚀刻掩模(抗蚀剂膜)施加的损伤，因此容易选择蚀刻条件。从而，根据本实施方式，与现有方法相比能够使被蚀刻膜更薄，因此能够以更高的精度控制接触孔的壁面的锥形形状。 
特别是在栅极绝缘膜和保护膜均具有叠层结构(例如二层结构)的情况下，在现有的方法中，对四层膜进行蚀刻，锥形形状的控制变得非常困难。在本实施方式中，即使在这样的情况下，也能够通过对构成保护膜的二层膜的蚀刻来控制锥形形状，因此能够大幅提高锥形形状的控制性。 
这样，根据本实施方式，能够更可靠地使接触孔的壁面相对于基板的法线以规定的角度(锥形角)倾斜，因此能够防止在接触孔上形成的配线发生断线的情况。由此，能够确保端子部的源极配线或栅极配线与驱动电路的输入部的电连接。 
进一步，在现有技术中，在栅极-源极连接部，经用于形成像素电极的透明导电膜将栅极配线与源极配线电连接(例如专利文献2的图4)。因此，当栅极-源极连接部的接触孔的壁面没有相对于基板的法线充分地倾斜时，存在不能将构成壁面的源极配线与在壁面上形成的透明导电膜电连接的问题。 
相对于此，根据本实施方式，绝缘膜(栅极绝缘膜)5和绝缘膜9被同时蚀刻，因此能够形成栅极配线的连接部3d与源极配线13as直接接触的结构的栅极-源极连接部。从而，无论接触孔的壁面的锥形形状如何，即使接触孔的壁面几乎不倾斜，也能够更可靠地将栅极配线3a与源极配线13as电连接。 
进一步，与专利文献3中公开的结构相比，本实施方式具有如下的优点。 
在专利文献3中公开的结构中，栅极电极、栅极绝缘膜和氧化物 半导体层使用相同的掩模被图案化。这些层的侧壁被作为蚀刻阻挡部发挥作用的绝缘膜覆盖。在该结构中，在栅极电极的侧壁与源极电极之间仅设置作为蚀刻阻挡部发挥作用的绝缘膜，存在在这些电极间发生短路的可能性。相对于此，根据本实施方式，成为栅极绝缘膜的绝缘膜5、氧化物半导体层7a和作为蚀刻阻挡部发挥作用的绝缘膜9在沟道长度方向上比栅极配线3a长，因此栅极配线3a的侧壁被绝缘膜5、氧化物半导体层7a和绝缘膜9覆盖。从而，在栅极配线3a的上表面和侧壁与源极配线13as之间、以及栅极配线3a的上表面和侧壁与漏极电极13ad之间，至少存在二层绝缘膜(绝缘膜5和绝缘膜9)。因此，能够防止上述那样的短路。此外，即使在绝缘膜5、特别是绝缘膜5中的位于栅极配线3a与源极-漏极电极13as、13ad之间的部分形成有孔的情况下，也能够以绝缘膜9覆盖，因此能够抑制在它们之间产生点缺陷。 
在本实施方式中，优选绝缘膜5、绝缘膜9和保护膜15中的至少一个膜包括SiO2。由此，氧被从这些膜供给至成为TFT的活性层的氧化物半导体层7a，因此，能够更加减少在氧化物半导体层7a产生的缺氧。因此，能够抑制由于缺氧而引起的氧化物半导体层7a电阻下降的情况，因此能够减少漏电流和/或滞后现象。特别是当由SiO2形成这些绝缘膜中的氧化物半导体层7a一侧的表面(即绝缘膜5的上表面、绝缘膜9的上表面、保护膜15的下表面)时效果更明显。 
此外，优选包括沟道保护膜9a的绝缘膜9覆盖岛状的氧化物半导体层7a的整个上表面(但是除了源极-漏极区域以外)和整个侧壁。根据这样的结构，在用于形成图1(d)所示的源极-漏极电极的图案化工序中，能够抑制在氧化物半导体层7a的沟道区域及其附近由于氧化还原反应而形成的缺氧。其结果是，能够抑制由于缺氧而引起的氧化物半导体层7a电阻下降的情况，因此能够减少漏电流和/或滞后现象。此外，优选绝缘膜9在沟道宽度方向上比氧化物半导体层7a长，与位于氧化物半导体层7a的侧壁附近的绝缘膜5的上表面也接触。由此，能够利用绝缘膜9不仅更可靠地保护氧化物半导体层7a的上表面而且也更可靠地保护侧壁。 
优选本实施方式的氧化物半导体层7a、7b是例如包括Zn-O类半 导体(ZnO)、In-Ga-Zn-O类半导体(IGZO)、In-Zn-O类半导体(IZO)或Zn-Ti-O类半导体(ZTO)的层。 
(实施方式2) 
以下，参照附图说明本发明的实施方式2的半导体装置的制造方法。本实施方式在使用像素电极代替漏极电极作为辅助电容电极方面与实施方式1不同。 
图4(a)～(f)是用于说明本实施方式的半导体装置的制造方法的示意的工序截面图。为了简单，对与图1相同的构成要素标注相同的附图标记，省略其说明。 
首先，如图4(a)所示，在基板1中的要形成TFT的TFT形成区域A形成栅极配线3a，在要形成辅助电容的辅助电容形成区域B形成辅助电容配线3b，在要形成栅极-源极端子部的端子部形成区域C形成栅极配线的连接部3c。配线3a、3b和连接部3c的形成方法和材料与上述参照图1(a)说明的方法和材料相同。 
接着，如图4(b)所示，以覆盖栅极配线3a、辅助电容配线3b和连接部3c的方式形成绝缘膜5。接着，在TFT形成区域A形成成为TFT的沟道层的岛状的氧化物半导体层7a，在辅助电容形成区域B形成岛状的氧化物半导体层7b。绝缘膜5和氧化物半导体层7a、7b的形成方法和材料与上述参照图1(b)说明的方法和材料相同。 
接着，如图4(c)所示，在基板1的整个表面沉积绝缘膜9后，对绝缘膜9进行图案化。由此，在TFT形成区域A，绝缘膜9中的形成源极接触和漏极接触的部分被蚀刻，形成使氧化物半导体层7a露出的两个开口部11as、11ad。绝缘膜9覆盖氧化物半导体层7a中的成为沟道的区域，作为沟道保护膜9a发挥作用。在辅助电容形成区域B，绝缘膜9中的位于氧化物半导体层7b上的部分被蚀刻，形成使氧化物半导体层7b露出的开口部11b。在端子部形成区域C，绝缘膜9中的位于连接部3c上的部分和其下的绝缘膜5被连续蚀刻，得到使连接部3c的表面露出的开口部11c。绝缘膜9的形成方法、材料和蚀刻方法与上述参照图1(c)说明的方法和材料相同。 
接着，如图4(d)所示，在基板1的整个表面沉积导电膜后，对其进行图案化。由此，在TFT形成区域A，在开口部11as、11ad的内 部和绝缘膜9上，以与氧化物半导体层7a中的位于成为沟道区域的区域的两侧的区域分别接触的方式，分别形成源极配线23as和漏极电极23ad。本实施方式的漏极电极23ad具有覆盖氧化物半导体层7a的一部分的岛状的图案，并不如实施方式1那样延伸至辅助电容形成区域B。在端子部形成区域C，在开口部11c的内部和绝缘膜9上，以与连接部3c接触的方式形成连接部23c。另外，在本实施方式中，根据本蚀刻工序，导电膜中的位于辅助电容形成区域B的氧化物半导体层7b的表面上(即开口部11b的内部)的部分也被除去。这样，在TFT形成区域A形成氧化物半导体TFT。导电膜的材料和形成方法与上述参照图1(d)说明的材料和方法相同。 
之后，如图4(e)所示，在基板1的整个表面沉积保护膜25。接着，通过光刻、湿式蚀刻和抗蚀剂剥离清洗工序进行保护膜25的图案化。由此，在TFT形成区域A，在保护膜25形成使漏极电极23ad的表面露出的开口部27a。此外，在辅助电容形成区域B，形成使氧化物半导体层7b的表面露出的开口部27b。进一步，在端子部形成区域C，形成使连接部23c露出的开口部27c。保护膜25的材料、形成方法和蚀刻方法与上述参照图1(e)说明的材料和方法相同。 
之后，如图4(f)所示，在保护膜25上和开口部27a、27b、27c内形成透明导电膜(例如ITO膜)，并进行透明导电膜的图案化。由此，形成与漏极电极23ad的露出的表面和氧化物半导体层7b接触的像素电极29以及与连接部23c的露出的表面接触的连接部29c。 
在本实施方式中，通过该工序，在辅助电容形成区域B形成辅助电容Cs。辅助电容Cs以辅助电容配线3b、氧化物半导体层7b和像素电极29为电极、以绝缘膜5为电介质被构成。 
图5和图6是示意地表示本实施方式的半导体装置的图。图5(a)是半导体装置的像素部201的平面图，图5(b)～(d)分别是半导体装置的端子配置区域202的栅极端子、源极端子和栅极-源极连接部的平面图。图6(a)是沿图5(a)所示的I-I’线和图5(b)所示的II-II’线或图5(c)所示的III-III’线的截面图。图6(b)是沿图5(d)所示的IV-IV’线的截面图。 
由这些图可知，在各像素部201，形成有沿着像素的行方向延伸的 源极配线23as、沿着像素的列方向延伸的栅极配线3a和辅助电容配线3b。在源极配线23as与栅极配线3a的交叉点的附近形成有薄膜晶体管TFT。TFT的氧化物半导体层7a在绝缘膜9的开口部11as、11ad内与源极配线23as和漏极电极23ad分别连接。漏极电极23ad在保护膜25的开口部27a内与像素电极29电连接。 
在辅助电容配线3b上形成有辅助电容Cs。辅助电容Cs的氧化物半导体层7b在包括绝缘膜9的开口部11b和保护膜25的开口部27b的接触孔内与像素电极29连接。从而，像素电极29作为辅助电容电极发挥作用。当从基板1的表面的法线方向看时，开口部27b配置在开口部11b的内部。 
在栅极端子部和源极端子部，连接部3c在对绝缘膜5和绝缘膜9同时进行蚀刻而得到的开口部11c内与连接部23c连接。连接部23c在保护膜25的开口部27c内与连接部29c连接。在本实施方式中，与实施方式1一样，也在开口部11c内形成连接部23c之后在保护膜25形成开口部27c，因此连接部23c覆盖开口部11c的绝缘膜5、9的端面(开口部11c的壁面)，且不覆盖开口部27c的保护膜25的端面(开口部27c的壁面)。此外，当从基板1的表面的法线方向看时，开口部27c配置在开口部11c内。 
本实施方式也存在在基板1的端子配置区域202形成栅极-源极连接部的情况。在栅极-源极连接部，栅极配线的连接部3d在对绝缘膜5和绝缘膜9同时进行蚀刻而得到的开口部11c内与源极配线23as直接连接。源极配线23as被保护膜25覆盖。 
根据本实施方式，通过对成为栅极绝缘膜的绝缘膜5和沟道保护膜(蚀刻阻挡部)形成用的绝缘膜9进行的蚀刻(GI/ES同时蚀刻)以及保护膜25的蚀刻(Pass蚀刻)，形成端子部的接触孔。因此与对栅极绝缘膜和保护膜同时进行蚀刻的现有的方法相比，能够大幅缩短蚀刻时间。从而，与实施方式1一样，能够减少对蚀刻掩模的损伤。此外，能够以更高的精度控制接触孔的壁面的锥形形状。进一步，在栅极-源极连接部，能够使栅极配线的连接部3d与源极配线23as直接连接，因此，无论栅极-源极连接部的接触孔的壁面的锥形形状如何，能够更可靠地将栅极配线的连接部3d与源极配线23as电连接。 
而且，根据本实施方式，与实施方式1不同，具有以下的优点。在实施方式1，漏极电极的岛状图案延伸至辅助电容Cs，作为辅助电容电极使用。相对于此，在本实施方式中，在辅助电容Cs不形成漏极电极。该结构能够在用于形成源极配线23as、漏极电极23ad和连接部23c的导电膜的图案化工序(图4(d))、通过辅助电容形成区域B的氧化物半导体层7b作为蚀刻阻挡部发挥作用来实现。 
通常在实施方式1那样将漏极电极作为辅助电容电极使用的情况下，需要以使得漏极电极与辅助电容配线可靠地重叠的方式设置裕度(margin)。因此，以使得辅助电容配线和漏极电极中的任一个的平面形状变大的方式进行设计。例如在实施方式1，以辅助电容配线上方的漏极电极的宽度大于该辅助电容配线的宽度的方式进行设计。漏极电极和辅助电容电极均由金属膜等形成，当它们的平面形状变大时，成为开口率降低的主要原因。 
另一方面，在本实施方式中，也需要以使得辅助电容配线3b、氧化物半导体层7b和像素电极29可靠地重叠的方式设置裕度。因此，以使得氧化物半导体层7b和像素电极29的宽度大于辅助电容配线3b的宽度的方式进行设计。但是，氧化物半导体层7b和像素电极29均透明，即使放大它们的图案，也不会成为开口率下降的主要原因。从而，与实施方式1相比，能够提高开口率。 
(实施方式3) 
以下，参照附图说明本发明的实施方式3的半导体装置的制造方法。本实施方式在保护膜与像素电极之间形成有有机绝缘膜，在这方面与上述实施方式不同。 
图7(a)～(c)是用于说明本实施方式的半导体装置的制造方法的示意的工序截面图。为了简单，对与图4相同的构成要素标注相同的附图标记，省略其说明。 
首先，如图7(a)所示，利用与实施方式2相同的方法(图4(a)～(d))在基板1上形成栅极配线3a、辅助电容配线3b、连接部3c、绝缘膜5、氧化物半导体层7a、7b、绝缘膜9、源极配线23as、漏极电极23ad和连接部23c。 
接着，如图7(b)所示，在基板1的表面依次形成保护膜25和有机绝缘膜36。此处，作为保护膜25例如利用CVD法形成厚度为50nm～300nm的氧化物膜。此外，作为有机绝缘膜36，例如通过涂敷厚度为1μm以上4μm以下的丙烯酸类树脂膜形成。优选通过有机绝缘膜36使得基板1的表面平坦。 
接着，在利用光刻法进行有机绝缘膜36的图案化后，以有机绝缘膜36为掩模，利用干蚀刻对保护膜25进行图案化。由此，在TFT形成区域A，在保护膜25和有机绝缘膜36形成使漏极电极23ad的表面露出的开口部37a。此外，在辅助电容形成区域B，形成使氧化物半导体层7b的表面露出的开口部37b。进一步，在端子部形成区域C，形成使连接部23c露出的开口部37c。 
之后，如图7(c)所示，在保护膜25上和开口部37a、37b、37c内形成透明导电膜(例如ITO膜)，进行透明导电膜的图案化。由此，形成与漏极电极23ad的露出的表面和氧化物半导体层7b接触的像素电极29以及与连接部23c的露出的表面接触的连接部29c。像素电极29作为辅助电容Cs的电极发挥作用。这样，得到本实施方式的半导体装置。 
本实施方式的半导体装置的平面图与上述参照图5说明的实施方式2的半导体装置的平面图相同。不过，图5所示的保护膜25的开口部27a、27b、27c在本实施方式中成为保护膜25和有机绝缘膜36的开口部37a、37b、37c。此外，本实施方式的栅极-源极连接部的截面图与图6(b)所示的实施方式2的栅极-源极连接部的截面图相同。 
根据本实施方式，通过对成为栅极绝缘膜的绝缘膜5和沟道保护膜(蚀刻阻挡部)形成用的绝缘膜9进行的蚀刻(GI/ES同时蚀刻)以及有机绝缘膜36的蚀刻和保护膜25的蚀刻(Pass蚀刻)，形成端子部的接触孔。因此，与对栅极绝缘膜和保护膜同时进行蚀刻的现有的方法相比，能够大幅缩短蚀刻时间。从而，与上述实施方式一样，能够减少对蚀刻掩模的损伤。此外，能够以更高的精度控制接触孔的壁面的锥形形状。进一步，在栅极-源极连接部，能够更可靠地使栅极配线的连接部3d与源极配线23as电连接。而且，与实施方式2一样，能够不降低开口率地设置辅助电容配线3b与氧化物半导体层7b和像素电极29的重叠裕度。 
此外，根据本实施方式，即使在端子部的接触孔内部在连接部23c发生断线的情况下，也存在能够更可靠地确保栅极配线3c与连接部29c的电连接的优点。 
图8是对在连接部23c发生断线的情况下的端子部进行例示的放大截面图。如图所示，在包括绝缘膜5和绝缘膜9的开口部11c的壁面不具所期望的锥形形状的情况下(例如开口部11c的壁面与基板1的表面大致垂直的情况下)，存在在形成于开口部11c的内部的连接部23c发生断线的情况。当在连接部23c发生断线时，保护膜25仅在发生了断线的连接部23c上利用CVD法等沉积。另一方面，有机绝缘膜36以覆盖开口部11c的壁面的方式被涂敷，因此，由于断线而产生的空间被填埋，得到具有更平滑的壁面的开口部37c。因此，在沉积于开口部37c内的连接部29c难以发生断线。其结果是，即使如图所示那样在连接部23c发生断线，也能够通过连接部23c将连接部29c与栅极配线3c电连接。 
另外，即使在专利文献1中公开的方法那样、在保护膜上设置有有机绝缘膜的情况下，也认为当对无机绝缘膜和栅极绝缘膜同时进行蚀刻(Pass/GI同时蚀刻)，不能得到参照图8说明的那样的有利点。如上所述，在氧化物半导体层TFT，优选使用SiO2膜作为栅极绝缘膜、沟道保护膜和保护膜。这是因为，SiO2膜与SiNx膜相比蚀刻率低，因此在进行Pass/GI同时蚀刻时难以控制作为蚀刻掩模的有机绝缘膜的表面状态和锥形形状。 
本实施方式的半导体装置的结构并不仅限于参照图7说明的上述结构。图9和图10是表示本实施方式的半导体装置的另一例子的截面图。 
在图7所示的例子中，将有机绝缘膜36形成在保护膜25上，但是也可以不这样设置，而如图9所示那样将有机绝缘膜36形成在实施方式1的半导体装置的保护膜15上。图9所示的半导体装置的平面图与图2所示的实施方式1的半导体装置的平面图相同。不过，图2所示的保护膜15的开口部17b、17c在本实施方式中成为保护膜15和有机绝缘膜36的开口部。此外，栅极-源极连接部的截面图与图3(b)所示的实施方式1的栅极-源极连接部的截面图相同。根据图9所示的 半导体装置，能够得到与实施方式1相同的效果。此外，如上述参照图8说明的那样，即使在连接部13c发生断线，也能够确保端子部的配线间的电连接。 
此外，在图7所示的例子中，在端子部形成区域C也形成有保护膜25和有机绝缘膜36，但是也可以如图10所示那样，不在端子部形成区域C形成保护膜25和有机绝缘膜36。进一步，即使在如图9所示那样将有机绝缘膜36形成在保护膜15上的情况下，也可以在端子部形成区域C不形成保护膜15和有机绝缘膜36。 
(实施方式4) 
以下，参照附图说明本发明的实施方式4的半导体装置的制造方法。在本实施方式中，作为栅极绝缘膜形成以SiNx膜为下层、以SiO2膜为上层的叠层膜，作为保护膜形成以SiO2膜为下层、以SiNx膜为上层的叠层膜，本实施方式在这方面与上述的实施方式不同。 
图11(a)～(c)是用于说明本实施方式的半导体装置的制造方法的示意的工序截面图。为了简单，对与图4相同的构成要素标注相同的附图标记，省略其说明。 
首先，如图11(a)所示，在基板1上形成栅极配线3a、辅助电容配线3b、连接部3c。栅极配线3a、辅助电容配线3b、连接部3c的形成方法与参照图1(a)所述的方法相同。 
接着，如图11(b)所示，以覆盖栅极配线3a、辅助电容配线3b、连接部3c的方式依次形成SiNx膜5L和SiO2膜5U，由此得到绝缘膜5。之后，在绝缘膜5上形成氧化物半导体层7a、7b。 
此处，利用CVD法，形成厚度例如为200nm以上500nm以下的SiNx膜5L和厚度例如为20nm以上150nm以下的SiO2膜5U。氧化物半导体层7a、7b通过利用溅射法形成厚度例如为30nm以上300nm以下的IGZO膜并对其进行图案化而得到。氧化物半导体层7a、7b的形成方法与上述参照图1(b)说明的方法相同。 
接着，虽然未图示，但是利用上述参照图1(c)说明的方法在基板1的表面沉积绝缘膜9。之后，在TFT形成区域A，在绝缘膜9形成源极接触形成用的开口部、漏极接触形成用的开口部，在辅助电容形成区域B，在绝缘膜9形成使氧化物半导体层7b露出的开口部。与此同时，在端子部形成区域C，对绝缘膜9和绝缘膜5进行蚀刻，形成开口部。接着，利用上述参照图4(d)说明的方法，在绝缘膜9上和绝缘膜9的开口部内形成金属膜，并对此进行图案化，由此形成源极配线23as、漏极电极23ad和连接部23c。 
之后，如图11(c)所示，在基板1的表面依次形成SiO2膜25L和SiNx膜25U，由此形成保护膜25。在本实施方式中，此处利用CVD法形成厚度例如为50nm以上150nm以下的SiO2膜25L和厚度例如为50nm以上200nm以下的SiNx膜25U。 
接着，通过光刻、湿式蚀刻和抗蚀剂剥离清洗工序进行保护膜25的图案化。由此，在TFT形成区域A，在保护膜25形成使漏极电极23ad的表面露出的开口部27a。此外，在辅助电容形成区域B，形成使氧化物半导体层7b的表面露出的开口部27b。进一步，在端子部形成区域C，形成使连接部23c露出的开口部27c。 
虽然未图示，但是之后如上述参照图4(f)说明的那样，在保护膜25上和开口部27a、27b、27c内形成透明导电膜(例如ITO膜)，并进行透明导电膜的图案化。由此，形成与漏极电极23ad的露出的表面和氧化物半导体层7b接触的像素电极29以及与连接部23c的露出的表面接触的连接部29c。 
本实施方式的半导体装置的平面图与参照图5所述的实施方式2的半导体装置的平面图相同。此外，本实施方式的栅极-源极连接部的截面图与图6(b)所示的实施方式2的栅极-源极连接部的截面图相同。 
根据本实施方式，能够得到与实施方式2相同的效果。此外，当使用包括SiO2膜和SiNx膜的叠层膜时，作为绝缘膜(栅极绝缘膜)5和保护膜25，能够得到如下有利点。 
在氧化物半导体TFT，当以单层使用SiNx膜作为栅极绝缘膜和保护膜时，在制作工艺中，氧化物半导体层以与SiNx接触的状态被进行加热处理，因此，存在氧化物半导体层中的氧被还原的可能性。此外，在形成SiNx膜时，氧化物半导体层容易受到等离子体损伤。其结果是，氧化物半导体TFT的特性可能会下降。另一方面，当以单层使用SiO2膜作为栅极绝缘膜和保护膜时，不产生上述那样的问题，但是由于SiO2膜与SiNx膜相比介电常数低，为了确保源极-栅极间的耐压，需要令 SiO2膜厚。因此，成为引起TFT的导通(ON)电流的下降的主要原因。 
相对于此，当使用包括SiO2膜和SiNx膜的叠层膜作为栅极绝缘膜和保护膜时，即使比仅包括SiO2膜的栅极绝缘膜和/或保护膜薄，也能够充分地确保耐压。从而，能够抑制栅极绝缘膜和保护膜引起的TFT的导通电流降低的情况。进一步，通过在叠层膜中的与氧化物半导体层接触的膜或最接近氧化物半导体层的膜配置SiO2膜，能够防止氧化物半导体层的氧由于SiNx而被还原或在形成SiNx膜时氧化物半导体层受到等离子体损伤等。 
本实施方式的绝缘膜5具有包括SiO2膜和SiNx膜的叠层结构，且与叠层结构的最上层、即氧化物半导体层的下表面接触的层是SiO2膜即可。同样，保护膜25具有包括SiO2膜和SiNx膜的叠层结构，且与叠层结构的最下层、即位于离氧化物半导体层最近的一侧的层是SiO2膜即可。在图11所示的例子中，绝缘膜5和保护膜25均具有叠层结构，但是只要仅它们中的一方具有上述那样的叠层结构，就能够得到上述效果。不过，如果这些膜5、25双方均具有上述那样的叠层结构则能够得到显著的效果。 
另外，在现有的方法中，因为对保护膜和栅极绝缘膜同时进行蚀刻(Pass/GI同时蚀刻)，所以当这些膜是上述那样的叠层膜时，将包括SiNx/SiO2/SiO2/SiNx的膜一并蚀刻。换言之，将干蚀刻率相互不同的三层(SiNx/SiO2/SiNx)一并蚀刻。因此，极难进行蚀刻时的锥形控制。由于SiNx膜的干蚀刻率比SiO2膜高几倍，当对这些叠层膜进行蚀刻时，存在SiNx膜移位而成为伞状的情况。此外，当如专利文献1那样在保护膜上设置有机绝缘膜时，在进行Pass/GI同时蚀刻时，需要控制作为蚀刻掩模的有机绝缘膜的表面损伤，因此锥形控制几乎不可能。 
相对于此，根据本实施方式，在ES/GI同时蚀刻中仅对SiO2/SiNx二层进行蚀刻，在保护膜(Pass蚀刻)中仅对SiNx/SiO2二层进行蚀刻，因此，能够以比对SiNx/SiO2/SiNx三层进行蚀刻的现有方法高的精度进行锥形控制。 
另外，如在实施方式3中说明的那样，在本实施方式的半导体装置中也可以在保护膜25与像素电极29之间设置有机绝缘膜。在这种情况下，也与绝缘膜5、9的同时蚀刻分开地将有机绝缘膜作为蚀刻掩 模进行保护膜(SiNx/SiO2)25的蚀刻(Pass蚀刻)。由此，能够抑制有机绝缘膜的表面损伤并且控制保护膜25的开口部的锥形形状。 
另外，在图11所示的例子中，作为实施方式2的半导体装置的绝缘膜5和保护膜25，使用包括SiNx膜和SiO2膜的叠层膜，作为实施方式1的半导体装置的绝缘膜5和保护膜15，也可以使用包括SiO2膜和SiNx膜的叠层膜。由此，能够得到与上述相同的效果。即，能够不降低锥形形状的控制性地抑制TFT特性的下降。在这种情况下，也可以在保护膜15与像素电极19之间设置在实施方式3中说明的那样的有机绝缘膜。 
产业上的可利用性 
本发明能够在有源矩阵基板等的电路基板、液晶显示装置、有机电致发光(EL)显示装置和无机电致发光显示装置等显示装置、图像传感装置等摄像装置、图像输入装置和/或指纹读取装置等电子装置等具备薄膜晶体管的装置中广泛地应用。特别能够在大型液晶显示装置等中恰当地应用。 
附图标记的说明 
1     基板 
3a    栅极配线 
3b    辅助电容配线 
3c    连接部 
3d    连接部 
5     绝缘膜(栅极绝缘膜) 
5L    栅极绝缘膜的下层 
5U    栅极绝缘膜的上层 
7a、7b氧化物半导体层(活性层) 
9     绝缘膜(保护膜、蚀刻阻挡部) 
11as、11ad、11b、11c、11d、17b、17c、27a、27b、27c、37a、37b、37c  开口部 
13as、23as  源极配线 
13ad、23ad  漏极电极 
13c、23c、19c、29c    连接部 
15、25保护膜 
19、29像素电极 
36    有机绝缘膜 
25L   保护膜的下层 
25U   保护膜的上层 
101、201显示区域的一个像素部 
102、202端子配置区域 

Claims (18)

1.一种半导体装置的制造方法，
所述半导体装置包括：基板；在所述基板上形成的薄膜晶体管；和将所述薄膜晶体管与外部配线电连接的端子部，
所述薄膜晶体管包括：
设置在所述基板上的栅极配线；
在所述栅极配线上形成的第一绝缘膜；
岛状的氧化物半导体层，该氧化物半导体层在所述第一绝缘膜上形成，具有沟道区域和分别位于所述沟道区域的两侧的源极区域和漏极区域；
在所述氧化物半导体层上接触设置的第二绝缘膜；
设置在所述第二绝缘膜上，与所述源极区域电连接的源极配线；
设置在所述第二绝缘膜上，与所述漏极区域电连接的漏极电极；和
设置在所述源极配线和所述漏极电极上，覆盖所述薄膜晶体管的保护膜，
所述端子部包括：
由与所述栅极配线相同的导电膜形成的第一连接部；
在所述第一连接部上形成，由与所述源极配线和所述漏极电极相同的导电膜形成的第二连接部；和
在所述第二连接部上形成的第三连接部，
所述第二连接部在设置于所述第一绝缘膜和所述第二绝缘膜的第一开口部内与所述第一连接部接触，
所述第三连接部在设置于所述保护膜的第二开口部内与所述第二连接部接触，
所述第二连接部覆盖所述第一开口部的所述第一绝缘膜和所述第二绝缘膜的端面，并且不覆盖所述第二开口部的所述保护膜的端面，所述第二连接部的一部分配置在所述第二绝缘膜与所述保护膜之间，
所述半导体装置的制造方法的特征在于，包括：
(A)通过在基板上形成栅极配线用导电膜并对其进行图案化，形成栅极配线和第一连接部的工序；
(B)在所述栅极配线和所述第一连接部上形成第一绝缘膜的工序；
(C)在所述第一绝缘膜上形成成为薄膜晶体管的活性层的氧化物半导体层的工序；
(D)形成覆盖所述氧化物半导体层和所述第一绝缘膜的第二绝缘膜的工序；
(E)进行所述第一绝缘膜和第二绝缘膜的蚀刻的工序，将所述氧化物半导体层作为蚀刻阻挡部，在所述第二绝缘膜形成使所述氧化物半导体层露出的源极接触形成用开口部和漏极接触形成用开口部，并且在所述第二绝缘膜和所述第一绝缘膜形成使所述第一连接部的表面露出的第一开口部；
(F)在所述第二绝缘膜上形成源极-漏极电极用导电膜并对其进行图案化，由此形成在所述源极接触形成用开口部内与所述氧化物半导体层接触的源极配线、在所述漏极接触形成用开口部内与所述氧化物半导体层接触的漏极电极和在所述第一开口部内与所述第一连接部接触的第二连接部的工序；
(G)在所述源极配线、所述漏极电极和所述第二连接部上形成保护膜的工序；
(H)在所述保护膜形成使所述第二连接部露出的第二开口部的工序；和
(I)在所述保护膜上形成在所述第二开口部内与所述第二连接部接触的第三连接部的工序。
2.如权利要求1所述的半导体装置的制造方法，其特征在于：
所述工序(H)包括在所述保护膜形成使所述漏极电极露出的开口部的工序，
所述工序(I)是通过在所述保护膜上形成透明导电膜并对其进行图案化而形成所述第三连接部和像素电极的工序，并且所述像素电极在使所述漏极电极露出的所述开口部内与所述漏极电极接触。
3.一种半导体装置，其特征在于：
所述半导体装置通过权利要求1或2所述的制造方法制造而成。
4.如权利要求3所述的半导体装置，其特征在于：
在从所述基板的表面的法线方向看时，所述第二开口部位于所述第一开口部的内部。
5.如权利要求3或4所述的半导体装置，其特征在于：
所述半导体装置还包括与所述漏极电极电连接的像素电极，
所述第三连接部由与所述像素电极相同的导电膜形成。
6.如权利要求5所述的半导体装置，其特征在于：
所述半导体装置还包括在所述基板形成的辅助电容，
所述辅助电容具有：
由与所述栅极配线相同的导电膜形成的辅助电容配线；
覆盖所述辅助电容配线的所述第一绝缘膜；
由与所述氧化物半导体层相同的氧化物半导体膜形成的辅助电容形成用半导体层；和
设置在所述辅助电容形成用半导体层上的辅助电容电极，
所述辅助电容电极在形成于所述第二绝缘膜的开口部内与所述辅助电容形成用半导体层接触。
7.如权利要求6所述的半导体装置，其特征在于：
所述辅助电容电极是所述漏极电极的一部分，
所述像素电极在形成于所述保护膜的开口部内与所述辅助电容电极接触。
8.如权利要求6所述的半导体装置，其特征在于：
所述辅助电容电极是所述像素电极的一部分。
9.如权利要求3、4、6～8中任一项所述的半导体装置，其特征在于：
所述半导体装置还包括将所述栅极配线与所述源极配线电连接的栅极-源极连接部，
在所述栅极-源极连接部，所述源极配线在设置于所述第一绝缘膜和所述第二绝缘膜的所述第一开口部内与所述栅极配线接触。
10.如权利要求3、4、6～8中任一项所述的半导体装置，其特征在于：
在所述保护膜与所述像素电极之间还包括有机绝缘膜。
11.如权利要求3、4、6～8中任一项所述的半导体装置，其特征在于：
所述第一绝缘膜和所述保护膜中的至少一个含有SiO2。
12.如权利要求11所述的半导体装置，其特征在于：
所述第一绝缘膜具有包括SiO2膜和SiNx膜的叠层结构，所述SiO2膜是所述叠层结构的最上层，与所述氧化物半导体层的下表面接触。
13.如权利要求11所述的半导体装置，其特征在于：
所述保护膜具有包括SiO2膜和SiNx膜的叠层结构，所述SiO2膜是所述叠层结构的最下层。
14.如权利要求3、4、6～8中任一项所述的半导体装置，其特征在于：
在所述栅极配线的上表面和侧壁与所述源极配线之间、以及所述栅极配线的上表面和侧壁与所述漏极电极之间，至少设置有所述第一绝缘膜和所述氧化物半导体层。
15.如权利要求14所述的半导体装置，其特征在于：
在所述栅极配线的上表面和侧壁与所述源极配线之间、以及所述栅极配线的上表面和侧壁与所述漏极电极之间，还设置有所述第二绝缘膜。
16.如权利要求3、4、6～8中任一项所述的半导体装置，其特征在于：
所述第二绝缘膜覆盖所述氧化物半导体层的表面中除了所述源极区域和所述漏极区域以外的所有的上表面和侧壁，并且在所述氧化物半导体层的侧壁附近与所述第一绝缘膜的上表面接触。
17.如权利要求3、4、6～8中任一项所述的半导体装置，其特征在于：
所述氧化物半导体层的沿着沟道长度方向的宽度大于所述栅极配线的沿着沟道长度方向的宽度。
18.如权利要求3、4、6～8中任一项所述的半导体装置，其特征在于：
在所述第二开口部的周缘，所述保护膜存在于所述第二连接部与所述第三连接部之间。
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Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030080119A (ko) * 2002-04-03 2003-10-11 유종학 창출의 새로운 추출방법
WO2011155125A1 (ja) * 2010-06-08 2011-12-15 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置並びに薄膜トランジスタ基板の製造方法
CN102947871B (zh) * 2010-06-24 2014-03-26 夏普株式会社 半导体装置及其制造方法
WO2012133103A1 (ja) * 2011-03-30 2012-10-04 シャープ株式会社 アクティブマトリクス基板、表示装置、およびアクティブマトリクス基板の製造方法
US8928708B2 (en) * 2011-07-15 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Display device and method for driving the display device
KR20130010834A (ko) * 2011-07-19 2013-01-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP5613635B2 (ja) * 2011-07-21 2014-10-29 株式会社ジャパンディスプレイ 表示装置
US8716708B2 (en) * 2011-09-29 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102646676B (zh) * 2011-11-03 2015-06-10 京东方科技集团股份有限公司 一种tft阵列基板
US8829528B2 (en) * 2011-11-25 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including groove portion extending beyond pixel electrode
KR102072244B1 (ko) * 2011-11-30 2020-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6026433B2 (ja) * 2012-01-11 2016-11-16 シャープ株式会社 半導体装置、表示装置、ならびに半導体装置の製造方法
WO2013108783A1 (ja) 2012-01-19 2013-07-25 シャープ株式会社 カラーフィルタ基板、表示素子、及びカラーフィルタ基板の製造方法
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2013183254A1 (ja) * 2012-06-08 2013-12-12 パナソニック株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
US20140014948A1 (en) * 2012-07-12 2014-01-16 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
TWI575663B (zh) * 2012-08-31 2017-03-21 半導體能源研究所股份有限公司 半導體裝置
CN102800709B (zh) * 2012-09-11 2015-07-01 深圳市华星光电技术有限公司 薄膜晶体管主动装置
WO2014046068A1 (ja) * 2012-09-24 2014-03-27 シャープ株式会社 アクティブマトリックス基板、表示装置、及び、その製造方法
JP6127425B2 (ja) * 2012-09-26 2017-05-17 凸版印刷株式会社 積層構造体、薄膜トランジスタアレイおよびそれらの製造方法
CN102891106A (zh) * 2012-10-19 2013-01-23 深圳市华星光电技术有限公司 薄膜晶体管阵列制作方法
TWI627483B (zh) * 2012-11-28 2018-06-21 半導體能源研究所股份有限公司 顯示裝置及電視接收機
KR102241249B1 (ko) 2012-12-25 2021-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 저항 소자, 표시 장치, 및 전자기기
KR102370069B1 (ko) 2012-12-25 2022-03-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI607510B (zh) * 2012-12-28 2017-12-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP6083089B2 (ja) * 2013-03-27 2017-02-22 株式会社Ｊｏｌｅｄ 半導体装置、表示装置および電子機器
JP6300589B2 (ja) * 2013-04-04 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9915848B2 (en) 2013-04-19 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US9704894B2 (en) 2013-05-10 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Display device including pixel electrode including oxide
TWI649606B (zh) 2013-06-05 2019-02-01 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
US9818763B2 (en) 2013-07-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device
CN103413811B (zh) * 2013-07-23 2016-04-13 北京京东方光电科技有限公司 阵列基板及其制造方法、显示装置
KR102244553B1 (ko) * 2013-08-23 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자 및 반도체 장치
US10008513B2 (en) * 2013-09-05 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6367655B2 (ja) * 2013-09-13 2018-08-01 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6433757B2 (ja) * 2013-10-31 2018-12-05 株式会社半導体エネルギー研究所 半導体装置、表示装置、電子機器
CN103560112B (zh) 2013-11-12 2015-11-18 深圳市华星光电技术有限公司 薄膜晶体管基板的制造方法及用该方法制造的薄膜晶体管基板
JP6556998B2 (ja) 2013-11-28 2019-08-07 株式会社半導体エネルギー研究所 表示装置
US9601634B2 (en) * 2013-12-02 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9577110B2 (en) * 2013-12-27 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including an oxide semiconductor and the display device including the semiconductor device
TWI545733B (zh) * 2014-02-11 2016-08-11 群創光電股份有限公司 顯示面板
CN106104810A (zh) * 2014-03-11 2016-11-09 夏普株式会社 半导体器件及其制造方法
CN104022079A (zh) * 2014-06-19 2014-09-03 深圳市华星光电技术有限公司 薄膜晶体管基板的制造方法
US9698173B2 (en) * 2014-08-24 2017-07-04 Royole Corporation Thin film transistor, display, and method for fabricating the same
WO2016063169A1 (en) 2014-10-23 2016-04-28 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element
US9525021B2 (en) 2014-11-06 2016-12-20 Texas Instruments Incorporated Methods and apparatus for high voltage integrated circuit capacitors
US10680017B2 (en) 2014-11-07 2020-06-09 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element including EL layer, electrode which has high reflectance and a high work function, display device, electronic device, and lighting device
US9589890B2 (en) * 2015-07-20 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for interconnect scheme
WO2017018416A1 (ja) * 2015-07-27 2017-02-02 シャープ株式会社 半導体装置およびその製造方法
CN108028202B (zh) * 2015-09-24 2021-05-25 夏普株式会社 半导体装置及其制造方法
CN105158996A (zh) * 2015-10-13 2015-12-16 京东方科技集团股份有限公司 阵列基板、显示面板及显示装置
CN105655349B (zh) * 2016-01-05 2019-08-20 京东方科技集团股份有限公司 阵列基板及其制作方法、显示面板、显示装置
JP6726973B2 (ja) * 2016-02-01 2020-07-22 株式会社ジャパンディスプレイ 表示装置
KR102461413B1 (ko) 2016-08-03 2022-10-31 가부시키가이샤 니콘 반도체 장치, pH 센서, 바이오 센서, 및 반도체 장치의 제조 방법
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
WO2018030298A1 (ja) * 2016-08-12 2018-02-15 シャープ株式会社 アクティブマトリクス基板および表示装置
US10790318B2 (en) 2016-11-22 2020-09-29 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing the same, and electronic device
JP6963003B2 (ja) * 2017-03-06 2021-11-05 シャープ株式会社 液晶表示装置
WO2019150503A1 (ja) * 2018-01-31 2019-08-08 シャープ株式会社 表示装置
JP7046705B2 (ja) * 2018-04-27 2022-04-04 株式会社ジャパンディスプレイ 表示装置
JP7061941B2 (ja) * 2018-08-06 2022-05-02 東京エレクトロン株式会社 エッチング方法及び半導体デバイスの製造方法
CN109308470B (zh) * 2018-09-28 2021-01-01 武汉华星光电技术有限公司 指纹感测装置及其制造方法
JP7147953B2 (ja) * 2019-02-25 2022-10-05 株式会社ニコン 半導体装置、ｐＨセンサ及びバイオセンサ並びに半導体装置の製造方法
JP7284613B2 (ja) * 2019-03-29 2023-05-31 シャープ株式会社 アクティブマトリクス基板およびその製造方法
CN110277431A (zh) * 2019-06-26 2019-09-24 云谷（固安）科技有限公司 一种显示面板及显示装置
KR20210021218A (ko) 2019-08-16 2021-02-25 삼성디스플레이 주식회사 표시 장치
KR20230169355A (ko) 2021-05-26 2023-12-15 가부시키가이샤 니콘 반도체 장치, 전자 디바이스, pH 센서, 바이오 센서, 반도체 장치의 제조 방법, 및 전자 디바이스의 제조 방법
RU207482U1 (ru) * 2021-06-24 2021-10-29 Акционерное общество "Микрон" (АО "Микрон") Кремниевая коммутационная плата для многокристальных интегральных модулей

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101000896A (zh) * 2006-01-13 2007-07-18 中华映管股份有限公司 像素结构及其制造方法
CN101079429A (zh) * 2006-05-24 2007-11-28 Lg.菲利浦Lcd株式会社 薄膜晶体管阵列基板及其制造方法
US7489380B2 (en) * 2006-06-30 2009-02-10 Lg. Display Co., Ltd. Thin film transistor substrate of horizontal electric field applying type and fabricating method thereof

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3420135B2 (ja) * 1999-10-26 2003-06-23 日本電気株式会社 アクティブマトリクス基板の製造方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2003179069A (ja) 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、液晶表示装置、有機エレクトロルミネッセンス素子、ならびに表示装置用基板およびその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7382421B2 (en) 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
KR101202034B1 (ko) * 2005-11-24 2012-11-16 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
JP5000290B2 (ja) 2006-01-31 2012-08-15 出光興産株式会社 Ｔｆｔ基板及びｔｆｔ基板の製造方法
EP1981085A4 (en) 2006-01-31 2009-11-25 Idemitsu Kosan Co TFT SUBSTRATE, REFLECTIVE TFT SUBSTRATE, AND METHOD OF MANUFACTURING THE SAME
JP2007258675A (ja) * 2006-02-21 2007-10-04 Idemitsu Kosan Co Ltd Ｔｆｔ基板及び反射型ｔｆｔ基板並びにそれらの製造方法
KR101318436B1 (ko) * 2006-06-14 2013-10-16 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
JP2008129314A (ja) * 2006-11-21 2008-06-05 Hitachi Displays Ltd 画像表示装置およびその製造方法
JP2008170664A (ja) 2007-01-11 2008-07-24 Epson Imaging Devices Corp 液晶表示装置及びその製造方法
JP5242083B2 (ja) 2007-06-13 2013-07-24 出光興産株式会社 結晶酸化物半導体、及びそれを用いてなる薄膜トランジスタ
JP5143514B2 (ja) 2007-09-21 2013-02-13 株式会社ジャパンディスプレイウェスト 表示装置及び表示装置の製造方法
JP5357493B2 (ja) * 2007-10-23 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5292066B2 (ja) * 2007-12-05 2013-09-18 株式会社半導体エネルギー研究所 表示装置
JP4626659B2 (ja) * 2008-03-13 2011-02-09 ソニー株式会社 表示装置
US8049292B2 (en) * 2008-03-27 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP5348132B2 (ja) 2008-04-16 2013-11-20 住友金属鉱山株式会社 薄膜トランジスタ型基板、薄膜トランジスタ型液晶表示装置および薄膜トランジスタ型基板の製造方法
KR102163686B1 (ko) * 2008-11-21 2020-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101000896A (zh) * 2006-01-13 2007-07-18 中华映管股份有限公司 像素结构及其制造方法
CN101079429A (zh) * 2006-05-24 2007-11-28 Lg.菲利浦Lcd株式会社 薄膜晶体管阵列基板及其制造方法
US7489380B2 (en) * 2006-06-30 2009-02-10 Lg. Display Co., Ltd. Thin film transistor substrate of horizontal electric field applying type and fabricating method thereof

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JP特开2008-129314A 2008.06.05
JP特开2009-122656A 2009.06.04
JP特开2009-260323A 2009.11.05

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Publication number Publication date
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