WO2012133103A1 - アクティブマトリクス基板、表示装置、およびアクティブマトリクス基板の製造方法 - Google Patents

アクティブマトリクス基板、表示装置、およびアクティブマトリクス基板の製造方法 Download PDF

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美崎　克紀
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シャープ株式会社
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    • G02F2201/501—Blocking layers, e.g. against migration of ions

Definitions

  • the present invention relates to an active matrix substrate having thin film transistors and a display device including such an active matrix substrate.
  • an active matrix liquid crystal display device or an organic EL (Electro Luminescence) display device is an active matrix substrate (“TFT”) in which a thin film transistor (hereinafter also referred to as “TFT”) is formed as a switching element for each pixel.
  • TFT active matrix substrate
  • an oxide semiconductor film such as IGZO (InGaZnO x ) instead of a silicon semiconductor such as amorphous silicon as a semiconductor layer of a TFT.
  • IGZO InGaZnO x
  • a silicon semiconductor such as amorphous silicon
  • an oxide semiconductor TFT can operate at a higher speed than an amorphous silicon TFT.
  • the oxide semiconductor film can be formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film is easily applied to an apparatus that requires a large area.
  • Patent Documents 1 and 2 describe examples of oxide semiconductor TFTs.
  • the oxide semiconductor TFT disclosed in Patent Document 1 is an oxide TFT including a semiconductor layer mainly composed of zinc oxide.
  • the manufacturing method includes a step of forming an oxide semiconductor thin film layer mainly composed of zinc oxide on a substrate, and a step of forming a first insulating film on the oxide semiconductor thin film layer. And forming a second insulating film on the first insulating film, and oxidizing the first insulating film before forming the second insulating layer.
  • the oxide semiconductor TFT of Patent Document 2 includes an oxide semiconductor thin film layer mainly composed of zinc oxide (ZnO) disposed between a source electrode and a drain electrode, and an upper surface and side surfaces of the oxide semiconductor thin film layer.
  • a gate insulating film comprising a silicon-based insulating film that covers the first gate insulating film covering the upper surface of the oxide semiconductor thin film layer, and a front surface of the first gate insulating film and a side surface of the oxide semiconductor thin film layer.
  • the second gate insulating film is covered.
  • FIG. 19 shows pixels 120 in the active matrix substrate 100, signal line terminals (also referred to as “S terminals”) 160, gate line terminals (also referred to as “G terminals”) 170, and auxiliary capacitance line terminals (also referred to as “Cs terminals”). ) Is a plan view showing the configuration of 180.
  • the active matrix substrate 100 includes a plurality of pixels 120 arranged in a matrix, a plurality of scanning lines 112 and a plurality of signal lines 114 extending orthogonally to each other, and a plurality of auxiliary capacitance lines (“ 116) (also referred to as “Cs line”).
  • each pixel 120 has a pixel electrode 121 and an auxiliary capacitor portion 140. Near the intersection of the scanning line 112 and the signal line 114, a TFT 130 corresponding to the pixel 120 is disposed. An S terminal 160, a G terminal 170, and a Cs terminal 180 are disposed at the ends of the signal line 114, the scanning line 112, and the Cs line 116, respectively.
  • 20A to 20D are cross-sectional views showing the configurations of the TFT 130, the auxiliary capacitor 140, the S terminal 160, and the G terminal 170, respectively, taken along the line AA ′ in FIG.
  • a B ′ cross section, a CC ′ cross section, and a DD ′ cross section are shown.
  • the TFT 130 includes a semiconductor layer 131, a source electrode 132, a drain electrode 133, and a gate electrode 112a.
  • the semiconductor layer 131 is an oxide semiconductor layer made of IGZO or the like.
  • the gate electrode 112 a is a part of the scanning line 112.
  • a gate insulating layer 142 is formed over the gate electrode 112 a, and a source electrode 132, a drain electrode 133, and a semiconductor layer 131 are formed over the gate insulating layer 142.
  • the semiconductor layer 131 is formed so as to cover each part of the source electrode 132 and the drain electrode 133.
  • a source connection line 136 that connects the source electrode 132 and the signal line 114 and a drain connection line 137 that connects the drain electrode 133 and the pixel electrode 121 are formed on the gate insulating layer 142.
  • the drain connection line 137 is connected to the pixel electrode 121 by a contact hole 135 formed so as to penetrate the first protective layer 144 and the second protective layer 146.
  • the source connection line 136 and the drain connection line 137 have a three-layer structure including a lower layer 151, an intermediate layer 152, and an upper layer 153.
  • the lower layer 151, the intermediate layer 152, and the upper layer 153 are each made of, for example, Ti (titanium), Al (aluminum), and MoN (molybdenum nitride).
  • the auxiliary capacitance unit 140 includes an auxiliary capacitance electrode 116a, a gate insulating layer 142 formed on the auxiliary capacitance electrode 116a, and Cs formed on the gate insulating layer 142.
  • the counter electrode (auxiliary capacitor counter electrode) 147, the first protective layer 144 formed on the Cs counter electrode 147, the second protective layer 146 stacked on the first protective layer 144, and the second protective layer 146 The pixel electrode 121 is formed thereon.
  • the Cs counter electrode 147 is connected to the pixel electrode 121 through a contact hole 145 formed so as to penetrate the first protective layer 144 and the second protective layer 146.
  • the auxiliary capacitance electrode 116 a is a part of the Cs line 116.
  • a storage capacitor is formed by the storage capacitor electrode 116a, the Cs counter electrode 147, and the portion of the gate insulating layer 142 sandwiched between the two electrodes.
  • the Cs counter electrode 147 has a three-layer structure including a lower layer 151, an intermediate layer 152, and an upper layer 153, similarly to the source connection line 136 and the drain connection line 137.
  • the S terminal 160 includes a gate insulating layer 142, a signal line 114 disposed on the gate insulating layer 142, and a first protective layer stacked on the signal line 114. 144, a second protective layer 146 laminated on the first protective layer 144, and an upper wiring 161 formed on the second protective layer 146.
  • the signal line 114 is connected to the upper wiring 161 through a contact hole 165 formed so as to penetrate the first protective layer 144 and the second protective layer 146. Similar to the source connection line 136 and the like, the signal line 114 has a three-layer structure including a lower layer 151, an intermediate layer 152, and an upper layer 153.
  • the G terminal 170 includes a scanning line 112, a gate insulating layer 142 sequentially formed on the scanning line 112, a first protective layer 144, a second protective layer 146, and It consists of an upper wiring 171.
  • the scanning line 112 is connected to the upper wiring 171 by a contact hole 175 formed so as to penetrate the gate insulating layer 142, the first protective layer 144, and the second protective layer 146.
  • 21 (a) to 21 (d) and FIGS. 22 (e) to 22 (g) are cross sections taken along the line AA ′ of the TFT 130, the BB ′ cross section of the auxiliary capacitor 140 in FIG. 19, and the CC of the S terminal 160.
  • the configuration of the 'cross section and the DD' cross section of the G terminal 170 is shown.
  • first mask process first mask process
  • ITO Indium Tin Oxide
  • the drain connection line 137, the Cs counter electrode 147, and the upper layer 153 of the signal line 114 serve as an etch stopper, and in the contact holes 135, 145, and 165, the drain connection line 137, the Cs counter electrode 147, Etching is performed so that the upper layer 153 of each of the signal lines 114 is exposed.
  • the scanning line 112 is exposed in the contact hole 175.
  • a transparent conductive material such as ITO is laminated on the second protective layer 146 by sputtering. At this time, the transparent conductive material is also laminated in the contact holes 135, 145, 165, and 175. Thereafter, the transparent electrode material is patterned by photolithography to form the pixel electrode 121, the upper wiring 161, and the upper wiring 171 (sixth mask process).
  • the active matrix substrate 100 of the second reference example basically has the same configuration as that of the active matrix substrate 100 according to the first reference example, except that the second protective layer 146 is not provided. Therefore, the same constituent elements are given the same reference numerals, and the description thereof is omitted.
  • planar configuration of the active matrix substrate 100 of the second reference example is the same as that shown in FIG.
  • FIGS. 23A to 23D are cross-sectional views showing the configurations of the TFT 130, the auxiliary capacitor 140, the S terminal 160, and the G terminal 170 in the active matrix substrate 100 of the second reference example.
  • 19 represents an AA ′ section, a BB ′ section, a CC ′ section, and a DD ′ section.
  • the pixel electrode 121 is formed on the first protective layer 144 made of silicon oxide, and the drain connection line 137 is a contact hole penetrating the first protective layer 144. 135 is connected to the pixel electrode 121.
  • the pixel electrode 121 is formed on the first protective layer 144, and the Cs counter electrode 147 has a contact hole 135 penetrating the first protective layer 144. Is connected to the pixel electrode 121.
  • the signal line 114 is connected to the upper wiring 161 by a contact hole 165 penetrating the first protective layer 144.
  • the scanning line 112 is connected to the upper wiring 171 by a contact hole 175 penetrating the gate insulating layer 142 and the first protective layer 144.
  • 24A and 24B are cross-sectional views taken along the line AA ′ of the TFT 130 in FIG. 19, the BB ′ cross section of the auxiliary capacitor 140, the CC ′ cross section of the S terminal 160, and the D ⁇ of the G terminal 170. This shows the configuration of the D ′ cross section.
  • a first protective layer 144 is formed by stacking silicon oxide on the stacked structure. Thereafter, the first protective layer 144 is patterned by a photolithography method so that the contact hole 135, the drain connection line 137, the Cs counter electrode 147, the signal line 114 at the S terminal 160, and the scanning line 112 at the G terminal 170, respectively. 145, 165, and 175 are formed (fifth mask process). Etching is performed so that the upper layer 153 of the drain connection line 137, the Cs counter electrode 147, and the signal line 114 is exposed in the contact holes 135, 145, and 165. In the G terminal 170, the scanning line 112 is exposed in the contact hole 175.
  • a transparent conductive material is laminated on the first protective layer 144 by sputtering. At this time, the transparent conductive material is also laminated in the contact holes 135, 145, 165, and 175. Thereafter, the transparent electrode material is patterned by photolithography to form the pixel electrode 121, the upper wiring 161, and the upper wiring 171 (sixth mask process).
  • an oxide semiconductor layer is formed, a protective layer is formed thereon, and then an annealing process is performed at a high temperature of about 300 to 350 ° C.
  • silicon oxide and silicon nitride are used for the protective layer on the semiconductor layer as in the first reference example, or when only silicon nitride is used for the protective layer, it is caused by hydrogen contained in the silicon nitride during annealing.
  • the deterioration of the TFT characteristics specifically includes an increase in leakage current from the source electrode and the drain electrode and a decrease in the threshold value of the TFT.
  • silicon oxide for the protective layer as in the second reference example.
  • silicon oxide is not excellent in moisture resistance, and the underlying source connection line, drain connection line, signal line, Cs counter electrode and the like are corroded.
  • the active matrix substrate 100 of the first reference example and the second reference example is manufactured, six photolithography processes (six mask processes) are required, and the manufacturing efficiency is not high and the manufacturing cost is high. was there.
  • the present invention has been made in view of the above, and an object thereof is to provide an active matrix substrate provided with an oxide semiconductor TFT having high TFT characteristics. Another object of the present invention is to provide an active matrix substrate having excellent TFT characteristics and excellent durability such as source connection lines, drain connection lines, and signal lines. Another object of the present invention is to provide such an active matrix substrate with high production efficiency. Another object of the present invention is to provide a display device such as a liquid crystal display device or an organic EL display device provided with such an active matrix substrate, or an electronic apparatus.
  • An active matrix substrate is an active matrix substrate including a thin film transistor including an oxide semiconductor, and includes a gate electrode, a source electrode, and a drain electrode of the thin film transistor, a signal line that supplies a voltage to the source electrode, A scanning line for supplying a switching signal of the thin film transistor; and a semiconductor layer made of an oxide semiconductor connected to the source electrode and the drain electrode, and (A) a gate insulating layer made of silicon oxide on the gate electrode
  • the source electrode, the drain electrode, and the semiconductor layer are formed on the gate insulating layer, and a first protective layer made of silicon nitride is formed on the gate insulating layer without covering the semiconductor layer. And a second protective layer made of silicon oxide is formed on the semiconductor layer.
  • a first protective layer made of silicon nitride is formed without covering the semiconductor layer, and a gate insulating layer made of silicon oxide is formed on the semiconductor layer.
  • the gate electrode is formed on the gate insulating layer above the channel portion, and a second protective layer made of silicon nitride is formed on the gate electrode.
  • the active matrix substrate includes a source connection line that connects the signal line and the source electrode, and is formed so that the signal line and the source connection line are in contact with the first protective layer. Yes.
  • the signal line is formed on an electrode layer made of a transparent electrode material
  • the source electrode is made of the transparent electrode material
  • the source connection line is formed on a part of the source electrode.
  • the active matrix substrate includes a plurality of pixels each including a pixel electrode, and the source electrode, the drain electrode, and the pixel electrode are formed in the same layer with the same transparent electrode material. .
  • the active matrix substrate includes an auxiliary capacitance formed in each of the plurality of pixels, and an auxiliary capacitance electrode of the auxiliary capacitance is opposed to the pixel electrode with the gate insulating layer interposed therebetween. Has been placed.
  • the active matrix substrate includes a signal line terminal including a part of the signal line, and the signal line penetrates the first protective layer and the second protective layer in the signal line terminal. A contact hole reaching to is formed.
  • the active matrix substrate includes a gate line terminal including a part of the scanning line, and a contact hole reaching the scanning line through at least the second protective layer in the gate line terminal. Is formed.
  • a display device is a display device including the above active matrix substrate.
  • An active matrix substrate manufacturing method is an active matrix substrate manufacturing method including a thin film transistor having an oxide semiconductor, the step of forming an electrode layer to be a source electrode and a drain electrode of the thin film transistor, and the electrode A step of laminating a metal layer on the layer; a step of forming a first protective layer made of silicon nitride on the metal layer; and patterning the first protective layer and the metal layer to form the electrode layer On the exposed electrode layer, the semiconductor layer, and the remaining first protective layer, a step of exposing a portion of the electrode layer; a step of forming a semiconductor layer made of an oxide semiconductor on the electrode layer; Forming a second protective layer or a gate insulating layer made of silicon oxide.
  • a second protective layer made of silicon oxide is formed on the exposed electrode layer, the semiconductor layer, and the remaining first protective layer, and before forming the electrode layer, the thin film transistor Forming a gate electrode, and forming a gate insulating layer on the gate electrode.
  • a gate insulating layer made of silicon oxide is formed on the exposed electrode layer, the semiconductor layer, and the remaining first protective layer, and after forming the gate insulating layer, the semiconductor layer A step of forming a gate electrode of the thin film transistor on the gate insulating layer above and a step of forming a second protective layer made of silicon nitride on the gate electrode.
  • the metal layer forms a signal line that supplies a voltage to the source electrode, and a source connection line that connects the signal line and the source electrode.
  • the electrode layer is made of a transparent electrode material, and a pixel electrode is formed from the electrode layer.
  • the silicon oxide layer is formed without forming the silicon nitride layer on the oxide semiconductor layer, or the silicon oxide layer is formed on the oxide semiconductor layer, and the gate is formed thereon. Since the silicon nitride layer is formed with the electrode interposed therebetween, an active matrix substrate including an oxide semiconductor TFT having excellent TFT characteristics can be provided.
  • the silicon oxide layer is formed on the oxide semiconductor layer, and the silicon nitride layer is formed on the wiring such as the signal line and the source connection line.
  • An active matrix substrate having excellent characteristics can be provided.
  • the active matrix substrate can be formed with fewer mask processes, the active matrix substrate can be provided with high manufacturing efficiency.
  • a high-quality display device using the above active matrix substrate can be provided with high manufacturing efficiency.
  • FIGS. 4A to 4D are cross-sectional views schematically showing the configuration of the TFT 30, the auxiliary capacitance unit 40, the signal line terminal 60, and the gate line terminal 70 of the active matrix substrate 1 according to the first embodiment.
  • FIGS. 4A to 4D are cross-sectional views illustrating a method for manufacturing the active matrix substrate 1 according to the first embodiment.
  • FIGS. 4E to 4G are cross-sectional views illustrating a method for manufacturing the active matrix substrate 1 according to the first embodiment.
  • FIGS. 5E to 5G are cross-sectional views illustrating a method for manufacturing the active matrix substrate 1 according to the second embodiment.
  • FIG. 5E to 5G are cross-sectional views schematically showing the configurations of the TFT 30, the auxiliary capacitance unit 40, the signal line terminal 60, and the gate line terminal 70 of the active matrix substrate 1 according to the third embodiment.
  • FIG. 1 is sectional drawing showing the manufacturing method of the active matrix substrate 1 by Embodiment 3.
  • FIG. FIGS. 5E to 5G are cross-sectional views illustrating a method for manufacturing the active matrix substrate 1 according to the third embodiment.
  • (A) to (d) are cross-sectional views schematically showing the configuration of the TFT 30, the auxiliary capacitor section 40, the signal line terminal 60, and the gate line terminal 70 of the active matrix substrate 1 according to the fourth embodiment.
  • (A)-(c) is sectional drawing showing the manufacturing method of the active matrix substrate 1 by Embodiment 4.
  • FIG. 1 is sectional drawing showing the manufacturing method of the active matrix substrate 1 by Embodiment 3.
  • FIGS. 7A to 7D are cross-sectional views illustrating a method for manufacturing the active matrix substrate 1 according to the fifth embodiment.
  • FIGS. 5E to 5G are cross-sectional views illustrating a method for manufacturing the active matrix substrate 1 according to the fifth embodiment. It is the perspective view which represented typically the structure of the liquid crystal display device 1000 by this invention. 2 is a plan view schematically showing the configuration of an active matrix substrate 1 of a liquid crystal display device 1000.
  • FIG. 2 is a plan view schematically showing a configuration of a display area DA of the active matrix substrate 1.
  • FIG. FIG. 3 is a plan view schematically showing a configuration of an active matrix substrate 100 according to a first reference example and a second reference example.
  • (A)-(d) is sectional drawing which represented typically the structure of TFT130, the auxiliary capacitance part 140, the S terminal 160, and the G terminal 170 in the active matrix substrate 100 of the 1st reference example.
  • (A)-(d) is sectional drawing which represented typically the manufacturing method of the active matrix substrate 100 of a 1st reference example.
  • (E)-(g) is sectional drawing which represented typically the manufacturing method of the active matrix substrate 100 of a 1st reference example.
  • (A)-(d) is sectional drawing which represented typically the structure of TFT130, the auxiliary capacitance part 140, the signal line terminal 160, and the gate line terminal 170 in the active matrix substrate 100 of the 2nd reference example.
  • (A) And (b) is sectional drawing which represented typically the manufacturing method of the active matrix substrate 100 of a 2nd reference example.
  • the active matrix substrate of the present invention is a TFT substrate on which an oxide semiconductor TFT is formed, and includes a wide variety of TFT substrates for organic EL display devices, electronic devices, etc. in addition to TFT substrates for liquid crystal display devices as will be described later.
  • FIG. 1 is a plan view showing the configuration of the pixels 20, signal line terminals (S terminals) 60, gate line terminals (G terminals) 70, and auxiliary capacitance line terminals (Cs terminals) 80 in the active matrix substrate 1.
  • S terminals signal line terminals
  • G terminals gate line terminals
  • Cs terminals auxiliary capacitance line terminals
  • the active matrix substrate 1 includes a plurality of pixels 20 arranged in a matrix, a plurality of scanning lines 12 and a plurality of signal lines 14 extending orthogonally to each other, and a plurality of auxiliary capacitance lines (Cs) extending in parallel to the plurality of scanning lines 12. Line) 16.
  • each pixel 20 has a pixel electrode 21 and an auxiliary capacitance unit 40.
  • a TFT 30 corresponding to the pixel 20 is disposed near the intersection of the scanning line 12 and the signal line 14.
  • a switching signal of the TFT 30 is supplied by the scanning line 12, and a display signal is supplied by the signal line 14 to the source electrode 32 via the source connection line 36 of the TFT 30.
  • An S terminal 60, a G terminal 70, and a Cs terminal 80 are disposed at the ends of the signal line 14, the scanning line 12, and the Cs line 16, respectively.
  • FIGS. 2A to 2D are cross-sectional views showing the configurations of the TFT 30, the auxiliary capacitor section 40, the S terminal 60, and the G terminal 70, respectively, taken along the line AA ′ in FIG. A B ′ cross section, a CC ′ cross section, and a DD ′ cross section are shown.
  • the TFT 30 includes a semiconductor layer 31, a source electrode 32, a drain electrode 33, and a gate electrode 12a.
  • the semiconductor layer 31 is an oxide semiconductor layer made of IGZO or the like.
  • the gate electrode 12 a is a part of the scanning line 12.
  • the gate electrode 12a and the scanning line 12 have, for example, a four-layer structure made of Al, Ti, TiN, and ITO that are sequentially stacked.
  • a gate insulating layer 42 made of silicon oxide is formed on the gate electrode 12 a, and a source electrode 32, a drain electrode 33, a semiconductor layer 31, and a pixel electrode 21 are formed on the gate insulating layer 42.
  • the semiconductor layer 31 is formed so as to cover a part of each of the source electrode 32 and the drain electrode 33, and a channel layer of the TFT 30 is formed between both electrodes.
  • a source connection line 36 that connects the source electrode 32 and the signal line 14 is formed on the gate insulating layer 42.
  • the source connection line 36 is formed on the end of the source electrode 32 opposite to the semiconductor layer 31.
  • the source connection line 36 has a four-layer structure of a first layer 51, a second layer 52, a third layer 53, and a fourth layer 54 that are sequentially stacked.
  • the first layer 51, the second layer 52, the third layer 53, and the fourth layer 54 are made of, for example, MoN, Al, MoN, and ITO, respectively.
  • the source connection line 36 may be a single layer or a plurality of layers using these metals or other metals.
  • the source electrode 32, the drain electrode 33, and the pixel electrode 21 are made of a transparent electrode material such as ITO, and are formed in the same layer.
  • the drain electrode 33 and the pixel electrode 21 are integrally formed on the gate insulating layer 42.
  • the source connection line 36 and the signal line 14 are formed on a layer made of a transparent electrode material.
  • a first protective layer 44 made of silicon nitride and a second protective layer 46 made of silicon oxide are formed on the gate insulating layer 42.
  • the first protective layer 44 covers the source connection line 36, but does not cover the semiconductor layer 31, the portion of the source electrode 32 that does not overlap with the source connection line 36, the drain electrode 33, and the pixel electrode 21.
  • the second protective layer 46 covers the first protective layer 44, the semiconductor layer 31, a portion of the source electrode 32, the drain electrode 33, and the pixel electrode 21 that do not overlap the source connection line 36.
  • the auxiliary capacitance section 40 includes an auxiliary capacitance electrode 16a, a gate insulating layer 42 formed on the auxiliary capacitance electrode 16a, and a pixel formed on the gate insulating layer 42. It consists of an electrode 21 and a second protective layer 46 formed on the pixel electrode 21.
  • the auxiliary capacitance electrode 16 a is a part of the Cs line 16.
  • a storage capacitor is formed by the storage capacitor electrode 16a, the pixel electrode 21, and the portion of the gate insulating layer 42 sandwiched between the two electrodes.
  • the S terminal 60 is laminated so as to cover the gate insulating layer 42, the electrode layer 61 disposed on the gate insulating layer 42, the signal line 14, and the signal line 14.
  • the first protective layer 44 and the second protective layer 46 laminated on the first protective layer 44.
  • a contact hole 65 that reaches the signal line 14 through the first protective layer 44 and the second protective layer 46 is formed on the signal line 14.
  • the electrode layer 61 is a transparent electrode layer formed of the same material as the pixel electrode 21 in the same process.
  • the signal line 14 is formed on the electrode layer 61, and is composed of a first layer 51, a second layer 52, a third layer 53, and a fourth layer 54 that are sequentially stacked, like the source connection line 36 and the like. It has a layer structure.
  • An upper wiring (not shown) formed on the second protective layer 46 and the signal line 14 are connected by the contact hole 65.
  • the G terminal 70 includes a scanning line 12, a gate insulating layer 42 that is sequentially formed on the scanning line 12, a first protective layer 44, and a second protective layer 46.
  • a contact hole 75 that reaches the signal line 12 through the gate insulating layer 42, the first protective layer 44, and the second protective layer 46 is formed on the scanning line 12.
  • an upper wiring (not shown) formed on the second protective layer 46 and the scanning line 12 are connected.
  • a first protective layer 44 made of silicon nitride is formed on the gate insulating layer 42 without covering the semiconductor layer 31, and a second protective layer 46 made of silicon oxide is formed on the semiconductor layer 31.
  • a second protective layer 46 made of silicon oxide is formed on the semiconductor layer 31.
  • FIGS. 3 (a) to 3 (d) and FIGS. 4 (e) to (g) are cross sections taken along the line AA ′ of the TFT 30 in FIG. 1, the cross section BB ′ of the auxiliary capacitor 40, and the CC of the S terminal 60.
  • the configuration of the 'cross section and the DD' cross section of the G terminal 70 is shown.
  • Step A1 First, a metal layer is formed on the substrate by sputtering or the like.
  • This metal layer has, for example, a four-layer structure of Al, Ti, TiN, and ITO.
  • the metal layer is patterned by a known photolithography method (first mask process) to obtain the gate electrode 12a, the auxiliary capacitance electrode 16a, and the scanning line 12, as shown in FIG. At this time, a Cs line 16 (not shown) is also formed at the same time. No metal layer is left on the S terminal 60.
  • Step B1 Next, as shown in FIG. 3B, silicon oxide is stacked on the substrate by plasma CVD so as to cover the gate electrode 12a, the auxiliary capacitance electrode 16a, and the scanning line 12, and the gate insulating layer 42 is obtained. .
  • Step C1 Next, ITO, MoN, Al, MoN, and ITO are laminated on the gate insulating layer 42 in this order. Thereafter, the laminated metal layer is patterned by a photolithography method (second mask process) to obtain the metal multilayer structure 19 and the signal line 14 shown in FIG. An opening 39 of the metal multilayer structure 19 is formed on the gate electrode 12 a in the TFT 30 at a position that will later become a channel region of the TFT 30.
  • a photolithography method second mask process
  • Step D1 Next, silicon nitride is laminated on the gate insulating layer 42 by plasma CVD so as to cover the metal multilayer structure 19 and the signal line 14, and as shown in FIG. 3D, the first protective layer 44 is formed. Get.
  • Step E1 Next, the first protective layer 44 is selectively removed by photolithography, and a part of the source electrode 32, the drain electrode 33, and the pixel electrode 21 are exposed as shown in FIG. Mask process). At this time, the source connection line 36 is formed by the remaining metal multilayer structure 19.
  • Step F1 Next, an oxide semiconductor material such as IGZO is stacked over the substrate. Thereafter, the oxide semiconductor material is patterned by a photolithography method (fourth mask process) to obtain a semiconductor layer 31 as shown in FIG.
  • Process G1 silicon oxide is stacked on the pixel electrode 21, the source electrode 32, the drain electrode 33, the semiconductor layer 31, and the remaining first protective layer 44 by plasma CVD or the like, and the second protective layer 46 is formed. obtain. Thereafter, the second protective layer 46 is patterned by photolithography to form contact holes 65 and 75 on the signal line 14 at the S terminal 60 and on the scanning line 12 at the G terminal 70 (fifth). Mask process).
  • the fourth layer 54 of the signal line 14 serves as an etch stopper, and the fourth layer 54 is exposed in the contact hole 65. In the G terminal 70, the scanning line 12 is exposed in the contact hole 75.
  • the active matrix substrate 1 shown in FIGS. 1 and 2 is completed. According to this manufacturing process, since only five mask processes are required, the manufacturing efficiency is improved.
  • an active matrix substrate 1 according to Embodiment 2 of the present invention will be described.
  • the same components as those of the active matrix substrate 1 of the first embodiment are basically denoted by the same reference numerals, and the description thereof will be omitted, and description will be made focusing on different portions.
  • the planar configuration of the active matrix substrate 1 according to the second embodiment is the same as that shown in FIG.
  • FIGS. 5A to 5D are cross-sectional views showing the configurations of the TFT 30, the auxiliary capacitance unit 40, the S terminal 60, and the G terminal 70 in the active matrix substrate 1 of the second embodiment.
  • the pixel electrode 21, the drain electrode 33, and the source electrode 32 are formed on the substrate so as to cover a part of each of the source electrode 32 and the drain electrode 33.
  • a semiconductor layer 31 is formed.
  • a source connection line 36 is formed on the end of the source electrode 32 opposite to the semiconductor layer 31.
  • the source connection line 36 has a three-layer structure including a first layer 51, a second layer 52, and a third layer 53 that are sequentially stacked.
  • the first layer 51, the second layer 52, and the third layer 53 are made of, for example, MoN, Al, and MoN, respectively.
  • the source connection line 36 may be a single layer or a plurality of layers using these metals or other metals.
  • a first protective layer 44 made of silicon nitride is formed so as to cover the source connection line 36.
  • the source electrode 32, the drain electrode 33, the pixel electrode 21, the semiconductor layer 31, and the first layer that are not covered by the source connection line 36 are formed.
  • a gate insulating layer 42 is formed so as to cover the protective layer 44.
  • the gate insulating layer 42 is made of silicon oxide.
  • a gate electrode 12 a is formed on the gate insulating layer 42 above the channel portion of the semiconductor layer 31.
  • the gate electrode 12 a is a part of the scanning line 12.
  • the gate electrode 12a and the scanning line 12 have a three-layer structure of, for example, Al, Ti, and TiN.
  • a second protective layer 46 made of silicon nitride is formed on the gate insulating layer 42 so as to cover the gate electrode 12a.
  • the auxiliary capacitance unit 40 includes a pixel electrode 21, a gate insulating layer 42 formed on the pixel electrode 21, an auxiliary capacitance electrode 16a formed on the gate insulating layer 42, and The second protective layer 46 is formed on the gate insulating layer 42 so as to cover the auxiliary capacitance electrode 16a.
  • the auxiliary capacitance electrode 16 a is a part of the Cs line 16.
  • a storage capacitor is formed by the storage capacitor electrode 16a, the pixel electrode 21, and the portion of the gate insulating layer 42 sandwiched between the two electrodes.
  • the S terminal 60 is formed so as to cover the electrode layer 61 formed on the substrate, the signal line 14 formed on the electrode layer 61, and the signal line 14. It consists of a protective layer 44 and a second protective layer 46 laminated on the first protective layer 44. A contact hole 65 that reaches the signal line 14 through the first protective layer 44 and the second protective layer 46 is formed on the signal line 14.
  • the electrode layer 61 is a transparent electrode layer formed of the same material as the pixel electrode 21 in the same process.
  • the signal line 14 includes a first layer 51, a second layer 52, and a third layer 53, similar to the source connection line 36 and the like. An upper wiring (not shown) formed on the second protective layer 46 and the signal line 14 are connected by the contact hole 65.
  • the G terminal 70 includes a gate insulating layer 42, a scanning line 12 formed on the gate insulating layer 42, and a second protective layer 46 formed so as to cover the scanning line 12. Become. A contact hole 75 that reaches the signal line 12 through the second protective layer 46 is formed on the scanning line 12. Through the contact hole 75, an upper wiring (not shown) formed on the second protective layer 46 and the scanning line 12 are connected.
  • the first protective layer 44 made of silicon nitride is formed without covering the semiconductor layer 31, and the gate insulating layer 42 made of silicon oxide is formed on the semiconductor layer 31.
  • the second protective layer 46 made of silicon nitride is formed on the gate electrode 12 a above the channel portion of the semiconductor layer 31. Therefore, it is possible to prevent a problem that the characteristics of the TFT 30 are deteriorated by hydrogen contained in silicon nitride when annealing is performed at a high temperature after the second protective layer 46 is formed. Further, since the wiring such as the signal line 14 and the source connection line 36 is covered with the silicon nitride layer, the corrosion of the wiring is prevented.
  • FIGS. 6A to 6D and FIGS. 7E to 7G a method for manufacturing the active matrix substrate 1 according to the second embodiment will be described.
  • 6 (a) to 6 (d) and FIGS. 7 (e) to (g) are cross sections taken along the line AA ′ of the TFT 30 in FIG. 1, the cross section BB ′ of the auxiliary capacitor section 40, and the CC of the S terminal 60.
  • the configuration of the 'cross section and the DD' cross section of the G terminal 70 is shown.
  • Step A2 First, ITO, MoN, Al, and MoN are sequentially laminated on the substrate by sputtering or the like. Next, these four metal layers are patterned by photolithography (first mask process), and as shown in FIG. 6A, the pixel electrode 21, the source electrode 32, and the drain electrode in the TFT 30 and the auxiliary capacitance unit 40 33, and a metal multilayer structure 19 laminated on these electrodes is obtained.
  • the S terminal 60 is formed with an electrode layer 61 and a three-layer signal line 14 laminated on the electrode layer 61.
  • Step B2 Next, silicon nitride is laminated so as to cover the metal layer by sputtering, and a first protective layer 44 is obtained as shown in FIG.
  • Step C2 Next, the first protective layer 44 and the metal multilayer structure 19 are selectively removed by photolithography, and a part of the source electrode 32, the drain electrode 33, and the pixel electrode 21 are removed as shown in FIG. Exposure (second mask process). At this time, the source connection line 36 is formed by the metal multilayer structure 19 left in the TFT 30. The first protective layer 44 does not remain at the G terminal 70.
  • Process D2 Next, an oxide semiconductor material such as IGZO is stacked on the substrate and patterned by a photolithography method (third mask process) to obtain the semiconductor layer 31 as shown in FIG.
  • Step E2 Next, as shown in FIG. 7E, silicon oxide is stacked on the pixel electrode 21, the source electrode 32, the drain electrode 33, the semiconductor layer 31, and the remaining first protective layer 44, and gate insulation is performed. Layer 42 is obtained. The gate insulating layer 42 is not stacked on the S terminal 60.
  • a metal layer is laminated on the substrate by sputtering.
  • This metal layer has, for example, a three-layer structure of Al, Ti, and TiN.
  • the stacked metal layers are patterned by a photolithography method (fourth mask process) to obtain the gate electrode 12a, the auxiliary capacitance electrode 16a, and the scanning line 12, as shown in FIG. At this time, a Cs line 16 (not shown) is also formed at the same time. No metal layer is left on the S terminal 60.
  • Process G2 silicon nitride is laminated so as to cover the gate electrode 12a, the auxiliary capacitance electrode 16a, and the scanning line 12 by a plasma CVD method or the like to obtain the second protective layer 46. Thereafter, the first protective layer 44 and the second protective layer 46 are patterned by photolithography, and contact holes 65 and 75 are formed on the signal line 14 at the S terminal 60 and on the scanning line 12 at the G terminal 70, respectively. Is formed (fifth mask process).
  • the third layer 53 of the signal line 14 serves as an etch stopper, and the third layer 53 is exposed in the contact hole 65. In the G terminal 70, the scanning line 12 is exposed in the contact hole 75.
  • the active matrix substrate 1 shown in FIGS. 1 and 5 is completed. According to this manufacturing process, since only five mask processes are required, the manufacturing efficiency is improved.
  • an active matrix substrate 1 according to Embodiment 3 of the present invention will be described.
  • the same components as those of the active matrix substrate 1 of the first embodiment are basically denoted by the same reference numerals, and the description thereof will be omitted, and description will be made focusing on different portions. Since the planar configuration of the active matrix substrate 1 of Embodiment 3 is the same as that shown in FIG. 1, the description thereof is omitted.
  • FIGS. 8A to 8D are cross-sectional views showing the configurations of the TFT 30, the auxiliary capacitance unit 40, the S terminal 60, and the G terminal 70 in the active matrix substrate 1 of Embodiment 3, respectively.
  • the TFT 30 includes a semiconductor layer 31, a source electrode 32, a drain electrode 33, and a gate electrode 12a.
  • the gate electrode 12 a is a part of the scanning line 12.
  • the gate electrode 12a and the scanning line 12 have, for example, a five-layer structure composed of ITO, Ti, Al, Ti, and TiN that are sequentially stacked.
  • the layers made of ITO, Ti, Al, Ti, and TiN are a first layer 91, a second layer 92, a third layer 93, a fourth layer 94, and a fifth layer 95, respectively.
  • a gate insulating layer 42 made of silicon oxide is formed on the gate electrode 12 a, and a source electrode 32, a drain electrode 33, a semiconductor layer 31, and a pixel electrode 21 are formed on the gate insulating layer 42.
  • the semiconductor layer 31 is formed so as to cover a part of each of the source electrode 32 and the drain electrode 33, and a channel layer of the TFT 30 is formed between both electrodes.
  • a source connection line 36 is formed on the end of the source electrode 32 opposite to the semiconductor layer 31.
  • the source connection line 36 has a three-layer structure of a first layer 51, a second layer 52, and a third layer 53 that are sequentially stacked.
  • the first layer 51, the second layer 52, and the third layer 53 are each made of, for example, MoN, Al, or MoN.
  • a first protective layer 44 made of silicon nitride and a second protective layer 46 made of silicon oxide are formed on the gate insulating layer 42.
  • the first protective layer 44 covers the source connection line 36, but does not cover the semiconductor layer 31, the portion of the source electrode 32 that does not overlap with the source connection line 36, the drain electrode 33, and the pixel electrode 21.
  • the second protective layer 46 covers the first protective layer 44, the semiconductor layer 31, the portion of the source electrode 32 that does not overlap with the source connection line 36, the drain electrode 33, and the pixel electrode 21.
  • the auxiliary capacitance unit 40 includes an auxiliary capacitance electrode 16a, a gate insulating layer 42 formed on the auxiliary capacitance electrode 16a, a pixel electrode 21 formed on the gate insulating layer 42, And a second protective layer 46 formed on the pixel electrode 21.
  • the auxiliary capacitance electrode 16 a is a part of the Cs line 16.
  • a storage capacitor is formed by the storage capacitor electrode 16a, the pixel electrode 21, and the portion of the gate insulating layer 42 sandwiched between the two electrodes.
  • the S terminal 60 is a first layer laminated so as to cover the gate insulating layer 42, the electrode layer 61 disposed on the gate insulating layer 42, the signal line 14, and the signal line 14.
  • the protective layer 44 includes a second protective layer 46 stacked on the first protective layer 44.
  • the electrode layer 61 is a transparent electrode layer formed of the same material as the pixel electrode 21 in the same process.
  • the signal line 14 is formed on the electrode layer 61 and includes a first layer 51, a second layer 52, and a third layer 53, similar to the source connection line 36 and the like.
  • a contact hole 65 that reaches the electrode layer 61 through the signal line 14, the first protective layer 44, and the second protective layer 46 is formed.
  • the side surface of the contact hole 65 is covered with the second protective layer 46.
  • An upper wiring (not shown) formed on the second protective layer 46 and the electrode layer 61 are connected by the contact hole 65.
  • the G terminal 70 includes a scanning line 12, a gate insulating layer 42, a first protective layer 44, and a second protective layer 46 that are sequentially formed on the scanning line 12.
  • the metal layer of the other scanning line 12 the gate insulating layer 42, the first protective layer 44, and the second protective layer 46 are penetrated to reach the first layer 91.
  • a contact hole 75 is formed. The side surface of the contact hole 75 is covered with the second protective layer 46.
  • An upper wiring (not shown) formed on the second protective layer 46 and the first layer 91 are connected by the contact hole 75.
  • a first protective layer 44 made of silicon nitride is formed on the gate insulating layer 42 without covering the semiconductor layer 31, and a second protective layer 46 made of silicon oxide is formed on the semiconductor layer 31.
  • a second protective layer 46 made of silicon oxide is formed on the semiconductor layer 31.
  • FIGS. 9A to 9D and FIGS. 10E to 10G a method for manufacturing the active matrix substrate 1 according to the third embodiment will be described.
  • 9 (a) to 9 (d) and FIGS. 10 (e) to 10 (g) are cross sections taken along the line AA ′ of the TFT 30 in FIG. 1, the BB ′ cross section of the auxiliary capacitor section 40, and the CC of the S terminal 60, respectively.
  • the configuration of the 'cross section and the DD' cross section of the G terminal 70 is shown.
  • Step A3 First, the first layer 91, the second layer 92, the third layer 93, the fourth layer 94, and the fifth layer 95 are sequentially stacked on the substrate by sputtering or the like.
  • the metal layer is patterned by a photolithography method (first mask process) to obtain the gate electrode 12a, the auxiliary capacitance electrode 16a, and the scanning line 12, as shown in FIG. 9A.
  • a Cs line 16 (not shown) is also formed at the same time. No metal layer is left on the S terminal 60.
  • Step B3 Next, as shown in FIG. 9B, silicon oxide is stacked on the substrate by plasma CVD so as to cover the gate electrode 12a, the auxiliary capacitance electrode 16a, and the scanning line 12, and the gate insulating layer 42 is obtained. .
  • Step C3 Next, ITO, MoN, Al, and MoN are stacked in this order on the gate insulating layer 42. Thereafter, the laminated metal layer is patterned by a photolithography method (second mask process), and as shown in FIG. 9C, the pixel electrode 21, the source electrode 32, the drain electrode 33, the TFT 30 and the auxiliary capacitor 40, And the metal multilayer structure 19 of the 3 layer structure laminated
  • the S terminal 60 is formed with an electrode layer 61 and a three-layer signal line 14 laminated on the electrode layer 61.
  • An opening 39 of the metal multilayer structure 19 is formed on the gate electrode 12 a in the TFT 30 at a position that will later become a channel region of the TFT 30.
  • Process D3 Next, silicon nitride is laminated so as to cover the metal multilayer structure 19 and the signal line 14 by plasma CVD, and the first protective layer 44 is obtained as shown in FIG.
  • Step E3 Next, the first protective layer 44, the metal multilayer structure 19, and the signal line 14 are selectively removed by photolithography, and as shown in FIG. 10E, a part of the source electrode 32, the drain electrode 33, Then, the pixel electrode 21 is exposed (third mask process). At this time, the source connection line 36 is formed by the remaining metal multilayer structure 19. At this time, in the S terminal 60, a contact hole 65 penetrating the first protective layer 44 and the signal line 14 is formed, and the electrode layer 61 is exposed therein. In the G terminal 70, a contact hole 75 penetrating the first protective layer 44, the gate insulating layer 42, and the second to fifth layers (92 to 95) of the scanning line 12 is formed. Twelve first layers 91 are exposed.
  • Process F3 Next, an oxide semiconductor material such as IGZO is stacked over the substrate and patterned by a photolithography method (fourth mask process) to obtain the semiconductor layer 31 as illustrated in FIG.
  • Process G3 silicon oxide is laminated by a plasma CVD method or the like to obtain the second protective layer 46. After that, the second protective layer 46 is patterned by photolithography to expose the electrode layer 61 in the contact hole 65 in the S terminal 60 and in the contact hole 75 in the G terminal 70, the first of the scanning lines 12. The layer 91 is exposed (fifth mask process).
  • the active matrix substrate 1 according to the third embodiment is completed. According to this manufacturing process, since only five mask processes are required, the manufacturing efficiency is improved.
  • an active matrix substrate 1 according to Embodiment 4 of the present invention will be described.
  • the same components as those of the active matrix substrate 1 of Embodiments 1 and 3 are basically denoted by the same reference numerals, description thereof is omitted, and description will be made focusing on different portions. Since the planar configuration of the active matrix substrate 1 of Embodiment 4 is the same as that shown in FIG. 1, the description thereof is omitted.
  • FIGS. 11A to 11D are cross-sectional views showing the configurations of the TFT 30, the auxiliary capacitance unit 40, the S terminal 60, and the G terminal 70 in the active matrix substrate 1 of the fourth embodiment.
  • the configurations of the TFT 30 and the auxiliary capacitance unit 40 are the same as those in the third embodiment as shown in FIGS.
  • the S terminal 60 is a first layer laminated to cover the gate insulating layer 42, the electrode layer 61 disposed on the gate insulating layer 42, the signal line 14, and the signal line 14.
  • the protective layer 44 includes a second protective layer 46 stacked on the first protective layer 44.
  • the G terminal 70 includes a scanning line 12, a gate insulating layer 42, a first protective layer 44, and a second protective layer 46 that are sequentially formed on the scanning line 12, as shown in FIG.
  • the second to fifth layers (92 to 95), the gate insulating layer 42, the first protective layer 44, and the second protective layer 46 of the scanning line 12 are penetrated.
  • a contact hole 75 reaching the first layer 91 is formed.
  • An upper wiring (not shown) formed on the second protective layer 46 and the first layer 91 are connected by the contact hole 75.
  • a first protective layer 44 made of silicon nitride is formed on the gate insulating layer 42 without covering the semiconductor layer 31, and a second protective layer 46 made of silicon oxide is formed on the semiconductor layer 31.
  • a second protective layer 46 made of silicon oxide is formed on the semiconductor layer 31.
  • 12A to 12C are cross-sectional views taken along the line AA ′ of the TFT 30 in FIG. 1, the cross-section BB ′ of the auxiliary capacitor section 40, the CC ′ cross-section of the S terminal 60, and the D- This shows the configuration of the D ′ cross section.
  • Step A4 First, after the steps A3 to D3 described in the third embodiment are performed, the first protective layer 44 and the metal multilayer structure 19 are selectively removed by a photolithography method, and as shown in FIG. 32, the drain electrode 33, and the pixel electrode 21 are exposed (third mask process). At this time, the source connection line 36 is formed by the remaining metal multilayer structure 19. At this time, the first protective layer 44 is not removed at the S terminal 60 and the G terminal 70.
  • Step B4 Next, an oxide semiconductor material such as IGZO is stacked on the substrate and patterned by a photolithography method (fourth mask process), so that a semiconductor layer 31 is obtained as shown in FIG.
  • Step C4 Next, silicon oxide is laminated by a plasma CVD method or the like to obtain the second protective layer 46. Thereafter, the second protective layer 46 is patterned by photolithography to form a contact hole 65 in the S terminal 60 and a contact hole 75 in the G terminal 70 (fifth mask process).
  • the active matrix substrate 1 according to the fourth embodiment is completed. According to this manufacturing process, since only five mask processes are required, the manufacturing efficiency is improved.
  • an active matrix substrate 1 according to Embodiment 5 of the present invention will be described.
  • the same constituent elements as those of the active matrix substrate 1 of the first and second embodiments are basically denoted by the same reference numerals, the description thereof is omitted, and different parts are mainly described. Since the planar configuration of the active matrix substrate 1 according to the fifth embodiment is the same as that shown in FIG.
  • FIGS. 13A to 13D are cross-sectional views showing the configurations of the TFT 30, the auxiliary capacitance unit 40, the S terminal 60, and the G terminal 70 in the active matrix substrate 1 of Embodiment 5, respectively.
  • the configurations of the TFT 30, the auxiliary capacitance unit 40, and the G terminal 70 are the same as those in the second embodiment as shown in FIGS. 13A, 13B, and 13D, the description thereof is omitted.
  • the S terminal 60 includes an electrode layer 61 formed on the substrate, a signal line 14 formed on the electrode layer 61, and a first protection formed on the signal line 14.
  • the layer 44 includes a gate insulating layer 42 stacked on the first protective layer 44, and a second protective layer 46 stacked on the gate insulating layer 42.
  • a contact hole 65 penetrating the signal line 14, the first protective layer 44, the gate insulating layer 42, and the second protective layer 46 is formed on the electrode layer 61.
  • the side surface of the contact hole 65 is covered with the second protective layer 46.
  • An upper wiring (not shown) formed on the second protective layer 46 and the electrode layer 61 are connected by the contact hole 65.
  • the first protective layer 44 made of silicon nitride is formed without covering the semiconductor layer 31, and the gate insulating layer 42 made of silicon oxide is formed on the semiconductor layer 31.
  • the second protective layer 46 made of silicon nitride is formed on the gate electrode 12 a above the channel portion of the semiconductor layer 31. Therefore, it is possible to prevent a problem that the characteristics of the TFT 30 are deteriorated by hydrogen contained in silicon nitride when annealing is performed at a high temperature after the second protective layer 46 is formed. Further, since the wiring such as the signal line 14 and the source connection line 36 is covered with the silicon nitride layer, the corrosion of the wiring is prevented.
  • FIGS. 14A to 14D and FIGS. 15E to 15G show the active matrix substrate 1 according to the fifth embodiment.
  • 14 (a) to 14 (d) and FIGS. 15 (e) to 15 (g) show the AA ′ cross section of the TFT 30, the BB ′ cross section of the auxiliary capacitor section 40, and the CC of the S terminal 60 in FIG.
  • the configuration of the 'cross section and the DD' cross section of the G terminal 70 is shown.
  • Step A5 The same process as the process A2 described in the second embodiment is performed, and as illustrated in FIG. 14A, the pixel electrode 21, the source electrode 32, the drain electrode 33, and the upper electrodes of these electrodes in the TFT 30 and the auxiliary capacitance unit 40 are performed. A metal multilayer structure 19 laminated on is obtained.
  • the S terminal 60 is formed with an electrode layer 61 and a three-layer signal line 14 laminated on the electrode layer 61.
  • Step B5 Next, the same process as the process B2 described in the second embodiment is performed, and the first protective layer 44 is formed as shown in FIG.
  • Step C5 Next, the first protective layer 44, the metal multilayer structure 19, and the signal line 14 are selectively removed by a photolithography method, and as shown in FIG. 14C, a part of the source electrode 32, the drain electrode 33, Then, the pixel electrode 21 is exposed (second mask process). At this time, the source connection line 36 is formed by the metal multilayer structure 19 left in the TFT 30. In the S terminal 60, an opening of the signal line 14 and the first protective layer 44 is formed on the electrode layer 61, and the electrode layer 61 is exposed therein. The first protective layer 44 does not remain at the G terminal 70.
  • Process D5 Next, an oxide semiconductor material is stacked over the substrate and patterned by a photolithography method (third mask process), so that a semiconductor layer 31 is obtained as illustrated in FIG.
  • Step E5 Next, as shown in FIG. 15E, a gate insulating layer 42 is obtained by stacking silicon oxide on the substrate.
  • a metal layer is laminated on the substrate by sputtering.
  • This metal layer has, for example, a three-layer structure of Al, Ti, and TiN.
  • the stacked metal layers are patterned by a photolithography method (fourth mask process) to obtain the gate electrode 12a, the auxiliary capacitance electrode 16a, and the scanning line 12, as shown in FIG. At this time, a Cs line 16 (not shown) is also formed at the same time. No metal layer is left on the S terminal 60.
  • Process G5 silicon nitride is laminated so as to cover the gate electrode 12a, the auxiliary capacitance electrode 16a, and the scanning line 12 by a plasma CVD method or the like to obtain the second protective layer 46. Thereafter, the second protective layer 46 is patterned by photolithography to form contact holes 65 and 75 on the electrode layer 61 in the S terminal 60 and on the scanning line 12 in the G terminal 70 (fifth). Mask process). The electrode layer 61 is exposed in the contact hole 65, and the scanning line 12 is exposed in the contact hole 75.
  • the active matrix substrate 1 according to the fifth embodiment is completed. According to this manufacturing process, since only five mask processes are required, the manufacturing efficiency is improved.
  • FIG. 16 is a perspective view schematically showing a configuration of a liquid crystal display device 1000 according to Embodiment 6 of the present invention.
  • the liquid crystal display device 1000 is disposed outside the active matrix substrate (TFT substrate) 1 and the counter substrate 200 facing each other across the liquid crystal layer, and the active matrix substrate 1 and the counter substrate 200, respectively.
  • the active matrix substrate 1 of the first to fifth embodiments can be used.
  • a scanning line driving circuit 240 for driving a plurality of scanning lines and a signal line driving circuit 250 for driving a plurality of signal lines are arranged.
  • the scanning line driving circuit 240 and the signal line driving circuit 250 are connected to a control circuit 260 disposed inside or outside the active matrix substrate 1.
  • a scanning signal for switching on / off of the TFT is supplied from the scanning line driving circuit 240 to the plurality of scanning lines, and a display signal (applied voltage to the pixel electrode) is supplied from the signal line driving circuit 250.
  • a display signal is supplied from the signal line driving circuit 250.
  • the counter substrate 200 includes a color filter and a common electrode.
  • the color filter includes an R (red) filter, a G (green) filter, and a B (blue) filter, each of which is arranged corresponding to a pixel.
  • the common electrode is formed so as to cover the plurality of pixel electrodes with the liquid crystal layer interposed therebetween. In accordance with the potential difference applied between the common electrode and each pixel electrode, liquid crystal molecules between both electrodes are aligned for each pixel, and display is performed.
  • FIG. 17 is a plan view schematically showing the configuration of the active matrix substrate 1
  • FIG. 18 is a plan view schematically showing the configuration of the display area DA of the active matrix substrate 1.
  • the active matrix substrate 1 has a display part DA and a peripheral part FA located outside the display part DA.
  • electrical elements such as a scanning line driving circuit 240, a signal line driving circuit 250, and a voltage supply circuit are arranged in a COG (Chip on Glass) system. Electric elements such as TFTs and diodes in the peripheral portion FA can be formed in the same manufacturing process as the TFTs of the display portion DA.
  • a terminal 300 for attaching an external element such as an FPC (Flexible Printed Circuits) is disposed near the outer end of the peripheral portion FA.
  • a terminal 400 that electrically connects the upper wiring and the lower wiring is formed in the peripheral portion FA.
  • the terminal 400 includes the S terminal 60, the G terminal 70, and the Cs terminal 80 shown in FIG.
  • a plurality of pixels 20 are arranged in a matrix, and a plurality of scanning lines 12 and a plurality of signal lines 14 are arranged so as to be orthogonal to each other.
  • a TFT 30 is formed for each pixel 20 near each intersection of the plurality of scanning lines 12 and the plurality of signal lines 14.
  • a part of the scanning line 12 constitutes a gate electrode of the TFT 30.
  • a pixel electrode 21 that is electrically connected to the drain electrode of the TFT 30 is disposed in each pixel 20.
  • a Cs line 16 extends in parallel with the scanning line 12 between two adjacent scanning lines 12.
  • a Cs portion 40 is formed in each pixel 20.
  • the present invention is suitably used for an active matrix substrate having an oxide semiconductor TFT, and a display device such as a liquid crystal display device and an organic EL display device provided with such an active matrix substrate.

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Abstract

　アクティブマトリクス基板（１）は、ソース電極（３２）、ドレイン電極（３３）、および酸化物半導体からなる半導体層（３１）を備え、ゲート電極（１２ａ）の上に酸化シリコンからなるゲート絶縁層（４２）が形成され、ゲート絶縁層（４２）の上にソース電極（３２）、ドレイン電極（３３）、および半導体層（３１）が形成され、ゲート絶縁層（４２）の上に半導体層（３１）を覆うことなく窒化シリコンからなる第１保護層（４４）が形成され、半導体層（３１）の上に酸化シリコンからなる第２保護層（４６）が形成されている。第１保護層（４４）は信号線（１４）およびソース接続線（３６）を覆っている。

Description

アクティブマトリクス基板、表示装置、およびアクティブマトリクス基板の製造方法
　本発明は、薄膜トランジスタを有するアクティブマトリクス基板、およびそのようなアクティブマトリクス基板を備えた表示装置に関する。
　アクティブマトリクス型の液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置は、一般に、画素毎にスイッチング素子として薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」とも呼ぶ）が形成されたアクティブマトリクス基板（「ＴＦＴ基板」とも呼ぶ）と、対向電極およびカラーフィルタ等が形成された対向基板と、ＴＦＴ基板と対向基板との間に設けられた液晶層などの光変調層とを備えている。
　近年、ＴＦＴの半導体層として、アモルファスシリコン等のシリコン半導体の代わりに、ＩＧＺＯ（ＩｎＧａＺｎＯX）などの酸化物半導体膜を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体がアモルファスシリコンよりも高い移動度を有していることから、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成することができるため、大面積が必要とされる装置にも適用しやすい、という特徴がある。
　特許文献１および２に、酸化物半導体ＴＦＴの例が記載されている。
　特許文献１の酸化物半導体ＴＦＴは、酸化亜鉛を主成分とする半導体層を備えた酸化物ＴＦＴである。特許文献１によれば、その製造方法は、基板上に酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、酸化物半導体薄膜層の上に第１絶縁膜を形成する工程と、第１絶縁膜の上に第２絶縁膜を形成する工程とを含み、第２絶縁層を成膜する前に、第１絶縁膜を酸化する、とされている。
　特許文献２の酸化物半導体ＴＦＴは、ソース電極とドレイン電極との間に配置された、酸化亜鉛（ＺｎＯ）を主成分とする酸化物半導体薄膜層と、酸化物半導体薄膜層の上面および側面を覆うシリコン系絶縁膜によるゲート絶縁膜とを備え、ゲート絶縁膜は、酸化物半導体薄膜層の上面を覆う第１ゲート絶縁膜と、第１ゲート絶縁膜の前面および酸化物半導体薄膜層の側面を覆う第２ゲート絶縁膜からなる、とされている。
特開２００８－６０４１９号公報 特開２００７－７３５６１号公報
　図１９～２４を参照して、第１参考例によるアクティブマトリクス基板１００を説明する。
　図１９は、アクティブマトリクス基板１００における画素１２０、信号線端子（「Ｓ端子」とも呼ぶ）１６０、ゲート線端子（「Ｇ端子」とも呼ぶ）１７０、および補助容量線端子（「Ｃｓ端子」とも呼ぶ）１８０の構成を表した平面図である。
　アクティブマトリクス基板１００はマトリクス状に配置された複数の画素１２０、互いに直交して延びる複数の走査線１１２および複数の信号線１１４、ならびに複数の走査線１１２に平行に延びる複数の補助容量線（「Ｃｓ線」とも呼ぶ）１１６を備えている。
　図１９に示すように、各画素１２０は画素電極１２１および補助容量部１４０を有している。走査線１１２と信号線１１４との交点付近には、画素１２０に対応したＴＦＴ１３０が配置されている。信号線１１４、走査線１１２、およびＣｓ線１１６の端部には、それぞれＳ端子１６０、Ｇ端子１７０、およびＣｓ端子１８０が配置されている。
　図２０（ａ）～（ｄ）は、ＴＦＴ１３０、補助容量部１４０、Ｓ端子１６０、およびＧ端子１７０それぞれの構成を表した断面図であり、それぞれ、図１９におけるＡ－Ａ’断面、Ｂ－Ｂ’断面、Ｃ－Ｃ’断面、およびＤ－Ｄ’断面を表している。
　図１９および図２０（ａ）に示すように、ＴＦＴ１３０は、半導体層１３１、ソース電極１３２、ドレイン電極１３３、およびゲート電極１１２ａを備えている。半導体層１３１は、ＩＧＺＯ等による酸化物半導体層である。ゲート電極１１２ａは走査線１１２の一部である。ゲート電極１１２ａの上にはゲート絶縁層１４２が形成されており、ゲート絶縁層１４２の上に、ソース電極１３２、ドレイン電極１３３、半導体層１３１が形成されている。半導体層１３１はソース電極１３２およびドレイン電極１３３のそれぞれ一部を覆うように形成されている。また、ゲート絶縁層１４２の上には、ソース電極１３２と信号線１１４とを接続するソース接続線１３６、およびドレイン電極１３３と画素電極１２１とを接続するドレイン接続線１３７が形成されている。
　半導体層１３１、ソース電極１３２、ドレイン電極１３３、ソース接続線１３６、およびドレイン接続線１３７の上には、酸化シリコン（ＳｉＯ2）からなる第１保護層１４４、および窒化シリコン（ＳｉＮ）からなる第２保護層１４６が、この順番で積層されている。ドレイン接続線１３７は、第１保護層１４４および第２保護層１４６を貫通するように形成されたコンタクトホール１３５によって画素電極１２１に接続されている。ソース接続線１３６およびドレイン接続線１３７は、下層１５１、中間層１５２、および上層１５３からなる３層構造を有している。下層１５１、中間層１５２、および上層１５３は、それぞれ、例えばＴｉ（チタン）、Ａｌ（アルミニウム）、およびＭｏＮ（窒化モリブデン）からなる。
　図１９および図２０（ｂ）に示すように、補助容量部１４０は、補助容量電極１１６ａ、補助容量電極１１６ａの上に形成されたゲート絶縁層１４２、ゲート絶縁層１４２の上に形成されたＣｓ対向電極（補助容量対向電極）１４７、Ｃｓ対向電極１４７の上に形成された第１保護層１４４、第１保護層１４４の上に積層された第２保護層１４６、および第２保護層１４６の上に形成された画素電極１２１からなる。
　Ｃｓ対向電極１４７は、第１保護層１４４および第２保護層１４６を貫通するように形成されたコンタクトホール１４５によって画素電極１２１に接続されている。補助容量電極１１６ａはＣｓ線１１６の一部である。補助容量電極１１６ａ、Ｃｓ対向電極１４７、および両電極に挟まれたゲート絶縁層１４２の部分によって補助容量が形成される。なお、Ｃｓ対向電極１４７は、ソース接続線１３６およびドレイン接続線１３７と同様、下層１５１、中間層１５２、および上層１５３からなる３層構造を有している。
　図１９および図２０（ｃ）に示すように、Ｓ端子１６０は、ゲート絶縁層１４２、ゲート絶縁層１４２の上に配置された信号線１１４、信号線１１４の上に積層された第１保護層１４４、第１保護層１４４の上に積層された第２保護層１４６、および第２保護層１４６の上に形成された上部配線１６１からなる。信号線１１４は、第１保護層１４４および第２保護層１４６を貫通するように形成されたコンタクトホール１６５によって上部配線１６１に接続されている。信号線１１４は、ソース接続線１３６等と同様、下層１５１、中間層１５２、および上層１５３からなる３層構造を有している。
　図１９および図２０（ｄ）に示すように、Ｇ端子１７０は、走査線１１２、走査線１１２の上に順次形成されたゲート絶縁層１４２、第１保護層１４４、第２保護層１４６、および上部配線１７１からなる。走査線１１２は、ゲート絶縁層１４２、第１保護層１４４、および第２保護層１４６を貫通するように形成されたコンタクトホール１７５によって上部配線１７１に接続されている。
　次に、図２１（ａ）～（ｄ）および図２２（ｅ）～（ｇ）を参照して、アクティブマトリクス基板１００の製造方法を説明する。図２１（ａ）～（ｄ）および図２２（ｅ）～（ｇ）は、図１９におけるＴＦＴ１３０のＡ－Ａ’断面、補助容量部１４０のＢ－Ｂ’断面、Ｓ端子１６０のＣ－Ｃ’断面、およびＧ端子１７０のＤ－Ｄ’断面の構成を表している。
　工程（Ａ）：
　まず、基板上にスパッタ法などにより金属層を形成する。この金属層は、例えば、Ａｌ、Ｔｉ、およびＴｉＮ（窒化チタン）の３層構成を有する。次に、金属層を公知のフォトリソグラフィ法によりパターニングして（第１のマスク工程）、図２１（ａ）に示すように、ゲート電極１１２ａ、補助容量電極１１６ａ、および走査線１１２を得る。このとき、ここでは図示しないＣｓ線１１６も同時に形成される。Ｓ端子１６０には金属層は残されない。
　工程（Ｂ）：
　次に、図２１（ｂ）に示すように、ゲート電極１１２ａ、補助容量電極１１６ａ、および走査線１１２を覆うように基板上に酸化シリコンをプラズマＣＶＤ法によって積層して、ゲート絶縁層１４２を得る。
　工程（Ｃ）：
　次に、ゲート絶縁層１４２の上にＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）等の透明導電材料を積層し、フォトリソグラフィ法によりパターニングして（第２のマスク工程）、図２１（ｃ）に示すように、ソース電極１３２およびドレイン電極１３３を得る。
　工程（Ｄ）：
　次に、ゲート絶縁層１４２の上に、スパッタ法によってソース電極１３２およびドレイン電極１３３を覆うようにＩＧＺＯ等の酸化物半導体材料を積層する。その後、酸化物半導体材料を、フォトリソグラフィ法によりパターニングして（第３のマスク工程）、図２１（ｄ）に示すように、半導体層１３１を得る。
　工程（Ｅ）：
　次に、スパッタ法により、ゲート絶縁層１４２の上に、ソース電極１３２、ドレイン電極１３３、および半導体層１３１を覆うように、Ｔｉ、Ａｌ、およびＭｏＮをこの順番に積層する。その後、フォトリソグラフィ法によってこれら３層を同時にパターニングして（第４のマスク工程）、図２２（ｅ）に示すように、ソース接続線１３６、ドレイン接続線１３７、Ｃｓ対向電極１４７、および信号線１１４を得る。これらの配線は、上述したように３層構成を有する。
　工程（Ｆ）：
　次に、各配線を覆うように、酸化シリコンを積層して第１保護層１４４を形成し、その上に窒化シリコンを積層して第２保護層１４６を得る。その後、フォトリソグラフィ法によって、ドレイン接続線１３７、Ｃｓ対向電極１４７、Ｓ端子１６０における信号線１１４、およびＧ端子１７０における走査線１１２の上にそれぞれコンタクトホール１３５、１４５、１６５、および１７５を形成する（第５のマスク工程）。ここで、ドレイン接続線１３７、Ｃｓ対向電極１４７、および信号線１１４の上層１５３がエッチストッパの役割を果たし、コンタクトホール１３５、１４５、および１６５の中で、ドレイン接続線１３７、Ｃｓ対向電極１４７、および信号線１１４それぞれの上層１５３が露出するようにエッチングがなされる。また、Ｇ端子１７０においては、コンタクトホール１７５の中で走査線１１２が露出する。
　工程（Ｇ）：
　次に、第２保護層１４６の上にスパッタ法によってＩＴＯ等の透明導電材料を積層する。このとき透明導電材料は、コンタクトホール１３５、１４５、１６５、および１７５内にも積層される。その後、フォトリソグラフィ法によって、透明電極材料のパターニングを行って画素電極１２１、上部配線１６１、および上部配線１７１が形成される（第６のマスク工程）。
　このようにして、図１９および図２０に示したアクティブマトリクス基板１００が完成する。
　次に、第２参考例のアクティブマトリクス基板１００を説明する。第２参考例によるアクティブマトリクス基板１００は、第２保護層１４６を有しないことを除いて、基本的に第１参考例のアクティブマトリクス基板１００と同じ構成を有している。よって同じ構成要素には同じ参照番号を付け、その説明を省略する。
　第２参考例のアクティブマトリクス基板１００の平面構成は図１９に表したものと同じであるので、その説明を省略する。
　図２３（ａ）～（ｄ）は、第２参考例のアクティブマトリクス基板１００におけるＴＦＴ１３０、補助容量部１４０、Ｓ端子１６０、およびＧ端子１７０それぞれの構成を表した断面図であり、それぞれ、図１９におけるＡ－Ａ’断面、Ｂ－Ｂ’断面、Ｃ－Ｃ’断面、およびＤ－Ｄ’断面を表している。
　図２３（ａ）に示すように、ＴＦＴ１３０においては、酸化シリコンからなる第１保護層１４４の上に画素電極１２１が形成されており、ドレイン接続線１３７は第１保護層１４４を貫通するコンタクトホール１３５によって画素電極１２１に接続されている。
　図２３（ｂ）に示すように、補助容量部１４０においては、第１保護層１４４の上に画素電極１２１が形成されており、Ｃｓ対向電極１４７は第１保護層１４４を貫通するコンタクトホール１３５によって画素電極１２１に接続されている。
　図２３（ｃ）に示すように、Ｓ端子１６０においては、信号線１１４は、第１保護層１４４を貫通するコンタクトホール１６５によって上部配線１６１に接続されている。
　図２３（ｄ）に示すように、Ｇ端子１７０においては、走査線１１２は、ゲート絶縁層１４２および第１保護層１４４を貫通するコンタクトホール１７５によって上部配線１７１に接続されている。
　次に、図２４（ａ）および（ｂ）を参照して、第２参考例のアクティブマトリクス基板１００の製造方法を説明する。図２４（ａ）および（ｂ）は、図１９におけるＴＦＴ１３０のＡ－Ａ’断面、補助容量部１４０のＢ－Ｂ’断面、Ｓ端子１６０のＣ－Ｃ’断面、およびＧ端子１７０のＤ－Ｄ’断面の構成を表している。
　まず、図２１（ａ）～（ｄ）を用いて示した工程（Ａ）～（Ｄ）を経て、図２２（ｅ）に示す積層構造を得る。次に、この積層構造の上に酸化シリコンを積層して第１保護層１４４を形成する。その後、フォトリソグラフィ法によって第１保護層１４４をパターニングして、ドレイン接続線１３７、Ｃｓ対向電極１４７、Ｓ端子１６０における信号線１１４、およびＧ端子１７０における走査線１１２の上にそれぞれコンタクトホール１３５、１４５、１６５、および１７５を形成する（第５のマスク工程）。コンタクトホール１３５、１４５、および１６５の中で、ドレイン接続線１３７、Ｃｓ対向電極１４７、および信号線１１４それぞれの上層１５３が露出するようにエッチングがなされる。また、Ｇ端子１７０においては、コンタクトホール１７５の中で走査線１１２が露出する。
　次に、第１保護層１４４の上にスパッタ法によって透明導電材料を積層する。このとき透明導電材料は、コンタクトホール１３５、１４５、１６５、および１７５内にも積層される。その後、フォトリソグラフィ法によって、透明電極材料のパターニングを行って画素電極１２１、上部配線１６１、および上部配線１７１が形成される（第６のマスク工程）。
　酸化物半導体を有するアクティブマトリクス基板の製造工程においては、酸化物半導体層を形成し、その上の保護層を形成した後、温度３００～３５０℃程度の高温にてアニール処理がなされる。しかし、上記第１参考例のように半導体層の上の保護層に酸化シリコンおよび窒化シリコンを用いた場合、または、保護層に窒化シリコンのみを用いた場合、アニール時に窒化シリコンに含まれる水素によって半導体層に還元反応が発生し、ＴＦＴ特性を悪化させるという問題が起こり得る。ＴＦＴ特性の悪化とは、具体的にはソース電極およびドレイン電極からのリーク電流の増加、ＴＦＴの閾値の低下などである。
　この問題を防ぐために、第２参考例のように、保護層に酸化シリコンのみを用いることが考えられる。しかし、この場合、酸化シリコンが防湿性に優れていない、その下のソース接続線、ドレイン接続線、信号線、Ｃｓ対向電極等を腐食させるという問題が起こり得る。
　さらに、第１参考例および第２参考例のアクティブマトリクス基板１００を製造する場合、６回のフォトリソ工程（６枚のマスク工程）が必要とされ、製造効率に優れず、製造コストが高いという問題があった。
　本発明は、上記に鑑みてなされたものであり、高いＴＦＴ特性を有する酸化物半導体ＴＦＴを備えたアクティブマトリクス基板を提供することを目的とする。本発明の他の目的は、優れたＴＦＴ特性を有するとともに、ソース接続線、ドレイン接続線、信号線等の耐久性に優れたアクティブマトリクス基板を提供することにある。また、本発明の他の目的は、そのようなアクティブマトリクス基板を製造効率よく提供することにある。また、本発明の他の目的は、そのようなアクティブマトリクス基板を備えた液晶表示装置、有機ＥＬ表示装置等の表示装置、または電子機器を提供することにある。
　本発明によるアクティブマトリクス基板は、酸化物半導体を有する薄膜トランジスタを備えたアクティブマトリクス基板であって、前記薄膜トランジスタのゲート電極、ソース電極、およびドレイン電極と、前記ソース電極に電圧を供給する信号線と、前記薄膜トランジスタのスイッチング信号を供給する走査線と、前記ソース電極およびドレイン電極に接続された酸化物半導体からなる半導体層と、を備え、（Ａ）前記ゲート電極の上に酸化シリコンからなるゲート絶縁層が形成され、前記ゲート絶縁層の上に前記ソース電極、前記ドレイン電極、および前記半導体層が形成され、前記ゲート絶縁層の上に前記半導体層を覆うことなく窒化シリコンからなる第１保護層が形成され、前記半導体層の上に酸化シリコンからなる第２保護層が形成されているか、または、（Ｂ）前記半導体層を覆うことなく窒化シリコンからなる第１保護層が形成され、前記半導体層の上に酸化シリコンからなるゲート絶縁層が形成され、前記半導体層のチャネル部の上方の前記ゲート絶縁層の上に前記ゲート電極が形成され、前記ゲート電極の上に窒化シリコンからなる第２保護層が形成されている。
　ある実施形態では、前記アクティブマトリクス基板は、前記信号線と前記ソース電極とを接続するソース接続線とを備え、前記信号線および前記ソース接続線が前記第１保護層に接するように形成されている。
　ある実施形態では、前記信号線が透明電極材料による電極層の上に形成されており、前記ソース電極が前記透明電極材料からなり、前記ソース電極の一部の上に前記ソース接続線が形成されている。
　ある実施形態では、前記アクティブマトリクス基板が、それぞれが画素電極を含む複数の画素を備え、前記ソース電極、前記ドレイン電極、および前記画素電極が、同じ透明電極材料によって同一の層に形成されている。
　ある実施形態では、前記アクティブマトリクス基板が、前記複数の画素のそれぞれに形成された補助容量を備え、前記補助容量の補助容量電極が、前記ゲート絶縁層を挟んで前記画素電極と対向するように配置されている。
　ある実施形態では、前記アクティブマトリクス基板が、前記信号線の一部を含む信号線端子を備え、前記信号線端子内に、前記第１保護層および前記第２保護層を貫通して前記信号線に達するコンタクトホールが形成されている。
　ある実施形態では、前記アクティブマトリクス基板が、前記走査線の一部を含むゲート線端子を備え、前記ゲート線端子内に、少なくとも前記第２保護層を貫通して前記走査線に達するコンタクトホールが形成されている。
　本発明による表示装置は、上記のアクティブマトリクス基板を備えた表示装置である。
　本発明によるアクティブマトリクス基板の製造方法は、酸化物半導体を有する薄膜トランジスタを備えたアクティブマトリクス基板の製造方法であって、前記薄膜トランジスタのソース電極およびドレイン電極となる電極層を形成する工程と、前記電極層の上に金属層を積層する工程と、前記金属層の上に、窒化シリコンからなる第１保護層を形成する工程と、前記第１保護層および前記金属層をパターニングして、前記電極層の一部を露出させる工程と、前記電極層の上に酸化物半導体からなる半導体層を形成する工程と、露出した前記電極層、前記半導体層、および残された前記第１保護層の上に酸化シリコンからなる第２保護層またはゲート絶縁層を形成する工程と、を含む。
　ある実施形態では、露出した前記電極層、前記半導体層、および残された前記第１保護層の上に酸化シリコンからなる第２保護層が形成され、前記電極層を形成する前に、前記薄膜トランジスタのゲート電極を形成する工程と、前記ゲート電極の上にゲート絶縁層を形成する工程が実施される。
　ある実施形態では、露出した前記電極層、前記半導体層、および残された前記第１保護層の上に酸化シリコンからなるゲート絶縁層が形成され、前記ゲート絶縁層を形成した後に、前記半導体層の上方の前記ゲート絶縁層の上に前記薄膜トランジスタのゲート電極を形成する工程と、前記ゲート電極の上に窒化シリコンからなる第２保護層を形成する工程が実施される。
　ある実施形態では、前記金属層によって、前記ソース電極に電圧を供給する信号線、および前記信号線と前記ソース電極とを接続するソース接続線が形成される。
　ある実施形態では、前記電極層が透明電極材料からなり、前記電極層から画素電極が形成される。
　本発明によれば、酸化物半導体層の上に窒化シリコン層が形成されることなく酸化シリコン層が形成されるか、または酸化物半導体層の上に酸化シリコン層が形成され、その上にゲート電極を挟んで窒化シリコン層が形成されるため、優れたＴＦＴ特性を有する酸化物半導体ＴＦＴを備えたアクティブマトリクス基板を提供することができる。
　本発明によれば、酸化物半導体層の上には酸化シリコン層が形成され、信号線、ソース接続線等の配線の上には窒化シリコン層が形成されるので、配線の耐腐食性およびＴＦＴ特性に優れたアクティブマトリクス基板を提供することができる。
　本発明によれば、より少ないマスク工程によりアクティブマトリクス基板を形成することができるので、アクティブマトリクス基板を製造効率よく提供することができる。
　本発明によれば、上記のようなアクティブマトリクス基板を用いた高品質の表示装置を製造効率よく提供することができる。
本発明の実施形態によるアクティブマトリクス基板１の構成を模式的に表した平面図である。 （ａ）～（ｄ）は、それぞれ、実施形態１によるアクティブマトリクス基板１のＴＦＴ３０、補助容量部４０、信号線端子６０、およびゲート線端子７０の構成を模式的に表した断面図である。 （ａ）～（ｄ）は、実施形態１によるアクティブマトリクス基板１の製造方法を表した断面図である。 （ｅ）～（ｇ）は、実施形態１によるアクティブマトリクス基板１の製造方法を表した断面図である。 （ａ）～（ｄ）は、それぞれ、実施形態２によるアクティブマトリクス基板１のＴＦＴ３０、補助容量部４０、信号線端子６０、およびゲート線端子７０の構成を模式的に表した断面図である。 （ａ）～（ｄ）は、実施形態２によるアクティブマトリクス基板１の製造方法を表した断面図である。 （ｅ）～（ｇ）は、実施形態２によるアクティブマトリクス基板１の製造方法を表した断面図である。 （ａ）～（ｄ）は、それぞれ、実施形態３によるアクティブマトリクス基板１のＴＦＴ３０、補助容量部４０、信号線端子６０、およびゲート線端子７０の構成を模式的に表した断面図である。 （ａ）～（ｄ）は、実施形態３によるアクティブマトリクス基板１の製造方法を表した断面図である。 （ｅ）～（ｇ）は、実施形態３によるアクティブマトリクス基板１の製造方法を表した断面図である。 （ａ）～（ｄ）は、それぞれ、実施形態４によるアクティブマトリクス基板１のＴＦＴ３０、補助容量部４０、信号線端子６０、およびゲート線端子７０の構成を模式的に表した断面図である。 （ａ）～（ｃ）は、実施形態４によるアクティブマトリクス基板１の製造方法を表した断面図である。 （ａ）～（ｄ）は、それぞれ、実施形態５によるアクティブマトリクス基板１のＴＦＴ３０、補助容量部４０、信号線端子６０、およびゲート線端子７０の構成を模式的に表した断面図である。 （ａ）～（ｄ）は、実施形態５によるアクティブマトリクス基板１の製造方法を表した断面図である。 （ｅ）～（ｇ）は、実施形態５によるアクティブマトリクス基板１の製造方法を表した断面図である。 本発明による液晶表示装置１０００の構成を模式的に表した斜視図である。 液晶表示装置１０００のアクティブマトリクス基板１の構成を模式的に表した平面図である。 アクティブマトリクス基板１の表示領域ＤＡの構成を模式的に表した平面図である。 第１参考例および第２参考例によるアクティブマトリクス基板１００の構成を模式的に表した平面図である。 （ａ）～（ｄ）は、第１参考例のアクティブマトリクス基板１００におけるＴＦＴ１３０、補助容量部１４０、Ｓ端子１６０、およびＧ端子１７０の構成を模式的に表した断面図である。 （ａ）～（ｄ）は、第１参考例のアクティブマトリクス基板１００の製造方法を模式的に表した断面図である。 （ｅ）～（ｇ）は、第１参考例のアクティブマトリクス基板１００の製造方法を模式的に表した断面図である。 （ａ）～（ｄ）は、第２参考例のアクティブマトリクス基板１００におけるＴＦＴ１３０、補助容量部１４０、信号線端子１６０、およびゲート線端子１７０の構成を模式的に表した断面図である。 （ａ）および（ｂ）は、第２参考例のアクティブマトリクス基板１００の製造方法を模式的に表した断面図である。
　以下、図面を参照しながら、本発明の実施形態によるアクティブマトリクス基板を説明する。ただし、本発明の範囲は以下の実施形態に限られるものではない。本発明のアクティブマトリクス基板は、酸化物半導体ＴＦＴが形成されたＴＦＴ基板であり、後に説明するような液晶表示装置のＴＦＴ基板の他、有機ＥＬ表示装置、電子機器などのＴＦＴ基板を広く含む。
　（実施形態１）
　図１～４を参照して、本発明の実施形態１によるアクティブマトリクス基板１を説明する。
　図１は、アクティブマトリクス基板１における画素２０、信号線端子（Ｓ端子）６０、ゲート線端子（Ｇ端子）７０、および補助容量線端子（Ｃｓ端子）８０の構成を表した平面図である。
　アクティブマトリクス基板１はマトリクス状に配置された複数の画素２０、互いに直交して延びる複数の走査線１２および複数の信号線１４、ならびに複数の走査線１２に平行に延びる複数の補助容量線（Ｃｓ線）１６を備えている。
　図１に示すように、各画素２０は画素電極２１および補助容量部４０を有している。走査線１２と信号線１４との交点付近には、画素２０に対応したＴＦＴ３０が配置されている。走査線１２によってＴＦＴ３０のスイッチング信号が供給され、信号線１４によってＴＦＴ３０のソース接続線３６を介してソース電極３２に表示信号が供給される。信号線１４、走査線１２、およびＣｓ線１６の端部には、それぞれＳ端子６０、Ｇ端子７０、およびＣｓ端子８０が配置されている。
　図２（ａ）～（ｄ）は、ＴＦＴ３０、補助容量部４０、Ｓ端子６０、およびＧ端子７０それぞれの構成を表した断面図であり、それぞれ、図１におけるＡ－Ａ’断面、Ｂ－Ｂ’断面、Ｃ－Ｃ’断面、およびＤ－Ｄ’断面を表している。
　ＴＦＴ３０は、図１および図２（ａ）に示すように、半導体層３１、ソース電極３２、ドレイン電極３３、およびゲート電極１２ａを備えている。半導体層３１は、ＩＧＺＯ等による酸化物半導体層である。ゲート電極１２ａは走査線１２の一部である。ゲート電極１２ａおよび走査線１２は、例えば、順次積層されたＡｌ、Ｔｉ、ＴｉＮ、ＩＴＯからなる４層構成を有する。
　ゲート電極１２ａの上には酸化シリコンからなるゲート絶縁層４２が形成されており、ゲート絶縁層４２の上に、ソース電極３２、ドレイン電極３３、半導体層３１、画素電極２１が形成されている。半導体層３１はソース電極３２およびドレイン電極３３のそれぞれの一部を覆うように形成されており、両電極の間にＴＦＴ３０のチャネル層が形成されている。
　また、ゲート絶縁層４２の上には、ソース電極３２と信号線１４とを接続するソース接続線３６が形成されている。ソース接続線３６は、ソース電極３２の半導体層３１とは反対側の端部の上に形成されている。ソース接続線３６は、順次積層された第１層５１、第２層５２、第３層５３、および第４層５４の４層構造を有している。第１層５１、第２層５２、第３層５３、および第４層５４は、それぞれ、例えばＭｏＮ、Ａｌ、ＭｏＮ、およびＩＴＯからなる。ソース接続線３６をこれらの金属または他の金属を用いた単層あるいは複数層の構成としてもよい。
　ソース電極３２、ドレイン電極３３、画素電極２１は、ＩＴＯ等の透明電極材料からなり、同一の層に形成されている。ドレイン電極３３と画素電極２１はゲート絶縁層４２の上に一体として形成されている。ソース接続線３６および信号線１４は透明電極材料による層の上に形成されている。
　ゲート絶縁層４２の上には、窒化シリコンによる第１保護層４４および酸化シリコンによる第２保護層４６が形成されている。第１保護層４４は、ソース接続線３６を覆っているが、半導体層３１、ソース接続線３６と重なっていない部分のソース電極３２、ドレイン電極３３、および画素電極２１を覆ってはいない。第２保護層４６は、第１保護層４４、半導体層３１、ソース接続線３６と重なっていない部分のソース電極３２、ドレイン電極３３、および画素電極２１を覆っている。
　補助容量部４０は、図１および図２（ｂ）に示すように、補助容量電極１６ａ、補助容量電極１６ａの上に形成されたゲート絶縁層４２、ゲート絶縁層４２の上に形成された画素電極２１、および画素電極２１の上に形成された第２保護層４６からなる。補助容量電極１６ａはＣｓ線１６の一部である。補助容量電極１６ａ、画素電極２１、および両電極に挟まれたゲート絶縁層４２の部分によって補助容量が形成される。
　Ｓ端子６０は、図１および図２（ｃ）に示すように、ゲート絶縁層４２、ゲート絶縁層４２の上に配置された電極層６１および信号線１４、信号線１４を覆うように積層された第１保護層４４、ならびに第１保護層４４の上に積層された第２保護層４６からなる。信号線１４の上には、第１保護層４４および第２保護層４６を貫通して信号線１４に達するコンタクトホール６５が形成されている。電極層６１は、画素電極２１と同じ材料で同じ工程にて形成された透明電極層である。信号線１４は電極層６１の上に形成されており、ソース接続線３６等と同様、順次積層された第１層５１、第２層５２、第３層５３、および第４層５４からなる４層構造を有する。コンタクトホール６５によって、第２保護層４６の上に形成される図示しない上部配線と信号線１４が接続される。
　Ｇ端子７０は、図１および図２（ｄ）に示すように、走査線１２、走査線１２の上に順次形成されたゲート絶縁層４２、第１保護層４４、および第２保護層４６からなる。走査線１２の上には、ゲート絶縁層４２、第１保護層４４、および第２保護層４６を貫通して信号線１２に達するコンタクトホール７５が形成されている。コンタクトホール７５によって、第２保護層４６の上に形成される図示しない上部配線と走査線１２が接続される。
　本実施形態では、ゲート絶縁層４２の上に半導体層３１を覆うことなく窒化シリコンからなる第１保護層４４が形成され、半導体層３１の上には酸化シリコンからなる第２保護層４６が形成されている。したがって、第２保護層４６を形成した後、高温にてアニール処理を行う場合の、窒化シリコンに含まれる水素によってＴＦＴ３０の特性を悪化させるという問題を防止することができる。また、信号線１４、ソース接続線３６等の配線は窒化シリコン層に覆われているため、配線の腐食が防止される。
　次に、図３（ａ）～（ｄ）および図４（ｅ）～（ｇ）を参照して、アクティブマトリクス基板１の製造方法を説明する。図３（ａ）～（ｄ）および図４（ｅ）～（ｇ）は、図１におけるＴＦＴ３０のＡ－Ａ’断面、補助容量部４０のＢ－Ｂ’断面、Ｓ端子６０のＣ－Ｃ’断面、およびＧ端子７０のＤ－Ｄ’断面の構成を表している。
　工程Ａ１：
　まず、基板上にスパッタ法などにより金属層を形成する。この金属層は、例えば、Ａｌ、Ｔｉ、ＴｉＮ、ＩＴＯの４層構成を有する。次に、金属層を公知のフォトリソグラフィ法によりパターニングして（第１のマスク工程）、図３（ａ）に示すように、ゲート電極１２ａ、補助容量電極１６ａ、および走査線１２を得る。このとき、ここでは図示しないＣｓ線１６も同時に形成される。Ｓ端子６０には金属層は残されない。
　工程Ｂ１：
　次に、図３（ｂ）に示すように、ゲート電極１２ａ、補助容量電極１６ａ、および走査線１２を覆うように基板上に酸化シリコンをプラズマＣＶＤ法によって積層して、ゲート絶縁層４２を得る。
　工程Ｃ１：
　次に、ゲート絶縁層４２の上にＩＴＯ、ＭｏＮ、Ａｌ、ＭｏＮ、およびＩＴＯをこの順に積層する。その後積層した金属層をフォトリソグラフィ法によりパターニングして（第２のマスク工程）、図３（ｃ）に示す金属多層構造１９および信号線１４を得る。ＴＦＴ３０におけるゲート電極１２ａ上の、後にＴＦＴ３０のチャネル領域となる位置には、金属多層構造１９の開口３９が形成される。
　工程Ｄ１：
　次に、ゲート絶縁層４２の上に、プラズマＣＶＤ法によって、金属多層構造１９および信号線１４を覆うように窒化シリコンを積層して、図３（ｄ）に示すように、第１保護層４４を得る。
　工程Ｅ１：
　次に、フォトリソグラフィ法によって第１保護層４４を選択的に除去し、図４（ｅ）に示すように、ソース電極３２の一部、ドレイン電極３３、および画素電極２１を露出させる（第３のマスク工程）。このとき、残された金属多層構造１９によりソース接続線３６が形成される。
　工程Ｆ１：
　次に、基板上に、ＩＧＺＯ等の酸化物半導体材料を積層する。その後、酸化物半導体材料を、フォトリソグラフィ法によりパターニングして（第４のマスク工程）、図４（ｆ）に示すように半導体層３１を得る。
　工程Ｇ１：
　次に、プラズマＣＶＤ法等により、画素電極２１、ソース電極３２、ドレイン電極３３、半導体層３１、および残された第１保護層４４の上に酸化シリコンを積層して、第２保護層４６を得る。その後、フォトリソグラフィ法により第２保護層４６をパターニングして、Ｓ端子６０における信号線１４の上、およびＧ端子７０における走査線１２の上に、それぞれコンタクトホール６５および７５を形成する（第５のマスク工程）。ここで、信号線１４の第４層５４がエッチストッパの役割を果たし、コンタクトホール６５の中で第４層５４が露出する。また、Ｇ端子７０においては、コンタクトホール７５の中で走査線１２が露出する。
　このようにして、図１および図２に示したアクティブマトリクス基板１が完成する。この製造工程によれば、５回のマスク工程しか必要とされないため、製造効率が向上する。
　（実施形態２）
　次に、本発明の実施形態２によるアクティブマトリクス基板１を説明する。以下、実施形態１のアクティブマトリクス基板１と同じ構成要素には基本的に同じ参照符号を付けてその説明を省略し、異なる部分を中心に説明を行なう。実施形態２のアクティブマトリクス基板１の平面構成は図１に表したものと同じであるので、その説明を省略する。
　図５（ａ）～（ｄ）は、実施形態２のアクティブマトリクス基板１におけるＴＦＴ３０、補助容量部４０、Ｓ端子６０、およびＧ端子７０それぞれの構成を表した断面図であり、それぞれ、図１におけるＡ－Ａ’断面、Ｂ－Ｂ’断面、Ｃ－Ｃ’断面、およびＤ－Ｄ’断面を表している。
　ＴＦＴ３０においては、図５（ａ）に示すように、基板上に画素電極２１、ドレイン電極３３、およびソース電極３２が形成されており、ソース電極３２およびドレイン電極３３のそれぞれの一部を覆うように半導体層３１が形成されている。ソース電極３２の半導体層３１とは反対側の端部の上にはソース接続線３６が形成されている。
　ソース接続線３６は、順次積層された第１層５１、第２層５２、および第３層５３からなる３層構造を有している。第１層５１、第２層５２、および第３層５３は、それぞれ、例えばＭｏＮ、Ａｌ、およびＭｏＮからなる。ソース接続線３６をこれらの金属または他の金属を用いた単層あるいは複数層の構成としてもよい。
　ソース接続線３６を覆うように窒化シリコンによる第１保護層４４が形成されており、ソース接続線３６に覆われていないソース電極３２、ドレイン電極３３、画素電極２１、半導体層３１、および第１保護層４４を覆うようにゲート絶縁層４２が形成されている。ゲート絶縁層４２は酸化シリコンからなる。半導体層３１のチャネル部の上方におけるゲート絶縁層４２の上にゲート電極１２ａが形成されている。ゲート電極１２ａは走査線１２の一部である。ゲート電極１２ａおよび走査線１２は、例えばＡｌ、Ｔｉ、ＴｉＮの３層構造を有する。ゲート絶縁層４２の上には、ゲート電極１２ａを覆うように、窒化シリコンによる第２保護層４６が形成されている。
　補助容量部４０は、図５（ｂ）に示すように、画素電極２１、画素電極２１の上に形成されたゲート絶縁層４２、ゲート絶縁層４２の上に形成された補助容量電極１６ａ、および補助容量電極１６ａを覆うようにゲート絶縁層４２の上に形成された第２保護層４６からなる。補助容量電極１６ａはＣｓ線１６の一部である。補助容量電極１６ａ、画素電極２１、および両電極に挟まれたゲート絶縁層４２の部分によって補助容量が形成される。
　Ｓ端子６０は、図５（ｃ）に示すように、基板上に形成された電極層６１、電極層６１の上に形成された信号線１４、信号線１４を覆うように形成された第１保護層４４、および第１保護層４４の上に積層された第２保護層４６からなる。信号線１４の上には、第１保護層４４および第２保護層４６を貫通して信号線１４に達するコンタクトホール６５が形成されている。電極層６１は、画素電極２１と同じ材料で同じ工程にて形成された透明電極層である。信号線１４は、ソース接続線３６等と同様、第１層５１、第２層５２、および第３層５３からなる。コンタクトホール６５によって、第２保護層４６の上に形成される図示しない上部配線と信号線１４が接続される。
　Ｇ端子７０は、図５（ｄ）に示すように、ゲート絶縁層４２、ゲート絶縁層４２の上に形成された走査線１２、走査線１２を覆うように形成された第２保護層４６からなる。走査線１２の上には、第２保護層４６を貫通して信号線１２に達するコンタクトホール７５が形成されている。コンタクトホール７５によって、第２保護層４６の上に形成される図示しない上部配線と走査線１２が接続される。
　本実施形態では、窒化シリコンからなる第１保護層４４は半導体層３１を覆うことなく形成され、半導体層３１の上には酸化シリコンからなるゲート絶縁層４２が形成されている。窒化シリコンからなる第２保護層４６は、半導体層３１のチャネル部の上方のゲート電極１２ａの上に形成されている。したがって、第２保護層４６を形成した後、高温にてアニール処理を行う場合の、窒化シリコンに含まれる水素によってＴＦＴ３０の特性を悪化させるという問題を防止することができる。また、信号線１４、ソース接続線３６等の配線は窒化シリコン層に覆われているため、配線の腐食が防止される。
　次に、図６（ａ）～（ｄ）および図７（ｅ）～（ｇ）を参照して、実施形態２によるアクティブマトリクス基板１の製造方法を説明する。図６（ａ）～（ｄ）および図７（ｅ）～（ｇ）は、図１におけるＴＦＴ３０のＡ－Ａ’断面、補助容量部４０のＢ－Ｂ’断面、Ｓ端子６０のＣ－Ｃ’断面、およびＧ端子７０のＤ－Ｄ’断面の構成を表している。
　工程Ａ２：
　まず、基板上にスパッタ法などによりＩＴＯ、ＭｏＮ、Ａｌ、ＭｏＮを順次積層する。次に、これら４つの金属層をフォトリソグラフィ法によりパターニングして（第１マスク工程）、図６（ａ）に示すように、ＴＦＴ３０および補助容量部４０における画素電極２１、ソース電極３２、ドレイン電極３３、およびこれらの電極の上に積層された金属多層構造１９を得る。また、Ｓ端子６０には電極層６１および電極層６１の上に積層された３層構成の信号線１４が形成される。
　工程Ｂ２：
　次に、スパッタ法により上記金属層を覆うように窒化シリコンを積層して、図６（ｂ）に示すように第１保護層４４を得る。
　工程Ｃ２：
　次に、フォトリソグラフィ法によって第１保護層４４および金属多層構造１９を選択的に除去し、図６（ｃ）に示すように、ソース電極３２の一部、ドレイン電極３３、および画素電極２１を露出させる（第２のマスク工程）。このとき、ＴＦＴ３０に残された金属多層構造１９によりソース接続線３６が形成される。Ｇ端子７０には第１保護層４４は残らない。
　工程Ｄ２：
　次に、基板上にＩＧＺＯ等の酸化物半導体材料を積層し、フォトリソグラフィ法によりパターニングして（第３のマスク工程）、図６（ｄ）に示すように半導体層３１を得る。
　工程Ｅ２：
　次に、図７（ｅ）に示すように、画素電極２１、ソース電極３２、ドレイン電極３３、半導体層３１、および残された第１保護層４４の上に酸化シリコンを積層して、ゲート絶縁層４２を得る。Ｓ端子６０にはゲート絶縁層４２は積層されない。
　工程Ｆ２：
　次に、基板上にスパッタ法により金属層を積層する。この金属層は、例えば、Ａｌ、Ｔｉ、ＴｉＮの３層構成を有する。次に、積層した金属層をフォトリソグラフィ法によりパターニングして（第４のマスク工程）、図７（ｆ）に示すように、ゲート電極１２ａ、補助容量電極１６ａ、および走査線１２を得る。このとき、ここでは図示しないＣｓ線１６も同時に形成される。Ｓ端子６０には金属層は残されない。
　工程Ｇ２：
　次に、プラズマＣＶＤ法等により、ゲート電極１２ａ、補助容量電極１６ａ、および走査線１２を覆うように窒化シリコンを積層して第２保護層４６を得る。その後、フォトリソグラフィ法により第１保護層４４および第２保護層４６をパターニングして、Ｓ端子６０における信号線１４の上、およびＧ端子７０における走査線１２の上に、それぞれコンタクトホール６５および７５を形成する（第５のマスク工程）。ここで、信号線１４の第３層５３がエッチストッパの役割を果たし、コンタクトホール６５の中で第３層５３が露出する。また、Ｇ端子７０においては、コンタクトホール７５の中で走査線１２が露出する。
　このようにして、図１および図５に示したアクティブマトリクス基板１が完成する。この製造工程によれば、５回のマスク工程しか必要とされないため、製造効率が向上する。
　（実施形態３）
　次に、本発明の実施形態３によるアクティブマトリクス基板１を説明する。以下、実施形態１のアクティブマトリクス基板１と同じ構成要素には基本的に同じ参照符号を付けてその説明を省略し、異なる部分を中心に説明を行なう。実施形態３のアクティブマトリクス基板１の平面構成は図１に表したものと同じであるので、その説明を省略する。
　図８（ａ）～（ｄ）は、実施形態３のアクティブマトリクス基板１におけるＴＦＴ３０、補助容量部４０、Ｓ端子６０、およびＧ端子７０それぞれの構成を表した断面図であり、それぞれ、図１におけるＡ－Ａ’断面、Ｂ－Ｂ’断面、Ｃ－Ｃ’断面、およびＤ－Ｄ’断面を表している。
　ＴＦＴ３０は、図８（ａ）に示すように、半導体層３１、ソース電極３２、ドレイン電極３３、およびゲート電極１２ａを備えている。ゲート電極１２ａは走査線１２の一部である。ゲート電極１２ａおよび走査線１２は、例えば、順次積層されたＩＴＯ、Ｔｉ、Ａｌ、Ｔｉ、およびＴｉＮからなる５層構成を有する。ＩＴＯ、Ｔｉ、Ａｌ、Ｔｉ、およびＴｉＮによる層を、それぞれ第１層９１、第２層９２、第３層９３、第４層９４、および第５層９５とする。
　ゲート電極１２ａの上には酸化シリコンによるゲート絶縁層４２が形成されており、ゲート絶縁層４２の上に、ソース電極３２、ドレイン電極３３、半導体層３１、画素電極２１が形成されている。半導体層３１はソース電極３２およびドレイン電極３３のそれぞれの一部を覆うように形成されており、両電極の間にＴＦＴ３０のチャネル層が形成されている。ソース電極３２の半導体層３１とは反対側の端部の上にはソース接続線３６が形成されている。ソース接続線３６は、順次積層された第１層５１、第２層５２、および第３層５３の３層構造を有している。第１層５１、第２層５２、および第３層５３は、それぞれ、例えばＭｏＮ、Ａｌ、ＭｏＮからなる。
　ゲート絶縁層４２の上には、窒化シリコンによる第１保護層４４および酸化シリコンによる第２保護層４６が形成されている。第１保護層４４は、ソース接続線３６を覆っているが、半導体層３１、ソース接続線３６と重なっていない部分のソース電極３２、ドレイン電極３３、および画素電極２１を覆ってはいない。第２保護層４６は、第１保護層４４、半導体層３１、ソース接続線３６と重なっていない部分のソース電極３２、ドレイン電極３３、および画素電極２１を覆っている。
　補助容量部４０は、図８（ｂ）に示すように、補助容量電極１６ａ、補助容量電極１６ａの上に形成されたゲート絶縁層４２、ゲート絶縁層４２の上に形成された画素電極２１、および画素電極２１の上に形成された第２保護層４６からなる。補助容量電極１６ａはＣｓ線１６の一部である。補助容量電極１６ａ、画素電極２１、および両電極に挟まれたゲート絶縁層４２の部分によって補助容量が形成される。
　Ｓ端子６０は、図８（ｃ）に示すように、ゲート絶縁層４２、ゲート絶縁層４２の上に配置された電極層６１および信号線１４、信号線１４を覆うように積層された第１保護層４４、ならびに第１保護層４４の上に積層された第２保護層４６からなる。電極層６１は、画素電極２１と同じ材料で同じ工程にて形成された透明電極層である。信号線１４は電極層６１の上に形成されており、ソース接続線３６等と同様、第１層５１、第２層５２、および第３層５３からなる。
　電極層６１の上には、信号線１４、第１保護層４４、および第２保護層４６を貫通して電極層６１に達するコンタクトホール６５が形成されている。コンタクトホール６５の側面は第２保護層４６で覆われている。コンタクトホール６５によって、第２保護層４６の上に形成される図示しない上部配線と電極層６１が接続される。
　Ｇ端子７０は、図８（ｄ）に示すように、走査線１２、走査線１２の上に順次形成されたゲート絶縁層４２、第１保護層４４、および第２保護層４６からなる。走査線１２の第１層９１の上には、それ以外の走査線１２の金属層、ゲート絶縁層４２、第１保護層４４、および第２保護層４６を貫通して第１層９１に達するコンタクトホール７５が形成されている。コンタクトホール７５の側面は第２保護層４６で覆われている。コンタクトホール７５によって、第２保護層４６の上に形成される図示しない上部配線と第１層９１が接続される。
　本実施形態では、ゲート絶縁層４２の上に半導体層３１を覆うことなく窒化シリコンからなる第１保護層４４が形成され、半導体層３１の上には酸化シリコンからなる第２保護層４６が形成されている。したがって、第２保護層４６を形成した後、高温にてアニール処理を行う場合の、窒化シリコンに含まれる水素によってＴＦＴ３０の特性を悪化させるという問題を防止することができる。また、信号線１４、ソース接続線３６等の配線は窒化シリコン層に覆われているため、配線の腐食が防止される。
　次に、図９（ａ）～（ｄ）および図１０（ｅ）～（ｇ）を参照して、実施形態３によるアクティブマトリクス基板１の製造方法を説明する。図９（ａ）～（ｄ）および図１０（ｅ）～（ｇ）は、図１におけるＴＦＴ３０のＡ－Ａ’断面、補助容量部４０のＢ－Ｂ’断面、Ｓ端子６０のＣ－Ｃ’断面、およびＧ端子７０のＤ－Ｄ’断面の構成を表している。
　工程Ａ３：
　まず、基板上にスパッタ法などにより第１層９１、第２層９２、第３層９３、第４層９４、および第５層９５を順次積層する。次に、金属層をフォトリソグラフィ法によりパターニングして（第１のマスク工程）、図９（ａ）に示すように、ゲート電極１２ａ、補助容量電極１６ａ、および走査線１２を得る。このとき、ここでは図示しないＣｓ線１６も同時に形成される。Ｓ端子６０には金属層は残されない。
　工程Ｂ３：
　次に、図９（ｂ）に示すように、ゲート電極１２ａ、補助容量電極１６ａ、および走査線１２を覆うように基板上に酸化シリコンをプラズマＣＶＤ法によって積層して、ゲート絶縁層４２を得る。
　工程Ｃ３：
　次に、ゲート絶縁層４２の上にＩＴＯ、ＭｏＮ、Ａｌ、およびＭｏＮをこの順に積層する。その後積層した金属層をフォトリソグラフィ法によりパターニングして（第２のマスク工程）、図９（ｃ）に示すように、ＴＦＴ３０および補助容量部４０における画素電極２１、ソース電極３２、ドレイン電極３３、およびこれらの電極の上に積層された３層構成の金属多層構造１９を得る。また、Ｓ端子６０には電極層６１および電極層６１の上に積層された３層構成の信号線１４が形成される。ＴＦＴ３０におけるゲート電極１２ａ上の、後にＴＦＴ３０のチャネル領域となる位置には、金属多層構造１９の開口３９が形成される。
　工程Ｄ３：
　次に、プラズマＣＶＤ法によって、金属多層構造１９および信号線１４を覆うように窒化シリコンを積層して、図９（ｄ）に示すように、第１保護層４４を得る。
　工程Ｅ３：
　次に、フォトリソグラフィ法によって第１保護層４４、金属多層構造１９、および信号線１４を選択的に除去し、図１０（ｅ）に示すように、ソース電極３２の一部、ドレイン電極３３、および画素電極２１を露出させる（第３のマスク工程）。このとき、残された金属多層構造１９によりソース接続線３６が形成される。このとき、Ｓ端子６０においては、第１保護層４４および信号線１４を貫通するコンタクトホール６５が形成され、そのなかで電極層６１が露出する。またＧ端子７０においては、第１保護層４４、ゲート絶縁層４２、および走査線１２の第２層～第５層（９２～９５）を貫通するコンタクトホール７５が形成され、その中で走査線１２の第１層９１が露出する。
　工程Ｆ３：
　次に、基板上に、ＩＧＺＯ等の酸化物半導体材料を積層し、フォトリソグラフィ法によりパターニングして（第４のマスク工程）、図１０（ｆ）に示すように半導体層３１を得る。
　工程Ｇ３：
　次に、プラズマＣＶＤ法等により酸化シリコンを積層して、第２保護層４６を得る。その後、フォトリソグラフィ法により第２保護層４６をパターニングして、Ｓ端子６０におけるコンタクトホール６５の中で電極層６１を露出させるとともに、Ｇ端子７０におけるコンタクトホール７５の中で走査線１２の第１層９１を露出させる（第５のマスク工程）。
　このようにして、実施形態３によるアクティブマトリクス基板１が完成する。この製造工程によれば、５回のマスク工程しか必要とされないため、製造効率が向上する。
　（実施形態４）
　次に、本発明の実施形態４によるアクティブマトリクス基板１を説明する。以下、実施形態１および３のアクティブマトリクス基板１と同じ構成要素には基本的に同じ参照符号を付けてその説明を省略し、異なる部分を中心に説明を行なう。実施形態４のアクティブマトリクス基板１の平面構成は図１に表したものと同じであるので、その説明を省略する。
　図１１（ａ）～（ｄ）は、実施形態４のアクティブマトリクス基板１におけるＴＦＴ３０、補助容量部４０、Ｓ端子６０、およびＧ端子７０それぞれの構成を表した断面図であり、それぞれ、図１におけるＡ－Ａ’断面、Ｂ－Ｂ’断面、Ｃ－Ｃ’断面、およびＤ－Ｄ’断面を表している。
　ＴＦＴ３０および補助容量部４０の構成は、図１１（ａ）および（ｂ）に示すとおり実施形態３と同じであるので説明を省略する。
　Ｓ端子６０は、図１１（ｃ）に示すように、ゲート絶縁層４２、ゲート絶縁層４２の上に配置された電極層６１および信号線１４、信号線１４を覆うように積層された第１保護層４４、ならびに第１保護層４４の上に積層された第２保護層４６からなる。
　電極層６１の上には、信号線１４、第１保護層４４、および第２保護層４６を貫通して電極層６１に達するコンタクトホール６５が形成されている。コンタクトホール６５によって、第２保護層４６の上に形成される図示しない上部配線と電極層６１が接続される。
　Ｇ端子７０は、図１１（ｄ）に示すように、走査線１２、走査線１２の上に順次形成されたゲート絶縁層４２、第１保護層４４、および第２保護層４６からなる。走査線１２の第１層９１の上には、走査線１２の第２層～第５層（９２～９５）、ゲート絶縁層４２、第１保護層４４、および第２保護層４６を貫通して第１層９１に達するコンタクトホール７５が形成されている。コンタクトホール７５によって、第２保護層４６の上に形成される図示しない上部配線と第１層９１が接続される。
　本実施形態では、ゲート絶縁層４２の上に半導体層３１を覆うことなく窒化シリコンからなる第１保護層４４が形成され、半導体層３１の上には酸化シリコンからなる第２保護層４６が形成されている。したがって、第２保護層４６を形成した後、高温にてアニール処理を行う場合の、窒化シリコンに含まれる水素によってＴＦＴ３０の特性を悪化させるという問題を防止することができる。また、信号線１４、ソース接続線３６等の配線は窒化シリコン層に覆われているため、配線の腐食が防止される。
　次に、図１２（ａ）～（ｃ）を参照して、実施形態４によるアクティブマトリクス基板１の製造方法を説明する。図１２（ａ）～（ｃ）は、図１におけるＴＦＴ３０のＡ－Ａ’断面、補助容量部４０のＢ－Ｂ’断面、Ｓ端子６０のＣ－Ｃ’断面、およびＧ端子７０のＤ－Ｄ’断面の構成を表している。
　工程Ａ４：
　まず、実施形態３において説明した工程Ａ３～Ｄ３を実施した後、フォトリソグラフィ法によって第１保護層４４および金属多層構造１９を選択的に除去し、図１２（ａ）に示すように、ソース電極３２の一部、ドレイン電極３３、および画素電極２１を露出させる（第３のマスク工程）。このとき、残された金属多層構造１９によりソース接続線３６が形成される。このとき、Ｓ端子６０およびＧ端子７０においては、第１保護層４４は除去されない。
　工程Ｂ４：
　次に、基板上に、ＩＧＺＯ等の酸化物半導体材料を積層し、フォトリソグラフィ法によりパターニングして（第４のマスク工程）、図１２（ｂ）に示すように半導体層３１を得る。
　工程Ｃ４：
　次に、プラズマＣＶＤ法等により酸化シリコンを積層して、第２保護層４６を得る。その後、フォトリソグラフィ法により第２保護層４６をパターニングして、Ｓ端子６０におけるコンタクトホール６５、およびＧ端子７０におけるコンタクトホール７５を形成する（第５のマスク工程）。
　このようにして、実施形態４によるアクティブマトリクス基板１が完成する。この製造工程によれば、５回のマスク工程しか必要とされないため、製造効率が向上する。
　（実施形態５）
　次に、本発明の実施形態５によるアクティブマトリクス基板１を説明する。以下、実施形態１および２のアクティブマトリクス基板１と同じ構成要素には基本的に同じ参照符号を付けてその説明を省略し、異なる部分を中心に説明を行なう。実施形態５のアクティブマトリクス基板１の平面構成は図１に表したものと同じであるので、その説明を省略する。
　図１３（ａ）～（ｄ）は、実施形態５のアクティブマトリクス基板１におけるＴＦＴ３０、補助容量部４０、Ｓ端子６０、およびＧ端子７０それぞれの構成を表した断面図であり、それぞれ、図１におけるＡ－Ａ’断面、Ｂ－Ｂ’断面、Ｃ－Ｃ’断面、およびＤ－Ｄ’断面を表している。
　ＴＦＴ３０、補助容量部４０、およびＧ端子７０の構成は、図１３（ａ）、（ｂ）、および（ｄ）に示すように、実施形態２と同じであるので説明を省略する。
　Ｓ端子６０は、図１３（ｃ）に示すように、基板上に形成された電極層６１、電極層６１の上に形成された信号線１４、信号線１４の上に形成された第１保護層４４、第１保護層４４の上に積層されたゲート絶縁層４２、およびゲート絶縁層４２の上に積層された第２保護層４６からなる。電極層６１の上には、信号線１４、第１保護層４４、ゲート絶縁層４２、および第２保護層４６を貫通するコンタクトホール６５が形成されている。コンタクトホール６５の側面は第２保護層４６で覆われている。コンタクトホール６５によって、第２保護層４６の上に形成される図示しない上部配線と電極層６１が接続される。
　本実施形態では、窒化シリコンからなる第１保護層４４は半導体層３１を覆うことなく形成され、半導体層３１の上には酸化シリコンからなるゲート絶縁層４２が形成されている。窒化シリコンからなる第２保護層４６は、半導体層３１のチャネル部の上方のゲート電極１２ａの上に形成されている。したがって、第２保護層４６を形成した後、高温にてアニール処理を行う場合の、窒化シリコンに含まれる水素によってＴＦＴ３０の特性を悪化させるという問題を防止することができる。また、信号線１４、ソース接続線３６等の配線は窒化シリコン層に覆われているため、配線の腐食が防止される。
　次に、図１４（ａ）～（ｄ）および図１５（ｅ）～（ｇ）を参照して、実施形態５によるアクティブマトリクス基板１の製造方法を説明する。図１４（ａ）～（ｄ）および図１５（ｅ）～（ｇ）は、図１におけるＴＦＴ３０のＡ－Ａ’断面、補助容量部４０のＢ－Ｂ’断面、Ｓ端子６０のＣ－Ｃ’断面、およびＧ端子７０のＤ－Ｄ’断面の構成を表している。
　工程Ａ５：
　実施形態２において説明した工程Ａ２と同じ工程が実施され、図１４（ａ）に示すように、ＴＦＴ３０および補助容量部４０における画素電極２１、ソース電極３２、ドレイン電極３３、およびこれらの電極の上に積層された金属多層構造１９を得る。また、Ｓ端子６０には電極層６１および電極層６１の上に積層された３層構成の信号線１４が形成される。
　工程Ｂ５：
　次に、実施形態２において説明した工程Ｂ２と同じ工程が実施され、図１４（ｂ）に示すように第１保護層４４が形成される。
　工程Ｃ５：
　次に、フォトリソグラフィ法によって第１保護層４４、金属多層構造１９、および信号線１４を選択的に除去し、図１４（ｃ）に示すように、ソース電極３２の一部、ドレイン電極３３、および画素電極２１を露出させる（第２のマスク工程）。このとき、ＴＦＴ３０に残された金属多層構造１９によりソース接続線３６が形成される。Ｓ端子６０においては、電極層６１の上に信号線１４および第１保護層４４の開口が形成され、その中で電極層６１が露出する。Ｇ端子７０には第１保護層４４は残らない。
　工程Ｄ５：
　次に、基板上に酸化物半導体材料を積層し、フォトリソグラフィ法によりパターニングして（第３のマスク工程）、図１４（ｄ）に示すように半導体層３１を得る。
　工程Ｅ５：
　次に、図１５（ｅ）に示すように、基板上に酸化シリコンを積層してゲート絶縁層４２を得る。
　工程Ｆ５：
　次に、基板上にスパッタ法により金属層を積層する。この金属層は、例えば、Ａｌ、Ｔｉ、ＴｉＮの３層構成を有する。次に、積層した金属層をフォトリソグラフィ法によりパターニングして（第４のマスク工程）、図１５（ｆ）に示すように、ゲート電極１２ａ、補助容量電極１６ａ、および走査線１２を得る。このとき、ここでは図示しないＣｓ線１６も同時に形成される。Ｓ端子６０には金属層は残されない。
　工程Ｇ５：
　次に、プラズマＣＶＤ法等により、ゲート電極１２ａ、補助容量電極１６ａ、および走査線１２を覆うように窒化シリコンを積層して第２保護層４６を得る。その後、フォトリソグラフィ法により第２保護層４６をパターニングして、Ｓ端子６０における電極層６１の上、およびＧ端子７０における走査線１２の上に、それぞれコンタクトホール６５および７５を形成する（第５のマスク工程）。コンタクトホール６５の中では電極層６１が露出し、コンタクトホール７５の中では走査線１２が露出する。
　このようにして、実施形態５によるアクティブマトリクス基板１が完成する。この製造工程によれば、５回のマスク工程しか必要とされないため、製造効率が向上する。
　（実施形態６）
　図１６は、本発明の実施形態６による液晶表示装置１０００の構成を模式的に表した斜視図である。
　図１６に示すように、液晶表示装置１０００は、液晶層を挟んで互いに対向するアクティブマトリクス基板（ＴＦＴ基板）１および対向基板２００と、アクティブマトリクス基板１および対向基板２００のそれぞれの外側に配置された偏光板２１０および２２０と、表示用の光をアクティブマトリクス基板１に向けて出射するバックライトユニット２３０とを備えている。アクティブマトリクス基板１は、実施形態１～５のアクティブマトリクス基板１が用いられ得る。アクティブマトリクス基板１には、複数の走査線を駆動する走査線駆動回路２４０、および複数の信号線を駆動する信号線駆動回路２５０が配置されている。走査線駆動回路２４０および信号線駆動回路２５０は、アクティブマトリクス基板１の内部または外部に配置された制御回路２６０に接続されている。制御回路２６０による制御に応じて、走査線駆動回路２４０からＴＦＴのオン－オフを切り替える走査信号が複数の走査線に供給され、信号線駆動回路２５０から表示信号（画素電極への印加電圧）が、複数の信号線に供給される。
　対向基板２００は、カラーフィルタおよび共通電極を備えている。カラーフィルタは、３原色表示の場合、それぞれが画素に対応して配置されたＲ（赤）フィルタ、Ｇ（緑）フィルタ、およびＢ（青）フィルタを含む。共通電極は、液晶層を挟んで複数の画素電極を覆うように形成されている。共通電極と各画素電極との間に与えられる電位差に応じて両電極の間の液晶分子が画素毎に配向し、表示がなされる。
　図１７は、アクティブマトリクス基板１の構成を模式的に示す平面図であり、図１８は、アクティブマトリクス基板１の表示領域ＤＡの構成を模式的に示す平面図である。
　図１７に示すように、アクティブマトリクス基板１は、表示部ＤＡと表示部ＤＡの外側に位置する周辺部ＦＡを有する。周辺部ＦＡには、走査線駆動回路２４０、信号線駆動回路２５０、電圧供給回路等の電気素子がＣＯＧ（Ｃｈｉｐ　ｏｎ　Ｇｌａｓｓ）方式で配置されている。周辺部ＦＡにおけるＴＦＴ、ダイオード等の電気素子は、表示部ＤＡのＴＦＴと同じ製造工程にて形成され得る。また、周辺部ＦＡの外端部付近にはＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔｓ）等の外部素子を取り付けるための端子３００が配置されている。さらに、周辺部ＦＡには、上部配線と下部配線とを電気的に接続する端子４００が形成されている。端子４００には、図１に示したＳ端子６０、Ｇ端子７０、およびＣｓ端子８０が含まれる。
　表示部ＤＡには、図１８に示すように、複数の画素２０がマトリクス状に配置されており、複数の走査線１２と複数の信号線１４とが互いに直交するように配置されている。複数の走査線１２と複数の信号線１４との交点それぞれの付近には、ＴＦＴ３０が画素２０毎に形成されている。走査線１２の一部はＴＦＴ３０のゲート電極を構成する。各画素２０には、ＴＦＴ３０のドレイン電極に電気的に接続された、例えば画素電極２１が配置されている。また、隣り合う２つの走査線１２の間にはＣｓ線１６が走査線１２と平行に延びている。各画素２０内にはＣｓ部４０が形成されている。
　本発明は、酸化物半導体ＴＦＴを有するアクティブマトリクス基板、および、そのようなアクティブマトリクス基板を備えた液晶表示装置、有機ＥＬ表示装置等の表示装置に好適に用いられる。
　１、１００　　アクティブマトリクス基板
　１２、１１２　　走査線
　１２ａ、１１２ａ　　ゲート電極
　１４、１１４　　信号線
　１６、１１６　　補助容量線（Ｃｓ線）
　１６ａ、１１６ａ　　補助容量電極
　１９　　金属多層構造
　２０、１２０　　画素
　２１、１２１　　画素電極
　３０、１３０　　ＴＦＴ
　３１、１３１　　半導体層
　３２、１３２　　ソース電極
　３３、１３３　　ドレイン電極
　３６、１３６　　ソース接続線
　４０、１４０　　補助容量部
　４２、１４２　　ゲート絶縁層
　４４、１４４　　第１保護層
　４６、１４６　　第２保護層
　５１　　第１層
　５２　　第２層
　５３　　第３層
　５４　　第４層
　６０、１６０　　信号線端子（Ｓ端子）
　６１　　電極層
　６５、７５、１３５、１４５、１６５、１７５　　コンタクトホール
　３９、６６　　開口
　７０、１７０　　ゲート線端子（Ｇ端子）
　８０、１８０　　補助容量線端子（Ｃｓ端子）
　１３７　　ドレイン接続線
　１４７　　Ｃｓ対向電極
　１５１　　下層
　１５２　　中間層
　１５３　　上層
　１６１、１７１　　上部配線
　２００　　対向基板
　２１０、２２０　　偏光板
　２３０　　バックライトユニット
　２４０　　走査線駆動回路
　２５０　　信号線駆動回路
　２６０　　制御回路
　３００、４００　　端子
　１０００　　液晶表示装置

Claims (13)

  1. 　酸化物半導体を有する薄膜トランジスタを備えたアクティブマトリクス基板であって、
    　前記薄膜トランジスタのゲート電極、ソース電極、およびドレイン電極と、
    　前記ソース電極に電圧を供給する信号線と、
    　前記薄膜トランジスタのスイッチング信号を供給する走査線と、
    　前記ソース電極およびドレイン電極に接続された酸化物半導体からなる半導体層と、を備え、
    （Ａ）前記ゲート電極の上に酸化シリコンからなるゲート絶縁層が形成され、
    　　　前記ゲート絶縁層の上に前記ソース電極、前記ドレイン電極、および前記半導体層が形成され、
    　　　前記ゲート絶縁層の上に前記半導体層を覆うことなく窒化シリコンからなる第１保護層が形成され、
    　　　前記半導体層の上に酸化シリコンからなる第２保護層が形成されているか、
    または、
    （Ｂ）前記半導体層を覆うことなく窒化シリコンからなる第１保護層が形成され、
    　　　前記半導体層の上に酸化シリコンからなるゲート絶縁層が形成され、
    　　　前記半導体層のチャネル部の上方の前記ゲート絶縁層の上に前記ゲート電極が形成され、
    　　　前記ゲート電極の上に窒化シリコンからなる第２保護層が形成されている、ことを特徴とするアクティブマトリクス基板。
  2. 　前記信号線と前記ソース電極とを接続するソース接続線とを備え、
    　前記信号線および前記ソース接続線が前記第１保護層に接するように形成されている、請求項１に記載のアクティブマトリクス基板。
  3. 　前記信号線が透明電極材料による電極層の上に形成されており、
    　前記ソース電極が前記透明電極材料からなり、
    　前記ソース電極の一部の上に前記ソース接続線が形成されている、請求項２に記載のアクティブマトリクス基板。
  4. 　それぞれが画素電極を含む複数の画素を備え、
    　前記ソース電極、前記ドレイン電極、および前記画素電極が、同じ透明電極材料によって同一の層に形成されている、請求項１から３のいずれかに記載のアクティブマトリクス基板。
  5. 　前記複数の画素のそれぞれに形成された補助容量を備え、
    　前記補助容量の補助容量電極が、前記ゲート絶縁層を挟んで前記画素電極と対向するように配置されている、請求項４に記載のアクティブマトリクス基板。
  6. 　前記信号線の一部を含む信号線端子を備え、
    　前記信号線端子内に、前記第１保護層および前記第２保護層を貫通して前記信号線に達するコンタクトホールが形成されている、請求項１から５のいずれかに記載のアクティブマトリクス基板。
  7. 　前記走査線の一部を含むゲート線端子を備え、
    　前記ゲート線端子内に、少なくとも前記第２保護層を貫通して前記走査線に達するコンタクトホールが形成されている、請求項１から６のいずれかに記載のアクティブマトリクス基板。
  8. 　請求項１から７のいずれかに記載のアクティブマトリクス基板を備えた表示装置。
  9. 　酸化物半導体を有する薄膜トランジスタを備えたアクティブマトリクス基板の製造方法であって、
    　前記薄膜トランジスタのソース電極およびドレイン電極となる電極層を形成する工程と、
    　前記電極層の上に金属層を積層する工程と、
    　前記金属層の上に、窒化シリコンからなる第１保護層を形成する工程と、
    　前記第１保護層および前記金属層をパターニングして、前記電極層の一部を露出させる工程と、
    　前記電極層の上に酸化物半導体からなる半導体層を形成する工程と、
    　露出した前記電極層、前記半導体層、および残された前記第１保護層の上に酸化シリコンからなる第２保護層またはゲート絶縁層を形成する工程と、を含むアクティブマトリクス基板の製造方法。
  10. 　露出した前記電極層、前記半導体層、および残された前記第１保護層の上に酸化シリコンからなる第２保護層が形成され、
    　前記電極層を形成する前に、前記薄膜トランジスタのゲート電極を形成する工程と、前記ゲート電極の上にゲート絶縁層を形成する工程が実施される、請求項９に記載のアクティブマトリクス基板の製造方法。
  11. 　露出した前記電極層、前記半導体層、および残された前記第１保護層の上に酸化シリコンからなるゲート絶縁層が形成され、
    　前記ゲート絶縁層を形成した後に、前記半導体層の上方の前記ゲート絶縁層の上に前記薄膜トランジスタのゲート電極を形成する工程と、前記ゲート電極の上に窒化シリコンからなる第２保護層を形成する工程が実施される、請求項９に記載のアクティブマトリクス基板の製造方法。
  12. 　前記金属層によって、前記ソース電極に電圧を供給する信号線、および前記信号線と前記ソース電極とを接続するソース接続線が形成される、請求項９から１１のいずれかに記載のアクティブマトリクス基板の製造方法。
  13. 　前記電極層が透明電極材料からなり、前記電極層から画素電極が形成される、請求項９から１２のいずれかに記載のアクティブマトリクス基板の製造方法。
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