CN107706198A - 阵列基板及其制造方法 - Google Patents

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Abstract

一种阵列基板的制造方法，包括以下步骤。依序形成栅绝缘层、第一及第二栅极、第一层间绝缘层于第一及第二主动层上。利用掩膜进行一微影蚀刻工艺，以于栅绝缘层与第一层间绝缘层中形成第一～第四接触洞。形成分别通过第一～第四接触洞与第一及第二主动层连接的第一及第二源极、第一及第二漏极。形成第二层间绝缘层。利用前述掩膜进行另一微影蚀刻工艺，以于第二层间绝缘层中形成第一～第三开口及接触洞，其中于法线方向上，第三开口与第一接触洞重叠，接触洞与第二接触洞重叠，第一开口与第三接触洞重叠，第二开口与第四接触洞重叠。

Description

阵列基板及其制造方法
技术领域
本发明涉及一种阵列基板及其制造方法，且特别涉及一种低温多晶硅(LowTemperature Poly-Silicon，LTPS)阵列基板及其制造方法。
背景技术
由于相较于非晶硅薄膜晶体管(Thin Film Transistor，TFT)，LTPS-TFT的消耗功率小、电子迁移率大而可达到高开口率、高解析等优势，因此LTPS液晶显示器逐渐成为消费性产品开发的设计主流。然而，目前LTPS液晶显示器的制作方法仍至少需要八道掩膜，因此在掩膜成本高的情况下，目前LTPS液晶显示器的制作成本不易降低，导致产品竞争力下降。
发明内容
本发明的一实施例提供一种阵列基板及其制造方法，其可节省掩膜的使用数目，以降低制作成本。
本发明的一实施例的阵列基板的制造方法包括以下步骤。形成第一主动层于基板的显示区以及第二主动层于基板的驱动电路区，其中第一主动层具有第一通道预定区、第一源极掺杂预定区与第一漏极掺杂预定区，且第二主动层具有第二通道预定区、第二源极掺杂预定区与第二漏极掺杂预定区。形成栅绝缘层于第一主动层及第二主动层上。形成第一栅极及第二栅极于栅绝缘层上，其中第一栅极与第一通道预定区于法线方向上重叠，且第二栅极与第二通道预定区于法线方向上重叠。形成第一层间绝缘层于第一栅极及第二栅极上。利用掩膜进行一微影蚀刻工艺，以于栅绝缘层与第一层间绝缘层中形成第一接触洞、第二接触洞、第三接触洞、及第四接触洞，其中第一接触洞暴露出至少部分的第一源极掺杂预定区、第二接触洞暴露出至少部分的第一漏极掺杂预定区、第三接触洞暴露出至少部分的第二源极掺杂预定区、第四接触洞暴露出至少部分的第二漏极掺杂预定区。形成第一导体层包括第一源极、第一漏极、第二源极及第二漏极，其中第一源极、第一漏极、第二源极及第二漏极分别通过第一接触洞、第二接触洞、第三接触洞及第四接触洞与第一源极掺杂预定区、第一漏极掺杂预定区、第二源极掺杂预定区及第二漏极掺杂预定区接触。形成第二导体层于第一导体层上方。形成第二层间绝缘层于第二导体层上。利用前述掩膜进行另一微影蚀刻工艺，以于第二层间绝缘层中形成第一开口、第二开口、第三开口及接触洞，其中第三开口与第一接触洞于一法线方向上重叠，接触洞与第二接触洞于该法线方向上重叠，第一开口与第三接触洞于该法线方向上重叠，第二开口与第四接触洞于该法线方向上重叠。形成第三导体层于第二层间绝缘层上。
本发明的一实施例的阵列基板包括基板、主动元件、驱动元件、第一层间绝缘层、第一辅助电极以及第二层间绝缘层。基板具有显示区以及驱动电路区。主动元件位于显示区。驱动元件位于驱动电路区。第一层间绝缘层至少位于显示区。第一辅助电极位于驱动电路区。第二层间绝缘层位于主动元件及驱动元件上方，其中第二层间绝缘层具有对应驱动电路区的第一开口及第二开口。
基于上述，在本发明的一实施例的阵列基板的制造方法中，通过第一～第四接触洞及至少一第一接合区开口的形成与第一～第三开口、接触洞及至少一第二接合区开口的形成利用了同一掩膜，即两道微影蚀刻工艺利用了相同的掩膜，藉此使得阵列基板的制造方法可节省掩膜的使用数目，降低制作成本。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1是本发明一实施方式的阵列基板的上视示意图；
图2A至图2P是本发明一实施方式的局部的阵列基板的制造流程的剖面示意图；
图3A、图3B及图3C是图2B的上视示意图，其中图2B的剖面位置分为对应至图3A的剖线I-I’、图3B的剖线J-J’、图3C的剖线K-K’的位置；
图4A、图4B及图4C是图2D的上视示意图，其中图2D的剖面位置分为对应至图4A的剖线I-I’、图4B的剖线J-J’、图4C的剖线K-K’的位置；
图5A、图5B及图5C是图2F的上视示意图，其中图2F的剖面位置分为对应至图5A的剖线I-I’、图5B的剖线J-J’、图5C的剖线K-K’的位置；
图6A、图6B及图6C是图2H的上视示意图，其中图2H的剖面位置分为对应至图6A的剖线I-I’、图6B的剖线J-J’、图6C的剖线K-K’的位置；
图7A、图7B及图7C是图2J的上视示意图，其中图2J的剖面位置分为对应至图7A的剖线I-I’、图7B的剖线J-J’、图7C的剖线K-K’的位置；
图8A、图8B及图8C是图2L的上视示意图，其中图2L的剖面位置分为对应至图8A的剖线I-I’、图8B的剖线J-J’、图8C的剖线K-K’的位置；
图9A、图9B及图9C是图2N的上视示意图，其中图2N的剖面位置分为对应至图9A的剖线I-I’、图9B的剖线J-J’、图9C的剖线K-K’的位置；
图10A、图10B及图10C是图2P的上视示意图，其中图2P的剖面位置分为对应至图10A的剖线I-I’、图10B的剖线J-J’、图10C的剖线K-K’的位置；
图11A至图11D是本发明的另一实施方式的局部的阵列基板的部分制造流程的剖面示意图；
图12A、图12B及图12C是图11B的上视示意图，其中图11B的剖面位置分为对应至图12A的剖线I-I’、图12B的剖线J-J’、图12C的剖线K-K’的位置；
图13A、图13B及图13C是图11D的上视示意图，其中图11D的剖面位置分为对应至图13A的剖线I-I’、图13B的剖线J-J’、图13C的剖线K-K’的位置；
图14是本发明的另一实施方式的局部的阵列基板的剖面示意图；
图15是本发明的另一实施方式的局部的阵列基板的剖面示意图；
图16是本发明的另一实施方式的局部的阵列基板的剖面示意图；
图17是本发明的另一实施方式的局部的阵列基板的剖面示意图。
其中，附图标记
10、20、30、40、50：阵列基板
100：基板
110：主动材料层
110A：第一主动层
110B：第二主动层
112、122、132、142、152、162、172、182、302：图案化光阻层
120：导体材料层
140：第一导体材料层
160：第二导体材料层
180：第三导体材料层
200、210、220、230、240、250、260、400：掩膜
202、212、222、232、242、252、262、402：掩膜图案
300：遮蔽材料层
A：显示区
AE1、AE3、AE4：第一辅助电极
AE2：第二辅助电极
B：周边区
C：驱动电路区
C1、C2：通道
CP1：第一导体图案
CP2：第二导体图案
CP3：第三导体图案
CR1：第一通道预定区
CR2：第二通道预定区
d1：最小水平距离
D1：第一漏极
D2：第二漏极
D：接合区
DL：数据线
DP1、DP2：漏极掺杂部
DR1：第一漏极掺杂预定区
DR2：第二漏极掺杂预定区
G1：第一栅极
G2：第二栅极
GI：栅绝缘层
H1：第一接触洞
H2：第二接触洞
H3：第三接触洞
H4：第四接触洞
IL：绝缘层
IL1：第一层间绝缘层
IL2：第二层间绝缘层
M1：第一导体层
M2：第二导体层
M3：第三导体层
n：法线方向
O1：第一接合区开口
O2：第二接合区开口
P：显示区开口
PE1：第一像素电极
PE2：第二像素电极
PL：平坦层
Q：开口
S1：第一源极
S2：第二源极
SL：扫描线
SM：遮蔽层
SP1、SP2：源极掺杂部
SR1：第一源极掺杂预定区
SR2：第二源极掺杂预定区
T1：主动元件
T2：驱动元件
V1：第一开口
V2：第二开口
V3：第三开口
V4：第四开口
X：接触洞
w1、w2：最大宽度
具体实施方式
为了减少掩膜的使用数目，本发明的至少一实施例提出一种阵列基板，其可达到上述优点。以下，特举各种实施方式详细描述本发明的阵列基板，以作为本发明确实能够据以实施的范例。
图1是本发明一实施方式的阵列基板的上视示意图。请参照图1，阵列基板10可具有显示区A及位于显示区A周围的周边区B，其中周边区B可包括驱动电路区C以及位于驱动电路区C的一侧的接合区D。
为了详细说明本实施方式的阵列基板10的技术内容，以下更搭配图2A至图2P、图3A、图3B、图3C、图4A、图4B、图4C、图5A、图5B、图5C、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C来说明阵列基板10的制造方法。
图2A至图2P是本发明一实施方式的局部的阵列基板的制造流程的剖面示意图。图3A、图3B及图3C是图2B的上视示意图。图4A、图4B及图4C是图2D的上视示意图。图5A、图5B及图5C是图2F的上视示意图。图6A、图6B及图6C是图2H的上视示意图。图7A、图7B及图7C是图2J的上视示意图。图8A、图8B及图8C是图2L的上视示意图。图9A、图9B及图9C是图2N的上视示意图。图10A、图10B及图10C是图2P的上视示意图。特别一提的是，图2B、图2D、图2F、图2H、图2J、图2L、图2N、图2P的剖面位置分为对应至图3A～图10A的剖线I-I’、图3B～图10B的剖线J-J’、图3C～图10C的剖线K-K’的位置。
请参照图2A，首先提供基板100。基板100可以是刚性基板，例如玻璃基板、石英基板或硅基板，或可以是可挠性基板，例如聚合物基板或塑胶基板。接着，于基板100上全面性地形成主动材料层110。也就是说，在本实施方式中，主动材料层110位于显示区A、驱动电路区C及接合区D。主动材料层110的材质可包括多晶硅。另外，主动材料层110的形成方法可包括物理气相沉积法(PVD)或化学气相沉积法(CVD)。
接着，于主动材料层110上形成图案化光阻层112。图案化光阻层112的形成方法可包括以下步骤：于主动材料层110上形成光阻材料层(未绘示)后，利用掩膜200对光阻材料层进行曝光、显影工艺。在本实施方式中，掩膜200具有不透光的掩膜图案202。之后，以图案化光阻层112作为遮罩，对主动材料层110进行蚀刻工艺，以形成图2B、图3A、图3B中的位于显示区A的第一主动层110A以及位于驱动电路区C的第二主动层110B。由此可知，在本实施方式中，第一主动层110A及第二主动层110B是通过利用掩膜200的第一道微影蚀刻工艺而形成。
接着，请同时参照图2A、图2B及图3A～图3C，在进行蚀刻工艺以形成第一主动层110A及第二主动层110B后，移除图案化光阻层112及掩膜200。移除图案化光阻层112的方法可包括湿式去光阻法或干式去光阻法。请同时参照图2B、图3A及图3B，在本实施方式中，第一主动层110A具有第一通道预定区CR1、第一源极掺杂预定区SR1与第一漏极掺杂预定区DR1，且第二主动层110B具有第二通道预定区CR2、第二源极掺杂预定区SR2与第二漏极掺杂预定区DR2。在本实施方式中，第一源极掺杂预定区SR1与第一漏极掺杂预定区DR1分别位于第一通道预定区CR1的两侧，第二源极掺杂预定区SR2与第二漏极掺杂预定区DR2分别位于第二通道预定区CR2的两侧。
接着，请参照图2C，于基板100上全面性地形成覆盖第一主动层110A及第二主动层110B的栅绝缘层GI。也就是说，在本实施方式中，栅绝缘层GI位于显示区A、驱动电路区C及接合区D。在本实施方式中，栅绝缘层GI的材质可包括无机材料、有机材料或其组合，其中无机材料例如是(但不限于)：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层；有机材料例如是(但不限于)：聚酰亚胺系树脂、环氧系树脂或亚克力系树脂等高分子材料。在本实施方式中，栅绝缘层GI为单一膜层，但本发明并不限于此。在其他实施方式中，栅绝缘层GI也可以由多个膜层堆叠而成。另外，在本实施方式中，栅绝缘层GI的形成方法可包括物理气相沉积法或化学气相沉积法。
在形成栅绝缘层GI后，于栅绝缘层GI上全面性地形成导体材料层120。也就是说，在本实施方式中，导体材料层120位于显示区A、驱动电路区C及接合区D。基于导电性的考量，导体材料层120的材质一般是金属材料，例如(但不限于)：铝、钼、钛、金、铟、锡或其组合。然而，本发明并不限于此，在其他实施方式中，导体材料层120的材质也可例如是(但不限于)：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物等的其他导电材料，或是金属材料与前述其它导电材料的堆叠层。另外，导体材料层120的形成方法可包括化学气相沉积法或物理气相沉积法。
接着，于导体材料层120上形成图案化光阻层122。图案化光阻层122的形成方法可包括以下步骤：于导体材料层120上形成光阻材料层(未绘示)后，利用掩膜210对光阻材料层进行曝光、显影工艺。在本实施方式中，掩膜210具有不透光的掩膜图案212。之后，以图案化光阻层122作为遮罩，对导体材料层120进行蚀刻工艺，以形成图2D、图4A～图4C中的与第一通道预定区CR1于法线方向n上重叠的第一栅极G1、与第二通道预定区CR2于法线方向n上重叠的第二栅极G2以及位于接合区D的第一导体图案CP1。由此可知，在本实施方式中，第一栅极G1、第二栅极G2及第一导体图案CP1是通过利用掩膜210的第二道微影蚀刻工艺而形成。
接着，请同时参照图2C、图2D及图4A～图4C，在进行蚀刻工艺以形成第一栅极G1及第二栅极G2后，移除图案化光阻层122及掩膜210。移除图案化光阻层122的方法可包括湿式去光阻法或干式去光阻法。之后，请同时参照图2D、图4A及图4B，以第一栅极G1及第二栅极G2为遮罩，对第一主动层110A及第二主动层110B进行离子掺杂工艺，以于第一源极掺杂预定区SR1内形成源极掺杂部SP1、于第一漏极掺杂预定区DR1内形成漏极掺杂部DP1、于第一通道预定区CR1内形成通道C1、于第二源极掺杂预定区SR2内形成源极掺杂部SP2、于第二漏极掺杂预定区DR2内形成漏极掺杂部DP2、于第二通道预定区CR2内形成通道C2。在本实施方式中，离子掺杂工艺可藉由任何所属技术领域中具有通常知识者所周知的方法来进行。
在本实施方式中，虽然进行离子掺杂工艺时是以第一栅极G1及第二栅极G2作为遮罩，但本发明并不限于此。在其他实施方式中，进行离子掺杂工艺时也可将图案化光阻层122与第一栅极G1及第二栅极G2一起作为遮罩。另外，在本实施方式中，虽然源极掺杂部SP1～SP2、漏极掺杂部DP1～DP2、通道C1～C2是在第一栅极G1及第二栅极G2形成后才形成，但本发明并不限于此。在其他实施方式中，离子掺杂工艺也可以在形成第一主动层110A及第二主动层110B之后且形成栅绝缘层GI之前进行。另外，在本实施方式中，虽然第一主动层110A内仅形成源极掺杂部SP1、漏极掺杂部DP1，以及第二主动层110B内仅形成源极掺杂部SP2、漏极掺杂部DP2，但本发明并不限于此。在其他实施方式中，第一主动层110A及第二主动层110B内分别还可形成与源极掺杂部SP1～SP2、漏极掺杂部DP1～DP2相比，掺杂种类相同但掺杂浓度不同的源极浅掺杂部与漏极浅掺杂部。
请同时参照图4A及图4B，在本实施方式中，在进行第二道微影蚀刻工艺以形成第一栅极G1及第二栅极G2时，还包括形成扫描线SL。在本实施方式中，第一栅极G1与扫描线SL构成一连续的导电图案。
接着，请参照图2E，于基板100上全面性地形成覆盖第一栅极G1、第二栅极G2及第一导体图案CP1的第一层间绝缘层IL1。也就是说，在本实施方式中，第一层间绝缘层IL1位于显示区A、驱动电路区C及接合区D。在本实施方式中，第一层间绝缘层IL1的材质可包括无机材料、有机材料或其组合，其中无机材料例如是(但不限于)：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层；有机材料例如是(但不限于)：聚酰亚胺系树脂、环氧系树脂或亚克力系树脂等高分子材料。在本实施方式中，第一层间绝缘层IL1为单一膜层，但本发明并不限于此。在其他实施方式中，第一层间绝缘层IL1也可以由多个膜层堆叠而成。另外，在本实施方式中，第一层间绝缘层IL1的形成方法可包括物理气相沉积法或化学气相沉积法。
接着，于第一层间绝缘层IL1上形成图案化光阻层132。图案化光阻层132的形成方法可包括以下步骤：于第一层间绝缘层IL1上形成光阻材料层(未绘示)后，利用掩膜220对光阻材料层进行曝光、显影工艺。在本实施方式中，掩膜220具有不透光的掩膜图案222。之后，以图案化光阻层132作为遮罩进行蚀刻工艺，以形成图2F、图5A～图5C中的位于第一层间绝缘层IL1及栅绝缘层GI中的第一接触洞H1、第二接触洞H2、第三接触洞H3及第四接触洞H4，以及位于第一层间绝缘层IL1中的至少一第一接合区开口O1。由此可知，在本实施方式中，第一～第四接触洞H1～H4及至少一第一接合区开口O1是通过利用掩膜220的第三道微影蚀刻工艺而形成。
接着，请同时参照图2E、图2F及图5A～图5C，在进行蚀刻工艺以形成第一～第四接触洞H1～H4及至少一第一接合区开口O1后，移除图案化光阻层132及掩膜220。移除图案化光阻层132的方法可包括湿式去光阻法或干式去光阻法。请同时参照图2F及图5A～图5C，在本实施方式中，第一接触洞H1暴露出至少部分的源极掺杂部SP1、第二接触洞H2暴露出至少部分的漏极掺杂部DP1、第三接触洞H3暴露出至少部分的源极掺杂部SP2、第四接触洞H4暴露出至少部分的漏极掺杂部DP2、且至少一第一接合区开口O1与第一导体图案CP1于法线方向n上重叠。另外，在本实施方式中，第一～第四接触洞H1～H4的最大宽度不超过7微米。举例而言，在一实施方式中，当第一层间绝缘层IL1及栅绝缘层GI的材质为氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层时，第一～第四接触洞H1～H4的最大宽度约为3微米。
接着，请参照图2G，于基板100上全面性地形成第一导体材料层140。也就是说，在本实施方式中，第一导体材料层140位于显示区A、驱动电路区C及接合区D。另外，在本实施方式中，第一导体材料层140填入第一～第四接触洞H1～H4及至少一第一接合区开口O1而与源极掺杂部SP1～SP2、漏极掺杂部DP1～DP2及第一导体图案CP1接触。
基于导电性的考量，第一导体材料层140的材质一般是金属材料，例如(但不限于)：铝、钼、钛、金、铟、锡或其组合。然而，本发明并不限于此，在其他实施方式中，第一导体材料层140的材质也可例如是(但不限于)：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物等的其他导电材料，或是金属材料与前述其它导电材料的堆叠层。另外，第一导体材料层140的形成方法可包括化学气相沉积法或物理气相沉积法。
接着，于第一导体材料层140上形成图案化光阻层142。图案化光阻层142的形成方法可包括以下步骤：于第一导体材料层140上形成光阻材料层(未绘示)后，利用掩膜230对光阻材料层进行曝光、显影工艺。在本实施方式中，掩膜230具有不透光的掩膜图案232。之后，以图案化光阻层142作为遮罩，对第一导体材料层140进行蚀刻工艺，以形成图2H、图6A～图6C中的第一导体层M1，其中第一导体层M1包括第一源极S1、第一漏极D1、第二源极S2、第二漏极D2及第二导体图案CP2。由此可知，在本实施方式中，第一导体层M1是通过利用掩膜230的第四道微影蚀刻工艺而形成。
接着，请同时参照图2G、图2H及图6A～图6C，在进行蚀刻工艺以形成第一～第二源极S1～S2、第一～第二漏极D1～D2及第二导体图案CP2后，移除图案化光阻层142及掩膜230。移除图案化光阻层142的方法可包括湿式去光阻法或干式去光阻法。请参照图2H，在本实施方式中，第一源极S1、第一漏极D1、第二源极S2及第二漏极D2分别通过第一接触洞H1、第二接触洞H2、第三接触洞H3及第四接触洞H4与形成于第一源极掺杂预定区SR1内的源极掺杂部SP1、形成于第一漏极掺杂预定区DR1内的漏极掺杂部DP1、形成于第二源极掺杂预定区SR2内的源极掺杂部SP2及形成于第二漏极掺杂预定区DR2内的漏极掺杂部DP2接触，且第二导体图案CP2通过至少一第一接合区开口O1与第一导体图案CP1接触。也就是说，在本实施方式中，第一源极S1、第一漏极D1、第二源极S2及第二漏极D2分别通过第一接触洞H1、第二接触洞H2、第三接触洞H3及第四接触洞H4与源极掺杂部SP1、漏极掺杂部DP1、源极掺杂部SP2及漏极掺杂部DP2电性连接，且第二导体图案CP2通过至少一第一接合区开口O1与第一导体图案CP1电性连接。
值得一提的是，请同时参照图6A～图6C，在本实施方式中，第一导体层M1更包括数据线DL。在本实施方式中，第一源极S1与数据线DL构成一连续的导电图案。
于此，在基板100上完成了主动元件T1及驱动元件T2的制作，其中主动元件T1位于显示区A，驱动元件T2位于驱动电路区C。请参照图2H，主动元件T1包括具有形成于第一源极掺杂预定区SR1内的源极掺杂部SP1、形成于第一漏极掺杂预定区DR1内的漏极掺杂部DP1、形成于第一通道预定区CR1内的通道C1的第一主动层110A、第一栅极G1、第一源极S1和第一漏极D1；驱动元件T2包括具有形成于第二源极掺杂预定区SR2内的源极掺杂部SP2、形成于第二漏极掺杂预定区DR2内的漏极掺杂部DP2、形成于第二通道预定区CR2内的通道C2的第二主动层110B、第二栅极G2、第二源极S2和第二漏极D2。
在本实施方式中，主动元件T1及驱动元件T2皆具有顶栅极式薄膜晶体管的结构。另外，如前文所述，第一主动层110A及第二主动层110B的材质可包括多晶硅，因此主动元件T1及驱动元件T2可以是低温多晶硅薄膜晶体管(LTPS-TFT)。
接着，请参照图2I，于基板100上全面性地形成覆盖半第一导体层M1的平坦层PL，以提供保护主动元件T1及驱动元件T2的功能或是平坦化的功能。在本实施方式中，平坦层PL的材质可包括无机材料、有机材料或其组合，其中无机材料例如是(但不限于)：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层；有机材料例如是(但不限于)：聚酰亚胺系树脂、环氧系树脂或亚克力系树脂等高分子材料。在本实施方式中，平坦层PL为单一膜层，但本发明并不限于此。在其他实施方式中，平坦层PL也可以由多个膜层堆叠而成。另外，在本实施方式中，平坦层PL的形成方法可包括物理气相沉积法、化学气相沉积法或光阻涂布法。
接着，于平坦层PL上形成图案化光阻层152。图案化光阻层152的形成方法可包括以下步骤：于平坦层PL上形成光阻材料层(未绘示)后，利用掩膜240对光阻材料层进行曝光、显影工艺。在本实施方式中，掩膜240具有不透光的掩膜图案242。之后，以图案化光阻层152作为遮罩，对平坦层PL进行蚀刻工艺，以形成图2J、图7A、图7C中的位于平坦层PL中的显示区开口P，且移除位于接合区D的部分的平坦层PL以暴露出第二导体图案CP2。由此可知，在本实施方式中，形成显示区开口P及移除位于接合区D的部分的平坦层PL是通过利用掩膜240的第五道微影蚀刻工艺来进行。
接着，请同时参照图2I、图2J及图7A～图7C，在进行蚀刻工艺以形成显示区开口P及移除位于接合区D的部分的平坦层PL后，移除图案化光阻层152及掩膜240。移除图案化光阻层152的方法可包括湿式去光阻法或干式去光阻法。进一步而言，请同时参照图2J及图7A，在本实施方式中，显示区开口P暴露出至少部分的第一漏极D1。
请参照图2K，于基板100上全面性地形成第二导体材料层160。也就是说，在本实施方式中，第二导体材料层160位于显示区A、驱动电路区C及接合区D。另一方面，在本实施方式中，第二导体材料层160覆盖平坦层PL及第二导体图案CP2，且填入显示区开口P而与第一漏极D1接触。在本实施方式中，第二导体材料层160的材质可包括透明金属氧化物导电材料，例如包括(但不限于)：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、或铟锗锌氧化物。另外，第二导体材料层160的形成方法可包括化学气相沉积法或物理气相沉积法。
接着，于第二导体材料层160上形成图案化光阻层162。图案化光阻层162的形成方法可包括以下步骤：于第二导体材料层160上形成光阻材料层(未绘示)后，利用掩膜250对光阻材料层进行曝光、显影工艺。在本实施方式中，掩膜250具有不透光的掩膜图案252。之后，以图案化光阻层162作为遮罩，对第二导体材料层160进行蚀刻工艺，以形成图2L、图8A、图8B中的第二导体层M2，其中第二导体层M2包括位于显示区A的第一像素电极PE1及位于驱动电路区C的第一辅助电极AE1，且第一像素电极PE1具有开口Q。由此可知，在本实施方式中，第二导体层M2是通过利用掩膜250的第六道微影蚀刻工艺而形成。
接着，请同时参照图2K、图2L及图8A～图8C，在进行蚀刻工艺以形成第二导体层M2后，移除图案化光阻层162及掩膜250。移除图案化光阻层162的方法可包括湿式去光阻法或干式去光阻法。进一步而言，请同时参照图2L及图8A，在本实施方式中，开口Q暴露出部分的平坦层PL、显示区开口P及部分的第一漏极D1。
接着，请参照图2M，于基板100上全面性地形成覆盖第二导体层M2及第二导体图案CP2的第二层间绝缘层IL2。也就是说，在本实施方式中，第二层间绝缘层IL2位于显示区A、驱动电路区C及接合区D。在本实施方式中，第二层间绝缘层IL2的材质可包括无机材料、有机材料或其组合，其中无机材料例如是(但不限于)：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层；有机材料例如是(但不限于)：聚酰亚胺系树脂、环氧系树脂或亚克力系树脂等高分子材料。在本实施方式中，第二层间绝缘层IL2为单一膜层，但本发明并不限于此。在其他实施方式中，第二层间绝缘层IL2也可以由多个膜层堆叠而成。另外，在本实施方式中，第二层间绝缘层IL2的形成方法可包括物理气相沉积法或化学气相沉积法。
接着，于第二层间绝缘层IL2上形成图案化光阻层172。图案化光阻层172的形成方法可包括以下步骤：于第二层间绝缘层IL2上形成光阻材料层(未绘示)后，利用于前述第三道微影蚀刻工艺中使用的掩膜220对光阻材料层进行曝光、显影工艺。之后，以图案化光阻层172作为遮罩，对第二层间绝缘层IL2进行蚀刻工艺，以形成图2N、图9A～图9C中的位于第二层间绝缘层IL2中的第一开口V1、第二开口V2、第三开口V3、接触洞X以及至少一第二接合区开口O2。由此可知，在本实施方式中，第一～第三开口V1～V3、接触洞X及至少一第二接合区开口O2是通过利用掩膜220的第七道微影蚀刻工艺而形成。
值得说明的是，如前文所述，在本实施方式中，于第三道微影蚀刻工艺及第七道微影蚀刻工艺中利用了同一掩膜220，因此进行七道微影蚀刻工艺仅需使用六个掩膜(即掩膜200～250)。如此一来，阵列基板10的制造方法得以节省掩膜的使用数目，降低制作成本。
接着，请同时参照图2M、图2N及图9A～图9C，在进行蚀刻工艺以形成第一～第三开口V1～V3、接触洞X及至少一第二接合区开口O2后，移除图案化光阻层172及掩膜220。移除图案化光阻层172的方法可包括湿式去光阻法或干式去光阻法。
请同时参照图2N及图9A～图9C，在本实施方式中，第一开口V1与第三接触洞H3于法线方向n上重叠、第二开口V2与第四接触洞H4于法线方向n上重叠、第三开口V3与第一接触洞H1于法线方向n上重叠、接触洞X与第二接触洞H2于法线方向n上重叠、且至少一第二接合区开口O2与至少一第一接合区开口O1于法线方向n上重叠。在本实施方式中，第一开口V1与第二源极S2于法线方向n上重叠、第二开口V2与第二漏极D2于法线方向n上重叠、第三开口V3与第一源极S1于法线方向n上重叠、接触洞X暴露出至少部分的第一漏极D1、且至少一第二接合区开口O2与第二导体图案CP2于法线方向n上重叠。在本实施方式中，第一开口V1与第一辅助电极AE1于法线方向n上重叠，第二开口V2与第一辅助电极AE1于法线方向n上重叠，第三开口V3与第一像素电极PE1于法线方向n上重叠。
在本实施方式中，通过第一辅助电极AE1于法线方向n上重叠于第一开口V1及第二开口V2的设计，可避免位于第一辅助电极AE1下方的平坦层PL暴露于大气环境下而发生吸湿所造成的劣化问题。
在本实施方式中，第一开口V1、第二开口V2、第三开口V3的最大宽度不超过7微米。举例而言，在一实施方式中，当第二层间绝缘层IL1的材质为氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层时，第一开口V1、第二开口V2、第三开口V3的最大宽度各自约为3微米。
另外，在本实施方式中，第一～第四接触洞H1～H4的最大宽度约为第一～第三开口V1～V3及接触洞X的最大宽度的50％至150％，但本发明并不限于此。在其他实施方式中，第一～第四接触洞H1～H4中的至少一个的最大宽度约为第一～第三开口V1～V3及接触洞X中的至少一个的最大宽度的50％至150％。在本实施方式中，如图2N所示，第三开口V3、接触洞X、第一～第二开口V1～V2的最大宽度分别等同于第一～第四接触洞H1～H4的最大宽度，但本发明并不限于此。在其他实施方式中，第三开口V3、接触洞X、第一～第二开口V1～V2的最大宽度分别也可以不同于第一～第四接触洞H1～H4的最大宽度。
在本实施方式中，如图2N所示，至少一第二接合区开口O2的最大宽度w2等同于至少一第一接合区开口O1的最大宽度w1。然而，本发明并不限于此。在其他实施方式中，至少一第二接合区开口O2的最大宽度w2也可以不同于至少一第一接合区开口O1的最大宽度w1。
另外，请同时参照图9C及图5C，在本实施方式中，至少一第一接合区开口O1的数量与至少一第二接合区开口O2的数量相同。
接着，请参照图2O，于基板100上全面性地形成第三导体材料层180。也就是说，在本实施方式中，第三导体材料层180位于显示区A、驱动电路区C及接合区D。另外，在本实施方式中，第三导体材料层180填入第一～第三开口V1～V3、接触洞X及至少一第二接合区开口O2而与第一辅助电极AE1、第一像素电极PE1、第一漏极D1及第二导体图案CP2接触。在本实施方式中，第三导体材料层180的材质可包括透明金属氧化物导电材料，例如包括(但不限于)：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、或铟锗锌氧化物。另外，第三导体材料层180的形成方法可包括化学气相沉积法或物理气相沉积法。
接着，于第三导体材料层180上形成图案化光阻层182。图案化光阻层182的形成方法可包括以下步骤：于第三导体材料层180上形成光阻材料层(未绘示)后，利用掩膜260对光阻材料层进行曝光、显影工艺。在本实施方式中，掩膜260具有不透光的掩膜图案262。之后，以图案化光阻层182作为遮罩，对第三导体材料层180进行蚀刻工艺，以形成图2P、图10A～图10C中的第三导体层M3，其中第三导体层M3包括位于显示区A的第二像素电极PE2、位于驱动电路区C的第二辅助电极AE2及位于接合区D区的第三导体图案CP3。由此可知，在本实施方式中，第三导体层M3是通过利用掩膜260的第八道微影蚀刻工艺而形成。
接着，请同时参照图2O、图2P及图10A～图10C，在进行蚀刻工艺以形成第三导体层M3后，移除图案化光阻层182及掩膜260。移除图案化光阻层182的方法可包括湿式去光阻法或干式去光阻法。请参照图2P，在本实施方式中，第二像素电极PE2通过接触洞X与主动元件T1的第一漏极D1接触，第二辅助电极AE2通过第一开口V1及第二开口V2与第一辅助电极AE1接触，且第三导体图案CP3通过至少一第二接合区开口O2与第二导体图案CP2接触。也就是说，在本实施方式中，第二像素电极PE2通过接触洞X与主动元件T1的第一漏极D1电性连接，第二辅助电极AE2通过第一开口V1及第二开口V2与第一辅助电极AE1电性连接，且第三导体图案CP3通过至少一第二接合区开口O2与第二导体图案CP2电性连接。
在本实施方式中，像素电压会通过主动元件T1而传送至第二像素电极PE2，而第一像素电极PE1、第一辅助电极AE1及第二辅助电极AE2皆电性连接至共用电压。值得一提的是，在本实施方式中，第二辅助电极AE2通过第一开口V1及第二开口V2与第一辅助电极AE1电性连接可达成并联的效果，藉此阻值能够降低，而使得共用电压能够更均匀地传递。
在本实施方式中，第三导体图案CP3会与外部电路相接合。所述外部电路例如是驱动芯片、控制电路、软性印刷电路(flexible printed circuit，FPC)或配置有驱动芯片的印刷电路板(printed circuit board，PCB)等。在本实施方式中，通过至少一第一接合区开口O1的最大宽度w1大于现有阵列基板中的对应的开口的最大宽度，使得第一～第三导体图案CP1～CP3所形成的导体结构在传递外部信号时能有适当的阻值。
另外，在本实施方式中，第二像素电极PE2的边缘与第三开口V3之间的最小水平距离d1满足以下关系：1微米≤d1≤8微米。如此一来，可避免第二像素电极PE2与第一像素电极PE1接触而导致短路。
于此，将可完成阵列基板10的制作。如前文所述，阵列基板10的主动元件T1及驱动元件T2可以是LTPS-TFT，因此阵列基板10可为LTPS阵列基板。另一方面，阵列基板10可采用视角高清晰(Advanced Hyper-Viewing Angle，AHVA)或边际场切换式(fringe fieldswitching，FFS)等技术。在阵列基板10的制造方法中，由于第一～第四接触洞H1～H4及至少一第一接合区开口O1的形成(即第三道微影蚀刻工艺)与第一～第三开口V1～V3、接触洞X及至少一第二接合区开口O2的形成(即第七道微影蚀刻工艺)利用了同一掩膜220，因此在进行了八道微影蚀刻工艺的制造过程中仅需使用七个掩膜(即掩膜200～260)。如此一来，阵列基板10的制造方法得以节省掩膜的使用数目，降低制作成本。
另外，在前述实施方式中，虽然在显示区A及驱动电路区C中分别仅以一个主动元件T1及驱动元件T2为例来做说明，但任何所属技术领域中具有通常知识者应可以了解，阵列基板的显示区内一般包括阵列排列的多个主动元件，而驱动电路区内一般包括彼此电性连接的多个驱动元件。
另外，在前述实施方式的显示区A内，基板100上直接配置第一主动层110A，但本发明并不限于此。在其他实施方式中，显示区A内也可设置位于基板100与第一主动层110A之间的遮蔽层。
以下，将参照图11A至图11D、图12A、图12B、图12C、图13A、图13B、图13C、及图14针对其他的实施型态进行说明。在此必须说明的是，下述实施方式沿用了前述实施方式的元件符号与部分内容，其中采用相同或相似的符号来表示相同或相似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施方式，下述实施方式不再重复赘述。
图11A至图11D是本发明的另一实施方式的局部的阵列基板的部分制造流程的剖面示意图。图12A、图12B及图12C是图11B的上视示意图。图13A、图13B及图13C是图11D的上视示意图。图11B、图11D的剖面位置分为对应至图12A～图13A的剖线I-I’、图12B～图13B的剖线J-J’、图12C～图13C的剖线K-K’的位置。
首先，请参照图11A，于基板100上全面性地形成遮蔽材料层300。也就是说，在本实施方式中，遮蔽材料层300位于显示区A、驱动电路区C及接合区D。遮蔽材料层300的材质可包括任何所属技术领域中具有通常知识者所周知的任一种遮光材料，例如钼、钼铝钼或钛铝钛等不透光金属。另外，遮蔽材料层300的形成方法可包括化学气相沉积法或物理气相沉积法。另外，基板100的相关描述已于前述实施方式中进行详尽地说明，故于此不再赘述。
接着，于遮蔽材料层300上形成图案化光阻层302。图案化光阻层302的形成方法可包括以下步骤：于遮蔽材料层300上形成光阻材料层(未绘示)后，利用掩膜400对光阻材料层进行曝光、显影工艺。在本实施方式中，掩膜400具有不透光的掩膜图案402。之后，以图案化光阻层302作为遮罩，对遮蔽材料层300进行蚀刻工艺，以形成图11B、图12A中的位于显示区A的遮蔽层SM。由此可知，在本实施方式中，遮蔽层SM是通过利用掩膜300的第一道微影蚀刻工艺而形成。接着，请同时参照图11A、图11B及图12A～图12C，在进行蚀刻工艺以形成遮蔽层SM后，移除图案化光阻层302及掩膜300。移除图案化光阻层302的方法可包括湿式去光阻法或干式去光阻法。
接着，请参照图11C，于基板100上全面性地形成覆盖遮蔽层SM的绝缘层IL。也就是说，在本实施方式中，绝缘层IL位于显示区A、驱动电路区C及接合区D。在本实施方式中，绝缘层IL的材质可包括无机材料、有机材料或其组合，其中无机材料例如是(但不限于)：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层；有机材料例如是(但不限于)：聚酰亚胺系树脂、环氧系树脂或亚克力系树脂等高分子材料。在本实施方式中，绝缘层IL为单一膜层，但本发明并不限于此。在其他实施方式中，绝缘层IL也可以由多个膜层堆叠而成。另外，在本实施方式中，绝缘层IL的形成方法可包括物理气相沉积法或化学气相沉积法。
在形成绝缘层IL后，于绝缘层IL上全面性地形成主动材料层110。主动材料层110的相关描述已于前述实施方式中进行详尽地说明，故省略了相同技术内容的说明。在本实施方式中，主动材料层110覆盖绝缘层IL及遮蔽层SM。
接着，于主动材料层110上通过利用掩膜200来形成图案化光阻层112。图案化光阻层112的的形成方法已于前述实施方式中进行详尽地说明，故省略了相同技术内容的说明。之后，以图案化光阻层112作为遮罩，对主动材料层110进行蚀刻工艺，以形成图11D、图13A、图13B中的位于显示区A的第一主动层110A以及位于驱动电路区C的第二主动层110B。由此可知，在本实施方式中，第一主动层110A及第二主动层110B是通过利用掩膜200的第二道微影蚀刻工艺而形成。
接着，请同时参照图11C、图11D及图13A～图13C，在进行蚀刻工艺以形成第一主动层110A及第二主动层110B后，移除图案化光阻层112及掩膜200。图案化光阻层112的移除方法已于前述实施方式中进行详尽地说明，故省略了相同技术内容的说明。另外，第一主动层110A及第二主动层110B的相关描述已于前述实施方式中进行详尽地说明，故省略了相同技术内容的说明。在本实施方式中，第一主动层110A的第一通道预定区CR1与遮蔽层SM于法线方向n上重叠。第一主动层110A的第一通道预定区CR1的垂直投影可完全位于遮蔽层SM的垂直投影内。
接续图11D之后，依据前述图2C至图2P的步骤进行七道微影蚀刻工艺，以完成如图14所示的阵列基板20的制作。请同时参照图14及图2P，阵列基板20与阵列基板10相似，差异主要在于：与阵列基板10相比，阵列基板20更包括遮蔽层SM和绝缘层IL，因此其余构件的相关描述可参阅前述实施方式，于此不再赘述。
在阵列基板20的制造方法中，由于第一～第四接触洞H1～H4及至少一第一接合区开口O1的形成与第一～第三开口V1～V3、接触洞X及至少一第二接合区开口O2的形成利用了同一掩膜，因此在进行了九道微影蚀刻工艺的制造过程中仅需使用八个掩膜(即掩膜200～260、400)。如此一来，阵列基板20的制造方法得以节省掩膜的使用数目，降低制作成本。
另外，在前述实施方式的阵列基板10、20中，驱动电路区C内设置有第二导体层M2所包括的第一辅助电极AE1及第三导体层M3所包括的第二辅助电极AE2，其中第一辅助电极AE1位于第二层间绝缘层IL2下且与第一开口V1及第二开口V2于法线方向n上重叠、第二辅助电极AE2位于第二层间绝缘层IL2上且通过第一开口V1及第二开口V2与第一辅助电极AE1电性连接，但本发明并不限于此。在其他实施方式中，驱动电路区C内也可仅设置有一个辅助电极，或者不设置辅助电极。
以下，将参照图15、图16及图17针对其他的实施型态进行说明。在此必须说明的是，下述实施方式沿用了前述实施方式的元件符号与部分内容，其中采用相同或相似的符号来表示相同或相似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施方式，下述实施方式不再重复赘述。
图15是本发明的另一实施方式的局部的阵列基板的剖面示意图。图15的阵列基板30的上视示意图请参考图1，而图15的剖面位置对应至图3A～图10A的剖线I-I’、图3B～图10B的剖线J-J’、图3C～图10C的剖线K-K’的位置。
请同时参照图15及图2P，阵列基板30与阵列基板10相似，差异主要在于驱动电路区C内的膜层结构，因此以下将针对两者之间的差异处进行说明，且其余可参阅前述，并不再赘述。
请参照图15，阵列基板30包括位于驱动电路区C中的第一辅助电极AE3，其中第二层间绝缘层IL2位于第一辅助电极AE3上，且第一开口V1及第二开口V2与第一辅助电极AE3于法线方向n上重叠。在本实施方式中，第一开口V1及第二开口V2分别暴露出至少部分的第一辅助电极AE3。在本实施方式中，通过第一开口V1及第二开口V2与第一辅助电极AE3于法线方向n上重叠，可避免位于第一辅助电极AE3下方的平坦层PL暴露于大气环境下而发生吸湿所造成的劣化问题。
另外，在本实施方式中，第一辅助电极AE3与位于显示区A的第一像素电极PE1构成第二导体层M2。也就是说，第一辅助电极AE3与第一像素电极PE1是在同一道微影蚀刻工艺中形成。另外，在本实施方式中，第三导体层M3包括位于显示区A的第二像素电极PE2及位于接合区D的第三导体图案CP3。也就是说，第三导体层M3未位于驱动电路区C中。
在阵列基板30的制造方法中，由于第一～第四接触洞H1～H4及至少一第一接合区开口O1的形成与第一～第三开口V1～V3、接触洞X及至少一第二接合区开口O2的形成利用了同一掩膜，因此可达成节省掩膜的使用数目的功效，进而降低制作成本。
图16是本发明的另一实施方式的局部的阵列基板的剖面示意图。图16的阵列基板40的上视示意图请参考图1，而图16的剖面位置对应至图3A～图10A的剖线I-I’、图3B～图10B的剖线J-J’、图3C～图10C的剖线K-K’的位置。
请同时参照图16及图2P，阵列基板40与阵列基板10相似，差异主要在于驱动电路区C内的膜层结构，因此以下将针对两者之间的差异处进行说明，且其余可参阅前述，并不再赘述。
请参照图16，阵列基板40包括位于驱动电路区C中的第一辅助电极AE4，其中第一辅助电极AE4位于第二层间绝缘层IL2上，且填入第一开口V1及第二开口V2。在本实施方式中，第一辅助电极AE4填入第一开口V1及第二开口V2而与平坦层PL接触。
另外，在本实施方式中，第一辅助电极AE4、位于显示区A的第二像素电极PE2与位于接合区D的第三导体图案CP3构成第三导体层M3。也就是说，第一辅助电极AE4、第二像素电极PE2与第三导体图案CP3是在同一道微影蚀刻工艺中形成。另外，在本实施方式中，第二导体层M2包括位于显示区A的第一像素电极PE1。也就是说，第二导体层M2未位于驱动电路区C及结合区D中。
在阵列基板40的制造方法中，由于第一～第四接触洞H1～H4及至少一第一接合区开口O1的形成与第一～第三开口V1～V3、接触洞X及至少一第二接合区开口O2的形成利用了同一掩膜，因此可达成节省掩膜的使用数目的功效，进而降低制作成本。
图17是本发明的另一实施方式的局部的阵列基板的剖面示意图。图17的阵列基板50的上视示意图请参考图1，而图17的剖面位置对应至图3A～图10A的剖线I-I’、图3B～图10B的剖线J-J’、图3C～图10C的剖线K-K’的位置。
请同时参照图17及图2P，阵列基板50与阵列基板10相似，差异主要在于驱动电路区C内的膜层结构，因此以下将针对两者之间的差异处进行说明，且其余可参阅前述，并不再赘述。
请参照图17，在阵列基板50中，位于第二层间绝缘层IL2中的第一开口V1及第二开口V2分别暴露出至少部分的平坦层PL。另外，在本实施方式中，第二导体层M2包括位于显示区A的第一像素电极PE1，以及第三导体层M3包括位于显示区A的第二像素电极PE2及位于接合区D的第三导体图案CP3。也就是说，在本实施方式中，第二导体层M2未位于驱动电路区C及结合区D中，第三导体层M3未位于驱动电路区C中。
在阵列基板50的制造方法中，由于第一～第四接触洞H1～H4及至少一第一接合区开口O1的形成与第一～第三开口V1～V3、接触洞X及至少一第二接合区开口O2的形成利用了同一掩膜，因此可达成节省掩膜的使用数目的功效，进而降低制作成本。
综上所述，在上述实施方式的阵列基板的制造方法中，通过第一～第四接触洞及至少一第一接合区开口的形成与第一～第三开口、接触洞及至少一第二接合区开口的形成利用了同一掩膜，即两道微影蚀刻工艺利用了相同的掩膜，藉此使得阵列基板的制造方法可节省掩膜的使用数目，降低制作成本。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (20)

1.一种阵列基板的制造方法，该阵列基板具有一显示区及一驱动电路区，其特征在于，该制造方法包括：
形成一第一主动层于该显示区以及一第二主动层于该驱动电路区，其中该第一主动层具有一第一通道预定区、一第一源极掺杂预定区与一第一漏极掺杂预定区，且该第二主动层具有一第二通道预定区、一第二源极掺杂预定区与一第二漏极掺杂预定区；
形成一栅绝缘层于该第一主动层及该第二主动层上；
形成一第一栅极及一第二栅极于该栅绝缘层上，其中该第一栅极与该第一通道预定区于一法线方向上重叠，且该第二栅极与该第二通道预定区于该法线方向上重叠；
形成一第一层间绝缘层于该第一栅极及该第二栅极上；
利用一掩膜进行一微影蚀刻工艺，以于该栅绝缘层与该第一层间绝缘层中形成一第一接触洞、一第二接触洞、一第三接触洞、及一第四接触洞，其中该第一接触洞暴露出至少部分的该第一源极掺杂预定区、该第二接触洞暴露出至少部分的该第一漏极掺杂预定区、该第三接触洞暴露出至少部分的该第二源极掺杂预定区、该第四接触洞暴露出至少部分的该第二漏极掺杂预定区；
形成一第一导体层包括一第一源极、一第一漏极、一第二源极及一第二漏极，其中该第一源极、该第一漏极、该第二源极及该第二漏极分别通过该第一接触洞、该第二接触洞、该第三接触洞及该第四接触洞与该第一源极掺杂预定区、该第一漏极掺杂预定区、该第二源极掺杂预定区及该第二漏极掺杂预定区接触；
形成一第二导体层于该第一导体层上方；
形成一第二层间绝缘层于该第二导体层上；
利用该掩膜进行另一微影蚀刻工艺，以于该第二层间绝缘层中形成一第一开口、一第二开口、一第三开口及一接触洞，其中该第三开口与该第一接触洞于该法线方向上重叠，该接触洞与该第二接触洞于该法线方向上重叠，该第一开口与该第三接触洞于该法线方向上重叠，该第二开口与该第四接触洞于该法线方向上重叠；以及
形成一第三导体层于该第二层间绝缘层上。
2.根据权利要求1所述的阵列基板的制造方法，其特征在于，该第二导体层包括一第一辅助电极，该第一辅助电极与该第一开口及该第二开口于该法线方向上重叠。
3.根据权利要求2所述的阵列基板的制造方法，其特征在于，该第三导体层包括一第二辅助电极，该第二辅助电极通过该第一开口及该第二开口与该第一辅助电极电性连接。
4.根据权利要求1所述的阵列基板的制造方法，其特征在于，该第三导体层包括一第一辅助电极，该第一辅助电极的至少一部分填入该第一开口及该第二开口。
5.根据权利要求1所述的阵列基板的制造方法，其特征在于，该第二导体层包括一第一像素电极，该第一像素电极与该第三开口于该法线方向上重叠。
6.根据权利要求1所述的阵列基板的制造方法，其特征在于，该第三导体层包括一第二像素电极，该第二像素电极通过该接触洞与该第一漏极电性连接。
7.根据权利要求6所述的阵列基板的制造方法，其特征在于，该第二像素电极的边缘与该第三开口之间的最小水平距离为d1，1微米≤d1≤8微米。
8.根据权利要求1所述的阵列基板的制造方法，其特征在于，：
该阵列基板更具有一接合区；
于形成该第一栅极及该第二栅极时，更包括形成一第一导体图案于该接合区；
于形成该第一接触洞、该第二接触洞、该第三接触洞及该第四接触洞时，更包括于该第一层间绝缘层中形成至少一第一接合区开口，该至少一第一接合区开口与该第一导体图案于该法线方向上重叠；
该第一导体层更包括一第二导体图案，该第二导体图案通过该至少一第一接合区开口与该第一导体图案电性连接；
于形成该第一开口、该第二开口、该第三开口及该接触洞时，更包括于该第二层间绝缘层中形成至少一第二接合区开口，其特征在于，该至少一第二接合区开口与该至少一第一接合区开口于该法线方向上重叠；以及
该第三导体层包括一第三导体图案，该第三导体图案通过该至少一第二接合区开口与该第二导体图案电性连接。
9.根据权利要求8所述的阵列基板的制造方法，其特征在于，该至少一第一接合区开口的数量与该至少一第二接合区开口的数量相同。
10.根据权利要求1所述的阵列基板的制造方法，其特征在于，该第一接触洞、该第二接触洞、该第三接触洞及该第四接触洞中的至少一个的最大宽度约为该第一开口、该第二开口、该第三开口及该接触洞中的至少一个的最大宽度的50％至150％。
11.根据权利要求1所述的阵列基板的制造方法，其特征在于，在形成该第一主动层以及该第二主动层之前，更包括形成一遮蔽层，其中该遮蔽层与该第一主动层的该第一通道预定区于该法线方向上重叠。
12.一种阵列基板，该阵列基板具有一显示区及一驱动电路区，其特征在于，该阵列基板包括：
一主动元件，位于该显示区；
一驱动元件，位于该驱动电路区；
一第一层间绝缘层，至少位于该显示区；
一第一辅助电极，位于该驱动电路区；以及
一第二层间绝缘层，位于该主动元件及该驱动元件上方，其中该第二层间绝缘层具有对应该驱动电路区的一第一开口及一第二开口。
13.根据权利要求12所述的阵列基板，其特征在于，该第二层间绝缘层位于该第一辅助电极上，且该第一开口及该第二开口与该第一辅助电极于一法线方向上重叠。
14.根据权利要求13所述的阵列基板，其特征在于，更包括：
一第二辅助电极，位于该第二层间绝缘层上，其中该第二辅助电极通过该第一开口及该第二开口与该第一辅助电极电性连接。
15.根据权利要求12所述的阵列基板，其特征在于，该第一辅助电极位于该第二层间绝缘层上，且该第一辅助电极填入该第一开口及该第二开口。
16.根据权利要求12所述的阵列基板，其特征在于，更包括：
第一像素电极，位于该显示区；以及
第二像素电极，位于该显示区，其中该第二层间绝缘层位于该第一像素电极以及该第二像素电极之间，该第二像素电极与该主动元件电性连接。
17.根据权利要求16所述的阵列基板，其特征在于，该第二层间绝缘层更具有对应该显示区的一第三开口，该第三开口与该第一像素电极于一法线方向上重叠。
18.根据权利要求17所述的阵列基板，其特征在于，该第二像素电极的边缘与该第三开口之间的最小水平距离为d1，1微米≤d1≤8微米。
19.根据权利要求17所述的阵列基板，其特征在于，：
该主动元件包括一第一主动层、一第一栅极、一第一源极、及一第一漏极，其中该第一主动层具有一第一通道预定区、一第一源极掺杂预定区部与一第一漏极掺杂预定区，该第一栅极与该第一通道预定区于该法线方向上重叠，该第一源极与该第一源极掺杂预定区接触，该第一漏极与该第一漏极掺杂预定区接触；
该驱动元件包括一第二主动层、一第二栅极、一第二源极、及一第二漏极，其中该第二主动层具有一第二通道预定区、一第二源极掺杂预定区与一第二漏极掺杂预定区，该第二栅极与该第二通道预定区于该法线方向上重叠，该第二源极与该第二源极掺杂预定区接触，该第二漏极与该第二漏极掺杂预定区接触，
其中于该法线方向上，该第一开口与该第二源极重叠，该第二开口与该第二漏极重叠，该第三开口与该第一源极重叠。
20.根据权利要求12所述的阵列基板，其特征在于，：
该阵列基板更具有一接合区；
该第一层间绝缘层更位于该接合区，其中该第二层间绝缘层位于该第一层间绝缘层上，且该第一层间绝缘层具有至少一第一接合区开口；以及
该第二层间绝缘层更具有对应该接合区的至少一第二接合区开口，其中该至少一第一接合区开口与该至少一第二接合区开口于一法线方向上重叠。
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