WO2018030298A1 - アクティブマトリクス基板および表示装置 - Google Patents

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WO2018030298A1
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source
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tft
active matrix
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菊池　哲郎
今井　元
寺内　崇
真也 大平
小笠原　功
智 堀内
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シャープ株式会社
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    • G09G2300/0439—Pixel structures

Definitions

  • the present invention relates to an active matrix substrate, and more particularly to an active matrix substrate having a structure in which an inorganic insulating layer and an organic insulating layer are laminated.
  • the present invention also relates to a display device including such an active matrix substrate.
  • An active matrix substrate used in a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter referred to as “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter referred to as “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • Patent Document 1 discloses an active matrix substrate using an In—Ga—Zn—O-based semiconductor film as an active layer of a TFT.
  • oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT. In addition, since the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • the active matrix substrate generally has a display area and a non-display area.
  • the display area includes a plurality of pixels (pixel areas) arranged in a matrix and is also called an active area.
  • the non-display area is located around the display area and is also called a frame area or a peripheral area.
  • a TFT formed for each pixel, and a gate wiring, a source wiring, and a pixel electrode that are electrically connected to the gate electrode, the source electrode, and the drain electrode of the TFT, respectively, are provided.
  • the TFT is covered with an interlayer insulating layer, and a pixel electrode is formed on the interlayer insulating layer.
  • an interlayer insulating layer a structure in which an inorganic insulating layer (protective film) formed from an inorganic insulating material and an organic insulating layer (flattened film) formed from an organic insulating material (resin material) are stacked is known. Yes.
  • a driving circuit for driving the gate wiring and the source wiring is arranged.
  • a gate driver for supplying a scanning signal (gate signal) to the gate wiring and a source driver for supplying a display signal (source signal) to the source wiring are arranged.
  • Driving circuits such as a gate driver and a source driver may be mounted as a semiconductor chip (COG (Chip On Glass) mounting) or may be monolithically (integrally) formed on an active matrix substrate.
  • a drive circuit formed monolithically is referred to as a “driver monolithic circuit”.
  • a driver monolithic circuit is usually configured using TFTs. Recently, a technique for manufacturing a driver monolithic circuit using an oxide semiconductor TFT has been used. As a result, the frame area can be narrowed and the cost can be reduced by simplifying the mounting process.
  • an inspection circuit for performing a pseudo dynamic lighting inspection which is a defect detection method of the liquid crystal display device (liquid crystal display panel).
  • a pseudo dynamic lighting inspection which is a defect detection method of the liquid crystal display device (liquid crystal display panel).
  • a conductive layer formed of the same conductive film (gate metal film) as the gate wiring and a conductive layer formed of the same conductive film (source metal film) as the source wiring are connected to the non-display region. May be provided (hereinafter referred to as “source-gate connection”).
  • microcracks fine cracks
  • the organic insulating layer easily contains moisture
  • moisture from the organic insulating layer penetrates into the lower side of the inorganic insulating layer through the microcracks, and the source wiring layer and the gate wiring layer causess corrosion.
  • the oxide semiconductor TFT there is a possibility that leakage occurs in the oxide semiconductor TFT.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide an active matrix substrate in which a decrease in reliability due to intrusion of moisture from microcracks generated in an inorganic insulating layer is suppressed. It is in.
  • An active matrix substrate is an active matrix substrate having a display region including a plurality of pixel regions and a non-display region located around the display region, and the substrate and the substrate are supported by the active matrix substrate.
  • a plurality of first TFTs arranged in the display region; a plurality of gate wirings for supplying scanning signals to the plurality of first TFTs; and a display signal for supplying the plurality of first TFTs.
  • the at least one second TFT of the plurality of second TFTs is covered with the organic insulating layer, and the source-gate connection portion is covered with the organic insulating layer. Absent.
  • Another active matrix substrate is an active matrix substrate having a display region including a plurality of pixel regions, and a non-display region located around the display region, the substrate and the substrate A plurality of supported first TFTs, a plurality of first TFTs disposed in the display region, a plurality of gate wirings for supplying a scanning signal to the plurality of first TFTs, and a display signal for the plurality of first TFTs
  • the active matrix substrate further comprises a gate driver monolithic circuit formed on the substrate in the non-display region, and the source-gate connection portion not covered by the organic insulating layer is the gate. Located in the driver monolithic circuit.
  • the gate driver monolithic circuit includes a plurality of circuit TFTs, and the source-gate connection portion not covered by the organic insulating layer is a circuit TFT of the plurality of circuit TFTs. Located in the vicinity of
  • the active matrix substrate further includes a gate driver monolithic circuit formed on the substrate in the non-display region, and the non-display region has a plurality of wirings for supplying signals to the gate driver monolithic circuit
  • the source-gate connection portion including the GDM wiring region formed with and not covered with the organic insulating layer is located in the GDM wiring region.
  • the plurality of wirings formed in the GDM wiring region include a plurality of backbone wirings extending in a predetermined direction, and the active matrix substrate extends in a direction intersecting the predetermined direction, A plurality of branch wirings connecting the plurality of backbone wirings to the gate monolithic circuit, wherein the source-gate connection portion not covered by the organic insulating layer is a backbone wiring of the plurality of backbone wirings; And a portion of the plurality of branch wirings.
  • the active matrix substrate further comprises a gate driver monolithic circuit formed on the substrate in the non-display region, and the source-gate connection portion not covered by the organic insulating layer is the gate. Located between the driver monolithic circuit and the display area.
  • the source / gate connection portion that is not covered by the organic insulating layer is a portion that connects the gate driver monolithic circuit and a gate wiring of the plurality of gate wirings.
  • the active matrix substrate further includes an inspection circuit formed on the substrate in the non-display area, and the inspection circuit sends signals to the plurality of inspection TFTs and the plurality of inspection TFTs.
  • the source-gate connection portion including a plurality of inspection wirings to be supplied and not covered with the organic insulating layer is located in the inspection circuit.
  • the source-gate connection portion that is not covered with the organic insulating layer includes an inspection TFT of the plurality of inspection TFTs and an inspection wiring of the plurality of inspection wirings. This is the part that connects
  • each of the plurality of second TFTs is a crystalline silicon TFT including a crystalline silicon semiconductor layer.
  • Still another active matrix substrate is an active matrix substrate having a display region including a plurality of pixel regions, and a non-display region located around the display region, the substrate and the substrate A plurality of pixel TFTs supported by the plurality of pixel TFTs arranged in the display region, a plurality of gate wirings for supplying a scanning signal to the plurality of first TFTs, and a display on the plurality of first TFTs A plurality of source wirings for supplying a signal, an inorganic insulating layer covering the plurality of first TFTs, an organic insulating layer provided on the inorganic insulating layer, and the same conductive film as the plurality of gate wirings A source-gate connection portion for connecting a first conductive layer and a second conductive layer formed of the same conductive film as the plurality of source wirings, wherein the source-gate connection portion is located in the non-display region; A gate driver monolithic circuit formed on the substrate and including a plurality of circuit T
  • the second conductive layer in the source-gate connection includes an edge separated by 1.0 ⁇ m or more from the edge of the organic insulating layer when viewed from the normal direction of the substrate.
  • the oxide semiconductor TFT is an etch stop type TFT.
  • the oxide semiconductor TFT is a channel etch type TFT.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor includes a crystalline portion.
  • the oxide semiconductor TFT includes an oxide semiconductor layer having a stacked structure.
  • a display device includes an active matrix substrate having any one of the above-described configurations, a counter substrate disposed to face the active matrix substrate, and the active matrix substrate and the counter substrate between the active matrix substrate and the counter substrate.
  • a display medium layer provided.
  • an active matrix substrate in which a decrease in reliability due to moisture intrusion from microcracks generated in the inorganic insulating layer is suppressed.
  • FIG. 1 is a diagram schematically illustrating an active matrix substrate 100 according to an embodiment of the present invention.
  • 2 is a plan view schematically showing one pixel region of an active matrix substrate 100.
  • FIG. FIG. 3 is a cross-sectional view taken along line 3A-3A ′ in FIG. 2.
  • 2 is a cross-sectional view schematically showing the periphery of a source / gate connection portion 20 of an active matrix substrate 100.
  • FIG. (A) is sectional drawing which shows the periphery of the source gate connection part 20 of the active matrix substrate 900 of a comparative example
  • (b) is the periphery of the source gate connection part 20 of the active matrix substrate 100 by embodiment of this invention.
  • FIG. 1 is a plan view schematically showing an active matrix substrate 100A according to an embodiment of the present invention, and shows a periphery of a circuit TFT 10Q among a plurality of circuit TFTs 10Q included in a GDM circuit 40.
  • FIG. FIG. 7 is a cross-sectional view taken along line 7A-7A ′ in FIG. 6.
  • (A) is sectional drawing which shows the periphery of the source gate connection part 20 of the active matrix substrate 900A of a comparative example
  • (b) is the periphery of the source gate connection part 20 of the active matrix substrate 100A according to the embodiment of the present invention.
  • FIG. 1 is a plan view schematically showing an active matrix substrate 100B according to an embodiment of the present invention, and shows the periphery of a GDM wiring region 50.
  • FIG. 1 is a plan view schematically showing an active matrix substrate 100B according to an embodiment of the present invention, and shows the periphery of a GDM wiring region 50.
  • FIG. 13 is a cross-sectional view taken along line 13A-13A 'in FIG.
  • FIG. 13 is a cross-sectional view taken along line 13A-13A ′ in FIG. 12, showing a state in which microcracks mc are generated in the inorganic insulating layer 7 of the active matrix substrate 100B.
  • FIG. 6 is a plan view schematically showing an active matrix substrate 100C according to an embodiment of the present invention, and among circuit TFTs 10Q of the GDM circuit 40, a circuit TFT 10Q that finally outputs a scanning signal to the gate wiring GL. The surroundings are shown.
  • FIG. 16 is a cross-sectional view taken along line 16A-16A ′ in FIG. 15.
  • FIG. 16 is a cross-sectional view taken along line 16A-16A ′ in FIG. 15.
  • FIG. 16 is a cross-sectional view taken along line 16A-16A ′ in FIG. 15 and shows a state in which microcracks mc are generated in the inorganic insulating layer 7 of the active matrix substrate 100C.
  • 1 is a plan view schematically showing an active matrix substrate 100D according to an embodiment of the present invention, and shows the periphery of an inspection circuit 60.
  • FIG. FIG. 19 is a cross-sectional view taken along line 19A-19A ′ in FIG.
  • FIG. 19 is a cross-sectional view taken along a line 19A-19A ′ in FIG. 18 and shows a state in which microcracks mc are generated in the inorganic insulating layer 7 of the active matrix substrate 100D.
  • FIG. 1 is a cross-sectional view schematically showing an active matrix substrate 200 according to an embodiment of the present invention.
  • FIG. 3 is a plan view schematically showing an active matrix substrate 200A according to an embodiment of the present invention, and shows a periphery of a circuit TFT 10Q among a plurality of circuit TFTs 10Q included in a GDM circuit 40.
  • FIG. 23 is a cross-sectional view taken along line 23A-23A ′ in FIG.
  • FIG. 23 is a cross-sectional view taken along a line 23A-23A ′ in FIG. 22 and shows a state in which microcracks mc are generated in the inorganic insulating layer 7 of the active matrix substrate 200A.
  • FIG. 3 is a plan view schematically showing an active matrix substrate 200B according to an embodiment of the present invention, and shows the periphery of a GDM wiring region 50.
  • FIG. 26 is a sectional view taken along line 26A-26A ′ in FIG. 25.
  • FIG. 26 is a cross-sectional view taken along line 26A-26A ′ in FIG. 25, showing a state in which microcracks mc are generated in the inorganic insulating layer 7 of the active matrix substrate 200B.
  • FIG. 6 is a plan view schematically showing an active matrix substrate 200C according to an embodiment of the present invention, and among circuit TFTs 10Q of the GDM circuit 40, a circuit TFT 10Q that finally outputs a scanning signal to the gate wiring GL. The surroundings are shown.
  • FIG. 29 is a cross-sectional view taken along line 29A-29A 'in FIG.
  • FIG. 29 is a cross-sectional view taken along line 29A-29A ′ in FIG. 28 and shows a state in which microcracks mc are generated in the inorganic insulating layer 7 of the active matrix substrate 200C. It is a top view which shows typically active matrix substrate 200D by embodiment of this invention, and has shown the test circuit 60 periphery.
  • FIG. 32 is a cross-sectional view taken along line 32A-32A ′ in FIG. 31.
  • FIG. 32 is a cross-sectional view taken along line 32A-32A ′ in FIG.
  • FIG. 31 shows a state in which microcracks mc are generated in the inorganic insulating layer 7 of the active matrix substrate 200D.
  • 1 is a plan view schematically showing an active matrix substrate 100B according to an embodiment of the present invention, and shows the periphery of a GDM wiring region 50.
  • FIG. FIG. 35 is a sectional view taken along the line 35A-35A 'in FIG. It is sectional drawing which shows typically the liquid crystal display device 1000 by embodiment of this invention. It is a top view which shows typically the liquid crystal display device 1000 by embodiment of this invention.
  • FIG. 38 is a cross-sectional view showing the periphery of a groove 8d formed in the organic insulating layer 8 of the active matrix substrate 100 (200), showing a cross section taken along the line 38A-38A ′ in FIG. 2 is a cross-sectional view schematically showing an active matrix substrate 100 (200) in which a shield layer 21 is provided in a non-display area 90.
  • FIG. 1 is a plan view schematically showing an active matrix substrate 300 according to an embodiment of the present invention.
  • FIG. 2 is a plan view schematically showing an active matrix substrate 300, and is a plan view schematically showing the periphery of a circuit TFT 10Q located in a display region 80 among a plurality of circuit TFTs 10Q included in a GDM circuit 40. is there.
  • FIG. 42 is a cross-sectional view taken along line 42A-42A ′ in FIG. 41.
  • FIG. 42 is a cross-sectional view taken along line 42A-42A ′ in FIG. 41 and shows a state in which microcracks mc are generated in the inorganic insulating layer 7 of the active matrix substrate 300.
  • It is a top view which shows typically the active matrix substrate 200E by embodiment of this invention, and has shown the periphery of SDM wiring area
  • FIG. FIG. 45 is a cross-sectional view taken along line 45A-45A ′ in FIG. 44.
  • FIG. 45 is a cross-sectional view taken along the line 45A-45A ′ in FIG. 44, showing a state in which microcracks mc are generated in the inorganic insulating layer 7 of the active matrix substrate 200E.
  • an active matrix substrate according to an embodiment of the present invention will be described with reference to the drawings.
  • the active matrix substrate according to the embodiment of the present invention is widely used in various display devices, electronic devices, and the like.
  • this invention is not limited to the following embodiment.
  • FIG. 1 is a diagram schematically showing an active matrix substrate 100.
  • the active matrix substrate 100 has a display area 80 and a non-display area 90 as shown in FIG.
  • the display area 80 includes a plurality of pixel areas.
  • the “pixel region” is a region corresponding to a pixel in the display device, and may be simply referred to as “pixel” in the present specification.
  • the non-display area 90 is located around the display area 80 (that is, an area other than the display area 80).
  • a plurality of first TFTs 10P are arranged.
  • the first TFT 10P is provided for each pixel.
  • the first TFT 10P is also referred to as a “pixel TFT”.
  • a plurality of gate lines GL and a plurality of source lines SL are arranged.
  • the plurality of gate wirings GL extend in the row direction.
  • the plurality of source lines SL extend in the column direction.
  • Each pixel TFT 10P is supplied with a scanning signal (gate signal) from the corresponding gate line GL and supplied with a display signal (source signal) from the corresponding source line SL.
  • a gate driver monolithic (GDM: Gate Monolithic) circuit 40 is arranged in the non-display area 90.
  • the GDM circuit 40 is a gate driver (gate wiring drive circuit) formed monolithically (integrally) on the active matrix substrate 100.
  • the GDM circuit 40 includes a plurality of circuit TFTs.
  • the non-display area 90 includes a GDM wiring area 50.
  • the GDM wiring area 50 is an area where a plurality of wirings for supplying signals to the GDM circuit 40 are formed. A plurality of wirings in the GDM wiring area 50 are connected to terminals of the GDM terminal area 58.
  • the inspection circuit 60 is arranged in the non-display area 90.
  • the inspection circuit 60 includes a plurality of inspection TFTs and a plurality of inspection wirings.
  • the plurality of inspection wirings are connected to the terminals of the inspection terminal region 68.
  • the inspection circuit 60 is provided, for example, in a region where a semiconductor chip constituting a source driver is mounted.
  • the source driver of the semiconductor chip is connected to the source line SL via the terminal of the source driver terminal region 69.
  • a plurality of second TFTs are arranged.
  • the plurality of second TFTs include, for example, the plurality of circuit TFTs and / or the plurality of inspection TFTs described above.
  • FIGS. 2 and 3 are plan views schematically showing one pixel region of the active matrix substrate 100
  • FIG. 3 is a cross-sectional view taken along line 3A-3A ′ in FIG. 2 and 3 illustrate an active matrix substrate 100 used in a display device in FFS (Fringe Field Switching) mode.
  • the FFS mode is a horizontal electric field type display mode in which a pair of electrodes is provided on one substrate and an electric field is applied to liquid crystal molecules in a direction parallel to the substrate surface (lateral direction).
  • Each pixel region has a pixel TFT 10P as shown in FIGS.
  • the pixel TFT 10P is supported on the substrate 1.
  • the substrate 1 is, for example, a glass substrate.
  • the second TFT disposed in the non-display area 90 is also supported by the substrate 1.
  • the pixel TFT 10P has a bottom gate structure.
  • the pixel TFT 10P includes a gate electrode 2P provided on the substrate 1, a gate insulating layer 3 covering the gate electrode 2P, an oxide semiconductor layer 4P disposed on the gate insulating layer 3, a source electrode 5P and a drain electrode 6P. And have. That is, the pixel TFT 10P is an oxide semiconductor TFT.
  • the oxide semiconductor layer 4P is disposed so as to at least partially overlap the gate electrode 2P when viewed from the normal direction of the substrate 1.
  • the source electrode 5P and the drain electrode 6P are electrically connected to the oxide semiconductor layer 4P.
  • a region in contact with the source electrode 5P is referred to as a source contact region
  • a region in contact with the drain electrode 6P is referred to as a drain contact region.
  • a channel is formed in a region located between the source contact region and the drain contact region and overlapping the gate electrode 2P with the gate insulating layer 3 interposed therebetween.
  • a region including a portion serving as a channel is referred to as a “channel region” for convenience.
  • channel length The length of the channel region in the channel length direction is called “channel length”, and the length of the channel region in the direction orthogonal to the channel length direction is called “channel width”. Note that in an actual TFT, the entire channel region may not function as a channel due to diffusion of an impurity element into the channel region or the like.
  • the gate electrode 2P and the source electrode 5P of the pixel TFT 10P are electrically connected to the gate wiring GL and the source wiring SL, respectively.
  • the gate electrode 2P is a part branched from the gate line GL
  • the source electrode 5P is a part branched from the source line SL.
  • An inorganic insulating layer (protective film) 7 is provided so as to cover the pixel TFT 10 ⁇ / b> P, and an organic insulating layer (planarizing film) 8 is provided on the inorganic insulating layer 7.
  • the inorganic insulating layer 7 and the organic insulating layer 8 are collectively referred to as an interlayer insulating layer 9.
  • the inorganic insulating layer 7 is, for example, a SiNx layer or a SiOx layer.
  • the inorganic insulating layer 7 may have a configuration in which a SiNx layer and a SiOx layer are stacked.
  • the thickness of the inorganic insulating layer 7 is, for example, not less than 100 nm and not more than 500 nm.
  • the organic insulating layer 8 is a resin layer formed from, for example, a photosensitive resin material.
  • the organic insulating layer 8 is thicker than the inorganic insulating layer 7, and the thickness thereof is, for example, 1 ⁇ m or more and 3 ⁇ m or less.
  • the organic insulating layer 8 is provided in order to flatten the surface of the upper layer of the pixel TFT 10P or to reduce the capacitance formed between a pixel electrode PE and a source line SL, which will be described later.
  • a lower transparent electrode 11 is provided on the interlayer insulating layer 9, and a dielectric layer 12 is provided so as to cover the lower transparent electrode 11.
  • An upper transparent electrode 13 is provided on the dielectric layer 12.
  • the upper transparent electrode 13 has a slit or a notch.
  • the lower transparent electrode 11 is a common electrode CE
  • the upper transparent electrode 13 is a pixel electrode PE.
  • Such an electrode structure is disclosed, for example, in International Publication No. 2012/086513.
  • the lower transparent electrode 11 may be the pixel electrode PE
  • the upper transparent electrode 13 may be the common electrode CE.
  • Such electrode structures are disclosed in, for example, Japanese Patent Application Laid-Open Nos. 2008-032899 and 2010-008758.
  • all of the disclosures of International Publication No. 2012/086513, Japanese Patent Application Laid-Open No. 2008-032899, and Japanese Patent Application Laid-Open No. 2010-008758 are incorporated herein by reference.
  • the pixel electrode PE (here, the upper transparent electrode 13) is separated for each pixel.
  • the drain electrode 6P of the pixel TFT 10P is electrically connected to the pixel electrode PE.
  • a contact hole (pixel contact hole) CH1 reaching the drain electrode 6P is formed in the interlayer insulating layer 9 and the dielectric layer 12, and the pixel contact hole is formed on the interlayer insulating layer 9 and in the pixel contact hole CH1.
  • An upper transparent electrode 13 is provided so as to be in direct contact with the drain electrode 6P in CH1.
  • the common electrode CE (here, the lower transparent electrode 11) may not be separated for each pixel.
  • the common electrode CE may be formed over substantially the entire display area 80 except for the area located on the pixel TFT 10P.
  • the common electrode CE has an opening 11a that overlaps the pixel TFT 10P and a contact hole CH1 for connecting the pixel TFT 10P and the pixel electrode PE when viewed from the normal direction of the substrate 1. ing.
  • a conductive layer (referred to as “first conductive layer”) formed from the same conductive film as the plurality of gate lines GL and a conductive film formed from the same conductive film as the plurality of source lines SL are formed.
  • FIG. 4 is a cross-sectional view schematically showing the periphery of the source / gate connection portion 20. As shown in FIG. 4, the first conductive layer 14 and the second conductive layer 15 are connected in the source / gate connection portion 20.
  • the first conductive layer 14 is provided on the substrate 1.
  • the first conductive layer 14 is formed of the same conductive film (gate metal film) as the plurality of gate lines GL.
  • the first conductive layer 14 is covered with the gate insulating layer 3.
  • An opening 3 a is formed in the gate insulating layer 3 so as to overlap a part of the first conductive layer 14 (that is, a part of the first conductive layer 14 is exposed).
  • the second conductive layer 15 is formed of the same conductive film (source metal film) as the plurality of source lines SL.
  • the second conductive layer 15 is formed on the gate insulating layer 3 and in the opening 3a, and is in direct contact with the first conductive layer 14 in the opening 3a. Thereby, the first conductive layer 14 and the second conductive layer 15 are electrically connected to each other.
  • the second conductive layer 15 is covered with the inorganic insulating layer 7.
  • An opening 8 a is formed in a region of the organic insulating layer 8 corresponding to the source / gate connection portion 20. That is, the source / gate connection portion 20 is not covered with the organic insulating layer 8. The effect obtained by such a configuration will be described with reference to FIGS. 5 (a) and 5 (b).
  • FIG. 5A is a cross-sectional view showing the periphery of the source / gate connection portion 20 of the active matrix substrate 900 of the comparative example.
  • the active matrix substrate 900 of the comparative example as shown in FIG. 5A, no opening is formed in the region of the organic insulating layer 8 corresponding to the source / gate connection portion 20. That is, the source / gate connection portion 20 is covered with the organic insulating layer 8.
  • microcracks mc are likely to occur in the inorganic insulating layer 7 due to film stress and thermal contraction of the laminated first conductive layer 14 and second conductive layer 15. Since the organic insulating layer 8 easily contains moisture, when the microcrack mc occurs in the inorganic insulating layer 7, the moisture from the organic insulating layer 8 enters the lower side of the inorganic insulating layer 7 through the microcrack mc, and the first This causes corrosion of the conductive layer 14 and the second conductive layer 15. Further, when corrosion progresses and reaches the oxide semiconductor TFT, there is a possibility that leakage occurs in the oxide semiconductor TFT.
  • the source / gate connection portion 20 is not covered with the organic insulating layer 8 as shown in FIG. Therefore, even if a microcrack mc occurs in the inorganic insulating layer 7 as shown in FIG. 5 (b), the organic insulating layer 8 does not exist on the inorganic insulating layer 7, so that intrusion of moisture from the microcrack mc is prevented. Therefore, a decrease in the reliability of the active matrix substrate 100 is suppressed.
  • Embodiments 1A to 1D an example of a place where the source / gate connection portion 20 that is not covered with the organic insulating layer 8 in the non-display region 90 is provided will be described.
  • FIG. 6 is a plan view schematically showing the periphery of a certain circuit TFT 10Q among the plurality of circuit TFTs 10Q included in the GDM circuit 40.
  • FIG. 7 is a cross-sectional view taken along line 7A-7A ′ in FIG.
  • the circuit TFT 10Q is an oxide semiconductor TFT.
  • the oxide semiconductor layer 4Q of the circuit TFT 10Q may be formed of the same oxide semiconductor film as the oxide semiconductor layer 4P of the pixel TFT 10P.
  • the source / gate connecting portion 20 is located in the vicinity of the circuit TFT 10Q.
  • the first conductive layer 14 extends from the gate electrode 2Q of the circuit TFT 10Q and is electrically connected to the gate electrode 2Q.
  • the second conductive layer 15 extends from the drain electrode 6Q of the circuit TFT 10Q and is electrically connected to the drain electrode 6Q. Therefore, in the circuit TFT 10Q, the gate electrode 2Q and the drain electrode 6Q are short-circuited (electrically connected). That is, the circuit TFT 10Q is a diode-connected TFT.
  • the diode-connected circuit TFT 10Q is used as a TFT that receives an output from the previous stage in a shift register circuit in the GDM circuit 40, for example.
  • An opening 8 a is formed in a region of the organic insulating layer 8 corresponding to the source / gate connection portion 20. That is, the source / gate connection portion 20 is not covered with the organic insulating layer 8.
  • the second conductive layer 15 includes an edge separated from the edge of the organic insulating layer 8 by a predetermined distance d when viewed from the normal direction of the substrate 1.
  • the circuit TFT 10 ⁇ / b> Q itself is covered with the organic insulating layer 8. The effect obtained by such a configuration will be described with reference to FIGS. 8 (a) and 8 (b).
  • FIG. 8A is a cross-sectional view showing the periphery of the source / gate connection portion 20 of the active matrix substrate 900A of the comparative example.
  • the active matrix substrate 900A of the comparative example as shown in FIG. 8A, no opening is formed in the region of the organic insulating layer 8 corresponding to the source / gate connection portion 20. That is, the source / gate connection portion 20 is covered with the organic insulating layer 8. Therefore, when a microcrack mc occurs in the inorganic insulating layer 7, moisture from the organic insulating layer 8 penetrates below the inorganic insulating layer 7 through the microcrack mc, and the first conductive layer 14 and the second conductive layer 15 Causes corrosion. Further, when corrosion progresses and reaches the circuit TFT 10Q, the oxide semiconductor layer 4Q is reduced by moisture, and the off-leak current of the circuit TFT 10Q increases.
  • the source / gate connection portion 20 is not covered with the organic insulating layer 8 as shown in FIGS. Therefore, even if a microcrack mc occurs in the inorganic insulating layer 7 as shown in FIG. 8B, the organic insulating layer 8 does not exist on the inorganic insulating layer 7, so that the first conductive layer 14 and the second conductive layer are formed from the microcrack mc. Intrusion of moisture into the layer 15 is prevented. Accordingly, a decrease in reliability of the active matrix substrate 100A is suppressed.
  • the distance from the source / gate connection portion 20 to the oxide semiconductor layer 4Q of the circuit TFT 10Q is relatively small. Intrusions tend to cause leaks. Therefore, it can be said that the significance of adopting the configuration of the embodiment of the present invention is great.
  • FIGS. 9A to 9D, FIGS. 10A to 10D, and FIGS. 11A to 11D are process sectional views showing the manufacturing process of the active matrix substrate 100A, and are not shown on the left side.
  • An area 90 (more specifically, an area shown in FIG. 7) is shown, and a display area 80 (more specifically, an area shown in FIG. 3) is shown on the right side.
  • the pixel TFT 10P, the circuit TFT 10Q, the gate wiring GL, the source wiring SL, and the like are formed on the substrate 1 by a known method.
  • a gate wiring layer including the gate wiring GL, the gate electrodes 2P and 2Q, and the first conductive layer 14 is formed on the substrate 1.
  • the substrate 1 for example, a glass substrate can be used.
  • the gate wiring layer is obtained by forming a gate conductive film (thickness: for example, 50 nm or more and 500 nm or less) on the substrate 1 by sputtering or the like, and patterning the conductive film using a photolithography process.
  • a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal thereof
  • Al aluminum
  • Mo molybdenum
  • Ta tantalum
  • Cr chromium
  • Ti titanium
  • Cu copper
  • a metal thereof A film containing nitride can be used as appropriate.
  • a laminated film in which these plural films are laminated may be used.
  • a laminated film in which a Cu film and a Ti film are formed in this order is used as the conductive film for the gate.
  • a gate insulating layer (thickness: for example, 200 nm to 500 nm) 3 is formed by CVD or the like so as to cover the gate wiring layer.
  • a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is appropriately used. it can.
  • the gate insulating layer 3 may have a stacked structure.
  • a laminated film having a SiNx layer as a lower layer and an SiOx layer as an upper layer is formed.
  • an oxide semiconductor film is formed on the gate insulating layer 3, and this oxide semiconductor film (thickness: for example, 10 nm or more and 200 nm or less) is patterned using a photolithography process.
  • this oxide semiconductor film thickness: for example, 10 nm or more and 200 nm or less
  • the oxide semiconductor film may have a stacked structure.
  • an opening 3a for exposing a part of the first conductive layer 14 is formed in the gate insulating layer 3 by using a photolithography process.
  • a source conductive film (thickness: for example, 50 nm to 500 nm) is formed on the substrate 1, and the source conductive film is patterned using a photolithography process.
  • the source wiring SL, the source electrodes 5P and 5Q and the drain electrodes 6P and 6Q in contact with the oxide semiconductor layers 4P and 4Q are formed.
  • the pixel TFT 10P and the circuit TFT 10Q are obtained.
  • the second conductive layer 15 is also formed. Since the second conductive layer 15 is formed on the gate insulating layer 3 and in the opening 3 a of the gate insulating layer 3, the source / gate connecting portion 20 in which the first conductive layer 14 and the second conductive layer 15 are connected.
  • a source conductive film a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal thereof
  • a film containing nitride can be used as appropriate.
  • a laminated film in which these plural films are laminated may be used.
  • a laminated film in which a Cu film and a Ti film are formed in this order is used as the source conductive film.
  • the inorganic insulating layer 7 (thickness: for example, 100 nm to 500 nm, preferably 150 nm to 500 nm) is formed by CVD, for example, so as to cover the pixel TFT 10P and the circuit TFT 10Q.
  • the inorganic insulating layer 7 include inorganic insulating films (silicon oxide (SiOx) film, silicon nitride (SiNx) film, silicon oxynitride (SiOxNy; x> y) film, silicon nitride oxide (SiNxOy; x> y) film). Passivation film) can be used.
  • the inorganic insulating layer 7 may have a laminated structure.
  • an organic insulating layer 8 (thickness: for example, 1 ⁇ m to 3 ⁇ m, preferably 2 ⁇ m to 3 ⁇ m) is formed on the inorganic insulating layer 7.
  • a material of the organic insulating layer 8 for example, a photosensitive resin material can be used.
  • the opening 8a located on the source / gate connection 20 and the drain of the pixel TFT 10P in the inorganic insulating layer 7 are formed.
  • An opening 8b that exposes a portion located on the electrode 6P is formed.
  • a photosensitive resin material is used as the material of the organic insulating layer 8, such patterning can be performed by performing exposure / development through a mask.
  • a first transparent conductive film (thickness: for example, 50 nm or more and 200 nm or less) is formed on the organic insulating layer 8, and the first transparent conductive film is formed by photolithography.
  • the lower transparent electrode 11 (common electrode CE) is formed by patterning using a process.
  • the first transparent conductive film for example, an ITO (indium / tin oxide) film, an In—Zn—O-based oxide (indium / zinc oxide) film, a ZnO film (zinc oxide film), or the like can be used.
  • an ITO film is formed as the transparent conductive film.
  • a dielectric layer 12 (thickness: 70 nm or more and 300 nm or less) covering the lower transparent electrode 11 is formed.
  • a silicon nitride (SiNx) film, a silicon oxide (SiOx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film, or the like can be used as appropriate.
  • a SiNx film is formed as the dielectric layer layer 12.
  • a resist layer (not shown) is formed, and the dielectric layer 12 and the inorganic insulating layer 7 are etched using the resist layer and the organic insulating layer 8 as an etching mask.
  • a pixel contact hole CH1 is formed.
  • a second transparent conductive film is formed on the dielectric layer 12 and in the pixel contact hole CH1, and this second transparent conductive film is patterned by using a photolithography process.
  • the upper transparent electrode 13 pixel electrode PE
  • a suitable material and thickness of the second transparent conductive film may be the same as those of the first transparent conductive film.
  • an ITO film is formed as the transparent conductive film.
  • the active matrix substrate 100A can be manufactured.
  • the distance d (see FIG. 7) from the edge of the second conductive layer 15 to the edge of the organic insulating layer 8 is preferably set in consideration of process accuracy in the manufacturing process of the active matrix substrate 100A. Specifically, the distance d is preferably 1.0 ⁇ m or more when the substrate size is relatively small, and is preferably 3.0 ⁇ m or more when the substrate size is relatively large. Hereinafter, the reason will be described.
  • the photo-alignment accuracy is about ⁇ 0.5 ⁇ m
  • the line width variation of the source wiring layer and the organic insulating layer 8 is about ⁇ 0.25 ⁇ m. . Therefore, by setting the distance d to 1.0 ⁇ m or more, the edge of the second conductive layer 15 can be prevented from being covered with the organic insulating layer 8.
  • the photo alignment accuracy is about ⁇ 1.0 ⁇ m
  • the line width variations of the source wiring layer and the organic insulating layer 8 are about ⁇ 1.0 ⁇ m, respectively. It is. Therefore, the edge of the second conductive layer 15 can be prevented from being covered with the organic insulating layer 8 by setting the distance d to 3.0 ⁇ m or more.
  • FIG. 12 is a plan view schematically showing the periphery of the GDM wiring region 50.
  • 13 is a cross-sectional view taken along line 13A-13A ′ in FIG.
  • a plurality of basic wirings 51 extending in a predetermined direction are formed in the GDM wiring region 50.
  • a plurality of branch wirings 52 extending in a direction intersecting (for example, orthogonal to) the direction in which the plurality of main wirings 51 extend are formed.
  • the plurality of branch lines 52 connect the plurality of main lines 51 and the GDM circuit 40.
  • the source / gate connection portion 20 is a portion for connecting the main wiring 51 and the branch wiring 52 corresponding thereto.
  • the plurality of main lines 51 are formed from the same conductive film as the plurality of gate lines GL
  • the plurality of branch lines 52 are formed from the same conductive film as the plurality of source lines SL.
  • a part of the main wiring 51 is the first conductive layer 14, and a part of the branch wiring 52 is the second conductive layer 15.
  • An opening 8 a is formed in a region of the organic insulating layer 8 corresponding to the source / gate connection portion 20. That is, the source / gate connection portion 20 is not covered with the organic insulating layer 8. Therefore, as shown in FIG. 14, even if the microcrack mc occurs in the inorganic insulating layer 7, the organic insulating layer 8 does not exist on the microcrack mc, so that the first conductive layer 14 and the second conductive layer 15 start from the microcrack mc. Intrusion of moisture into the water is prevented. Therefore, a decrease in the reliability of the active matrix substrate 100B is suppressed.
  • the main wiring 51 is formed from the same conductive film as the gate wiring GL
  • the branch wiring 52 is formed from the same conductive film as the source wiring SL.
  • the main wiring 51 may be formed of the same conductive film as the source wiring SL
  • the branch wiring 52 may be formed of the same conductive film as the gate wiring GL.
  • FIG. 15 is a plan view schematically showing the periphery of the circuit TFT 10Q that finally outputs the scanning signal to the gate wiring GL among the plurality of circuit TFTs 10Q of the GDM circuit 40.
  • FIG. 16 is a cross-sectional view taken along the line 16A-16A ′ in FIG.
  • the circuit TFT 10Q is an oxide semiconductor TFT.
  • the oxide semiconductor layer 4Q of the circuit TFT 10Q is formed of the same oxide semiconductor film as the oxide semiconductor layer 4P of the pixel TFT 10P.
  • the source / gate connection unit 20 connects the GDM circuit 40 and a gate line GL among the plurality of gate lines GL between the GDM circuit 40 and the display region 80. It is a part to do.
  • the first conductive layer 14 constituting the source / gate connection 20 is one end of the gate wiring GL.
  • the second conductive layer 15 extends from the drain electrode 6Q of the circuit TFT 10Q and is electrically connected to the drain electrode 6Q. Since the second conductive layer 15 is connected to the first conductive layer 14 in the source / gate connection portion 20, a scanning signal can be output from the GDM circuit 40 to the gate wiring GL.
  • An opening 8 a is formed in a region of the organic insulating layer 8 corresponding to the source / gate connection portion 20. That is, the source / gate connection portion 20 is not covered with the organic insulating layer 8. Therefore, as shown in FIG. 17, even if a microcrack mc occurs in the inorganic insulating layer 7, the organic insulating layer 8 does not exist on the microcrack mc, so that the first conductive layer 14 and the second conductive layer 15 start from the microcrack mc. Intrusion of moisture into the water is prevented. Accordingly, a decrease in the reliability of the active matrix substrate 100C is suppressed.
  • FIG. 18 is a plan view schematically showing the periphery of the inspection circuit 60.
  • FIG. 19 is a cross-sectional view taken along the line 19A-19A ′ in FIG.
  • the inspection circuit 60 includes a plurality of inspection TFTs 10R and a plurality of inspection wirings 61 that supply signals to the plurality of inspection TFTs 10R.
  • Each of the plurality of inspection TFTs 10R includes a gate electrode 2R, an oxide semiconductor layer 4R, a source electrode 5R, and a drain electrode 6R. That is, the inspection TFT 10R is an oxide semiconductor TFT.
  • the oxide semiconductor layer 4R of the inspection TFT 10R may be formed of the same oxide semiconductor film as the oxide semiconductor layer 4P of the pixel TFT 10P.
  • the plurality of inspection wirings 61 include an inspection gate wiring 61G and an inspection source wiring 61S.
  • the inspection gate wiring 61G is connected to the inspection gate terminal TG in the inspection terminal region 68.
  • the inspection source wiring 61 ⁇ / b> S is connected to the inspection source terminal TS in the inspection terminal region 68.
  • the plurality of inspection wirings 61 including the inspection gate wiring 61G and the inspection source wiring 61S are formed of the same conductive film as the plurality of gate wirings GL.
  • the gate electrode 2R of the inspection TFT 10R is electrically connected to the inspection gate wiring 61G.
  • the source electrode 5R of the inspection TFT 10R is electrically connected to the inspection source wiring 61S.
  • the drain electrode 6R of the inspection TFT 10R is electrically connected to any of the plurality of source lines SL.
  • all inspection TFTs 10R are turned on by a signal supplied from the inspection gate terminal TG to the gate electrode 2R of the inspection TFT 10R via the inspection gate wiring 61G.
  • a signal is supplied from the inspection source terminal TS to each source wiring SL via the inspection source wiring 61S and the on-state inspection TFT 10R, and a lighting inspection can be performed.
  • the gate voltage of the inspection TFT 10R is controlled so that the inspection TFT 10R is turned off.
  • the source / gate connection portion 20 is a portion that connects the inspection TFT 10R and the corresponding inspection wiring 61 (in this case, the inspection source wiring 61S).
  • a part of the inspection source wiring 61S is the first conductive layer 14, and a part extending from the source electrode 5R of the inspection TFT 10R is the second conductive layer 15.
  • An opening 8 a is formed in a region of the organic insulating layer 8 corresponding to the source / gate connection portion 20. That is, the source / gate connection portion 20 is not covered with the organic insulating layer 8. Therefore, as shown in FIG. 20, even if a microcrack mc occurs in the inorganic insulating layer 7, the organic insulating layer 8 does not exist thereon, so that the first conductive layer 14 and the second conductive layer 15 start from the microcrack mc. Intrusion of moisture into the water is prevented. Therefore, a decrease in the reliability of the active matrix substrate 100D is suppressed.
  • one inspection TFT 10R may be provided for two or more source lines SL.
  • a semiconductor chip constituting the gate driver may be mounted on the active matrix substrate.
  • the configuration of the inspection circuit in that case is the same as the configuration shown in FIG. However, the drain electrode 6R of the inspection TFT 10R is connected to the corresponding gate wiring GL. A signal supplied from the inspection source wiring 61S is input to each gate wiring GL via the inspection TFT 10R.
  • the structure of the pixel TFT 10P, the circuit TFT 10Q, and the inspection TFT 10R is not limited to the above-described example.
  • the pixel TFT 10P, circuit TFT 10Q, and inspection TFT 10R may have a top contact structure in which the source electrode and the drain electrode are in contact with the upper surface of the semiconductor layer, or a bottom contact in which the source electrode and the drain electrode are in contact with the lower surface of the semiconductor layer. You may have a structure.
  • the pixel TFT 10P, the circuit TFT 10Q, and the inspection TFT 10R may have a channel etch structure or an etch stop structure.
  • an etch stop layer is formed on the channel region.
  • the lower surfaces of the end portions on the channel side of the source electrode and the drain electrode are located on the etch stop layer, for example.
  • an etch stop type TFT is formed by forming an etch stop layer that covers a channel region of an oxide semiconductor layer, and then forming a conductive film for a source / drain electrode on the oxide semiconductor layer and the etch stop layer. However, it is formed by performing source / drain separation.
  • the etch stop layer is not formed on the channel region, and the lower surfaces of the end portions on the channel side of the source electrode and the drain electrode are in contact with the upper surface of the oxide semiconductor layer. Is arranged.
  • a channel etch type TFT is formed, for example, by forming a conductive film for a source / drain electrode on an oxide semiconductor layer and performing source / drain separation. In the source / drain separation step, the surface portion of the channel region may be etched.
  • the oxide semiconductor included in the oxide semiconductor layers 4P, 4Q, and 4R may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layers 4P, 4Q, and 4R may have a stacked structure of two or more layers.
  • the oxide semiconductor layers 4P, 4Q, and 4R may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer. .
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer may be larger than the energy gap of the oxide semiconductor included in the lower layer. preferable. However, when the difference in energy gap between these layers is relatively small, the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layers 4P, 4Q, and 4R may include, for example, at least one metal element of In, Ga, and Zn.
  • the oxide semiconductor layers 5P and 5Q include, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such oxide semiconductor layers 5P and 5Q can be formed of an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline (including a crystalline portion).
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the oxide semiconductor layers 4P, 4Q, and 4R may include other oxide semiconductors instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layers 4P, 4Q, and 4R include an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, a Zn— -Ti-O based semiconductor, Cd-Ge-O based semiconductor, Cd-Pb-O based semiconductor, CdO (cadmium oxide), Mg-Zn-O based semiconductor, In-Ga-Sn-O based semiconductor, In-Ga A —O based semiconductor, a Zr—In—Zn—O based semiconductor, an Hf—In—Zn—O based semiconductor, an Al—Ga—Zn—O based semiconductor, a Ga—Zn—O based semiconductor, or the like may be included.
  • the active matrix substrate in this embodiment includes an oxide semiconductor TFT and a crystalline silicon TFT formed on the same substrate.
  • an oxide semiconductor TFT having an In—Ga—Zn—O-based semiconductor film as an active layer is used as the pixel TFT.
  • the pixel TFT 10P described with reference to FIGS. 2 and 3 can be used as the pixel TFT.
  • a part of a peripheral drive circuit (for example, a gate driver) is integrally (monolithically) formed on the same substrate as the pixel TFT.
  • the remaining part of the peripheral drive circuit (for example, a source driver) is mounted on the substrate by, for example, COG mounting.
  • the peripheral drive circuit is provided in a non-display area (frame area).
  • TFT circuit TFT
  • a crystalline silicon TFT having a polycrystalline silicon film as an active layer is used.
  • an oxide semiconductor TFT is used as the pixel TFT and a crystalline silicon TFT is used as the circuit TFT
  • power consumption can be reduced in the display region, and further, the frame region can be reduced.
  • a crystalline silicon TFT can be used as the inspection TFT provided in the non-display area.
  • the active matrix substrate of this embodiment includes the oxide semiconductor TFT including the oxide semiconductor layer as the first TFT (pixel TFT) provided in the display region, and the second TFT (in the non-display region) ( As the circuit TFT or the inspection TFT), a crystalline silicon TFT including a crystalline silicon semiconductor layer is provided.
  • FIG. 21 is a cross-sectional view illustrating the first TFT (pixel TFT 10P) and the second TFT (circuit TFT 10Q or inspection TFT 10R) in the active matrix substrate 200 of the present embodiment.
  • the pixel TFT 10P is an oxide semiconductor TFT having a bottom gate structure
  • the circuit TFT 10Q and the inspection TFT 10R are crystalline silicon TFTs having a top gate structure.
  • planar structure of the active matrix substrate 200 is the same as that described with reference to FIG.
  • a pixel TFT 10P is formed in each pixel of the display region 80, and a circuit TFT 10Q and an inspection TFT 10R are formed in the non-display region 90.
  • the active matrix substrate 200 includes a substrate 1, a base film 16 formed on the surface of the substrate 1, a pixel TFT 10P formed on the base film 16, a circuit TFT 10Q and an inspection TFT 10R formed on the base film 16. And.
  • the circuit TFT 10Q and the inspection TFT 10R are crystalline silicon TFTs having an active region mainly containing crystalline silicon.
  • the pixel TFT 10P is an oxide semiconductor TFT having an active region mainly including an oxide semiconductor.
  • the circuit TFT 10Q, the inspection TFT 10R, and the pixel TFT 10P are integrally formed on the substrate 1.
  • the “active region” refers to a region where a channel is formed in a semiconductor layer serving as an active layer of a TFT, and is also referred to as a “channel region”.
  • the circuit TFT 10Q and the inspection TFT 10R include a crystalline silicon semiconductor layer (for example, a low temperature polysilicon layer) 17 formed on the base film 16, a lower insulating layer 18 covering the crystalline silicon semiconductor layer 17, and a lower insulating layer 18 It has gate electrodes 2Q and 2R provided on the top. A portion of the lower insulating layer 18 located between the crystalline silicon semiconductor layer 17 and the gate electrodes 2Q and 2R functions as a gate insulating film for the circuit TFT 10Q and the inspection TFT 10R.
  • the crystalline silicon semiconductor layer 17 has a region (active region) 17c where a channel is formed, and a source region 17s and a drain region 17d located on both sides of the active region, respectively.
  • the portion of the crystalline silicon semiconductor layer 17 that overlaps with the gate electrodes 2Q and 2R via the lower insulating layer 18 becomes the active region 17c.
  • the circuit TFT 10Q and the inspection TFT 10R also have source electrodes 5Q and 5R and drain electrodes 6Q and 6R connected to the source region 17s and the drain region 17d, respectively.
  • the source electrodes 5Q and 5R and the drain electrodes 6Q and 6R are provided on an interlayer insulating film (here, the gate insulating layer 3) that covers the gate electrodes 2Q and 2R and the crystalline silicon semiconductor layer 17, and are formed in the interlayer insulating film.
  • the contact hole may be connected to the crystalline silicon semiconductor layer 17.
  • the pixel TFT 10 ⁇ / b> P includes a gate electrode 2 ⁇ / b> P provided on the base film 16, a gate insulating layer 3 covering the gate electrode 2 ⁇ / b> P, and an oxide semiconductor layer 4 ⁇ / b> P disposed on the gate insulating layer 3.
  • the lower insulating layer 18 that is a gate insulating film of the circuit TFT 10Q and the inspection TFT 10R may be extended to a region where the pixel TFT 10P is formed.
  • a portion of the gate insulating layer 3 located between the gate electrode 2P and the oxide semiconductor layer 4P functions as a gate insulating film of the pixel TFT 10P.
  • the oxide semiconductor layer 4P includes a region (active region) 4c where a channel is formed, and a source contact region 4s and a drain contact region 4d located on both sides of the active region, respectively.
  • a portion of the oxide semiconductor layer 4P that overlaps with the gate electrode 2P through the gate insulating layer 3 becomes the active region 4c.
  • the pixel TFT 10P further includes a source electrode 5P and a drain electrode 6P connected to the source contact region 4s and the drain contact region 4d, respectively.
  • a configuration in which the base film 16 is not provided on the substrate 1 is also possible.
  • the circuit TFT 10Q, the inspection TFT 10R, and the pixel TFT 10P are covered with an inorganic insulating layer (passivation film) 7 and an organic insulating layer (flattening film) 8.
  • the gate electrode 2P, the source electrode 5P, and the drain electrode 6P of the pixel TFT 10P are connected to a gate wiring (not shown), a source wiring (not shown), and a pixel electrode PE (upper transparent electrode 13), respectively.
  • the drain electrode 6 ⁇ / b> P is connected to the corresponding pixel electrode PE in the opening formed in the inorganic insulating layer 7 and the organic insulating layer 8.
  • a display signal is supplied to the source electrode 5P via the source line, and necessary charges are written to the pixel electrode PE based on the scanning signal from the gate line.
  • a lower transparent electrode 11 is formed as a common electrode CE on the organic insulating layer 8, and a dielectric layer 12 is formed between the lower transparent electrode 11 (common electrode CE) and the pixel electrode PE.
  • the pixel electrode PE may be provided with a slit-shaped opening.
  • Such an active matrix substrate 200 can be applied to an FFS mode liquid crystal display device, for example.
  • an electric field expressed by electric lines of force that exit from the pixel electrode PE pass through a liquid crystal layer (not shown), and further pass through the slit-like opening of the pixel electrode PE to the common electrode CE is generated.
  • This electric field has a component transverse to the liquid crystal layer.
  • a horizontal electric field can be applied to the liquid crystal layer.
  • the horizontal electric field method has an advantage that a wider viewing angle can be realized than the vertical electric field method because liquid crystal molecules do not rise from the substrate.
  • the circuit TFT 10Q and the inspection TFT 10R have a top gate structure in which a crystalline silicon semiconductor layer 17 is disposed between the gate electrodes 2Q and 2R and the substrate 1 (the base film 16).
  • the pixel TFT 10P has a bottom gate structure in which the gate electrode 2P is disposed between the oxide semiconductor layer 4P and the substrate 1 (base film 16).
  • the TFT structure of the circuit TFT 10Q, the inspection TFT 10R, and the pixel TFT 10P is not limited to the above.
  • the circuit TFT 10Q, the inspection TFT 10R, and the pixel TFT 10P may have the same TFT structure.
  • the circuit TFT 10Q and the inspection TFT 10R may have a bottom gate structure
  • the pixel TFT 10P may have a top gate structure.
  • a channel etch type or an etch stop type may be used.
  • the gate insulating layer 3 which is a gate insulating film of the pixel TFT 10P is extended to a region where the circuit TFT 10Q and the inspection TFT 10R are formed, and the gate electrodes 2Q and 2R of the circuit TFT 10Q and the inspection TFT 10R and the crystalline silicon semiconductor layer. 17 may function as an interlayer insulating film covering 17.
  • the gate insulating layer 3 has a laminated structure. It may be.
  • the gate insulating layer 3 includes a hydrogen donating layer (for example, a silicon nitride layer) capable of supplying hydrogen, and an oxygen donating layer (for example, an oxidation layer) disposed on the hydrogen donating layer. (A silicon layer).
  • a hydrogen donating layer for example, a silicon nitride layer
  • an oxygen donating layer for example, an oxidation layer
  • the gate electrodes 2Q and 2R of the circuit TFT 10Q and the inspection TFT 10R and the gate electrode 2P of the pixel TFT 10P may be formed in the same layer.
  • the source electrode 5Q and the drain electrode 6Q of the circuit TFT 10Q, the source electrode 5R and the drain electrode 6R of the inspection TFT 10R, and the source electrode 5P and the drain electrode 6P of the pixel TFT 10P are formed in the same layer. Also good. “Formed in the same layer” means formed using the same film (conductive film). Thereby, the increase in the number of manufacturing processes and manufacturing cost can be suppressed.
  • the source / gate connection portion in the non-display area 90 is not covered with the organic insulating layer 8, so that an effect of improving reliability can be obtained.
  • an example will be specifically described as Embodiments 2A to 2E.
  • FIG. 22 is a plan view schematically showing the periphery of a certain circuit TFT 10Q among a plurality of circuit TFTs 10Q included in the GDM circuit 40.
  • FIG. 23 is a cross-sectional view taken along line 23A-23A ′ in FIG.
  • the circuit TFT 10Q shown in FIGS. 22 and 23 includes a gate electrode 2Q, a crystalline silicon semiconductor layer 17, a source electrode 5Q, and a drain electrode 6Q. That is, the circuit TFT 10Q is a crystalline silicon TFT.
  • the source / gate connection portion 20 is located in the vicinity of the circuit TFT 10Q.
  • the first conductive layer 14 extends from the gate electrode 2Q of the circuit TFT 10Q and is electrically connected to the gate electrode 2Q.
  • the first conductive layer 14 and the second conductive layer 15 are connected.
  • An opening 8 a is formed in a region of the organic insulating layer 8 corresponding to the source / gate connection portion 20. That is, the source / gate connection portion 20 is not covered with the organic insulating layer 8. Therefore, as shown in FIG. 24, even if the microcrack mc occurs in the inorganic insulating layer 7, the organic insulating layer 8 does not exist thereon, so the first conductive layer 14 and the second conductive layer 15 start from the microcrack mc. Intrusion of moisture into the water is prevented. Therefore, a decrease in the reliability of the active matrix substrate 200A is suppressed.
  • a step of forming a low temperature polysilicon layer) 17 and a step of forming a lower insulating layer 18 covering the crystalline silicon semiconductor layer 17 are added.
  • a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film, or the like can be used.
  • the base film 16 may have a laminated structure.
  • the crystalline silicon semiconductor layer 17 is formed by first forming an amorphous silicon (a-Si) film on the base film 16, and then crystallizing the a-Si film and then patterning it. Can do.
  • a-Si amorphous silicon
  • the a-Si film can be crystallized using various known methods, for example, laser annealing.
  • a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film, or the like can be used.
  • the lower insulating layer 18 may have a laminated structure.
  • a SiOx film is formed as the inorganic insulating layer 7.
  • FIG. 25 is a plan view schematically showing the periphery of the GDM wiring region 50.
  • FIG. 26 is a cross-sectional view taken along line 26A-26A ′ in FIG.
  • a plurality of basic wirings 51 extending in a predetermined direction are formed in the GDM wiring region 50.
  • a plurality of branch wirings 52 extending in a direction intersecting (for example, orthogonal to) the direction in which the plurality of main wirings 51 extend are formed in the GDM wiring region 50.
  • the plurality of branch lines 52 connect the plurality of main lines 51 and the GDM circuit 40.
  • the source / gate connection portion 20 is a portion for connecting the main wiring 51 and the branch wiring 52 corresponding thereto.
  • the plurality of main lines 51 are formed from the same conductive film as the plurality of gate lines GL
  • the plurality of branch lines 52 are formed from the same conductive film as the plurality of source lines SL.
  • a part of the main wiring 51 is the first conductive layer 14, and a part of the branch wiring 52 is the second conductive layer 15.
  • An opening 8 a is formed in a region of the organic insulating layer 8 corresponding to the source / gate connection portion 20. That is, the source / gate connection portion 20 is not covered with the organic insulating layer 8. Therefore, as shown in FIG. 27, even if the microcrack mc occurs in the inorganic insulating layer 7, the organic insulating layer 8 does not exist thereon, so that the first conductive layer 14 and the second conductive layer 15 start from the microcrack mc. Intrusion of moisture into the water is prevented. Therefore, a decrease in the reliability of the active matrix substrate 200B is suppressed.
  • the main wiring 51 is formed from the same conductive film as the gate wiring GL and the branch wiring 52 is formed from the same conductive film as the source wiring SL.
  • the main wiring 51 may be formed of the same conductive film as the source wiring SL
  • the branch wiring 52 may be formed of the same conductive film as the gate wiring GL.
  • FIG. 28 is a plan view schematically showing the periphery of the circuit TFT 10Q that finally outputs the scanning signal to the gate wiring GL among the plurality of circuit TFTs 10Q of the GDM circuit 40.
  • FIG. 29 is a sectional view taken along line 29A-29A ′ in FIG.
  • the circuit TFT 10Q shown in FIGS. 28 and 29 has a gate electrode 2Q, a crystalline silicon semiconductor layer 17, a source electrode 5Q, and a drain electrode 6Q. That is, the circuit TFT 10Q is a crystalline silicon TFT.
  • the source / gate connection unit 20 connects the GDM circuit 40 and a gate wiring GL among the plurality of gate wirings GL between the GDM circuit 40 and the display region 80. It is a part to do.
  • the first conductive layer 14 constituting the source / gate connection 20 is one end of the gate wiring GL.
  • the second conductive layer 15 extends from the drain electrode 6Q of the circuit TFT 10Q and is electrically connected to the drain electrode 6Q. Since the second conductive layer 15 is connected to the first conductive layer 14 in the source / gate connection portion 20, a scanning signal can be output from the GDM circuit 40 to the gate wiring GL.
  • An opening 8 a is formed in a region of the organic insulating layer 8 corresponding to the source / gate connection portion 20. That is, the source / gate connection portion 20 is not covered with the organic insulating layer 8. Therefore, as shown in FIG. 30, even if a microcrack mc occurs in the inorganic insulating layer 7, the organic insulating layer 8 does not exist on the microcrack mc, so that the first conductive layer 14 and the second conductive layer 15 start from the microcrack mc. Intrusion of moisture into the water is prevented. Accordingly, a decrease in the reliability of the active matrix substrate 200C is suppressed.
  • FIG. 31 is a plan view schematically showing the periphery of the inspection circuit 60.
  • 32 is a cross-sectional view taken along line 32A-32A ′ of FIG.
  • the inspection circuit 60 includes a plurality of inspection TFTs 10R and a plurality of inspection wirings 61 for supplying signals to the plurality of inspection TFTs 10R.
  • Each of the plurality of inspection TFTs 10R includes a gate electrode 2R, a crystalline silicon semiconductor layer 17, a source electrode 5R, and a drain electrode 6R. That is, the inspection TFT 10R is a crystalline silicon TFT.
  • the plurality of inspection wirings 61 include an inspection gate wiring 61G and an inspection source wiring 61S.
  • the inspection gate wiring 61G is connected to the inspection gate terminal TG in the inspection terminal region 68.
  • the inspection source wiring 61 ⁇ / b> S is connected to the inspection source terminal TS in the inspection terminal region 68.
  • the plurality of inspection wirings 61 including the inspection gate wiring 61G and the inspection source wiring 61S are formed of the same conductive film as the plurality of gate wirings GL.
  • the gate electrode 2R of the inspection TFT 10R is electrically connected to the inspection gate wiring 61G.
  • the source electrode 5R of the inspection TFT 10R is electrically connected to the inspection source wiring 61S.
  • the drain electrode 6R of the inspection TFT 10R is electrically connected to any of the plurality of source lines SL.
  • all inspection TFTs 10R are turned on by a signal supplied from the inspection gate terminal TG to the gate electrode 2R of the inspection TFT 10R via the inspection gate wiring 61G.
  • a signal is supplied from the inspection source terminal TS to each source wiring SL via the inspection source wiring 61S and the on-state inspection TFT 10R, and a lighting inspection can be performed.
  • the gate voltage of the inspection TFT 10R is controlled so that the inspection TFT 10R is turned off.
  • the source / gate connection portion 20 is a portion that connects the inspection TFT 10R and the corresponding inspection wiring 61 (in this case, the inspection source wiring 61S).
  • a part of the inspection source wiring 61S is the first conductive layer 14, and a part extending from the source electrode 5R of the inspection TFT 10R is the second conductive layer 15.
  • An opening 8 a is formed in a region of the organic insulating layer 8 corresponding to the source / gate connection portion 20. That is, the source / gate connection portion 20 is not covered with the organic insulating layer 8. Therefore, as shown in FIG. 33, even if the microcrack mc occurs in the inorganic insulating layer 7, the organic insulating layer 8 does not exist thereon, so that the first conductive layer 14 and the second conductive layer 15 are formed from the microcrack mc. Intrusion of moisture into the water is prevented. Therefore, a decrease in the reliability of the active matrix substrate 200D is suppressed.
  • one inspection TFT 10R may be provided for two or more source lines SL.
  • a semiconductor chip constituting the gate driver may be mounted on the active matrix substrate.
  • the configuration of the inspection circuit in that case is the same as the configuration shown in FIG. However, the drain electrode 6R of the inspection TFT 10R is connected to the corresponding gate wiring GL. A signal supplied from the inspection source wiring 61S is input to each gate wiring GL via the inspection TFT 10R.
  • a source driver (source wiring drive circuit) may be formed monolithically on the active matrix substrate 200 (on the substrate 1).
  • a source driver is referred to as a source driver monolithic (SDM) circuit. Since the source / gate connection portion 20 located in the source driver monolithic circuit is not covered with the organic insulating layer 8, it is possible to prevent moisture from entering from the microcracks mc generated in the inorganic insulating layer 7.
  • the active matrix substrate 200 may be provided with a source switching (Source-Shared Driving: SSD) circuit.
  • the SSD circuit distributes video data from one video signal line from each terminal of the source driver to a plurality of source lines SL. A similar effect can be obtained by not covering the source / gate connection portion 20 located in the SSD circuit with the organic insulating layer 8.
  • FIG. 44 is a plan view schematically showing the periphery of the SDM wiring region 70.
  • 45 is a cross-sectional view taken along the line 45A-45A 'in FIG.
  • a plurality of basic wirings 71 extending in a predetermined direction are formed in the SDM wiring region 70.
  • a plurality of branch wirings 72 extending in a direction intersecting (for example, orthogonal to) the direction in which the plurality of main wirings 71 extend are formed.
  • the plurality of branch lines 72 connect the plurality of main lines 71 and the SDM circuit 78.
  • the source / gate connection portion 20 is a portion for connecting the main wiring 71 and the branch wiring 72 corresponding thereto.
  • the plurality of main lines 71 are formed from the same conductive film as the plurality of gate lines GL
  • the plurality of branch lines 72 are formed from the same conductive film as the plurality of source lines SL.
  • a part of the main wiring 71 is the first conductive layer 14, and a part of the branch wiring 72 is the second conductive layer 15.
  • An opening 8 a is formed in a region of the organic insulating layer 8 corresponding to the source / gate connection portion 20. That is, the source / gate connection portion 20 is not covered with the organic insulating layer 8. Therefore, as shown in FIG. 46, even if a microcrack mc occurs in the inorganic insulating layer 7, the organic insulating layer 8 does not exist on the inorganic insulating layer 7, so that the first conductive layer 14 and the second conductive layer 15 are formed from the microcrack mc. Intrusion of moisture into the water is prevented. Therefore, a decrease in the reliability of the active matrix substrate 200E is suppressed.
  • the main wiring 71 is formed of the same conductive film as the gate wiring GL and the branch wiring 72 is formed of the same conductive film as the source wiring SL.
  • the main wiring 71 may be formed of the same conductive film as the source wiring SL
  • the branch wiring 72 may be formed of the same conductive film as the gate wiring GL.
  • the source / gate connection portion 20 in the non-display region 90 is covered with the organic insulating layer 8.
  • the organic insulating layer 8 does not necessarily exist throughout the non-display area 90. That is, the non-display region 90 includes both a region where the organic insulating layer 8 is not formed and a region where the organic insulating layer 8 is formed.
  • a region where the organic insulating layer 8 is preferably not formed and a region where the organic insulating layer 8 is preferably formed will be specifically described.
  • the region where the organic insulating layer 8 is preferably not formed is, for example, the following regions (1), (2), and (3).
  • the area (1) is the source-gate connection 20 (shown in FIG. 4 and the like) already described. Since the organic insulating layer 8 is not formed on the source / gate connection portion 20, it is possible to suppress a decrease in reliability due to the microcrack mc generated in the inorganic insulating layer 7.
  • the conductive layer (wiring or electrode) formed from the same conductive film as the gate wiring GL is insulated from the conductive layer (wiring or electrode) formed from the same conductive film as the source wiring GL.
  • metal ions move under the influence of the electric field, so-called ion migration may occur, Causes a short circuit.
  • the organic insulating layer 8 that easily contains moisture at the intersection between the gate wiring layer and the source wiring layer, the occurrence of such ion migration can be suppressed.
  • the organic insulating layer 8 has an opening 8c corresponding to such a region, that is, the organic insulating layer 8 is not formed in such a region. The occurrence of the above-described ion migration and the accompanying short circuit can be suppressed.
  • the liquid crystal display device 1000 includes an active matrix substrate 100 (200), a counter substrate 400 arranged to face the active matrix substrate 100 (200), the active matrix substrate 100 (200), and And a liquid crystal layer (display medium layer) 30 provided between the counter substrates 400.
  • the non-display area 90 includes a seal area SR surrounding the display area 80.
  • An annular sealing material 31 is formed in the sealing region SR, and the active matrix substrate 100 (200) and the counter substrate 400 are bonded to each other by the sealing material 31.
  • a groove 8d that substantially surrounds the display region 80 is formed in the organic insulating layer 8 of the active matrix substrate 100 (200). Is formed.
  • FIG. 38 is a cross-sectional view showing the periphery of the groove 8d of the active matrix substrate 100 (200), and shows a cross section taken along the line 38A-38A 'in FIG.
  • the organic insulating layer 8 includes a portion that is located in the non-display region 90 and that has a groove 8 d that substantially surrounds the display region 80.
  • FIG. 38 shows the alignment film 19 provided on the outermost surface of the active matrix substrate 100 (200).
  • the alignment film 19 can be formed by applying (applying) an alignment film material to the substrate surface, followed by baking or the like.
  • an inkjet method is often used for providing an alignment film material.
  • the ink-jet method has advantages such as direct drawing, low contamination due to a non-contact process, and shortening of working time.
  • the alignment film material is applied in a relatively low viscosity state, so that the alignment film material may spread to the outside of a desired region. Since the alignment film 19 has low adhesion to the seal material 31, if the alignment film material reaches the seal region SR, it causes a seal failure.
  • the organic insulating layer 8 has a groove 8d that substantially surrounds the display region 80, the alignment film material can be prevented from flowing out to the seal region SR.
  • a groove 8d formed in the organic insulating layer 8 is disclosed in, for example, International Publication No. 2011/088664, International Publication No. 2011/129065 and International Publication No. 2011/155133.
  • International Publication No. 2011/088664, International Publication No. 2011/129065 and International Publication No. 2011/155133 are incorporated herein by reference.
  • the organic insulating layer 8 is not formed in the regions (1), (2), and (3). Subsequently, a region where the organic insulating layer 8 is preferably formed in the non-display region 90 will be described.
  • the area where the organic insulating layer 8 is preferably formed is, for example, the following areas (4) and (5).
  • FIG. 39 is a diagram showing a configuration in which the shield layer 21 is provided in the non-display area 90.
  • the shield layer 21 is disposed so as to overlap at least a part of the GDM circuit 40.
  • the potential of the shield layer 21 is set to a common potential, for example.
  • the shield layer 21 is formed of the same transparent conductive film as the pixel electrode PE (upper transparent electrode 13).
  • the shield layer 21 is electrically connected to a common wiring (COM wiring) 23 at a COM contact portion 22 provided in the COM wiring region 91.
  • the COM wiring 23 is formed of the same conductive film as the source wiring SL.
  • the common electrode CE (lower transparent electrode 11) is electrically connected to the COM wiring 23 via the shield layer 21.
  • the dielectric layer 12 has an opening 12a that exposes the common electrode CE
  • the dielectric layer 12 and the interlayer insulating layer 9 have a COM contact hole CH2 that exposes the COM wiring 23. Is formed.
  • the shield layer 21 is formed on the dielectric layer 12, in the opening 12a and in the COM contact hole CH2, contacts the common electrode CE in the opening 12a, and is connected to the COM wiring 23 in the COM contact hole CH2. It touches.
  • FIG. 39 shows the gate wiring layer GLL and the source wiring layer SLL.
  • the gate wiring layer GLL and the source wiring layer SLL are wirings and electrodes, respectively.
  • the shield layer 21 By providing the shield layer 21, it is possible to prevent an electric field caused by a signal potential applied to the gate wiring layer GLL and the source wiring layer SLL from leaking to the liquid crystal layer side.
  • the gate wiring is caused by an electrostatic capacitance (parasitic capacitance: indicated by a dotted line in the drawing) formed between the gate wiring layer GLL and the source wiring layer SLL and the shield layer 21.
  • the signal waveforms of the layer GLL and the source wiring layer SLL may be distorted.
  • the organic insulating layer 8 is formed on the gate wiring layer GLL and the source wiring layer SLL (that is, the gate wiring layer GLL and the source wiring layer SLL are covered with the organic insulating layer 8). ), The parasitic capacitance formed between the gate wiring layer GLL and the source wiring layer SLL and the shield layer 21 is reduced, so that the rounding of the signal waveform due to the parasitic capacitance can be suppressed.
  • the organic insulating layer 8 is also formed on the TFT disposed in the non-display area 90.
  • some of the TFTs arranged in the non-display region 90 may have a back gate electrode.
  • the back gate electrode is an additional gate electrode arranged to face the main gate electrode (original gate electrode) with the semiconductor layer interposed therebetween.
  • the threshold voltage can be controlled. If the relatively thick organic insulating layer 8 is interposed between the semiconductor layer and the back gate electrode, the threshold voltage may not be appropriately controlled by the back gate electrode. For this reason, a configuration in which the TFT having the back gate electrode is not covered with the organic insulating layer 8 may be employed.
  • FIG. 40 is a plan view schematically showing the active matrix substrate 300.
  • the active matrix substrate 300 At least a part of the GDM circuit 40 including a plurality of circuit TFTs is arranged in the display area 80.
  • the non-display area 90 can be further reduced (further narrowing of the frame).
  • a configuration in which at least a part of the GDM circuit 40 is arranged in the display area 80 is disclosed in, for example, International Publication No. 2014/0669529.
  • International Publication No. 2014/0669529 is incorporated herein by reference.
  • FIG. 41 is a plan view schematically showing the periphery of the circuit TFT 10Q positioned in the display region 80 among the plurality of circuit TFTs 10Q included in the GDM circuit 40.
  • FIG. 42 is a cross-sectional view taken along line 42A-42A 'in FIG.
  • the circuit TFT 10Q is an oxide semiconductor TFT.
  • the oxide semiconductor layer 4Q of the circuit TFT 10Q may be formed of the same oxide semiconductor film as the oxide semiconductor layer 4P of the pixel TFT 10P.
  • first GDM wiring and second GDM wiring are formed of the same conductive film as the gate wiring GL.
  • the gate electrode 2Q of the circuit TFT 10Q is electrically connected to the first GDM wiring GDML1.
  • the drain electrode 6Q of the circuit TFT 10Q is electrically connected to the second GDM wiring GDML2.
  • the source / gate connection portion 20 is a portion that electrically connects the drain electrode 6Q of the circuit TFT 10Q and the second GDM wiring GDML2.
  • the first conductive layer 14 is a part of the second GDM wiring GDML2.
  • the second conductive layer 15 is a portion extending from the drain electrode 6Q of the circuit TFT 10Q.
  • An opening 8 a is formed in a region of the organic insulating layer 8 corresponding to the source / gate connection portion 20. That is, the source / gate connection portion 20 is not covered with the organic insulating layer 8. Therefore, as shown in FIG. 43, even if a microcrack mc occurs in the inorganic insulating layer 7, the organic insulating layer 8 does not exist on the inorganic insulating layer 7, so that the first conductive layer 14 and the second conductive layer 15 are formed from the microcrack mc. Intrusion of moisture into the water is prevented. Therefore, a decrease in the reliability of the active matrix substrate 300 is suppressed.
  • the source / gate connection portion 20 is not covered with the organic insulating layer 8, so that the reliability is improved.
  • the active matrix substrate of the liquid crystal display device that performs display in the horizontal electric field mode such as the FFS mode has been described as an example.
  • the present invention can also be applied to an active matrix substrate of a liquid crystal display device that performs display in a TN mode or a vertical alignment mode.
  • the active matrix substrate according to the embodiment of the present invention is also suitably used for a display device other than a liquid crystal display device (a display device including a display medium layer other than a liquid crystal layer).
  • the embodiment of the present invention it is possible to provide an active matrix substrate in which a decrease in reliability due to moisture intrusion from microcracks generated in the inorganic insulating layer is suppressed.
  • the active matrix substrate according to the embodiment of the present invention is suitably used for various display devices including a liquid crystal display device.

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Abstract

本発明の実施形態によるアクティブマトリクス基板は、表示領域内に配置された複数の第１ＴＦＴと、複数の第１ＴＦＴを覆う無機絶縁層と、無機絶縁層上に設けられた有機絶縁層と、非表示領域内に配置された複数の第２ＴＦＴと、ゲート配線と同一の導電膜から形成された第１導電層とソース配線と同一の導電膜から形成された第２導電層とが接続されるソース・ゲート接続部であって、非表示領域内に位置するソース・ゲート接続部とを備える。複数の第１ＴＦＴのそれぞれは、酸化物半導体ＴＦＴである。複数の第２ＴＦＴのうちの少なくとも１つの第２ＴＦＴは、有機絶縁層によって覆われている。ソース・ゲート接続部は、有機絶縁層によって覆われていない。

Description

アクティブマトリクス基板および表示装置
　本発明は、アクティブマトリクス基板に関し、特に、無機絶縁層および有機絶縁層が積層された構成を有するアクティブマトリクス基板に関する。また、本発明は、そのようなアクティブマトリクス基板を備えた表示装置にも関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素ごとに薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や、多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。酸化物半導体膜を活性層として有するＴＦＴを、「酸化物半導体ＴＦＴ」と称する。特許文献１には、Ｉｎ―Ｇａ―Ｚｎ－Ｏ系の半導体膜をＴＦＴの活性層に用いたアクティブマトリクス基板が開示されている。
　酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるので、大面積が必要とされる装置にも適用できる。
　アクティブマトリクス基板は、一般に、表示領域と、非表示領域とを有している。表示領域は、マトリクス状に配列された複数の画素（画素領域）を含んでおり、アクティブ領域とも呼ばれる。非表示領域は、表示領域の周辺に位置しており、額縁領域または周辺領域とも呼ばれる。
　表示領域には、画素ごとに形成されたＴＦＴと、ＴＦＴのゲート電極、ソース電極およびドレイン電極にそれぞれ電気的に接続されたゲート配線、ソース配線および画素電極とが設けられている。ＴＦＴは、層間絶縁層によって覆われており、層間絶縁層上に画素電極が形成されている。層間絶縁層として、無機絶縁材料から形成された無機絶縁層（保護膜）と、有機絶縁材料（樹脂材料）から形成された有機絶縁層（平坦化膜）とが積層された構成が知られている。
　非表示領域には、ゲート配線およびソース配線を駆動するための駆動回路が配置される。具体的には、ゲート配線に走査信号（ゲート信号）を供給するゲートドライバや、ソース配線に表示信号（ソース信号）を供給するためのソースドライバが配置される。ゲートドライバ、ソースドライバなどの駆動回路は、半導体チップとして搭載される（ＣＯＧ（Chip On Glass）実装）こともあるし、アクティブマトリクス基板にモノリシック（一体的）に形成されることもある。モノリシックに形成された駆動回路を「ドライバモノリシック回路」と呼ぶ。ドライバモノリシック回路は、通常、ＴＦＴを用いて構成される。最近では、酸化物半導体ＴＦＴを用いてドライバモノリシック回路を作製する技術が利用されている。これによって、額縁領域の狭小化や、実装工程簡略化によるコストダウンが実現される。
　近年、スマートフォン、１０型未満の小型タブレット等の狭額縁化への要求の高いデバイスでは、非表示領域において、ゲートドライバがモノリシックに形成され（ゲートドライバモノリシック回路）、ソースドライバがＣＯＧ方式で実装されていることが多い。
　非表示領域には、さらに、液晶表示装置（液晶表示パネル）の不良検出方法である擬似ダイナミック点灯検査を行うための検査回路が設けられることもある。これにより、アクティブマトリクス基板上の配線の断線・短絡などの不良を検出することが可能になる。このような検査回路は、例えば特許文献２に開示されている。
　また、非表示領域には、ゲート配線と同一の導電膜（ゲートメタル膜）から形成された導電層と、ソース配線と同一の導電膜（ソースメタル膜）から形成された導電層とが接続される部分（以下では「ソース・ゲート接続部」と呼ぶ）が設けられることがある。
特開２０１２－１３４４７５号公報 特開２０１４－１５３４９３号公報
　本願発明者の検討によれば、ソース・ゲート接続部において無機絶縁層に微細なクラック（マイクロクラック）が発生しやすいことがわかった。有機絶縁層は、水分を含みやすいので、無機絶縁層にマイクロクラックが発生すると、有機絶縁層からの水分がマイクロクラックを介して無機絶縁層の下方に侵入し、ソース配線層およびゲート配線層の腐食の原因となる。また、腐食が進んで酸化物半導体ＴＦＴにまで到達すると、酸化物半導体ＴＦＴにリークが発生するおそれがある。このように、ソース・ゲート接続部において無機絶縁層にマイクロクラックが発生すると、アクティブマトリクス基板の（つまり表示装置の）信頼性が低下してしまう。
　本発明は、上記問題に鑑みてなされたものであり、その目的は、無機絶縁層に発生したマイクロクラックからの水分の侵入に起因した信頼性の低下が抑制されるアクティブマトリクス基板を提供することにある。
　本発明の実施形態によるアクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域とを有するアクティブマトリクス基板であって、基板と、前記基板に支持された複数の第１ＴＦＴであって、前記表示領域内に配置された複数の第１ＴＦＴと、前記複数の第１ＴＦＴに走査信号を供給する複数のゲート配線と、前記複数の第１ＴＦＴに表示信号を供給する複数のソース配線と、前記複数の第１ＴＦＴを覆う無機絶縁層と、前記無機絶縁層上に設けられた有機絶縁層と、前記基板に支持された複数の第２ＴＦＴであって、前記非表示領域内に配置された複数の第２ＴＦＴと、前記複数のゲート配線と同一の導電膜から形成された第１導電層と前記複数のソース配線と同一の導電膜から形成された第２導電層とが接続されるソース・ゲート接続部であって、前記非表示領域内に位置するソース・ゲート接続部と、を備え、前記複数の第１ＴＦＴのそれぞれは、酸化物半導体層を含む酸化物半導体ＴＦＴであり、前記複数の第２ＴＦＴのうちの少なくとも１つの第２ＴＦＴは、前記有機絶縁層によって覆われており、前記ソース・ゲート接続部は、前記有機絶縁層によって覆われていない。
　本発明の実施形態による他のアクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域とを有するアクティブマトリクス基板であって、基板と、前記基板に支持された複数の第１ＴＦＴであって、前記表示領域内に配置された複数の第１ＴＦＴと、前記複数の第１ＴＦＴに走査信号を供給する複数のゲート配線と、前記複数の第１ＴＦＴに表示信号を供給する複数のソース配線と、前記複数の第１ＴＦＴを覆う無機絶縁層と、前記無機絶縁層上に設けられた有機絶縁層と、前記基板に支持された複数の第２ＴＦＴであって、前記非表示領域内に配置された複数の第２ＴＦＴと、前記複数のゲート配線と同一の導電膜から形成された第１導電層と前記複数のソース配線と同一の導電膜から形成された第２導電層とが接続されるソース・ゲート接続部であって、前記非表示領域内に位置するソース・ゲート接続部と、を備え、前記複数の第１ＴＦＴのそれぞれは、酸化物半導体層を含む酸化物半導体ＴＦＴであり、前記有機絶縁層は、前記非表示領域内に位置する部分であって、前記表示領域を実質的に囲む溝が形成された部分を含み、前記ソース・ゲート接続部は、前記有機絶縁層によって覆われていない。
　ある実施形態において、前記アクティブマトリクス基板は、前記非表示領域において前記基板上に形成されたゲートドライバモノリシック回路をさらに備え、前記有機絶縁層によって覆われていない前記ソース・ゲート接続部は、前記ゲートドライバモノリシック回路内に位置する。
　ある実施形態において、前記ゲートドライバモノリシック回路は、複数の回路用ＴＦＴを含み、前記有機絶縁層によって覆われていない前記ソース・ゲート接続部は、前記複数の回路用ＴＦＴのうちのある回路用ＴＦＴの近傍に位置する。
　ある実施形態において、前記アクティブマトリクス基板は、前記非表示領域において前記基板上に形成されたゲートドライバモノリシック回路をさらに備え、前記非表示領域は、前記ゲートドライバモノリシック回路に信号を供給する複数の配線が形成されたＧＤＭ配線領域を含み、前記有機絶縁層によって覆われていない前記ソース・ゲート接続部は、前記ＧＤＭ配線領域内に位置する。
　ある実施形態において、前記ＧＤＭ配線領域内に形成されている前記複数の配線は、所定の方向に延びる複数の基幹配線を含み、前記アクティブマトリクス基板は、前記所定の方向に交差する方向に延び、前記複数の基幹配線と前記ゲートモノリシック回路とを接続する複数の枝配線をさらに備え、前記有機絶縁層によって覆われていない前記ソース・ゲート接続部は、前記複数の基幹配線のうちのある基幹配線と、前記複数の枝配線のうちのある枝配線とを接続する部分である。
　ある実施形態において、前記アクティブマトリクス基板は、前記非表示領域において前記基板上に形成されたゲートドライバモノリシック回路をさらに備え、前記有機絶縁層によって覆われていない前記ソース・ゲート接続部は、前記ゲートドライバモノリシック回路と前記表示領域との間に位置する。
　ある実施形態において、前記有機絶縁層によって覆われていない前記ソース・ゲート接続部は、前記ゲートドライバモノリシック回路と、前記複数のゲート配線のうちのあるゲート配線とを接続する部分である。
　ある実施形態において、前記アクティブマトリクス基板は、前記非表示領域において前記基板上に形成された検査回路をさらに備え、前記検査回路は、複数の検査用ＴＦＴと、前記複数の検査用ＴＦＴに信号を供給する複数の検査用配線とを含み、前記有機絶縁層によって覆われていない前記ソース・ゲート接続部は、前記検査回路内に位置する。
　ある実施形態において、前記有機絶縁層によって覆われていない前記ソース・ゲート接続部は、前記複数の検査用ＴＦＴのうちのある検査用ＴＦＴと、前記複数の検査用配線のうちのある検査用配線とを接続する部分である。
　ある実施形態において、前記複数の第２ＴＦＴのそれぞれは、結晶質シリコン半導体層を含む結晶質シリコンＴＦＴである。
　本発明の実施形態によるさらに他のアクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域とを有するアクティブマトリクス基板であって、基板と、前記基板に支持された複数の画素ＴＦＴであって、前記表示領域内に配置された複数の画素ＴＦＴと、前記複数の第１ＴＦＴに走査信号を供給する複数のゲート配線と、前記複数の第１ＴＦＴに表示信号を供給する複数のソース配線と、前記複数の第１ＴＦＴを覆う無機絶縁層と、前記無機絶縁層上に設けられた有機絶縁層と、前記複数のゲート配線と同一の導電膜から形成された第１導電層と前記複数のソース配線と同一の導電膜から形成された第２導電層とが接続されるソース・ゲート接続部であって、前記非表示領域に位置するソース・ゲート接続部と、前記基板上に形成され、複数の回路用ＴＦＴを含むゲートドライバモノリシック回路と、を備え、前記複数の画素ＴＦＴのそれぞれは、酸化物半導体層を含む酸化物半導体ＴＦＴであり、前記ゲートドライバモノリシック回路は、少なくとも一部が前記表示領域内に配置されており、前記ソース・ゲート接続部は、前記ゲートドライバモノリシック回路の前記表示領域内に位置する部分内に位置しており、かつ、前記有機絶縁層によって覆われていない。
　ある実施形態において、前記ソース・ゲート接続部における前記第２導電層は、前記基板の法線方向から見たときに前記有機絶縁層のエッジから１．０μｍ以上離れたエッジを含む。
　ある実施形態において、前記酸化物半導体ＴＦＴは、エッチストップ型ＴＦＴである。
　ある実施形態において、前記酸化物半導体ＴＦＴは、チャネルエッチ型ＴＦＴである。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む。
　ある実施形態において、前記酸化物半導体ＴＦＴは、積層構造を有する酸化物半導体層を含む。
　本発明の実施形態による表示装置は、上述したいずれかの構成を有するアクティブマトリクス基板と、前記アクティブマトリクス基板に対向するように配置された対向基板と、前記アクティブマトリクス基板および前記対向基板の間に設けられた表示媒体層と、を備える。
　本発明の実施形態によると、無機絶縁層に発生したマイクロクラックからの水分の侵入に起因した信頼性の低下が抑制されるアクティブマトリクス基板を提供することができる。
本発明の実施形態によるアクティブマトリクス基板１００を模式的に示す図である。 アクティブマトリクス基板１００の１つの画素領域を模式的に示す平面図である。 図２中の３Ａ―３Ａ’線に沿った断面図である。 アクティブマトリクス基板１００のソース・ゲート接続部２０周辺を模式的に示す断面図である。 （ａ）は、比較例のアクティブマトリクス基板９００のソース・ゲート接続部２０周辺を示す断面図であり、（ｂ）は、本発明の実施形態によるアクティブマトリクス基板１００のソース・ゲート接続部２０周辺を示す断面図である。 本発明の実施形態によるアクティブマトリクス基板１００Ａを模式的に示す平面図であり、ＧＤＭ回路４０に含まれる複数の回路用ＴＦＴ１０Ｑのうちのある回路用ＴＦＴ１０Ｑ周辺を示している。 図６中の７Ａ－７Ａ’線に沿った断面図である。 （ａ）は、比較例のアクティブマトリクス基板９００Ａのソース・ゲート接続部２０周辺を示す断面図であり、（ｂ）は、本発明の実施形態によるアクティブマトリクス基板１００Ａのソース・ゲート接続部２０周辺を示す断面図である。 （ａ）～（ｄ）は、アクティブマトリクス基板１００Ａの製造工程を示す工程断面図であり、左側に非表示領域９０を示し、右側に表示領域８０を示している。 （ａ）～（ｄ）は、アクティブマトリクス基板１００Ａの製造工程を示す工程断面図であり、左側に非表示領域９０を示し、右側に表示領域８０を示している。 （ａ）～（ｄ）は、アクティブマトリクス基板１００Ａの製造工程を示す工程断面図であり、左側に非表示領域９０を示し、右側に表示領域８０を示している。 本発明の実施形態によるアクティブマトリクス基板１００Ｂを模式的に示す平面図であり、ＧＤＭ配線領域５０周辺を示している。 図１２中の１３Ａ－１３Ａ’線に沿った断面図である。 図１２中の１３Ａ－１３Ａ’線に沿った断面図であり、アクティブマトリクス基板１００Ｂの無機絶縁層７にマイクロクラックｍｃが発生している様子を示している。 本発明の実施形態によるアクティブマトリクス基板１００Ｃを模式的に示す平面図であり、ＧＤＭ回路４０の複数の回路用ＴＦＴ１０Ｑのうちの、ゲート配線ＧＬへの走査信号の出力を最終的に行う回路用ＴＦＴ１０Ｑの周辺を示している。 図１５中の１６Ａ－１６Ａ’線に沿った断面図である。 図１５中の１６Ａ－１６Ａ’線に沿った断面図であり、アクティブマトリクス基板１００Ｃの無機絶縁層７にマイクロクラックｍｃが発生している様子を示している。 本発明の実施形態によるアクティブマトリクス基板１００Ｄを模式的に示す平面図であり、検査回路６０周辺を示している。 図１８中の１９Ａ－１９Ａ’線に沿った断面図である。 図１８中の１９Ａ－１９Ａ’線に沿った断面図であり、アクティブマトリクス基板１００Ｄの無機絶縁層７にマイクロクラックｍｃが発生している様子を示している。 本発明の実施形態によるアクティブマトリクス基板２００を模式的に示す断面図である。 本発明の実施形態によるアクティブマトリクス基板２００Ａを模式的に示す平面図であり、ＧＤＭ回路４０に含まれる複数の回路用ＴＦＴ１０Ｑのうちのある回路用ＴＦＴ１０Ｑ周辺を示している。 図２２中の２３Ａ－２３Ａ’線に沿った断面図である。 図２２中の２３Ａ－２３Ａ’線に沿った断面図であり、アクティブマトリクス基板２００Ａの無機絶縁層７にマイクロクラックｍｃが発生している様子を示している。 本発明の実施形態によるアクティブマトリクス基板２００Ｂを模式的に示す平面図であり、ＧＤＭ配線領域５０周辺を示している。 図２５中の２６Ａ－２６Ａ’線に沿った断面図である。 図２５中の２６Ａ－２６Ａ’線に沿った断面図であり、アクティブマトリクス基板２００Ｂの無機絶縁層７にマイクロクラックｍｃが発生している様子を示している。 本発明の実施形態によるアクティブマトリクス基板２００Ｃを模式的に示す平面図であり、ＧＤＭ回路４０の複数の回路用ＴＦＴ１０Ｑのうちの、ゲート配線ＧＬへの走査信号の出力を最終的に行う回路用ＴＦＴ１０Ｑの周辺を示している。 図２８中の２９Ａ－２９Ａ’線に沿った断面図である。 図２８中の２９Ａ－２９Ａ’線に沿った断面図であり、アクティブマトリクス基板２００Ｃの無機絶縁層７にマイクロクラックｍｃが発生している様子を示している。 本発明の実施形態によるアクティブマトリクス基板２００Ｄを模式的に示す平面図であり、検査回路６０周辺を示している。 図３１中の３２Ａ－３２Ａ’線に沿った断面図である。 図３１中の３２Ａ－３２Ａ’線に沿った断面図であり、アクティブマトリクス基板２００Ｄの無機絶縁層７にマイクロクラックｍｃが発生している様子を示している。 本発明の実施形態によるアクティブマトリクス基板１００Ｂを模式的に示す平面図であり、ＧＤＭ配線領域５０周辺を示している。 図３４中の３５Ａ－３５Ａ’線に沿った断面図である。 本発明の実施形態による液晶表示装置１０００を模式的に示す断面図である。 本発明の実施形態による液晶表示装置１０００を模式的に示す平面図である。 アクティブマトリクス基板１００（２００）の有機絶縁層８に形成された溝８ｄ周辺を示す断面図であり、図３７中の３８Ａ－３８Ａ’線に沿った断面を示している。 非表示領域９０にシールド層２１が設けられたアクティブマトリクス基板１００（２００）を模式的に示す断面図である。 本発明の実施形態によるアクティブマトリクス基板３００を模式的に示す平面図である。 アクティブマトリクス基板３００を模式的に示す平面図であり、ＧＤＭ回路４０に含まれる複数の回路用ＴＦＴ１０Ｑのうちの、表示領域８０内に位置している回路用ＴＦＴ１０Ｑ周辺を模式的に示す平面図である。 図４１中の４２Ａ－４２Ａ’線に沿った断面図である。 図４１中の４２Ａ－４２Ａ’線に沿った断面図であり、アクティブマトリクス基板３００の無機絶縁層７にマイクロクラックｍｃが発生している様子を示している。 本発明の実施形態によるアクティブマトリクス基板２００Ｅを模式的に示す平面図であり、ＳＤＭ配線領域７０周辺を示している。 図４４中の４５Ａ－４５Ａ’線に沿った断面図である。 図４４中の４５Ａ－４５Ａ’線に沿った断面図であり、アクティブマトリクス基板２００Ｅの無機絶縁層７にマイクロクラックｍｃが発生している様子を示している。
　以下、図面を参照しながら本発明の実施形態によるアクティブマトリクス基板を説明する。本発明の実施形態によるアクティブマトリクス基板は、各種表示装置、電子機器などに広く用いられる。なお、本発明は以下の実施形態に限定されるものではない。
　（実施形態１）
　［アクティブマトリクス基板の概略構成］
　図１を参照しながら、本実施形態におけるアクティブマトリクス基板１００の概略構成を説明する。図１は、アクティブマトリクス基板１００を模式的に示す図である。
　アクティブマトリクス基板１００は、図１に示すように、表示領域８０と、非表示領域９０とを有する。表示領域８０は、複数の画素領域を含む。「画素領域」は、表示装置における画素に対応する領域であり、本願明細書では、単に「画素」と呼ぶこともある。非表示領域９０は、表示領域８０の周辺に位置する（つまり表示領域８０以外の領域である）。
　表示領域８０内には、複数の第１ＴＦＴ１０Ｐが配置されている。第１ＴＦＴ１０Ｐは、画素ごとに設けられている。以下では、第１ＴＦＴ１０Ｐを「画素ＴＦＴ」とも呼ぶ。また、表示領域８０内には、複数のゲート配線ＧＬと、複数のソース配線ＳＬとが配置されている。複数のゲート配線ＧＬは、行方向に延びている。これに対し、複数のソース配線ＳＬは、列方向に延びている。各画素ＴＦＴ１０Ｐは、対応するゲート配線ＧＬから走査信号（ゲート信号）を供給され、対応するソース配線ＳＬから表示信号（ソース信号）を供給される。
　非表示領域９０には、ゲートドライバモノリシック（ＧＤＭ：Gate Driver Monolithic）回路４０が配置されている。ＧＤＭ回路４０は、アクティブマトリクス基板１００にモノリシックに（一体的に）形成されたゲートドライバ（ゲート配線駆動回路）である。ＧＤＭ回路４０は、複数の回路用ＴＦＴを含む。
　非表示領域９０は、ＧＤＭ配線領域５０を含む。ＧＤＭ配線領域５０は、ＧＤＭ回路４０に信号を供給する複数の配線が形成された領域である。ＧＤＭ配線領域５０の複数の配線は、ＧＤＭ用端子領域５８の端子に接続されている。
　また、非表示領域９０には、検査回路６０が配置されている。検査回路６０は、複数の検査用ＴＦＴおよび複数の検査用配線を含む。複数の検査用配線は、検査用端子領域６８の端子に接続されている。
　検査回路６０は、例えば、ソースドライバを構成する半導体チップが搭載される領域に設けられる。半導体チップのソースドライバは、ソースドライバ用の端子領域６９の端子を介して、ソース配線ＳＬに接続される。
　非表示領域９０内には、複数の第２ＴＦＴが配置されている。複数の第２ＴＦＴは、例えば、上述した複数の回路用ＴＦＴおよび／または複数の検査用ＴＦＴを含む。
　［各画素領域の構成］
　図２および図３を参照しながら、各画素領域の構成の例を説明する。図２は、アクティブマトリクス基板１００の１つの画素領域を模式的に示す平面図であり、図３は、図２中の３Ａ―３Ａ’線に沿った断面図である。図２および図３には、ＦＦＳ（Fringe Field Switching）モードの表示装置に用いられるアクティブマトリクス基板１００を例示している。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横電界方式の表示モードである。
　画素領域のそれぞれは、図２および図３に示すように、画素ＴＦＴ１０Ｐを有する。画素ＴＦＴ１０Ｐは、基板１に支持されている。基板１は、例えばガラス基板である。なお、非表示領域９０に配置された第２ＴＦＴも、基板１によって支持されている。図２および図３に示す例では、画素ＴＦＴ１０Ｐは、ボトムゲート構造を有している。
　画素ＴＦＴ１０Ｐは、基板１上に設けられたゲート電極２Ｐと、ゲート電極２Ｐを覆うゲート絶縁層３と、ゲート絶縁層３上に配置された酸化物半導体層４Ｐと、ソース電極５Ｐおよびドレイン電極６Ｐとを有する。つまり、画素ＴＦＴ１０Ｐは、酸化物半導体ＴＦＴである。
　酸化物半導体層４Ｐは、基板１の法線方向から見たとき、ゲート電極２Ｐと少なくとも部分的に重なるように配置されている。ソース電極５Ｐおよびドレイン電極６Ｐは、酸化物半導体層４Ｐに電気的に接続されている。酸化物半導体層４Ｐのうちのソース電極５Ｐと接する領域をソースコンタクト領域と呼び、ドレイン電極６Ｐと接する領域をドレインコンタクト領域と呼ぶ。酸化物半導体層４Ｐのうち、ソースコンタクト領域およびドレインコンタクト領域の間に位置し、かつ、ゲート絶縁層３を介してゲート電極２Ｐと重なる領域内にチャネルが形成される。本明細書では、チャネルとなる部分を含む領域を、便宜上、「チャネル領域」と呼ぶ。チャネル領域のチャネル長方向の長さを「チャネル長」、チャネル領域のチャネル長方向に直交する方向の長さを「チャネル幅」と呼ぶ。なお、実際のＴＦＴでは、チャネル領域への不純物元素の拡散等でチャネル領域全体がチャネルとして機能しない場合がある。
　画素ＴＦＴ１０Ｐのゲート電極２Ｐおよびソース電極５Ｐは、それぞれゲート配線ＧＬおよびソース配線ＳＬに電気的に接続されている。図２に示す例では、ゲート電極２Ｐは、ゲート配線ＧＬから分岐した部分であり、ソース電極５Ｐは、ソース配線ＳＬから分岐した部分である。
　画素ＴＦＴ１０Ｐを覆うように、無機絶縁層（保護膜）７が設けられており、無機絶縁層７上に有機絶縁層（平坦化膜）８が設けられている。以下では、無機絶縁層７と有機絶縁層８とをまとめて層間絶縁層９とも呼ぶ。無機絶縁層７は、例えば、ＳｉＮｘ層またはＳｉＯｘ層である。また、無機絶縁層７は、ＳｉＮｘ層およびＳｉＯｘ層が積層された構成を有していてもよい。無機絶縁層７の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。有機絶縁層８は、例えば感光性樹脂材料から形成された樹脂層である。有機絶縁層８は、無機絶縁層７よりも厚く、その厚さは、例えば１μｍ以上３μｍ以下である。有機絶縁層８は、画素ＴＦＴ１０Ｐの上層の表面を平坦化したり、後述する画素電極ＰＥとソース配線ＳＬなどとの間で形成される静電容量を低減したりするために設けられる。
　層間絶縁層９上に下部透明電極１１が設けられており、下部透明電極１１を覆うように誘電体層１２が設けられている。誘電体層１２上に、上部透明電極１３が設けられている。図示していないが、上部透明電極１３は、スリットまたは切り欠き部を有する。この例では、下部透明電極１１は、共通電極ＣＥであり、上部透明電極１３は、画素電極ＰＥである。このような電極構造は、例えば国際公開第２０１２／０８６５１３号に開示されている。なお、下部透明電極１１が画素電極ＰＥであり、上部透明電極１３が共通電極ＣＥであってもよい。このような電極構造は、例えば特開２００８－０３２８９９号公報、特開２０１０－００８７５８号公報に開示されている。参考のため、国際公開第２０１２／０８６５１３号、特開２００８－０３２８９９号公報および特開２０１０－００８７５８号公報の開示内容の全てを本願明細書に援用する。
　画素電極ＰＥ（ここでは上部透明電極１３）は、画素ごとに分離されている。画素ＴＦＴ１０Ｐのドレイン電極６Ｐは、画素電極ＰＥに電気的に接続されている。この例では、層間絶縁層９および誘電体層１２に、ドレイン電極６Ｐに達するコンタクトホール（画素コンタクトホール）ＣＨ１が形成されており、層間絶縁層９上および画素コンタクトホールＣＨ１内に、画素コンタクトホールＣＨ１内でドレイン電極６Ｐと直接接するように上部透明電極１３が設けられている。
　共通電極ＣＥ（ここでは下部透明電極１１）は、画素ごとに分離されていなくてもよい。共通電極ＣＥは、画素ＴＦＴ１０Ｐ上に位置する領域を除いて、表示領域８０の略全体に亘って形成されていてもよい。この例では、共通電極ＣＥは、基板１の法線方向から見たとき、画素ＴＦＴ１０Ｐ、および、画素ＴＦＴ１０Ｐと画素電極ＰＥとを接続するためのコンタクトホールＣＨ１に重なるような開口部１１ａを有している。
　［ソース・ゲート接続部の構成］
　非表示領域９０内には、複数のゲート配線ＧＬと同一の導電膜から形成された導電層（「第１導電層」と呼ぶ）と、複数のソース配線ＳＬと同一の導電膜から形成された導電層（「第２導電層」と呼ぶ）とが接続されるソース・ゲート接続部が設けられている。
　図４を参照しながら、ソース・ゲート接続部２０の構造を説明する。図４は、ソース・ゲート接続部２０周辺を模式的に示す断面図である。図４に示すように、ソース・ゲート接続部２０において、第１導電層１４と、第２導電層１５とが接続されている。
　第１導電層１４は、基板１上に設けられている。第１導電層１４は、複数のゲート配線ＧＬと同一の導電膜（ゲートメタル膜）から形成されている。第１導電層１４は、ゲート絶縁層３によって覆われている。ゲート絶縁層３には、第１導電層１４の一部に重なる（つまり第１導電層１４の一部を露出させる）ように開口部３ａが形成されている。第２導電層１５は、複数のソース配線ＳＬと同一の導電膜（ソースメタル膜）から形成されている。第２導電層１５は、ゲート絶縁層３上および開口部３ａ内に形成されており、開口部３ａ内で第１導電層１４に直接接している。これにより、第１導電層１４と第２導電層１５とが互いに電気的に接続されている。
　第２導電層１５は、無機絶縁層７によって覆われている。有機絶縁層８の、ソース・ゲート接続部２０に対応する領域には、開口部８ａが形成されている。つまり、ソース・ゲート接続部２０は、有機絶縁層８によって覆われていない。このような構成により得られる効果を、図５（ａ）および（ｂ）を参照しながら説明する。
　図５（ａ）は、比較例のアクティブマトリクス基板９００のソース・ゲート接続部２０周辺を示す断面図である。比較例のアクティブマトリクス基板９００では、図５（ａ）に示すように、有機絶縁層８の、ソース・ゲート接続部２０に対応する領域には、開口部が形成されていない。つまり、ソース・ゲート接続部２０は、有機絶縁層８によって覆われている。
　ソース・ゲート接続部２０では、積層された第１導電層１４および第２導電層１５の膜応力および熱収縮により、無機絶縁層７にマイクロクラックｍｃが発生しやすい。有機絶縁層８は、水分を含みやすいので、無機絶縁層７にマイクロクラックｍｃが発生すると、有機絶縁層８からの水分がマイクロクラックｍｃを介して無機絶縁層７の下方に侵入し、第１導電層１４や第２導電層１５の腐食の原因となる。また、腐食が進んで酸化物半導体ＴＦＴにまで到達すると、酸化物半導体ＴＦＴにリークが発生するおそれがある。
　これに対し、本実施形態のアクティブマトリクス基板１００では、図４に示したように、ソース・ゲート接続部２０は、有機絶縁層８によって覆われていない。そのため、図５（ｂ）に示すように無機絶縁層７にマイクロクラックｍｃが発生したとしても、その上に有機絶縁層８が存在しないので、マイクロクラックｍｃからの水分の侵入が防止される。従って、アクティブマトリクス基板１００の信頼性の低下が抑制される。
　以下、実施形態１Ａ～１Ｄとして、非表示領域９０内で有機絶縁層８によって覆われていないソース・ゲート接続部２０が設けられる場所の例を説明する。
　［実施形態１Ａ］
　図６および図７を参照しながら、本実施形態におけるアクティブマトリクス基板１００Ａを説明する。本実施形態では、有機絶縁層８によって覆われていないソース・ゲート接続部２０は、非表示領域９０において基板１上に形成されたＧＤＭ回路４０内に位置している。図６は、ＧＤＭ回路４０に含まれる複数の回路用ＴＦＴ１０Ｑのうちのある回路用ＴＦＴ１０Ｑ周辺を模式的に示す平面図である。図７は、図６中の７Ａ－７Ａ’線に沿った断面図である。
　図６および図７に示す回路用ＴＦＴ１０Ｑは、ゲート電極２Ｑ、酸化物半導体層４Ｑ、ソース電極５Ｑおよびドレイン電極６Ｑを有する。つまり、回路用ＴＦＴ１０Ｑは、酸化物半導体ＴＦＴである。回路用ＴＦＴ１０Ｑの酸化物半導体層４Ｑは、画素ＴＦＴ１０Ｐの酸化物半導体層４Ｐと同一の酸化物半導体膜から形成されていてよい。
　図６および図７に示す例では、ソース・ゲート接続部２０は、回路用ＴＦＴ１０Ｑの近傍に位置する。第１導電層１４は、回路用ＴＦＴ１０Ｑのゲート電極２Ｑから延設されており、ゲート電極２Ｑに電気的に接続されている。第２導電層１５は、回路用ＴＦＴ１０Ｑのドレイン電極６Ｑから延設されており、ドレイン電極６Ｑに電気的に接続されている。従って、回路用ＴＦＴ１０Ｑは、そのゲート電極２Ｑとドレイン電極６Ｑとが短絡している（電気的に接続されている）。つまり、回路用ＴＦＴ１０Ｑは、ダイオード接続されたＴＦＴである。ダイオード接続された回路用ＴＦＴ１０Ｑは、例えば、ＧＤＭ回路４０内のシフトレジスタ回路において、前段からの出力を受けるＴＦＴとして用いられる。
　有機絶縁層８の、ソース・ゲート接続部２０に対応する領域には、開口部８ａが形成されている。つまり、ソース・ゲート接続部２０は、有機絶縁層８によって覆われていない。図７に示すように、第２導電層１５は、基板１の法線方向から見たときに有機絶縁層８のエッジから所定の距離ｄ離れたエッジを含んでいる。なお、図７に示すように、回路用ＴＦＴ１０Ｑ自体は、有機絶縁層８によって覆われている。このような構成により得られる効果を、図８（ａ）および（ｂ）を参照しながら説明する。
　図８（ａ）は、比較例のアクティブマトリクス基板９００Ａのソース・ゲート接続部２０周辺を示す断面図である。比較例のアクティブマトリクス基板９００Ａでは、図８（ａ）に示すように、有機絶縁層８の、ソース・ゲート接続部２０に対応する領域には、開口部が形成されていない。つまり、ソース・ゲート接続部２０は、有機絶縁層８によって覆われている。そのため、無機絶縁層７にマイクロクラックｍｃが発生すると、有機絶縁層８からの水分がマイクロクラックｍｃを介して無機絶縁層７の下方に侵入し、第１導電層１４や第２導電層１５の腐食の原因となる。また、腐食が進んで回路用ＴＦＴ１０Ｑにまで到達すると、水分によって酸化物半導体層４Ｑが還元され、回路用ＴＦＴ１０Ｑのオフリーク電流が大きくなる。
　これに対し、本実施形態のアクティブマトリクス基板１００Ａでは、図６および図７に示したように、ソース・ゲート接続部２０は、有機絶縁層８によって覆われていない。そのため、図８（ｂ）に示すように無機絶縁層７にマイクロクラックｍｃが発生したとしても、その上に有機絶縁層８が存在しないので、マイクロクラックｍｃから第１導電層１４や第２導電層１５への水分の侵入が防止される。従って、アクティブマトリクス基板１００Ａの信頼性の低下が抑制される。
　図６および図７に例示したような、ダイオード接続された回路用ＴＦＴ１０Ｑでは、ソース・ゲート接続部２０から回路用ＴＦＴ１０Ｑの酸化物半導体層４Ｑまでの距離が比較的小さいので、マイクロクラックｍｃから水分が侵入すると、リークが発生しやすい。そのため、本発明の実施形態の構成を採用する意義が大きいと言える。
　図９、図１０および図１１を参照しながら、アクティブマトリクス基板１００Ａを製造する方法の一例を説明する。図９（ａ）～（ｄ）、図１０（ａ）～（ｄ）および図１１（ａ）～（ｄ）は、アクティブマトリクス基板１００Ａの製造工程を示す工程断面図であり、左側に非表示領域９０（より具体的には図７に示す領域）を示し、右側に表示領域８０（より具体的には図３に示す領域）を示している。
　まず、公知の方法により、基板１上に、画素ＴＦＴ１０Ｐ、回路用ＴＦＴ１０Ｑ、ゲート配線ＧＬ、ソース配線ＳＬなどを形成する。
　具体的には、まず、図９（ａ）に示すように、基板１上に、ゲート配線ＧＬ、ゲート電極２Ｐ、２Ｑおよび第１導電層１４を含むゲート配線層を形成する。基板１としては、例えばガラス基板を用いることができる。ゲート配線層は、スパッタ法などによって基板１上にゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、これをフォトリソグラフィプロセスを用いてパターニングすることによって得られる。ゲート用導電膜として、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、ゲート用導電膜として、Ｃｕ膜およびＴｉ膜をこの順で形成した積層膜を用いる。
　次に、図９（ｂ）に示すように、ゲート配線層を覆うように、ＣＶＤ法等によってゲート絶縁層（厚さ：例えば２００ｎｍ以上５００ｎｍ以下）３を形成する。ゲート絶縁層３としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層３は、積層構造を有していてもよい。ここでは、ゲート絶縁層３として、ＳｉＮｘ層を下層、ＳｉＯｘ層を上層とする積層膜を形成する。
　続いて、図９（ｃ）に示すように、ゲート絶縁層３上に酸化物半導体膜を形成し、この酸化物半導体膜（厚さ：例えば１０ｎｍ以上２００ｎｍ以下）をフォトリソグラフィプロセスを用いてパターニングすることにより、画素ＴＦＴ１０Ｐの活性層となる酸化物半導体層４Ｐおよび回路用ＴＦＴ１０Ｑの活性層となる酸化物半導体層４Ｑを形成する。酸化物半導体膜は、積層構造を有していてもよい。
　その後、図９（ｄ）に示すように、ゲート絶縁層３に、フォトリソグラフィプロセスを用いて、第１導電層１４の一部を露出させる開口部３ａを形成する。
　次に、図１０（ａ）に示すように、基板１上にソース用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、このソース用導電膜をフォトリソグラフィプロセスを用いてパターニングすることによって、ソース配線ＳＬと、酸化物半導体層４Ｐ、４Ｑに接するソース電極５Ｐ、５Ｑおよびドレイン電極６Ｐ、６Ｑを形成する。これにより、画素ＴＦＴ１０Ｐおよび回路用ＴＦＴ１０Ｑが得られる。このとき、第２導電層１５も形成される。第２導電層１５は、ゲート絶縁層３上およびゲート絶縁層３の開口部３ａ内に形成されるので、第１導電層１４と第２導電層１５とが接続されたソース・ゲート接続部２０が形成される。ソース用導電膜として、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、ソース用導電膜として、Ｃｕ膜およびＴｉ膜をこの順で形成した積層膜を用いる。
　続いて、図１０（ｂ）に示すように、画素ＴＦＴ１０Ｐおよび回路用ＴＦＴ１０Ｑを覆うように、例えばＣＶＤ法により、無機絶縁層７（厚さ：例えば１００ｎｍ以上５００ｎｍ以下、好ましくは１５０ｎｍ以上５００ｎｍ以下）を形成する。無機絶縁層７としては、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等の無機絶縁膜（パッシベーション膜）を用いることができる。無機絶縁層７は、積層構造を有していてもよい。ここでは、無機絶縁層７として、ＳｉＮｘ層を上層、ＳｉＯｘ層を下層とする積層膜を形成する。
　その後、図１０（ｃ）に示すように、無機絶縁層７上に、有機絶縁層８（厚さ：例えば１μｍ以上３μｍ以下、好ましくは２μｍ以上３μｍ以下）を形成する。有機絶縁層８の材料として、例えば感光性樹脂材料を用いることができる。
　次に、図１０（ｄ）に示すように、有機絶縁層８のパターニングを行うことによって、ソース・ゲート接続部２０上に位置する開口部８ａと、無機絶縁層７のうちの画素ＴＦＴ１０Ｐのドレイン電極６Ｐ上に位置する部分を露出させる開口部８ｂとを形成する。有機絶縁層８の材料として感光性樹脂材料を用いる場合、マスクを介した露光・現像を行うことにより、このようなパターニングを行うことができる。
　続いて、図１１（ａ）に示すように、有機絶縁層８上に、第１の透明導電膜（厚さ：例えば５０ｎｍ以上２００ｎｍ以下）を形成し、この第１の透明導電膜をフォトリソグラフィプロセスを用いてパターニングすることにより、下部透明電極１１（共通電極ＣＥ）を形成する。第１の透明導電膜として、例えばＩＴＯ（インジウム・錫酸化物）膜、Ｉｎ－Ｚｎ－Ｏ系酸化物（インジウム・亜鉛酸化物）膜、ＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜としてＩＴＯ膜を形成する。
　その後、図１１（ｂ）に示すように、下部透明電極１１を覆う誘電体層１２（厚さ：例えば７０ｎｍ以上３００ｎｍ以下）を形成する。誘電体層１２として、窒化珪素（ＳｉＮｘ）膜、酸化珪素（ＳｉＯｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。ここでは、誘電層体層１２として、ＳｉＮｘ膜を形成する。
　次に、図１１（ｃ）に示すように、不図示のレジスト層を形成し、レジスト層および有機絶縁層８をエッチングマスクとして用いて誘電体層１２および無機絶縁層７のエッチングを行うことによって、画素コンタクトホールＣＨ１を形成する。
　その後、図１１（ｄ）に示すように、誘電体層１２上および画素コンタクトホールＣＨ１内に第２の透明導電膜を形成し、この第２の透明導電膜をフォトリソグラフィプロセスを用いてパターニングすることにより、上部透明電極１３（画素電極ＰＥ）を形成する。第２の透明導電膜の好適な材料および厚さは、第１の透明導電膜と同じであってよい。ここでは、透明導電膜としてＩＴＯ膜を形成する。
　このようにして、アクティブマトリクス基板１００Ａを製造することができる。
　なお、第２導電層１５のエッジから有機絶縁層８のエッジまでの距離ｄ（図７参照）は、アクティブマトリクス基板１００Ａの製造工程におけるプロセス精度を考慮して設定されていることが好ましい。具体的には、距離ｄは、基板サイズが比較的小さい場合には１．０μｍ以上であることが好ましく、基板サイズが比較的大きい場合には３．０μｍ以上であることが好ましい。以下、この理由を説明する。
　基板サイズが比較的小さい（例えば７３０×９２０ｍｍ以下である）場合、フォトアライメント精度は±０．５μｍ程度であり、ソース配線層および有機絶縁層８の線幅ばらつきはそれぞれ±０．２５μｍ程度である。そのため、距離ｄを１．０μｍ以上とすることにより、第２導電層１５のエッジが有機絶縁層８に覆われないようにすることができる。
　また、基板サイズが比較的大きい（例えば２１６０×２４６０ｍｍ以上である）場合、フォトアライメント精度は±１．０μｍ程度であり、ソース配線層および有機絶縁層８の線幅ばらつきはそれぞれ±１．０μｍ程度である。そのため、距離ｄを３．０μｍ以上とすることにより、第２導電層１５のエッジが有機絶縁層８に覆われないようにすることができる。
　［実施形態１Ｂ］
　図１２および図１３を参照しながら、本実施形態におけるアクティブマトリクス基板１００Ｂを説明する。本実施形態では、有機絶縁層８によって覆われていないソース・ゲート接続部２０は、ＧＤＭ配線領域５０内に位置している。図１２は、ＧＤＭ配線領域５０周辺を模式的に示す平面図である。図１３は、図１２中の１３Ａ－１３Ａ’線に沿った断面図である。
　図１２および図１３に示すように、ＧＤＭ配線領域５０内には、所定の方向に延びる複数の基幹配線５１が形成されている。また、複数の基幹配線５１が延びる方向に交差する（例えば直交する）方向に延びる複数の枝配線５２が形成されている。複数の枝配線５２は、複数の基幹配線５１とＧＤＭ回路４０とを接続する。
　ソース・ゲート接続部２０は、基幹配線５１と、それに対応する枝配線５２とを接続する部分である。ここでは、複数の基幹配線５１は、複数のゲート配線ＧＬと同一の導電膜から形成されており、複数の枝配線５２は、複数のソース配線ＳＬと同一の導電膜から形成されている。基幹配線５１の一部が第１導電層１４であり、枝配線５２の一部が第２導電層１５である。
　有機絶縁層８の、ソース・ゲート接続部２０に対応する領域には、開口部８ａが形成されている。つまり、ソース・ゲート接続部２０は、有機絶縁層８によって覆われていない。そのため、図１４に示すように、無機絶縁層７にマイクロクラックｍｃが発生したとしても、その上に有機絶縁層８が存在しないので、マイクロクラックｍｃから第１導電層１４や第２導電層１５への水分の侵入が防止される。従って、アクティブマトリクス基板１００Ｂの信頼性の低下が抑制される。
　なお、図１２および図１３には、基幹配線５１がゲート配線ＧＬと同一の導電膜から形成されており、枝配線５２がソース配線ＳＬと同一の導電膜から形成されている構成を例示したが、これとは逆に、基幹配線５１がソース配線ＳＬと同一の導電膜から形成されており、枝配線５２がゲート配線ＧＬと同一の導電膜から形成されていてもよい。
　［実施形態１Ｃ］
　図１５および図１６を参照しながら、本実施形態におけるアクティブマトリクス基板１００Ｃを説明する。本実施形態では、有機絶縁層８によって覆われていないソース・ゲート接続部２０は、ＧＤＭ回路４０と表示領域８０との間に位置している。図１５は、ＧＤＭ回路４０の複数の回路用ＴＦＴ１０Ｑのうちの、ゲート配線ＧＬへの走査信号の出力を最終的に行う回路用ＴＦＴ１０Ｑの周辺を模式的に示す平面図である。図１６は、図１５中の１６Ａ－１６Ａ’線に沿った断面図である。
　図１５および図１６に示す回路用ＴＦＴ１０Ｑは、ゲート電極２Ｑ、酸化物半導体層４Ｑ、ソース電極５Ｑおよびドレイン電極６Ｑを有する。つまり、回路用ＴＦＴ１０Ｑは、酸化物半導体ＴＦＴである。回路用ＴＦＴ１０Ｑの酸化物半導体層４Ｑは、画素ＴＦＴ１０Ｐの酸化物半導体層４Ｐと同一の酸化物半導体膜から形成されている。
　図１５および図１６に示す例では、ソース・ゲート接続部２０は、ＧＤＭ回路４０と表示領域８０との間において、ＧＤＭ回路４０と、複数のゲート配線ＧＬのうちのあるゲート配線ＧＬとを接続する部分である。
　ソース・ゲート接続部２０を構成する第１導電層１４は、ゲート配線ＧＬの一端部である。また、第２導電層１５は、回路用ＴＦＴ１０Ｑのドレイン電極６Ｑから延設されており、ドレイン電極６Ｑに電気的に接続されている。ソース・ゲート接続部２０において第２導電層１５が第１導電層１４に接続されていることにより、ＧＤＭ回路４０からゲート配線ＧＬへの走査信号の出力が可能となっている。
　有機絶縁層８の、ソース・ゲート接続部２０に対応する領域には、開口部８ａが形成されている。つまり、ソース・ゲート接続部２０は、有機絶縁層８によって覆われていない。そのため、図１７に示すように、無機絶縁層７にマイクロクラックｍｃが発生したとしても、その上に有機絶縁層８が存在しないので、マイクロクラックｍｃから第１導電層１４や第２導電層１５への水分の侵入が防止される。従って、アクティブマトリクス基板１００Ｃの信頼性の低下が抑制される。
　［実施形態１Ｄ］
　図１８および図１９を参照しながら、本実施形態におけるアクティブマトリクス基板１００Ｄを説明する。本実施形態では、有機絶縁層８によって覆われていないソース・ゲート接続部２０は、非表示領域９０において基板１上に形成された検査回路６０内に位置している。図１８は、検査回路６０周辺を模式的に示す平面図である。図１９は、図１８中の１９Ａ－１９Ａ’線に沿った断面図である。
　検査回路６０は、図１８および図１９に示すように、複数の検査用ＴＦＴ１０Ｒと、複数の検査用ＴＦＴ１０Ｒに信号を供給する複数の検査用配線６１とを含む。
　複数の検査用ＴＦＴ１０Ｒのそれぞれは、ゲート電極２Ｒ、酸化物半導体層４Ｒ、ソース電極５Ｒおよびドレイン電極６Ｒを有する。つまり検査用ＴＦＴ１０Ｒは、酸化物半導体ＴＦＴである。検査用ＴＦＴ１０Ｒの酸化物半導体層４Ｒは、画素ＴＦＴ１０Ｐの酸化物半導体層４Ｐと同一の酸化物半導体膜から形成されていてよい。
　複数の検査用配線６１は、検査用ゲート配線６１Ｇと、検査用ソース配線６１Ｓとを含む。検査用ゲート配線６１Ｇは、検査用端子領域６８の検査用ゲート端子ＴＧに接続されている。検査用ソース配線６１Ｓは、検査用端子領域６８の検査用ソース端子ＴＳに接続されている。検査用ゲート配線６１Ｇおよび検査用ソース配線６１Ｓを含む複数の検査用配線６１は、複数のゲート配線ＧＬと同一の導電膜から形成されている。
　検査用ＴＦＴ１０Ｒのゲート電極２Ｒは、検査用ゲート配線６１Ｇに電気的に接続されている。検査用ＴＦＴ１０Ｒのソース電極５Ｒは、検査用ソース配線６１Ｓに電気的に接続されている。検査用ＴＦＴ１０Ｒのドレイン電極６Ｒは、複数のソース配線ＳＬのいずれかに電気的に接続されている。
　検査回路６０では、点灯検査時には、検査用ゲート端子ＴＧから検査用ゲート配線６１Ｇを介して検査用ＴＦＴ１０Ｒのゲート電極２Ｒに供給される信号によって、全ての検査用ＴＦＴ１０Ｒがオン状態になる。この結果、検査用ソース端子ＴＳから検査用ソース配線６１Ｓおよびオン状態の検査用ＴＦＴ１０Ｒを介して各ソース配線ＳＬに信号が供給され、点灯検査を行うことができる。点灯検査後、通常の動作を行うときには、検査用ＴＦＴ１０Ｒがオフ状態になるように、検査用ＴＦＴ１０Ｒのゲート電圧が制御される。
　図１８および図１９に示す例では、ソース・ゲート接続部２０は、検査用ＴＦＴ１０Ｒと、それに対応する検査用配線６１（ここでは検査用ソース配線６１Ｓ）とを接続する部分である。検査用ソース配線６１Ｓの一部が第１導電層１４であり、検査用ＴＦＴ１０Ｒのソース電極５Ｒから延設された部分が第２導電層１５である。
　有機絶縁層８の、ソース・ゲート接続部２０に対応する領域には、開口部８ａが形成されている。つまり、ソース・ゲート接続部２０は、有機絶縁層８によって覆われていない。そのため、図２０に示すように、無機絶縁層７にマイクロクラックｍｃが発生したとしても、その上に有機絶縁層８が存在しないので、マイクロクラックｍｃから第１導電層１４や第２導電層１５への水分の侵入が防止される。従って、アクティブマトリクス基板１００Ｄの信頼性の低下が抑制される。
　なお、ここでは、１つのソース配線ＳＬに対して１つの検査用ＴＦＴ１０Ｒを配置する例を示したが、２つ以上のソース配線ＳＬに対して１つの検査用ＴＦＴ１０Ｒを設けてもよい。
　さらに、ソースドライバを構成する半導体チップの代わりに、ゲートドライバを構成する半導体チップがアクティブマトリクス基板に実装されてもよい。その場合の検査回路の構成は、図１８などに示す構成と同様である。ただし、検査用ＴＦＴ１０Ｒのドレイン電極６Ｒは、対応するゲート配線ＧＬに接続される。検査用ソース配線６１Ｓから供給される信号は、検査用ＴＦＴ１０Ｒを介して各ゲート配線ＧＬに入力される。
　［ＴＦＴ構造について］
　画素ＴＦＴ１０Ｐ、回路用ＴＦＴ１０Ｑおよび検査用ＴＦＴ１０Ｒの構造は、上述した例に限定されない。画素ＴＦＴ１０Ｐ、回路用ＴＦＴ１０Ｑおよび検査用ＴＦＴ１０Ｒは、ソース電極およびドレイン電極が半導体層の上面と接するトップコンタクト構造を有していてもよいし、ソース電極およびドレイン電極が半導体層の下面と接するボトムコンタクト構造を有していてもよい。また、画素ＴＦＴ１０Ｐ、回路用ＴＦＴ１０Ｑおよび検査用ＴＦＴ１０Ｒは、チャネルエッチ構造を有してもよいし、エッチストップ構造を有していてもよい。
　エッチストップ型のＴＦＴでは、チャネル領域上にエッチストップ層が形成されている。ソース電極およびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば酸化物半導体層のうちのチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。
　チャネルエッチ型のＴＦＴでは図３に示すように、チャネル領域上にエッチストップ層が形成されておらず、ソース電極およびドレイン電極のチャネル側の端部下面は、酸化物半導体層の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば酸化物半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
　［酸化物半導体について］
　酸化物半導体層４Ｐ、４Ｑおよび４Ｒに含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層４Ｐ、４Ｑおよび４Ｒは、２層以上の積層構造を有していてもよい。酸化物半導体層４Ｐ、４Ｑおよび４Ｒが積層構造を有する場合には、酸化物半導体層４Ｐ、４Ｑおよび４Ｒは、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層４Ｐ、４Ｑおよび４Ｒが上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層４Ｐ、４Ｑおよび４Ｒは、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層５Ｐ、５Ｑは、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層５Ｐ、５Ｑは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でも（結晶質部分を含んでも）よい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層４Ｐ、４Ｑおよび４Ｒは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層４Ｐ、４Ｑおよび４Ｒは、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　（実施形態２）
　本実施形態におけるアクティブマトリクス基板は、同一基板上に形成された酸化物半導体ＴＦＴと結晶質シリコンＴＦＴとを備える。
　本実施形態では、画素ＴＦＴとして、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体膜を活性層とする酸化物半導体ＴＦＴが用いられる。画素ＴＦＴとして、図２および図３を参照しながら説明した画素ＴＦＴ１０Ｐを用いることが可能である。
　画素ＴＦＴと同一基板上には、周辺駆動回路の一部（例えばゲートドライバ）が一体的（モノリシック）に形成されている。周辺駆動回路の残りの一部（例えばソースドライバ）は、例えばＣＯＧ実装によって基板に搭載されている。
　周辺駆動回路は、非表示領域（額縁領域）に設けられる。周辺駆動回路を構成するＴＦＴ（回路用ＴＦＴ）として、例えば、多結晶シリコン膜を活性層とした結晶質シリコンＴＦＴが用いられる。このように、画素ＴＦＴとして酸化物半導体ＴＦＴを用い、回路用ＴＦＴとして結晶質シリコンＴＦＴを用いると、表示領域では消費電力を低くすることが可能となり、さらに、額縁領域を小さくすることが可能となる。また、非表示領域に設けられる検査用ＴＦＴとして、結晶質シリコンＴＦＴを用いることができる。
　このように、本実施形態のアクティブマトリクス基板は、表示領域に設けられる第１ＴＦＴ（画素ＴＦＴ）として、酸化物半導体層を含む酸化物半導体ＴＦＴを備えており、非表示領域に設けられる第２ＴＦＴ（回路用ＴＦＴまたは検査用ＴＦＴ）として、結晶質シリコン半導体層を含む結晶質シリコンＴＦＴを備えている。
　図２１は、本実施形態のアクティブマトリクス基板２００における第１ＴＦＴ（画素ＴＦＴ１０Ｐ）および第２ＴＦＴ（回路用ＴＦＴ１０Ｑまたは検査用ＴＦＴ１０Ｒ）を例示する断面図である。
　この例では、画素ＴＦＴ１０Ｐは、ボトムゲート構造を有する酸化物半導体ＴＦＴであり、回路用ＴＦＴ１０Ｑおよび検査用ＴＦＴ１０Ｒは、トップゲート構造を有する結晶質シリコンＴＦＴである。
　アクティブマトリクス基板２００の平面構造は、図１を参照しながら説明した構造と同様であるので、説明を省略する。
　アクティブマトリクス基板２００において、表示領域８０の各画素には、画素ＴＦＴ１０Ｐが形成されており、非表示領域９０には、回路用ＴＦＴ１０Ｑおよび検査用ＴＦＴ１０Ｒが形成されている。
　アクティブマトリクス基板２００は、基板１と、基板１の表面に形成された下地膜１６と、下地膜１６上に形成された画素ＴＦＴ１０Ｐと、下地膜１６上に形成された回路用ＴＦＴ１０Ｑおよび検査用ＴＦＴ１０Ｒとを備えている。回路用ＴＦＴ１０Ｑおよび検査用ＴＦＴ１０Ｒは、結晶質シリコンを主として含む活性領域を有する結晶質シリコンＴＦＴである。画素ＴＦＴ１０Ｐは、酸化物半導体を主として含む活性領域を有する酸化物半導体ＴＦＴである。回路用ＴＦＴ１０Ｑ、検査用ＴＦＴ１０Ｒおよび画素ＴＦＴ１０Ｐは、基板１に一体的に作り込まれている。ここでいう「活性領域」とは、ＴＦＴの活性層となる半導体層のうちチャネルが形成される領域を指し、「チャネル領域」ともいう。
　回路用ＴＦＴ１０Ｑおよび検査用ＴＦＴ１０Ｒは、下地膜１６上に形成された結晶質シリコン半導体層（例えば低温ポリシリコン層）１７と、結晶質シリコン半導体層１７を覆う下部絶縁層１８と、下部絶縁層１８上に設けられたゲート電極２Ｑ、２Ｒとを有している。下部絶縁層１８のうち結晶質シリコン半導体層１７とゲート電極２Ｑ、２Ｒとの間に位置する部分は、回路用ＴＦＴ１０Ｑおよび検査用ＴＦＴ１０Ｒのゲート絶縁膜として機能する。結晶質シリコン半導体層１７は、チャネルが形成される領域（活性領域）１７ｃと、活性領域の両側にそれぞれ位置するソース領域１７ｓおよびドレイン領域１７ｄとを有している。この例では、結晶質シリコン半導体層１７のうち、下部絶縁層１８を介してゲート電極２Ｑ、２Ｒと重なる部分が活性領域１７ｃとなる。回路用ＴＦＴ１０Ｑおよび検査用ＴＦＴ１０Ｒは、また、ソース領域１７ｓおよびドレイン領域１７ｄにそれぞれ接続されたソース電極５Ｑ、５Ｒおよびドレイン電極６Ｑ、６Ｒを有している。ソース電極５Ｑ、５Ｒおよびドレイン電極６Ｑ、６Ｒは、ゲート電極２Ｑ、２Ｒおよび結晶質シリコン半導体層１７を覆う層間絶縁膜（ここでは、ゲート絶縁層３）上に設けられ、層間絶縁膜に形成されたコンタクトホール内で結晶質シリコン半導体層１７と接続されていてもよい。
　画素ＴＦＴ１０Ｐは、下地膜１６上に設けられたゲート電極２Ｐと、ゲート電極２Ｐを覆うゲート絶縁層３と、ゲート絶縁層３上に配置された酸化物半導体層４Ｐとを有している。図示するように、回路用ＴＦＴ１０Ｑおよび検査用ＴＦＴ１０Ｒのゲート絶縁膜である下部絶縁層１８が、画素ＴＦＴ１０Ｐが形成される領域まで延設されていてもよい。ゲート絶縁層３のうちゲート電極２Ｐと酸化物半導体層４Ｐとの間に位置する部分は、画素ＴＦＴ１０Ｐのゲート絶縁膜として機能する。酸化物半導体層４Ｐは、チャネルが形成される領域（活性領域）４ｃと、活性領域の両側にそれぞれ位置するソースコンタクト領域４ｓおよびドレインコンタクト領域４ｄとを有している。この例では、酸化物半導体層４Ｐのうち、ゲート絶縁層３を介してゲート電極２Ｐと重なる部分が活性領域４ｃとなる。また、画素ＴＦＴ１０Ｐは、ソースコンタクト領域４ｓおよびドレインコンタクト領域４ｄにそれぞれ接続されたソース電極５Ｐおよびドレイン電極６Ｐをさらに有している。なお、基板１上に下地膜１６を設けない構成も可能である。
　回路用ＴＦＴ１０Ｑ、検査用ＴＦＴ１０Ｒおよび画素ＴＦＴ１０Ｐは、無機絶縁層（パッシベーション膜）７および有機絶縁層（平坦化膜）８で覆われている。画素ＴＦＴ１０Ｐのゲート電極２Ｐ、ソース電極５Ｐおよびドレイン電極６Ｐは、それぞれゲート配線（不図示）、ソース配線（不図示）および画素電極ＰＥ（上部透明電極１３）にそれぞれ接続されている。この例では、ドレイン電極６Ｐは、無機絶縁層７および有機絶縁層８に形成された開口部内で、対応する画素電極ＰＥと接続されている。ソース電極５Ｐにはソース配線を介して表示信号が供給され、ゲート配線からの走査信号に基づいて画素電極ＰＥに必要な電荷が書き込まれる。
　なお、図示するように、有機絶縁層８上にコモン電極ＣＥとして下部透明電極１１が形成され、下部透明電極１１（コモン電極ＣＥ）と画素電極ＰＥとの間に誘電体層１２が形成されていてもよい。この場合、画素電極ＰＥにスリット状の開口が設けられていてもよい。このようなアクティブマトリクス基板２００は、例えばＦＦＳモードの液晶表示装置に適用され得る。この例では、画素電極ＰＥから出て液晶層（図示せず）を通り、さらに画素電極ＰＥのスリット状の開口を通ってコモン電極ＣＥに出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
　図示する例では、回路用ＴＦＴ１０Ｑおよび検査用ＴＦＴ１０Ｒは、ゲート電極２Ｑ、２Ｒと基板１（下地膜１６）との間に結晶質シリコン半導体層１７が配置されたトップゲート構造を有している。一方、画素ＴＦＴ１０Ｐは、酸化物半導体層４Ｐと基板１（下地膜１６）との間にゲート電極２Ｐが配置されたボトムゲート構造を有している。このような構造を採用することにより、同一基板１上に、複数種類の薄膜トランジスタ（回路用ＴＦＴ１０Ｑ、検査用ＴＦＴ１０Ｒおよび画素ＴＦＴ１０Ｐ）を一体的に形成する際に、製造工程数や製造コストの増加をより効果的に抑えることが可能である。
　回路用ＴＦＴ１０Ｑ、検査用ＴＦＴ１０Ｒおよび画素ＴＦＴ１０ＰのＴＦＴ構造は上記に限定されない。例えば、回路用ＴＦＴ１０Ｑおよび検査用ＴＦＴ１０Ｒと、画素ＴＦＴ１０Ｐとは同じＴＦＴ構造を有していてもよい。あるいは、回路用ＴＦＴ１０Ｑおよび検査用ＴＦＴ１０Ｒがボトムゲート構造を有し、画素ＴＦＴ１０Ｐがトップゲート構造を有していてもよい。また、ボトムゲート構造の場合、チャネルエッチ型でもよいし、エッチストップ型でもよい。
　画素ＴＦＴ１０Ｐのゲート絶縁膜であるゲート絶縁層３は、回路用ＴＦＴ１０Ｑおよび検査用ＴＦＴ１０Ｒが形成される領域まで延設され、回路用ＴＦＴ１０Ｑおよび検査用ＴＦＴ１０Ｒのゲート電極２Ｑ、２Ｒおよび結晶質シリコン半導体層１７を覆う層間絶縁膜として機能してもよい。このように回路用ＴＦＴ１０Ｑおよび検査用ＴＦＴ１０Ｒの層間絶縁膜と画素ＴＦＴ１０Ｐのゲート絶縁膜とが同一の層（ゲート絶縁層３）内に形成されている場合、ゲート絶縁層３は積層構造を有していてもよい。例えば、ゲート絶縁層３は、水素を供給可能な水素供与性の層（例えば窒化珪素層）と、水素供与性の層上に配置された、酸素を供給可能な酸素供与性の層（例えば酸化珪素層）とを含む積層構造を有していてもよい。
　回路用ＴＦＴ１０Ｑおよび検査用ＴＦＴ１０Ｒのゲート電極２Ｑ、２Ｒと、画素ＴＦＴ１０Ｐのゲート電極２Ｐとは、同一層内に形成されていてもよい。また、回路用ＴＦＴ１０Ｑのソース電極５Ｑおよびドレイン電極６Ｑと、検査用ＴＦＴ１０Ｒのソース電極５Ｒおよびドレイン電極６Ｒと、画素ＴＦＴ１０Ｐのソース電極５Ｐおよびドレイン電極６Ｐとは、同一の層内に形成されていてもよい。「同一層内に形成されている」とは、同一の膜（導電膜）を用いて形成されていることをいう。これにより、製造工程数および製造コストの増加を抑制できる。
　本実施形態のアクティブマトリクス基板２００においても、非表示領域９０内のソース・ゲート接続部を有機絶縁層８では覆わないことにより、信頼性を向上する効果が得られる。以下、そのような例を実施形態２Ａ～２Ｅとして具体的に説明する。
　[実施形態２Ａ]
　図２２および図２３を参照しながら、本実施形態におけるアクティブマトリクス基板２００Ａを説明する。本実施形態では、有機絶縁層８によって覆われていないソース・ゲート接続部２０は、非表示領域９０において基板１上に形成されたＧＤＭ回路４０内に位置している。図２２は、ＧＤＭ回路４０に含まれる複数の回路用ＴＦＴ１０Ｑのうちのある回路用ＴＦＴ１０Ｑ周辺を模式的に示す平面図である。図２３は、図２２中の２３Ａ－２３Ａ’線に沿った断面図である。
　図２２および図２３に示す回路用ＴＦＴ１０Ｑは、ゲート電極２Ｑ、結晶質シリコン半導体層１７、ソース電極５Ｑおよびドレイン電極６Ｑを有する。つまり、回路用ＴＦＴ１０Ｑは、結晶質シリコンＴＦＴである。
　図２２および図２３に示す例では、ソース・ゲート接続部２０は、回路用ＴＦＴ１０Ｑの近傍に位置する。第１導電層１４は、回路用ＴＦＴ１０Ｑのゲート電極２Ｑから延設されており、ゲート電極２Ｑに電気的に接続されている。ソース・ゲート接続部２０において、第１導電層１４と第２導電層１５とが接続されている。
　有機絶縁層８の、ソース・ゲート接続部２０に対応する領域には、開口部８ａが形成されている。つまり、ソース・ゲート接続部２０は、有機絶縁層８によって覆われていない。そのため、図２４に示すように、無機絶縁層７にマイクロクラックｍｃが発生したとしても、その上に有機絶縁層８が存在しないので、マイクロクラックｍｃから第１導電層１４や第２導電層１５への水分の侵入が防止される。従って、アクティブマトリクス基板２００Ａの信頼性の低下が抑制される。
　アクティブマトリクス基板２００Ａを製造する際には、図９～図１１を参照しながら説明した製造方法に、基板１上に下地膜１６を形成する工程、下地膜１６上に結晶質シリコン半導体層（例えば低温ポリシリコン層）１７を形成する工程、および、結晶質シリコン半導体層１７を覆う下部絶縁層１８を形成する工程が追加される。
　下地膜１６としては、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を用いることができる。下地膜１６は、積層構造を有していてもよい。
　結晶質シリコン半導体層１７の形成は、まず、下地膜１６上に非晶質シリコン（ａ－Ｓｉ）膜を形成し、続いて、ａ－Ｓｉ膜を結晶化させ、その後パターニングすることにより行うことができる。ａ－Ｓｉ膜の結晶化は、公知の種々の方法を用いて行うことができ、例えばレーザーアニールにより行うことができる。
　下部絶縁層１８としては、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を用いることができる。下部絶縁層１８は、積層構造を有していてもよい。ここでは、無機絶縁層７として、ＳｉＯｘ膜を形成する。
　［実施形態２Ｂ］
　図２５および図２６を参照しながら、本実施形態におけるアクティブマトリクス基板２００Ｂを説明する。本実施形態では、有機絶縁層８によって覆われていないソース・ゲート接続部２０は、ＧＤＭ配線領域５０内に位置している。図２５は、ＧＤＭ配線領域５０周辺を模式的に示す平面図である。図２６は、図２５中の２６Ａ－２６Ａ’線に沿った断面図である。
　図２５および図２６に示すように、ＧＤＭ配線領域５０内には、所定の方向に延びる複数の基幹配線５１が形成されている。また、複数の基幹配線５１が延びる方向に交差する（例えば直交する）方向に延びる複数の枝配線５２が形成されている。複数の枝配線５２は、複数の基幹配線５１とＧＤＭ回路４０とを接続する。
　ソース・ゲート接続部２０は、基幹配線５１と、それに対応する枝配線５２とを接続する部分である。ここでは、複数の基幹配線５１は、複数のゲート配線ＧＬと同一の導電膜から形成されており、複数の枝配線５２は、複数のソース配線ＳＬと同一の導電膜から形成されている。基幹配線５１の一部が第１導電層１４であり、枝配線５２の一部が第２導電層１５である。
　有機絶縁層８の、ソース・ゲート接続部２０に対応する領域には、開口部８ａが形成されている。つまり、ソース・ゲート接続部２０は、有機絶縁層８によって覆われていない。そのため、図２７に示すように、無機絶縁層７にマイクロクラックｍｃが発生したとしても、その上に有機絶縁層８が存在しないので、マイクロクラックｍｃから第１導電層１４や第２導電層１５への水分の侵入が防止される。従って、アクティブマトリクス基板２００Ｂの信頼性の低下が抑制される。
　なお、図２５および図２６には、基幹配線５１がゲート配線ＧＬと同一の導電膜から形成されており、枝配線５２がソース配線ＳＬと同一の導電膜から形成されている構成を例示したが、これとは逆に、基幹配線５１がソース配線ＳＬと同一の導電膜から形成されており、枝配線５２がゲート配線ＧＬと同一の導電膜から形成されていてもよい。
　［実施形態２Ｃ］
　図２８および図２９を参照しながら、本実施形態におけるアクティブマトリクス基板２００Ｃを説明する。本実施形態では、有機絶縁層８によって覆われていないソース・ゲート接続部２０は、ＧＤＭ回路４０と表示領域８０との間に位置している。図２８は、ＧＤＭ回路４０の複数の回路用ＴＦＴ１０Ｑのうちの、ゲート配線ＧＬへの走査信号の出力を最終的に行う回路用ＴＦＴ１０Ｑの周辺を模式的に示す平面図である。図２９は、図２８中の２９Ａ－２９Ａ’線に沿った断面図である。
　図２８および図２９に示す回路用ＴＦＴ１０Ｑは、ゲート電極２Ｑ、結晶質シリコン半導体層１７、ソース電極５Ｑおよびドレイン電極６Ｑを有する。つまり、回路用ＴＦＴ１０Ｑは、結晶質シリコンＴＦＴである。
　図２８および図２９に示す例では、ソース・ゲート接続部２０は、ＧＤＭ回路４０と表示領域８０との間において、ＧＤＭ回路４０と、複数のゲート配線ＧＬのうちのあるゲート配線ＧＬとを接続する部分である。
　ソース・ゲート接続部２０を構成する第１導電層１４は、ゲート配線ＧＬの一端部である。また、第２導電層１５は、回路用ＴＦＴ１０Ｑのドレイン電極６Ｑから延設されており、ドレイン電極６Ｑに電気的に接続されている。ソース・ゲート接続部２０において第２導電層１５が第１導電層１４に接続されていることにより、ＧＤＭ回路４０からゲート配線ＧＬへの走査信号の出力が可能となっている。
　有機絶縁層８の、ソース・ゲート接続部２０に対応する領域には、開口部８ａが形成されている。つまり、ソース・ゲート接続部２０は、有機絶縁層８によって覆われていない。そのため、図３０に示すように、無機絶縁層７にマイクロクラックｍｃが発生したとしても、その上に有機絶縁層８が存在しないので、マイクロクラックｍｃから第１導電層１４や第２導電層１５への水分の侵入が防止される。従って、アクティブマトリクス基板２００Ｃの信頼性の低下が抑制される。
　［実施形態２Ｄ］
　図３１および図３２を参照しながら、本実施形態におけるアクティブマトリクス基板２００Ｄを説明する。本実施形態では、有機絶縁層８によって覆われていないソース・ゲート接続部２０は、非表示領域９０において基板１上に形成された検査回路６０内に位置している。図３１は、検査回路６０周辺を模式的に示す平面図である。図３２は、図３１中の３２Ａ－３２Ａ’線に沿った断面図である。
　検査回路６０は、図３１および図３２に示すように、複数の検査用ＴＦＴ１０Ｒと、複数の検査用ＴＦＴ１０Ｒに信号を供給する複数の検査用配線６１とを含む。
　複数の検査用ＴＦＴ１０Ｒのそれぞれは、ゲート電極２Ｒ、結晶質シリコン半導体層１７、ソース電極５Ｒおよびドレイン電極６Ｒを有する。つまり検査用ＴＦＴ１０Ｒは、結晶質シリコンＴＦＴである。
　複数の検査用配線６１は、検査用ゲート配線６１Ｇと、検査用ソース配線６１Ｓとを含む。検査用ゲート配線６１Ｇは、検査用端子領域６８の検査用ゲート端子ＴＧに接続されている。検査用ソース配線６１Ｓは、検査用端子領域６８の検査用ソース端子ＴＳに接続されている。検査用ゲート配線６１Ｇおよび検査用ソース配線６１Ｓを含む複数の検査用配線６１は、複数のゲート配線ＧＬと同一の導電膜から形成されている。
　検査用ＴＦＴ１０Ｒのゲート電極２Ｒは、検査用ゲート配線６１Ｇに電気的に接続されている。検査用ＴＦＴ１０Ｒのソース電極５Ｒは、検査用ソース配線６１Ｓに電気的に接続されている。検査用ＴＦＴ１０Ｒのドレイン電極６Ｒは、複数のソース配線ＳＬのいずれかに電気的に接続されている。
　検査回路６０では、点灯検査時には、検査用ゲート端子ＴＧから検査用ゲート配線６１Ｇを介して検査用ＴＦＴ１０Ｒのゲート電極２Ｒに供給される信号によって、全ての検査用ＴＦＴ１０Ｒがオン状態になる。この結果、検査用ソース端子ＴＳから検査用ソース配線６１Ｓおよびオン状態の検査用ＴＦＴ１０Ｒを介して各ソース配線ＳＬに信号が供給され、点灯検査を行うことができる。点灯検査後、通常の動作を行うときには、検査用ＴＦＴ１０Ｒがオフ状態になるように、検査用ＴＦＴ１０Ｒのゲート電圧が制御される。
　図３１および図３２に示す例では、ソース・ゲート接続部２０は、検査用ＴＦＴ１０Ｒと、それに対応する検査用配線６１（ここでは検査用ソース配線６１Ｓ）とを接続する部分である。検査用ソース配線６１Ｓの一部が第１導電層１４であり、検査用ＴＦＴ１０Ｒのソース電極５Ｒから延設された部分が第２導電層１５である。
　有機絶縁層８の、ソース・ゲート接続部２０に対応する領域には、開口部８ａが形成されている。つまり、ソース・ゲート接続部２０は、有機絶縁層８によって覆われていない。そのため、図３３に示すように、無機絶縁層７にマイクロクラックｍｃが発生したとしても、その上に有機絶縁層８が存在しないので、マイクロクラックｍｃから第１導電層１４や第２導電層１５への水分の侵入が防止される。従って、アクティブマトリクス基板２００Ｄの信頼性の低下が抑制される。
　なお、ここでは、１つのソース配線ＳＬに対して１つの検査用ＴＦＴ１０Ｒを配置する例を示したが、２つ以上のソース配線ＳＬに対して１つの検査用ＴＦＴ１０Ｒを設けてもよい。
　さらに、ソースドライバを構成する半導体チップの代わりに、ゲートドライバを構成する半導体チップがアクティブマトリクス基板に実装されてもよい。その場合の検査回路の構成は、図３１などに示す構成と同様である。ただし、検査用ＴＦＴ１０Ｒのドレイン電極６Ｒは、対応するゲート配線ＧＬに接続される。検査用ソース配線６１Ｓから供給される信号は、検査用ＴＦＴ１０Ｒを介して各ゲート配線ＧＬに入力される。
　[実施形態２Ｅ]
　アクティブマトリクス基板２００に（基板１上に）、ソースドライバ（ソース配線駆動回路）がモノリシックに形成されていてもよい。以下では、このようなソースドライバをソースドライバモノリシック（ＳＤＭ）回路と呼ぶ。ソースドライバモノリシック回路内に位置するソース・ゲート接続部２０が有機絶縁層８で覆われていないことにより、無機絶縁層７に発生したマイクロクラックｍｃからの水分の侵入を防止することができる。
　また、アクティブマトリクス基板２００に、ソース切替（Source Shared Driving：ＳＳＤ）回路が設けられることがある。ＳＳＤ回路は、ソースドライバの各端子からのビデオ信号線１本から、複数本のソース配線ＳＬへビデオデータを振り分ける。ＳＳＤ回路内に位置するソース・ゲート接続部２０が有機絶縁層８で覆われていないことにより、同様の効果を得ることができる。
　図４４および図４５を参照しながら、本実施形態におけるアクティブマトリクス基板の他の例を説明する。図４４および図４５に示すアクティブマトリクス基板２００Ｅでは、有機絶縁層８によって覆われていないソース・ゲート接続部２０は、非表示領域９０内のＳＤＭ配線領域７０内に位置している。ＳＤＭ配線領域７０は、ＳＤＭ回路７８に信号を供給する複数の配線が形成された領域である。ＳＤＭ回路７８から出力された信号は、ＳＳＤ回路７９によって複数本のソース配線ＳＬに振り分けられる。図４４は、ＳＤＭ配線領域７０周辺を模式的に示す平面図である。図４５は、図４４中の４５Ａ－４５Ａ’線に沿った断面図である。
　図４４および図４５に示すように、ＳＤＭ配線領域７０内には、所定の方向に延びる複数の基幹配線７１が形成されている。また、複数の基幹配線７１が延びる方向に交差する（例えば直交する）方向に延びる複数の枝配線７２が形成されている。複数の枝配線７２は、複数の基幹配線７１とＳＤＭ回路７８とを接続する。
　ソース・ゲート接続部２０は、基幹配線７１と、それに対応する枝配線７２とを接続する部分である。ここでは、複数の基幹配線７１は、複数のゲート配線ＧＬと同一の導電膜から形成されており、複数の枝配線７２は、複数のソース配線ＳＬと同一の導電膜から形成されている。基幹配線７１の一部が第１導電層１４であり、枝配線７２の一部が第２導電層１５である。
　有機絶縁層８の、ソース・ゲート接続部２０に対応する領域には、開口部８ａが形成されている。つまり、ソース・ゲート接続部２０は、有機絶縁層８によって覆われていない。そのため、図４６に示すように、無機絶縁層７にマイクロクラックｍｃが発生したとしても、その上に有機絶縁層８が存在しないので、マイクロクラックｍｃから第１導電層１４や第２導電層１５への水分の侵入が防止される。従って、アクティブマトリクス基板２００Ｅの信頼性の低下が抑制される。
　なお、図４４および図４５には、基幹配線７１がゲート配線ＧＬと同一の導電膜から形成されており、枝配線７２がソース配線ＳＬと同一の導電膜から形成されている構成を例示したが、これとは逆に、基幹配線７１がソース配線ＳＬと同一の導電膜から形成されており、枝配線７２がゲート配線ＧＬと同一の導電膜から形成されていてもよい。
　［非表示領域内における有機絶縁層の配置］
　既に説明したように、実施形態１および２のアクティブマトリクス基板１００、２００（および１００Ａ～１００Ｄ、２００Ａ～２００Ｅ）では、非表示領域９０のソース・ゲート接続部２０は、有機絶縁層８によって覆われていない。ただし、非表示領域９０の全体にわたって有機絶縁層８が存在していないわけではない。つまり、非表示領域９０は、有機絶縁層８が形成されていない領域と、有機絶縁層８が形成されている領域の両方を含んでいる。以下、有機絶縁層８が形成されていないことが好ましい領域と、有機絶縁層８が形成されていることが好ましい領域とを具体的に説明する。
　まず、有機絶縁層８が形成されていないことが好ましい領域は、例えば、以下の（１）、（２）、（３）の領域である。
　（１）：ソース・ゲート接続部
　（２）：ゲート配線層とソース配線層との交差領域
　（３）：配向膜材料のシール部への移動を止めるための溝
　（１）の領域は、既に説明した（図４などに示した）ソース・ゲート接続部２０である。ソース・ゲート接続部２０に有機絶縁層８が形成されていないことにより、無機絶縁層７に発生したマイクロクラックｍｃに起因する信頼性の低下を抑制することができる。
　（２）の領域は、ゲート配線ＧＬと同一の導電膜から形成された導電層（配線や電極）と、ソース配線ＧＬと同一の導電膜から形成された導電層（配線や電極）とが絶縁層を介して重なっている領域である。この領域では、それぞれの導電層に与えられる電位によって電界が生じるので、水分の影響によって金属イオンが生じると、金属イオンが電界の影響を受けて移動する、いわゆるイオンマイグレーションが発生するおそれがあり、短絡の原因となる。ゲート配線層とソース配線層との交差部に、水分を含みやすい有機絶縁層８を形成しないことにより、このようなイオンマイグレーションの発生を抑制することができる。
　例えば、図１２および図１３に示したアクティブマトリクス基板１００Ｂにおいては、基幹配線５１と枝配線５２とがゲート絶縁層３を介して交差する（重なる）領域が存在する。図３４および図３５に示すように、有機絶縁層８がこのような領域に対応した開口部８ｃを有していると、つまり、このような領域には有機絶縁層８が形成されていないと、上述したイオンマイグレーションの発生およびそれに伴う短絡の発生を抑制することができる。
　（３）の領域について、図３６から図３８を参照しながら説明する。
　図３６および図３７は、アクティブマトリクス基板１００（あるいは２００）を備えた液晶表示装置１０００を模式的に示す断面図および平面図である。液晶表示装置１０００は、図３６に示すように、アクティブマトリクス基板１００（２００）と、アクティブマトリクス基板１００（２００）に対向するように配置された対向基板４００と、アクティブマトリクス基板１００（２００）および対向基板４００の間に設けられた液晶層（表示媒体層）３０とを備える。
　図３７に示すように、液晶表示装置１０００において、非表示領域９０は、表示領域８０を包囲するシール領域ＳＲを含む。シール領域ＳＲには、環状のシール材３１が形成されており、このシール材３１によって、アクティブマトリクス基板１００（２００）と対向基板４００とが貼り合わされている。
　シール領域ＳＲと表示領域８０との間（シール材３１と表示領域８０との間）において、アクティブマトリクス基板１００（２００）の有機絶縁層８には、表示領域８０を実質的に囲む溝８ｄが形成されている。
　図３８は、アクティブマトリクス基板１００（２００）の、溝８ｄ周辺を示す断面図であり、図３７中の３８Ａ－３８Ａ’線に沿った断面を示している。図３８に示すように、有機絶縁層８は、非表示領域９０内に位置する部分であって、表示領域８０を実質的に囲む溝８ｄが形成された部分を含んでいる。図３８には、アクティブマトリクス基板１００（２００）の最表面に設けられた配向膜１９を図示している。
　配向膜１９は、配向膜材料を基板表面に付与（塗布）した後、焼成等を行うことにより形成することができる。近年では、配向膜材料の付与にインクジェット法が用いられることが多い。インクジェット法は、直接描画を行うことができる点、非接触プロセスであるので低汚染である点、作業時間が短縮できる点等の利点を有する。
　ただし、インクジェット法を用いる場合、配向膜材料を比較的粘度が低い状態で付与することになるので、配向膜材料が所望の領域の外側にまで広がってしまうおそれがある。配向膜１９は、シール材３１との密着性が低いので、配向膜材料がシール領域ＳＲに達してしまうと、シール不良の原因となる。
　図３７および図３８に示すように、有機絶縁層８に、表示領域８０を実質的に囲む溝８ｄが形成されていると、配向膜材料のシール領域ＳＲへの流出を防止することができる。有機絶縁層８に形成されるこのような溝８ｄは、例えば、国際公開第２０１１／０８６６２４号、国際公開第２０１１／１２９０６５号および国際公開第２０１１／１５５１３３号に開示されている。参考のため、国際公開第２０１１／０８６６２４号、国際公開第２０１１／１２９０６５号および国際公開第２０１１／１５５１３３号の開示内容の全てを本願明細書に援用する。
　上述したように、（１）、（２）、（３）の領域には、有機絶縁層８が形成されていないことが好ましい。続いて、非表示領域９０において有機絶縁層８が形成されていることが好ましい領域を説明する。
　非表示領域９０において、有機絶縁層８が形成されていることが好ましい領域は、例えば、以下の（４）、（５）の領域である。
　（４）：ゲート配線層およびソース配線層上（ただし上述した（１）、（２）、（３）を除く）
　（５）：ＴＦＴ上（ただしバックゲート電極を備えたＴＦＴ上を除く）
　図３９を参照しながら、（４）、（５）の領域に有機絶縁層８が形成されていることが好ましい理由を説明する。図３９は、非表示領域９０にシールド層２１が設けられた構成を示す図である。
　シールド層２１は、図３９に示すように、ＧＤＭ回路４０の少なくとも一部に重なるように配置されている。シールド層２１の電位は、例えば共通電位に設定される。図３９に示す例では、シールド層２１は、画素電極ＰＥ（上部透明電極１３）と同一の透明導電膜から形成されている。シールド層２１は、ＣＯＭ配線領域９１に設けられたＣＯＭコンタクト部２２において、共通配線（ＣＯＭ配線）２３に電気的に接続されている。ＣＯＭ配線２３は、例えば、ソース配線ＳＬと同一の導電膜から形成されている。
　図３９に示す例では、共通電極ＣＥ（下部透明電極１１）は、シールド層２１を介してＣＯＭ配線２３に電気的に接続されている。具体的には、誘電体層１２には、共通電極ＣＥを露出させる開口部１２ａが形成されており、誘電体層１２および層間絶縁層９には、ＣＯＭ配線２３を露出させるＣＯＭコンタクトホールＣＨ２が形成されている。シールド層２１は、誘電体層１２上、開口部１２ａ内およびＣＯＭコンタクトホールＣＨ２内に形成されており、開口部１２ａ内で共通電極ＣＥと接し、かつ、ＣＯＭコンタクトホールＣＨ２内でＣＯＭ配線２３と接している。
　図３９には、ゲート配線層ＧＬＬおよびソース配線層ＳＬＬを示している。ゲート配線層ＧＬＬおよびソース配線層ＳＬＬは、それぞれ配線や電極である。シールド層２１を設けることにより、ゲート配線層ＧＬＬおよびソース配線層ＳＬＬに与えられる信号電位に起因する電界が液晶層側に漏れ出すことを防止することができる。ただし、シールド層２１を設けると、ゲート配線層ＧＬＬおよびソース配線層ＳＬＬと、シールド層２１との間に形成される静電容量（寄生容量：図中に点線で示している）により、ゲート配線層ＧＬＬおよびソース配線層ＳＬＬの信号波形がなまるおそれがある。
　図３９に示しているように、ゲート配線層ＧＬＬおよびソース配線層ＳＬＬ上に有機絶縁層８が形成されていると（つまりゲート配線層ＧＬＬおよびソース配線層ＳＬＬ上が有機絶縁層８で覆われていると）、ゲート配線層ＧＬＬおよびソース配線層ＳＬＬと、シールド層２１との間に形成される寄生容量が小さくなるので、寄生容量に起因した信号波形のなまりを抑制することができる。
　同様の理由で、非表示領域９０に配置されるＴＦＴ上にも、有機絶縁層８が形成されていることが好ましい。なお、非表示領域９０に配置されるＴＦＴの一部は、バックゲート電極を有していてもよい。バックゲート電極は、半導体層を間に挟んで主ゲート電極(本来のゲート電極)と対向するように配置された、付加的なゲート電極である。バックゲート電極を設けることにより、閾値電圧を制御することができる。半導体層とバックゲート電極との間に、比較的厚い有機絶縁層８が介在していると、バックゲート電極によって閾値電圧を適切に制御できないおそれがある。そのため、バックゲート電極を有するＴＦＴについては、有機絶縁層８で覆われない構成を採用してもよい。
　（実施形態３）
　図４０を参照しながら、本実施形態におけるアクティブマトリクス基板３００を説明する。図４０は、アクティブマトリクス基板３００を模式的に示す平面図である。
　アクティブマトリクス基板３００では、複数の回路用ＴＦＴを含むＧＤＭ回路４０は、少なくとも一部が表示領域８０内に配置されている。このような構成を採用することにより、非表示領域９０をいっそう小さくする（いっそうの狭額縁化を図る）ことができる。ＧＤＭ回路４０の少なくとも一部を表示領域８０内に配置する構成は、例えば、国際公開第２０１４／０６９５２９号に開示されている。参考のため、国際公開第２０１４／０６９５２９号の開示内容の全てを本願明細書に援用する。
　本実施形態では、有機絶縁層８によって覆われていないソース・ゲート接続部２０は、ＧＤＭ回路４０の表示領域８０内に位置する部分内に位置している。以下、図４１および図４２を参照しながら、より具体的に説明を行う。図４１は、ＧＤＭ回路４０に含まれる複数の回路用ＴＦＴ１０Ｑのうちの、表示領域８０内に位置している回路用ＴＦＴ１０Ｑ周辺を模式的に示す平面図である。図４２は、図４１中の４２Ａ－４２Ａ’線に沿った断面図である。
　図４１に示す回路用ＴＦＴ１０Ｑは、ゲート電極２Ｑ、酸化物半導体層４Ｑ、ソース電極５Ｑおよびドレイン電極６Ｑを有する。つまり、回路用ＴＦＴ１０Ｑは、酸化物半導体ＴＦＴである。回路用ＴＦＴ１０Ｑの酸化物半導体層４Ｑは、画素ＴＦＴ１０Ｐの酸化物半導体層４Ｐと同一の酸化物半導体膜から形成されていてよい。
　図４１には、ＧＤＭ回路４０用の配線のうちの２種類の配線（以下では「第１のＧＤＭ用配線」、「第２のＧＤＭ用配線」と呼ぶ）ＧＤＭＬ１およびＧＤＭＬ２が示されている。第１のＧＤＭ用配線および第２のＧＤＭ用配線は、ゲート配線ＧＬと同一の導電膜から形成されている。回路用ＴＦＴ１０Ｑのゲート電極２Ｑは、第１のＧＤＭ用配線ＧＤＭＬ１に電気的に接続されている。また、回路用ＴＦＴ１０Ｑのドレイン電極６Ｑは、第２のＧＤＭ用配線ＧＤＭＬ２に電気的に接続されている。
　図４１および図４２に示す例では、ソース・ゲート接続部２０は、回路用ＴＦＴ１０Ｑのドレイン電極６Ｑと、第２のＧＤＭ用配線ＧＤＭＬ２とを電気的に接続する部分である。第１導電層１４は、第２のＧＤＭ用配線ＧＤＭＬ２の一部である。第２導電層１５は、回路用ＴＦＴ１０Ｑのドレイン電極６Ｑから延設された部分である。
　有機絶縁層８の、ソース・ゲート接続部２０に対応する領域には、開口部８ａが形成されている。つまり、ソース・ゲート接続部２０は、有機絶縁層８によって覆われていない。そのため、図４３に示すように、無機絶縁層７にマイクロクラックｍｃが発生したとしても、その上に有機絶縁層８が存在しないので、マイクロクラックｍｃから第１導電層１４や第２導電層１５への水分の侵入が防止される。従って、アクティブマトリクス基板３００の信頼性の低下が抑制される。
　上述したように、本発明の実施形態によるアクティブマトリクス基板では、ソース・ゲート接続部２０が有機絶縁層８で覆われていないことにより、信頼性が向上する。
　なお、これまでは、ＦＦＳモード等の横電界モードで表示を行う液晶表示装置のアクティブマトリクス基板を例に説明を行ったが、液晶層の厚さ方向に電圧を印加する縦電界モード（例えば、ＴＮモードや垂直配向モード）で表示を行う液晶表示装置のアクティブマトリクス基板にも適用され得る。また、本発明の実施形態によるアクティブマトリクス基板は、液晶表示装置以外の表示装置（液晶層以外の表示媒体層を備える表示装置）にも好適に用いられる。
　本発明の実施形態によると、無機絶縁層に発生したマイクロクラックからの水分の侵入に起因した信頼性の低下が抑制されるアクティブマトリクス基板を提供することができる。本発明の実施形態によるアクティブマトリクス基板は、液晶表示装置をはじめとする種々の表示装置に好適に用いられる。
　２Ｐ、２Ｑ、２Ｒ　　ゲート電極
　３　　ゲート絶縁層
　３ａ　　ゲート絶縁層の開口部
　４Ｐ、４Ｑ、４Ｒ　　酸化物半導体層
　５Ｐ、５Ｑ、５Ｒ　　ソース電極
　６Ｐ、６Ｑ、６Ｒ　　ドレイン電極
　７　　無機絶縁層（保護膜）
　８　　有機絶縁層（平坦化膜）
　８ａ　　有機絶縁層の開口部
　９　　層間絶縁層
　１０Ｐ　　画素ＴＦＴ
　１０Ｑ　　回路用ＴＦＴ
　１０Ｒ　　検査用ＴＦＴ
　１１　　下部透明電極
　１２　　誘電体層
　１３　　上部透明電極
　１４　　第１導電層
　１５　　第２導電層
　１６　　下地膜
　１７　　結晶質シリコン半導体層
　１８　　下部絶縁層
　１９　　配向膜
　２０　　ソース・ゲート接続部
　２１　　シールド層
　２２　　ＣＯＭコンタクト部
　２３　　共通配線（ＣＯＭ配線）
　３０　　液晶層（表示媒体層）
　３１　　シール材
　４０　　ゲートドライバモノリシック（ＧＤＭ）回路
　５０　　ＧＤＭ配線領域
　５１　　基幹配線
　５２　　枝配線
　５８　　ＧＤＭ用端子領域
　６０　　検査回路
　６１　　検査用配線
　６１Ｇ　　検査用ゲート配線
　６１Ｓ　　検査用ソース配線
　６８　　検査用端子領域
　６９　　端子領域
　７０　　ＳＤＭ配線領域
　７１　　基幹配線
　７２　　枝配線
　７８　　ソースドライバモノリシック（ＳＤＭ）回路
　７９　　ソース切替（ＳＳＤ）回路
　８０　　表示領域
　９０　　非表示領域
　９１　　ＣＯＭ配線領域
　１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ　　アクティブマトリクス基板
　２００、２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ　　アクティブマトリクス基板
　２００Ｅ、３００　　アクティブマトリクス基板
　４００　　対向基板
　１０００　　液晶表示装置
　ＧＬ　　ゲート配線
　ＳＬ　　ソース配線
　ＳＲ　　シール領域
　ＧＤＭＬ１　　第１のＧＤＭ用配線
　ＧＤＭＬ２　　第２のＧＤＭ用配線

Claims (19)

  1. 　複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域とを有するアクティブマトリクス基板であって、
    　基板と、
    　前記基板に支持された複数の第１ＴＦＴであって、前記表示領域内に配置された複数の第１ＴＦＴと、
    　前記複数の第１ＴＦＴに走査信号を供給する複数のゲート配線と、
    　前記複数の第１ＴＦＴに表示信号を供給する複数のソース配線と、
    　前記複数の第１ＴＦＴを覆う無機絶縁層と、
    　前記無機絶縁層上に設けられた有機絶縁層と、
    　前記基板に支持された複数の第２ＴＦＴであって、前記非表示領域内に配置された複数の第２ＴＦＴと、
    　前記複数のゲート配線と同一の導電膜から形成された第１導電層と前記複数のソース配線と同一の導電膜から形成された第２導電層とが接続されるソース・ゲート接続部であって、前記非表示領域内に位置するソース・ゲート接続部と、
    を備え、
    　前記複数の第１ＴＦＴのそれぞれは、酸化物半導体層を含む酸化物半導体ＴＦＴであり、
    　前記複数の第２ＴＦＴのうちの少なくとも１つの第２ＴＦＴは、前記有機絶縁層によって覆われており、
    　前記ソース・ゲート接続部は、前記有機絶縁層によって覆われていない、アクティブマトリクス基板。
  2. 　複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域とを有するアクティブマトリクス基板であって、
    　基板と、
    　前記基板に支持された複数の第１ＴＦＴであって、前記表示領域内に配置された複数の第１ＴＦＴと、
    　前記複数の第１ＴＦＴに走査信号を供給する複数のゲート配線と、
    　前記複数の第１ＴＦＴに表示信号を供給する複数のソース配線と、
    　前記複数の第１ＴＦＴを覆う無機絶縁層と、
    　前記無機絶縁層上に設けられた有機絶縁層と、
    　前記基板に支持された複数の第２ＴＦＴであって、前記非表示領域内に配置された複数の第２ＴＦＴと、
    　前記複数のゲート配線と同一の導電膜から形成された第１導電層と前記複数のソース配線と同一の導電膜から形成された第２導電層とが接続されるソース・ゲート接続部であって、前記非表示領域内に位置するソース・ゲート接続部と、
    を備え、
    　前記複数の第１ＴＦＴのそれぞれは、酸化物半導体層を含む酸化物半導体ＴＦＴであり、
    　前記有機絶縁層は、前記非表示領域内に位置する部分であって、前記表示領域を実質的に囲む溝が形成された部分を含み、
    　前記ソース・ゲート接続部は、前記有機絶縁層によって覆われていない、アクティブマトリクス基板。
  3. 　前記非表示領域において前記基板上に形成されたゲートドライバモノリシック回路をさらに備え、
    　前記有機絶縁層によって覆われていない前記ソース・ゲート接続部は、前記ゲートドライバモノリシック回路内に位置する請求項１または２に記載のアクティブマトリクス基板。
  4. 　前記ゲートドライバモノリシック回路は、複数の回路用ＴＦＴを含み、
    　前記有機絶縁層によって覆われていない前記ソース・ゲート接続部は、前記複数の回路用ＴＦＴのうちのある回路用ＴＦＴの近傍に位置する請求項３に記載のアクティブマトリクス基板。
  5. 　前記非表示領域において前記基板上に形成されたゲートドライバモノリシック回路をさらに備え、
    　前記非表示領域は、前記ゲートドライバモノリシック回路に信号を供給する複数の配線が形成されたＧＤＭ配線領域を含み、
    　前記有機絶縁層によって覆われていない前記ソース・ゲート接続部は、前記ＧＤＭ配線領域内に位置する請求項１または２に記載のアクティブマトリクス基板。
  6. 　前記ＧＤＭ配線領域内に形成されている前記複数の配線は、所定の方向に延びる複数の基幹配線を含み、
    　前記アクティブマトリクス基板は、前記所定の方向に交差する方向に延び、前記複数の基幹配線と前記ゲートモノリシック回路とを接続する複数の枝配線をさらに備え、
    　前記有機絶縁層によって覆われていない前記ソース・ゲート接続部は、前記複数の基幹配線のうちのある基幹配線と、前記複数の枝配線のうちのある枝配線とを接続する部分である請求項５に記載のアクティブマトリクス基板。
  7. 　前記非表示領域において前記基板上に形成されたゲートドライバモノリシック回路をさらに備え、
    　前記有機絶縁層によって覆われていない前記ソース・ゲート接続部は、前記ゲートドライバモノリシック回路と前記表示領域との間に位置する請求項１または２に記載のアクティブマトリクス基板。
  8. 　前記有機絶縁層によって覆われていない前記ソース・ゲート接続部は、前記ゲートドライバモノリシック回路と、前記複数のゲート配線のうちのあるゲート配線とを接続する部分である請求項７に記載のアクティブマトリクス基板。
  9. 　前記非表示領域において前記基板上に形成された検査回路をさらに備え、
    　前記検査回路は、複数の検査用ＴＦＴと、前記複数の検査用ＴＦＴに信号を供給する複数の検査用配線とを含み、
    　前記有機絶縁層によって覆われていない前記ソース・ゲート接続部は、前記検査回路内に位置する請求項１または２に記載のアクティブマトリクス基板。
  10. 　前記有機絶縁層によって覆われていない前記ソース・ゲート接続部は、前記複数の検査用ＴＦＴのうちのある検査用ＴＦＴと、前記複数の検査用配線のうちのある検査用配線とを接続する部分である請求項９に記載のアクティブマトリクス基板。
  11. 　前記複数の第２ＴＦＴのそれぞれは、結晶質シリコン半導体層を含む結晶質シリコンＴＦＴである請求項１から１０のいずれかに記載のアクティブマトリクス基板。
  12. 　複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域とを有するアクティブマトリクス基板であって、
    　基板と、
    　前記基板に支持された複数の画素ＴＦＴであって、前記表示領域内に配置された複数の画素ＴＦＴと、
    　前記複数の第１ＴＦＴに走査信号を供給する複数のゲート配線と、
    　前記複数の第１ＴＦＴに表示信号を供給する複数のソース配線と、
    　前記複数の第１ＴＦＴを覆う無機絶縁層と、
    　前記無機絶縁層上に設けられた有機絶縁層と、
    　前記複数のゲート配線と同一の導電膜から形成された第１導電層と前記複数のソース配線と同一の導電膜から形成された第２導電層とが接続されるソース・ゲート接続部であって、前記非表示領域に位置するソース・ゲート接続部と、
    　前記基板上に形成され、複数の回路用ＴＦＴを含むゲートドライバモノリシック回路と、を備え、
    　前記複数の画素ＴＦＴのそれぞれは、酸化物半導体層を含む酸化物半導体ＴＦＴであり、
    　前記ゲートドライバモノリシック回路は、少なくとも一部が前記表示領域内に配置されており、
    　前記ソース・ゲート接続部は、前記ゲートドライバモノリシック回路の前記表示領域内に位置する部分内に位置しており、かつ、前記有機絶縁層によって覆われていない、アクティブマトリクス基板。
  13. 　前記ソース・ゲート接続部における前記第２導電層は、前記基板の法線方向から見たときに前記有機絶縁層のエッジから１．０μｍ以上離れたエッジを含む請求項１から１２のいずれかに記載のアクティブマトリクス基板。
  14. 　前記酸化物半導体ＴＦＴは、エッチストップ型ＴＦＴである請求項１から１３のいずれかに記載のアクティブマトリクス基板。
  15. 　前記酸化物半導体ＴＦＴは、チャネルエッチ型ＴＦＴである請求項１から１３のいずれかに記載のアクティブマトリクス基板。
  16. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１から１５のいずれかに記載のアクティブマトリクス基板。
  17. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む請求項１６に記載のアクティブマトリクス基板。
  18. 　前記酸化物半導体ＴＦＴは、積層構造を有する酸化物半導体層を含む請求項１から１７のいずれかに記載のアクティブマトリクス基板。
  19. 　請求項１から１８のいずれかに記載のアクティブマトリクス基板と、
    　前記アクティブマトリクス基板に対向するように配置された対向基板と、
    　前記アクティブマトリクス基板および前記対向基板の間に設けられた表示媒体層と、
    を備えた表示装置。
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