CN105278196B - 显示装置 - Google Patents

显示装置 Download PDF

Info

Publication number
CN105278196B
CN105278196B CN201510408263.0A CN201510408263A CN105278196B CN 105278196 B CN105278196 B CN 105278196B CN 201510408263 A CN201510408263 A CN 201510408263A CN 105278196 B CN105278196 B CN 105278196B
Authority
CN
China
Prior art keywords
semiconductor layer
electrode
dielectric film
region
display device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510408263.0A
Other languages
English (en)
Other versions
CN105278196A (zh
Inventor
三宅秀和
石田有亲
植村典弘
三宅博都
铃村功
山口阳平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Central Inc
Original Assignee
Japan Display Central Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Display Central Inc filed Critical Japan Display Central Inc
Publication of CN105278196A publication Critical patent/CN105278196A/zh
Application granted granted Critical
Publication of CN105278196B publication Critical patent/CN105278196B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G02F1/13685—Top gates
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor
    • G02F2202/104—Materials and properties semiconductor poly-Si

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一个实施方式的显示装置具备薄膜晶体管，该薄膜晶体管具备第一半导体层(12)、第一绝缘膜(14)、栅电极(WG)、第二绝缘膜(16)、第二半导体层(18)、第一电极及第二电极。间隔(T14)比间隔(T16)大。

Description

显示装置
技术领域
本发明的实施方式涉及显示装置。
背景技术
在有源矩阵方式的显示装置中，像素的开关元件使用薄膜晶体管(Thin-filmTransistor：TFT)。此外，在有效区(显示区域)的外侧的边框区域(非显示区域)中形成的驱动器的开关元件也使用薄膜晶体管。
此外，作为TFT，为了增大导通电流，提出了双沟道构造的TFT。该TFT具有：第一非晶硅膜；位于第一非晶硅膜的上方且与第一非晶硅膜对置的第二非晶硅膜；以及介于第一非晶硅膜与第二非晶硅膜之间的栅电极。即，上述TFT具有2个非晶硅膜。而且，在上述的情况下，与将第一非晶硅膜及第二非晶硅膜形成于同一水平的层的情况相比，能够缩小上述TFT的占有面积。
发明内容
一个实施方式涉及一种显示装置，其中，具备薄膜晶体管，该薄膜晶体管具备：第一半导体层，具有第一区域、第二区域、以及位于所述第一区域与所述第二区域之间的第一沟道区域；第一绝缘膜，形成于所述第一半导体层的第一沟道区域之上；栅电极，形成于所述第一绝缘膜之上，与所述第一沟道区域对置；第二绝缘膜，形成于所述栅电极之上；第二半导体层，形成于所述第二绝缘膜之上，与所述第一半导体层对置，具有与所述第一区域电连接的第三区域、与所述第二区域电连接的第四区域、位于所述第三区域与所述第四区域之间且与所述栅电极对置的第二沟道区域；第一电极，位于所述第二半导体层的上方，与所述第三区域接触；以及第二电极，位于所述第二半导体层的上方，与所述第一电极隔开间隔，与所述第四区域接触；相互对置的所述栅电极的底面与所述第一沟道区域的上表面之间的间隔，大于相互对置的所述栅电极的上表面与所述第二沟道区域的底面之间的间隔。
另一个实施方式涉及一种显示装置，其中，具备薄膜晶体管，该薄膜晶体管具备：第一半导体层，具有第一区域、第二区域、以及位于所述第一区域与所述第二区域之间的第一沟道区域；第一绝缘膜，形成于所述第一半导体层的第一沟道区域之上；栅电极，形成于所述第一绝缘膜之上，与所述第一沟道区域对置；第二绝缘膜，形成于所述栅电极之上；第二半导体层，形成于所述第二绝缘膜之上，与所述第一半导体层对置，具有与所述第一区域电连接的第三区域、与所述第二区域电连接的第四区域、位于所述第三区域与所述第四区域之间且与所述栅电极对置的第二沟道区域；第一电极，位于所述第二半导体层的上方，与所述第三区域接触；以及第二电极，位于所述第二半导体层的上方，与所述第一电极隔开间隔，与所述第四区域接触；所述栅电极具备与所述第一沟道区域对置的底面、以及与所述第二沟道区域对置且面积比所述底面的面积小的上表面，形成为正锥台状。
附图说明
图1是示出一个实施方式的显示装置的构成及等效电路的概略俯视图。
图2是概略地示出上述显示装置的一部分的截面图，是表示薄膜晶体管的图。
图3是用曲线图来示出图2所示的薄膜晶体管及比较例的薄膜晶体管中的、漏极电流(Id)相对于栅极电压(Vg)的变化的图。
图4是用于说明图2所示的薄膜晶体管的制造方法的概略截面图。
图5是接着图4的、用于说明图2所示的薄膜晶体管的制造方法的概略截面图。
图6是接着图5的、用于说明图2所示的薄膜晶体管的制造方法的概略截面图。
图7是接着图6的、用于说明图2所示的薄膜晶体管的制造方法的概略截面图。
图8是示出上述实施方式的实施例的显示装置的概略截面图。
图9是示出上述实施方式的变形例1的显示装置的阵列基板的概略截面图。
图10是示出上述实施方式的变形例2的显示装置的阵列基板的概略截面图。
具体实施方式
以下，参照附图对本发明的一个实施方式进行说明。另外，公开的仅是一例，本领域技术人员能够容易想到的在发明主旨范围内的适当的变更，当然包含在本发明的范围内。此外，关于附图，有时为了使说明更加清楚，与实际的形态相比，示意性地表示了各部的宽度、厚度、形状等，但这只是一个例子，并不限定本发明的解释。此外，在本说明书和各图中，对发挥与之前出现过的图中已经描述过的功能相同或类似的功能的构成要素，赋予相同的附图标记，有时适当省略重复的详细说明。
图1是示出本实施方式的显示装置的构成及等效电路的概略俯视图。在此，作为具有薄膜晶体管的显示装置，以液晶显示装置为例进行说明。
如图1所示，显示装置1具备显示图像的有效区(显示区域)ACT、以及有效区ACT的外侧的边框区域(非显示区域)。显示装置1具备液晶显示面板PLN。液晶显示面板PLN具备阵列基板AR、后述的对置基板及液晶层。在有效区ACT，阵列基板AR具备n条栅极线G(G1～Gn)、n条辅助电容线C(C1～Cn)、m条源极线S(S1～Sm)、以及m×n个矩阵状的像素PX。各像素PX由相邻的2条栅极线G和相邻的2条源极线S划分而成。
栅极线G及辅助电容线C与第一方向X大致平行地延伸。另外，栅极线G及辅助电容线C不必须直线地延伸。这些栅极线G及辅助电容线C沿第二方向Y交错地排列。源极线S与第二方向Y大致平行地延伸。源极线S与栅极线G及辅助电容线C大致正交。另外，源极线S不必须直线地延伸。另外，栅极线G、辅助电容线C及源极线S也可以是它们的一部分弯曲。栅极线G、源极线S及辅助电容线C例如由钼、铬、钨、铝、铜、钛、镍、钽、银或者它们的合金形成，但没有特别的限定，也可以由其他金属或合金、或者它们的层叠膜来形成。
各栅极线G延伸到有效区ACT的外部，与栅极驱动器GD连接。各源极线S延伸到有效区ACT的外部，与源极驱动器SD连接。各辅助电容线C延伸到有效区ACT的外部，与被施加辅助电容电压的电压施加部VCS电连接。
各像素PX具备第一薄膜晶体管TR1、像素电极PE、共用电极CE及保持电容CS。像素电极PE经由第一薄膜晶体管TR1与源极线S电连接。共用电极CE与像素电极PE对置。共用电极CE与配设于有效区ACT外部的供电部VCOM电连接。保持电容CS与像素电极PE电连接。
第一薄膜晶体管TR1通过从栅极驱动器GD经由栅极线G供给的控制信号，切换为导通状态(导通)或者非导通状态(截止)。从源极驱动器SD输出的影像信号经由源极线S及导通状态的第一薄膜晶体管TR1被供给至像素电极PE。通过设定为共用电位的共用电极CE与像素电极PE之间的电位差，控制向液晶层施加的电压。
保持电容CS用于将向液晶层施加的电压保持一定期间，由隔着绝缘层对置的一对电极构成。例如，在保持电容CS中，一个电极是与辅助电容线C的一部分或者辅助电容线C电连接的辅助电极，另一个电极是与像素电极PE连接的辅助对置电极。
栅极驱动器GD及源极驱动器SD形成于边框区域。栅极驱动器GD及源极驱动器SD分别具备作为开关元件起作用的多个第二薄膜晶体管TR2。
图2是概略地示出本实施方式的显示装置1(阵列基板AR)的一部分的截面图，是示出薄膜晶体管TR的图。另外，在此，图示了阵列基板AR中的仅说明所需的主要部分。
图1所述的第一薄膜晶体管TR1及第二薄膜晶体管TR2的至少一方的薄膜晶体管由图2所示的薄膜晶体管TR形成。在本实施方式中，上述的第一薄膜晶体管TR1及第二薄膜晶体管TR2的双方均由薄膜晶体管TR形成。
如图2所示，薄膜晶体管TR形成于阵列基板AR的第一绝缘基板10的主面的上方，作为开关元件起作用。薄膜晶体管TR具备第一半导体层12、第一绝缘膜14、栅电极WG、第二绝缘膜16、第二半导体层18、及低电阻布线20A、20B。
第一绝缘基板10由玻璃、树脂等具有透光性及绝缘性的材料形成。出于第一绝缘基板10的主面的平坦化、防止杂质从第一绝缘基板扩散等目的，也可以在第一绝缘基板10上形成有基底保护膜(绝缘膜)。在此，第一绝缘基板10的主面是与由相互正交的第一方向X和第二方向Y规定的X-Y平面平行的面。第三方向Z是第一绝缘基板10的主面的法线方向，是与第一方向X及第二方向Y分别垂直的方向。
第一半导体层12形成于第一绝缘基板10的主面的上方。因而，第一半导体层12既可以与第一绝缘基板10的主面接触，也可以位于与上述主面分离的位置。在后者的情况下，在上述主面与第一半导体层12之间介有基底保护膜。第一半导体层12具备第一区域12A、第二区域12B及第一沟道区域12C。第一沟道区域12C在沿着第一绝缘基板10的主面的方向上位于第一区域12A与第一区域12B之间。第一沟道区域12C具备与栅电极WG对置的上表面12Ca。第一及第二区域12A、12B的一方作为源极区域起作用，第一及第二区域12A、12B的另一方作为漏极区域起作用。第一区域12A及第一区域12B与第一沟道区域12C相比被低电阻化。第一半导体层12及第二半导体层18由非晶硅、多晶硅、有机物半导体、氧化物半导体等半导体形成。在本实施方式中，第一半导体层12及第二半导体层18由氧化物半导体形成。
第一绝缘膜14至少形成于第一沟道区域12C之上。在本实施方式中，第一绝缘膜14仅形成在第一沟道区域12C之上。第一绝缘膜14及第二绝缘膜16分别作为栅极绝缘膜起作用，因此优选为由即便是薄膜也不易产生短路等缺陷的无机材料形成。这样的无机材料例如能够列举出硅氧化物、硅氮化物等，但是没有特别限定，也可以是铝、铪或钇等的氧化物材料或者它们的层叠膜。
在此，第一沟道区域12C是重叠了第一绝缘膜14的重叠区域。第一区域12A及第二区域12B是从第一绝缘膜14离开的非重叠区域。第一区域12A及第二区域12B的还原性元素浓度比第一沟道区域12C的还原性元素浓度高。
栅电极WG形成在第一绝缘膜14之上。栅电极WG具备：与第一沟道区域12C的上表面12Ca对置的底面WGb；以及与第二半导体层18对置的上表面WGa。底面WGb的一边与第一区域12A和第一沟道区域12C的边界线在第三方向Z上对置，底面WGb的另一边与第二区域12B和第一沟道区域12C的边界线在第三方向Z上对置。即，第一沟道区域12C的第一沟道长L1相当于底面WGb的对置的一对边之间的距离。栅电极WG形成为正锥台状。栅电极WG在未图示的区域与栅极线G电连接。例如也可以是，栅电极WG及栅极线G在同一水平的层中用相同的材料来一体地形成。
第二绝缘膜16形成于至少栅电极WG之上。在该实施方式中，第二绝缘膜16形成于第一绝缘基板10、第一半导体层12及栅电极WG之上，覆盖绝缘膜14的侧面。第二绝缘膜16在与第一区域12A对置的区域形成有第一接触孔CH1。此外，第二绝缘膜16在与第二区域12B对置的区域形成有第二接触孔CH2。第一接触孔CH1及第二接触孔CH2在沿着第三方向Z的方向上延伸，贯穿第二绝缘膜16。第一接触孔CH1使第一区域12A的一部分露出到第二绝缘膜16的外侧，第二接触孔CH2使第二区域12B的一部分露出到第二绝缘膜16的外侧。
第二半导体层18形成于第二绝缘膜16之上，与第一半导体层12对置。第二半导体层18具备与第一区域12A电连接的第三区域18A、与第二区域12B电连接的第四区域18B、以及第二沟道区域18C。该实施方式中，第三区域18A穿过第一接触孔CH1而与第一区域12A接触。第四区域18B穿过第二接触孔CH2而与第二区域12B接触。第二沟道区域18C在沿着第一绝缘基板10的主面的方向上位于第三区域18A与第四区域18B之间。第二沟道区域18C具备与栅电极WG的上表面WGa对置的底面18Cb。第三及第四区域18A、18B的一方作为源极区域起作用，第三及第四区域18A、18B的另一方作为漏极区域起作用。本实施方式中，第一沟道区域12C的第一沟道宽度与第二沟道区域18C的第二沟道宽度相同。
低电阻布线20A位于第二半导体层18的上方，与第三区域18A接触。该实施方式中，低电阻布线20A形成于第二绝缘膜16及第二半导体层18之上。低电阻布线20A的一端与上表面WGa对置，与第三区域18A和第二沟道区域18C的边界线对置。低电阻布线20B位于第二半导体层18的上方，与第四区域18B接触。该实施方式中，低电阻布线20B的一端与上表面WGa对置，与第四区域18B和第二沟道区域18C的边界线对置。即，第二沟道区域18C的第二沟道长L2相当于从对置的低电阻布线20A的一端至低电阻布线20B的一端的距离。
低电阻布线20A作为薄膜晶体管TR的第一电极起作用，低电阻布线20B作为薄膜晶体管TR的第二电极起作用。低电阻布线20A、20B的一方作为源电极起作用，低电阻布线20A、20B的另一方作为漏电极起作用。例如，在低电阻布线20A作为源电极起作用的情况下，与低电阻布线20A电连接的第一区域12A及第三区域18A均作为源极区域起作用。这样的情况下，低电阻布线20B作为漏电极起作用，与低电阻布线20B电连接的第二区域12B及第四区域18B均作为漏极区域起作用。栅电极WG、低电阻布线20A及低电阻布线20B作为金属，例如由钼、钨、铝、钛、铜或者它们的合金来形成。
如上述那样，薄膜晶体管TR由第一半导体层12和栅电极WG构成顶栅型薄膜晶体管的构造，由第二半导体层18和栅电极WG构成底栅型薄膜晶体管的构造。即，本实施方式的薄膜晶体管TR为双沟道构造的薄膜晶体管，顶栅型薄膜晶体管和底栅型薄膜晶体管共享栅电极WG。例如，栅电极WG被施加薄膜晶体管TR的阈值电压Vth以上的栅极电压Vg时，由于低电阻布线20A与低电阻布线20B之间的电位差，而在低电阻布线20A与低电阻布线20B之间开始流动漏极电流Id。将此时的漏极电流Id称作导通电流。
在本实施方式中，第一半导体层12与第二半导体层18是并联连接，因此，漏极电流Id是第二半导体层18中流动的第二漏极电流Id2和第一半导体层12中流动的第一漏极电流Id1之和。第一半导体层12和第二半导体层18不是设置于同一水平的层，而是在第三方向Z上对置地设置。这种构造的薄膜晶体管TR中，能够实现薄膜晶体管TR的占有面积的缩小，而且能够确保充分的沟道宽度。即，能够实现薄膜晶体管TR的占有面积的缩小，而且能够实现导通电流的增大。或者，能够不改变薄膜晶体管TR的占有面积而增大沟道宽度。
通过将这种薄膜晶体管TR应用于第一薄膜晶体管TR1，能够有助于像素PX的开口率的提高。此外，通过将薄膜晶体管TR应用于第二薄膜晶体管TR2，能够有助于源极驱动器SD及栅极驱动器GD的小型化(占有面积的缩小)，进而能够有助于窄边框化(边框区域的缩小)。
低电阻布线20A、20B通过对第二半导体层18之上所形成的金属膜实施图案刻画来形成。第二半导体层18中，不与低电阻布线20A、20B对置的区域为第二沟道区域18C。因此，可能会由于图案刻画的偏移而导致第二沟道区域18C与栅电极WG的相对位置偏移。在底面18Cb与上表面WGa对置的面积非一定的情况下，这种薄膜晶体管TR的性能会产生偏差。因而，通过使低电阻布线20A的一端与上表面WGa对置、并且低电阻布线20B的一端与上表面WGa对置，即使图案刻画稍微产生了偏移，也能够使底面18Cb的整体与上表面WGa对置。因此，根据本实施方式，能够抑制薄膜晶体管TR的性能偏差。
此外，本实施方式中，栅电极WG形成为正锥台状。即，第一沟道长L1比第二沟道长L2更长(L2＜L1)。这种构造时，多数情况下，第一半导体层12所构成的顶栅型薄膜晶体管的阈值电压Vth1与第二半导体层18所构成的底栅型薄膜晶体管的阈值电压Vth2相比向正电压方向偏移。
因此，在本实施方式中，上表面12Ca与底面WGb之间的与第三方向Z平行的方向上的间隔T14，大于上表面WGa与底面18Ca之间的与第三方向Z平行的方向上的间隔T16。若第一半导体层12所构成的顶栅型薄膜晶体管的导通电流的值比第二半导体层18所构成的底栅型薄膜晶体管的导通电流的值高，则会成为具有驼峰(hump)特性从而在设计方面不便使用的薄膜晶体管TR，因此，如上述那样设为T16＜T14。因此，根据本实施方式的薄膜晶体管TR的构成，能够抑制薄膜晶体管TR的性能偏差。
然而，第一漏极电流Id1与第二漏极电流Id2相比，沿着更复杂的路径。第一漏极电流Id1在第二半导体层18及第一半导体层12中沿着第三方向Z流动时产生电阻。此外，在第二半导体层18和第一半导体层12的界面中流动时产生接触电阻。因此，通过采用导通电流优先在第二半导体层18中流动的构造，能够抑制电阻引起的损失。
显示装置1有时具备背光灯单元。背光灯单元与第一绝缘基板10的主面相反侧的外面对置。该情况下，第一半导体层12接受来自背光灯单元的光的照射，有时特性会产生变动。举出一个例子来讲，在沟道部被照射光的状态下施加使晶体管成为非导通状态的栅极偏置电压(负偏置)，伴随着这时的应力，阈值电压Vth进行负偏移。这成为薄膜晶体管TR误动作的原因。第一沟道区域12C与第二沟道区域18C相比沟道长更长，阈值电压Vth更位于正侧，因此，即使产生了稍许的负偏移，影响也很小。此外，在第二沟道区域18C中，第一半导体层12和栅电极WG将来自背光灯单元的光遮挡，因此即使沟道长较短也不易产生漏光电流、伴随即上述原因而产生的阈值电压Vth的负偏移。因此，在上表面WGa的一对边与底面WGb对置的构造中，能够抑制薄膜晶体管TR的误动作。
第一半导体层12及第二半导体层18优选由氧化物半导体形成。作为这样的氧化物半导体，优选使用至少含有铟、镓或者锌中的某1个的氧化物。作为氧化物半导体的代表例，例如能够列举出氧化铟镓锌(IGZO)、氧化铟镓(IGO)、铟锌氧化物(IZO)、锌锡氧化物(ZnSnO)及锌氧化物(ZnO)等。由这样的氧化物半导体构成的半导体层与由非晶硅构成的半导体层相比，能够实现高迁移率。此外，由这样的氧化物半导体构成的半导体层与多晶硅构成半导体层相比，能够以低温且跨及大面积地均匀成膜，能够实现制造成本的减少。此外，通过用相同或者类似的组成的氧化物半导体来形成第一半导体层12和第二半导体层18，能够实现第二区域12B和第四区域18B的界面、以及第一区域12A和第三区域18A的界面的接触电阻的减少。另外，在上述的氧化物半导体中，从接触电阻、迁移率及透明性的观点来看，优选氧化铟镓锌。
图3是用曲线图来示出本实施方式的薄膜晶体管TR及比较例的薄膜晶体管中的、漏极电流(Id)相对于栅极电压(Vg)的变化的图。
如图3所示，横轴x1表示栅极电压Vg。左侧的纵轴y1表示漏极电流Id(对数表达)。右侧的纵轴y2表示漏极电流Id(线性表达)。曲线A1及曲线A2表示本实施方式的薄膜晶体管TR的漏极电流Id-栅极电压Vg的特性。这些曲线是将第一沟道区域12C的第一沟道长L1与第二沟道区域18C的第二沟道长L2之比设为5：3来对薄膜晶体管TR的性能进行了模拟的结果。曲线B1及曲线B2表示比较例的薄膜晶体管的漏极电流Id-栅极电压Vg的特性。该比较例的薄膜晶体管是从本实施方式的构成中去除了第一半导体层12所构成的顶栅型薄膜晶体管构造后的薄膜晶体管。曲线A1及曲线B1表示漏极电流Id相对于栅极电压Vg(对数表达)的曲线，值遵照纵轴y1。此外，曲线A2及曲线B2表示漏极电流Id相对于栅极电压Vg(线性表达)的曲线，值遵照纵轴y2。
观察曲线A1和曲线B1可知，薄膜晶体管TR的阈值电压Vth与比较例的薄膜晶体管的阈值电压相比没有上升。这表示薄膜晶体管TR将第二阈值电压Vth2作为阈值电压Vth来进行动作。即，在这样的薄膜晶体管TR中，向栅极线G及栅电极WG的负荷没有增加。此外，曲线A1未表现出驼峰特性。观察曲线A2和曲线B2可知，薄膜晶体管TR的漏极电流为比较例的薄膜晶体管的漏极电流的大致1.6倍。另外，第一沟道区域12C的沟道宽度与第二沟道区域18C的沟道宽度相同，而第一沟道区域12C的第一沟道长L1与第二沟道区域18C的第二沟道长L2不同，因此，如上述那样漏极电流为大致1.6倍，没有成为2倍。根据上述理由，能够得到高性能且抑制了特性差异的薄膜晶体管TR。
接着，使用图4至图7对薄膜晶体管的制造工序进行说明。图4至图7是用于说明本实施方式的薄膜晶体管TR的制造方法的概略截面图。
如图4所示，薄膜晶体管TR的制造开始后，首先，在第一绝缘基板10之上，使用溅射法等，对例如IGZO等的氧化物半导体膜进行成膜。然后，对该氧化物半导体膜以岛状实施图案刻画，形成第一氧化物半导体层CO1。
图5示出了进行到栅电极WG的形成为止的状态。如图5所示，接着，在第一绝缘基板10及第一氧化物半导体层CO1之上，对绝缘膜进行成膜。进而，在该绝缘膜之上，对金属膜进行成膜。这些绝缘膜及金属膜例如通过溅射法或等离子CVD(Chemical Vapor Deposition)法等而被成膜。此后，一并对这些绝缘膜及金属膜以岛状实施图案刻画，从绝缘膜形成第一绝缘膜14，从金属膜形成栅电极WG。然后，也可以是，将第一绝缘膜14作为掩模，进行第一氧化物半导体层CO1的低电阻化处理。例如，对露出的第一氧化物半导体层CO1，实施氢等离子处理等还原性气体等离子处理。由此，露出的第一氧化物半导体层CO1被还原性的氢等离子还原，被低电阻化。被第一绝缘膜14掩盖的区域的第一氧化物半导体层CO1未被还原，因此，维持比较高电阻的状态。结果，从第一氧化物半导体层CO1形成第一半导体层12。低电阻化处理的方法没有特别限定，能够适当地选择通过UV光照射进行的还原等。
在这样的工序中，能够同时进行绝缘膜的图案刻画和第一氧化物半导体层CO1的低电阻化。具体地说，能够通过等离子干式蚀刻之一的反应性离子蚀刻(RIE)来对绝缘膜实施图案刻画。此时，作为蚀刻气体，例如使用含有还原性的氟或氢的气体。这样的蚀刻气体例如能够列举出四氟化甲烷(CF4)及氧的混合气体；或者八氟环丁烷(C4F8)、氢及氩的混合气体。结果，在绝缘膜及金属膜的图案刻画时，通过氟等离子或氢等离子使第一氧化物半导体层CO1被还原。通过这样的干式蚀刻中使用的气体有可能无法充分地将第一氧化物半导体层CO1低电阻化。但是，通过在干式蚀刻时预先辅助地将第一氧化物半导体层CO1低电阻化，能够减少以下实施的低电阻化处理的负担。
图6示出了进行到第二氧化物半导体层CO2的形成为止的状态。如图6所示，在形成了栅电极WG后，以覆盖第一绝缘基板10、第一半导体层12及栅电极WG(填充)的方式，在第一绝缘基板10上通过等离子CVD法等对第二绝缘膜16进行成膜。然后，在第二绝缘膜16形成第一接触孔CH1及第二接触孔CH2。接着，在第二绝缘膜16之上，在第一接触孔CH1的内部及第二接触孔CH2的内部，对IGZO等金属氧化物进行成膜。然后，对该金属氧化物以岛状实施图案刻画，在与第一半导体层12对置的区域，形成第二氧化物半导体层CO2。
本实施例中，为了形成第一氧化物半导体层CO1及第二氧化物半导体层CO2而使用光蚀刻法。该情况下，为了形成第一氧化物半导体层CO1和第二氧化物半导体CO2，能够使用同一光掩模。即，能够共享为了形成第一氧化物半导体层CO1及第二氧化物半导体CO2所使用的光掩模，因此有利于减少制造成本。另外，第一氧化物半导体层CO1和第二氧化物半导体CO2在尺寸(面积)方面是一致(大致一致)的。
图7示出了进行到低电阻布线20A、20B的形成为止的状态。如图7所示，接着，在第二绝缘膜16及第二氧化物半导体层CO2之上对金属膜进行成膜。然后，金属膜以在与栅电极WG对置的区域断开的方式被实施图案刻画，形成低电阻布线20A、20B。第二氧化物半导体层CO2的未被低电阻布线20A、20B覆盖的部分形成第二沟道区域18C。在第二氧化物半导体层CO2中，与低电阻布线20A接触的区域形成第三区域18A，与第二电极20B接触的区域形成第四区域18B。结果，形成了具有第三区域18A、第二沟道区域18C及第四区域18B的第二半导体层18。
接下来，对本实施方式的实施例的显示装置1进行说明。在本实施例中，将薄膜晶体管TR应用于第一薄膜晶体管TR1。图8是示出本实施例的显示装置的液晶显示面板PLN的概略截面图。
如图8所示，液晶显示面板PLN采用FFS(Fringe Field Switching)方式。但是，本发明中的液晶显示面板的驱动方式没有特别限定，能够进行各种变形，也可以是FFS方式以外的IPS(In-Plane Switching)方式、TN(Twist Nematic)方式、VA(Vartical Alignment)方式等。这样的液晶显示面板PLN除了阵列基板AR之外，还具备对置基板CT及液晶层LQ。
阵列基板AR除了上述构件之外，还具备第三绝缘膜22、第四绝缘膜24、共用电极CE、第五绝缘膜26、像素电极PE及第一取向膜AL1。
第三绝缘膜22形成在第二绝缘膜16、第二沟道区域18C、低电阻布线20A及低电阻布线20B之上。第三绝缘膜22是为了将第二沟道区域18C相对于氧化·还原物质进行保护而形成的。因此，第三绝缘膜22例如优选使用氧或一氧化碳等、氧化性物质及还原性物质的透过率低的材料。
第四绝缘膜24覆盖第三绝缘膜22。第四绝缘膜24作为平坦化膜起作用，由此，能够减少阵列基板AR的表面的凹凸。因此，第四绝缘膜24优选由例如丙烯树脂等适于厚膜化的有机材料来形成。
共用电极CE形成于第四绝缘膜24之上的与开口部AP对应的区域。
第五绝缘膜26形成于第四绝缘膜24及共用电极CE之上。第五绝缘膜26由例如硅氧化物或硅氮化物等无机材料形成。然而，第三接触孔CH3形成于与第二电极20B对置的区域。该第三接触孔CH3由将第三绝缘膜22、第四绝缘膜24及第五绝缘膜26的每个贯穿的通孔构成。这些通孔全部重叠配置。由此，第三接触孔CH3从第五绝缘膜26到达至第二电极20B。
像素电极PE形成于第五绝缘膜26之上、以及第三接触孔CH3的内部。像素电极PE与共用电极CE对置。像素电极PE在第三接触孔CH3中与第二电极20B电连接。像素电极PE在与共用电极CE对置的区域，具备第一狭缝SL1、第二狭缝SL2、第一部分分电极PA1及第二部分电极PA2。另外，狭缝的数量不限于2条，形成有所需的条数。像素电极PE及共用电极CE通过例如氧化锡铟(ITO)、氧化锌铟(IZO)等具有透光性的导电材料来形成，但是也可以通过铝或钨等其他金属或它们的合金来形成。
第一取向膜AL1形成于第五绝缘膜26及像素电极PE之上。
另一方面，对置基板CT具备第二绝缘基板30、遮光层BM、滤色层CF、外涂层OC及第二取向膜AL2。
第二绝缘基板30通过玻璃、树脂等具有透光性及绝缘性的材料形成。
遮光层BM形成于第二绝缘基板30之上。遮光层BM与薄膜晶体管TR对置，在与开口部AP对应的区域未形成。遮光层BM是为了抑制因混色引起的显示品质的降低、防止薄膜晶体管TR处的外光的漫反射而设置的。因此，遮光层BM由透光率低且反射率低的材料形成。
滤色层CF形成于第二绝缘基板及遮光层BM之上。滤色层CF是用于将从开口部AP透射的光着色为例如红色、绿色及蓝色而设置的。
外涂层OC覆盖滤色层CF。该外涂层OC具有使滤色层CF的表面的凹凸缓和、使设有第二取向膜AL2的面平坦的作用。此外，外涂层OC能够承担防止污染物质从滤色层CF向液晶层LQ侵入的作用。外涂层OC由例如环氧丙烯酸酯等透明树脂形成。
第二取向膜AL2形成于外涂层OC之上。第一取向膜AL1及第二取向膜AL2由表现出水平取向性的材料形成。这样的第一取向膜AL1及第二取向膜AL2被进行了用于使液晶层LQ的液晶分子初始取向的取向处理。所谓取向处理例如能够列举出摩擦或光取向处理。
液晶层LQ被保持在阵列基板AR的第一取向膜AL1与对置基板CT的第二取向膜AL2之间。液晶层LQ的液晶分子通过第一取向膜AL1及第二取向膜AL2，而相对于取向膜的表面预倾斜，进行初始取向。
接着，对液晶显示面板PLN的动作进行说明。在共用电极CE与像素电极PE之间未产生电位差的状态下，即截止时，液晶层LQ的液晶分子维持初始取向。与此相对，在共用电极CE与像素电极PE之间产生电位差、即导通时，液晶层LQ的液晶分子受到在共用电极CE与像素电极PE之间形成的电场的影响而取向发生变化。电场从局部电极产生，弯曲成U字，穿过狭缝而朝向共用电极CE。
根据上述那样的本实施方式的实施例，能够得到具备特性偏差及占有面积小的薄膜晶体管的显示装置1。例如，能够提高液晶显示面板PLN的像素的开口率。或者，能够抑制因薄膜晶体管TR(第一薄膜晶体管TR1)的性能差异引起的显示品质的降低。或者，能够有助于源极驱动器SD及栅极驱动器GD的小型化(占有面积的缩小)。
接下来，对本实施方式的变形例1的显示装置1进行说明。本变形例1中也是，将薄膜晶体管TR应用于第一薄膜晶体管TR1。图9是示出本变形例1的显示装置的液晶显示面板的阵列基板的概略截面图。另外，在此，图示阵列基板AR中的仅说明所需的主要部分。
如图9所示，阵列基板AR在第一绝缘基板10之上，具备图2所图示的薄膜晶体管TR。像素电极PE设置于第二绝缘膜16之上。像素电极PE和第二半导体层18在同一水平的层中用与第二半导体层18相同的材料来一体地形成。像素电极PE例如由具有透光性的导电性的氧化物形成。该情况下，也可以是，在第三绝缘膜22的成膜后，将阵列基板AR暴露于还原性气体中，对露出的像素电极PE进行低电阻化处理。
第三绝缘膜22形成于低电阻布线20A、20B及像素电极PE之上。第三绝缘膜22覆盖第二沟道区域18C，覆盖第一电极20A和第二电极20B的一部分。层间电容膜23覆盖第二绝缘膜16、像素电极PE、第一电极20A、第二电极20B及第三绝缘膜22。共用电极CE形成于层间电容膜23之上，与像素电极PE对置。共用电极CE在与开口部AP对应的区域，具备第三狭缝SL3、第四狭缝SL4、第三部分电极PA3、第四部分电极PA4及第五部分电极PA5。此时，电场从共用电极CE产生，朝向像素电极PE。
本变形例1中也能够得到与上述的实施例同样的效果。此外，与图8所示的实施例相比，在本变形例1中制造工序减少，因此能够抑制制造成本。
接下来，对本实施方式的变形例2的显示装置1进行说明。本变形例2中也是将薄膜晶体管TR应用于第一薄膜晶体管TR1。图10是本变形例2的显示装置的液晶显示面板的阵列基板的概略截面图。另外，在此，图示阵列基板AR中的仅说明所需的主要部分。
如图10所示，阵列基板AR在第一绝缘基板10之上，具备图2所图示的薄膜晶体管TR。共用电极CE设置于第一绝缘基板10的上方。共用电极CE和第一半导体层12在同一水平的层中用与第一半导体层12相同的材料形成，并与第一半导体层12隔开间隔地配置。共用电极CE位于与开口部AP对应的区域。像素电极PE隔着第二绝缘膜16与共用电极CE对置。像素电极PE和第二半导体层18在同一水平的层中用与第二半导体层18相同的材料来一体地形成。该情况下，像素电极PE例如由具有透光性的氧化物形成。像素电极PE在与开口部AP对应的区域，具备第一狭缝SL1、第二狭缝SL2、第一部分分电极PA1及第二部分电极PA2。此时，电场从像素电极PE产生，朝向共用电极CE。
本变形例2中也能够得到与上述的实施例同样的效果。此外，与图7所示的实施例及图8所示的变形例1相比，在本变形例2中制造工序减少，因此能够抑制制造成本。
如以上所说明的那样，根据本实施方式，能够得到具备特性偏差及占有面积小的薄膜晶体管的显示装置。
另外，以上说明了本发明的实施方式，但上述实施方式只是作为例子来提示，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换及变更。这些实施方式及其变形包含在发明的范围及要旨内，并且，也包含在权利要求书所记载的发明及其等同的范围内。
例如，薄膜晶体管TR在上述的沟道长(L1、L2)、沟道宽度及间隔T14、T16之中，至少满足T16＜T14的关系即可。能够得到特性偏差及占有面积小的薄膜晶体管TR。该情况下，薄膜晶体管TR更优选满足L2≤L1的关系。另一方面，薄膜晶体管TR的沟道宽度没有特别限定，但是优选第二沟道区域18C的第二沟道宽度为第一沟道区域12C的第一沟道宽度以上。另外，出于确保薄膜晶体管TR的沟道宽度的目的，优选将第一沟道宽度及第二沟道宽度设为相同。
或者，薄膜晶体管TR在上述的沟道长(L1、L2)、沟道宽度及间隔T14、T16之中，至少满足L2＜L1的关系即可。栅电极WG具备底面WGb、以及面积比底面WGb的面积小的上表面WGa，形成为正锥台状。能够得到特性偏差及占有面积小的薄膜晶体管TR。该情况下，薄膜晶体管TR更优选满足T16≤T14的关系。另一方面，薄膜晶体管TR的沟道宽度没有特别限定，但优选第二沟道区域18C的第二沟道宽度为第一沟道区域12C的第一沟道宽度以上。另外，出于确保薄膜晶体管TR的沟道宽度的目的，优选将第一沟道宽度及第二沟道宽度设为相同。
或者，薄膜晶体管TR在上述的沟道长(L1、L2)、沟道宽度及间隔T14、T16之中，至少第二沟道宽度超过第一沟道宽度即可。能够得到特性偏差及占有面积小的薄膜晶体管TR。该情况下，薄膜晶体管TR更优选满足T16≤T14的关系。薄膜晶体管TR更优选满足L2≤L1的关系。
上述的实施方式中，作为显示装置，以液晶显示装置为例进行了公开。但是，上述的实施方式能够应用于有机EL(electroluminescent)显示装置、其他自发光型显示装置或者具有电泳元件等的电子纸型显示装置等、所有平板式或可挠式的显示装置。此外，上述的实施方式当然能够应用到中小型的显示装置、乃至大型的显示装置，没有特别限定。
上述的薄膜晶体管TR能够应用于显示装置以外的半导体装置，例如，能够应用于各种存储器或者各种传感器。

Claims (20)

1.一种显示装置，
具备薄膜晶体管，该薄膜晶体管具备：
第一半导体层，具有第一区域、第二区域、以及位于所述第一区域与所述第二区域之间的第一沟道区域；
第一绝缘膜，形成于所述第一半导体层的第一沟道区域之上；
栅电极，形成于所述第一绝缘膜之上，与所述第一沟道区域对置；
第二绝缘膜，形成于所述栅电极之上；
第二半导体层，形成于所述第二绝缘膜之上，与所述第一半导体层对置，具有与所述第一区域电连接的第三区域、与所述第二区域电连接的第四区域、位于所述第三区域与所述第四区域之间且与所述栅电极对置的第二沟道区域；
第一电极，位于所述第二半导体层的上方，与所述第三区域接触；以及
第二电极，位于所述第二半导体层的上方，与所述第一电极隔开间隔，与所述第四区域接触；
相互对置的所述栅电极的底面与所述第一沟道区域的上表面之间的间隔，大于相互对置的所述栅电极的上表面与所述第二沟道区域的底面之间的间隔。
2.如权利要求1所述的显示装置，
所述第一半导体层及所述第二半导体层由至少包含铟、镓及锌中的某一个的氧化物材料形成。
3.如权利要求2所述的显示装置，
所述第一半导体层及所述第二半导体层为氧化铟镓锌。
4.如权利要求2所述的显示装置，
所述第一沟道区域是重叠着所述第一绝缘膜的重叠区域，
所述第一区域及所述第二区域是从所述第一绝缘膜离开的非重叠区域，
所述第一区域及所述第二区域的还原性元素浓度比所述第一沟道区域的还原性元素浓度高。
5.如权利要求1所述的显示装置，还具备：
第三绝缘膜，形成于所述第一电极及所述第二电极之上；
共用电极，形成于所述第三绝缘膜之上；
第四绝缘膜，形成于所述共用电极之上；以及
像素电极，形成于所述第四绝缘膜之上，与所述共用电极对置，与所述第二电极电连接。
6.如权利要求5所述的显示装置，
还具备液晶层，该液晶层被施以在所述共用电极与所述像素电极之间产生的电场。
7.如权利要求1所述的显示装置，还具备：
像素电极，在与所述第二半导体层同一水平的层中用与所述第二半导体层相同的材料来一体地形成；
第三绝缘膜，形成于所述第一电极、所述第二电极及所述像素电极之上；以及
共用电极，形成于所述第三绝缘膜之上，与所述像素电极对置。
8.如权利要求7所述的显示装置，
还具备液晶层，该液晶层被施以在所述共用电极与所述像素电极之间产生的电场。
9.如权利要求1所述的显示装置，还具备：
共用电极，在与所述第一半导体层同一水平的层中用与所述第一半导体层相同的材料形成，并与所述第一半导体层隔开间隔地配置；以及
像素电极，隔着所述第二绝缘膜与所述共用电极对置，在与所述第二半导体层同一水平的层中用与所述第二半导体层相同的材料来一体地形成。
10.如权利要求9所述的显示装置，
还具备液晶层，该液晶被施以在所述共用电极与所述像素电极之间产生的电场。
11.一种显示装置，
具备薄膜晶体管，该薄膜晶体管具备：
第一半导体层，具有第一区域、第二区域、以及位于所述第一区域与所述第二区域之间的第一沟道区域；
第一绝缘膜，形成于所述第一半导体层的第一沟道区域之上；
栅电极，形成于所述第一绝缘膜之上，与所述第一沟道区域对置；
第二绝缘膜，形成于所述栅电极之上；
第二半导体层，形成于所述第二绝缘膜之上，与所述第一半导体层对置，具有与所述第一区域电连接的第三区域、与所述第二区域电连接的第四区域、位于所述第三区域与所述第四区域之间且与所述栅电极对置的第二沟道区域；
第一电极，位于所述第二半导体层的上方，与所述第三区域接触；以及
第二电极，位于所述第二半导体层的上方，与所述第一电极隔开间隔，与所述第四区域接触；
所述栅电极具备与所述第一沟道区域对置的底面、以及与所述第二沟道区域对置且面积比所述底面的面积小的上表面，形成为正锥台状。
12.如权利要求11所述的显示装置，
所述第一沟道区域的第一沟道长比所述第二沟道区域的第二沟道长更长，且相互对置的所述栅电极的底面与所述第一沟道区域的上表面之间的间隔是相互对置的所述栅电极的上表面与所述第二沟道区域的底面之间的间隔以上。
13.如权利要求11所述的显示装置，
所述第一半导体层及所述第二半导体层由至少包含铟、镓及锌中的某一个的氧化物材料形成。
14.如权利要求13所述的显示装置，
所述第一半导体层及所述第二半导体层为氧化铟镓锌。
15.如权利要求13所述的显示装置，
所述第一沟道区域是重叠着所述第一绝缘膜的重叠区域，
所述第一区域及所述第二区域是从所述第一绝缘膜离开的非重叠区域，
所述第一区域及所述第二区域的还原性元素浓度比所述第一沟道区域的还原性元素浓度高。
16.如权利要求11所述的显示装置，还具备：
第三绝缘膜，形成于所述第一电极及所述第二电极之上；
共用电极，形成于所述第三绝缘膜之上；
第四绝缘膜，形成于所述共用电极之上；以及
像素电极，形成于所述第四绝缘膜之上，与所述共用电极对置，与所述第二电极电连接。
17.如权利要求16所述的显示装置，
还具备液晶层，该液晶层被施以在所述共用电极与所述像素电极之间产生的电场。
18.如权利要求11所述的显示装置，还具备：
像素电极，在与所述第二半导体层同一水平的层中用与所述第二半导体层相同的材料来一体地形成；
第三绝缘膜，形成于所述第一电极、所述第二电极及所述像素电极之上；以及
共用电极，形成于所述第三绝缘膜之上，与所述像素电极对置。
19.如权利要求18所述的显示装置，
还具备液晶层，该液晶层被施以在所述共用电极与所述像素电极之间产生的电场。
20.如权利要求11所述的显示装置，还具备：
共用电极，在与所述第一半导体层同一水平的层中用与所述第一半导体层相同的材料形成，并与所述第一半导体层隔开间隔地配置；以及
像素电极，隔着所述第二绝缘膜与所述共用电极对置，在与所述第二半导体层同一水平的层中用与所述第二半导体层相同的材料来一体地形成。
CN201510408263.0A 2014-07-23 2015-07-13 显示装置 Active CN105278196B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014149668A JP6375165B2 (ja) 2014-07-23 2014-07-23 表示装置
JP2014-149668 2014-07-23

Publications (2)

Publication Number Publication Date
CN105278196A CN105278196A (zh) 2016-01-27
CN105278196B true CN105278196B (zh) 2018-05-08

Family

ID=55147477

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510408263.0A Active CN105278196B (zh) 2014-07-23 2015-07-13 显示装置

Country Status (4)

Country Link
US (1) US9947798B2 (zh)
JP (1) JP6375165B2 (zh)
KR (1) KR20160012082A (zh)
CN (1) CN105278196B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017070890A1 (en) * 2015-10-29 2017-05-04 Boe Technology Group Co., Ltd. Array substrate and fabricating method thereof, display panel, and display apparatus
KR102420080B1 (ko) * 2017-05-19 2022-07-13 삼성디스플레이 주식회사 다채널 박막 트랜지스터 및 이를 포함하는 화소
WO2018216086A1 (ja) * 2017-05-22 2018-11-29 堺ディスプレイプロダクト株式会社 表示パネルおよび表示装置
JP7245788B2 (ja) * 2018-02-01 2023-03-24 株式会社半導体エネルギー研究所 表示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101051134A (zh) * 2006-04-06 2007-10-10 株式会社半导体能源研究所 液晶显示设备、半导体器件和电子设备
CN103081108A (zh) * 2010-09-09 2013-05-01 夏普株式会社 薄膜晶体管基板及其制造方法、显示装置
KR20140014759A (ko) * 2012-07-26 2014-02-06 엘지디스플레이 주식회사 산화물 박막트랜지스터를 포함하는 어레이 기판 및 그 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3061907B2 (ja) * 1991-10-01 2000-07-10 日本電気株式会社 半導体装置及びその製造方法
KR20070002933A (ko) * 2005-06-30 2007-01-05 엘지.필립스 엘시디 주식회사 폴리 박막 트랜지스터 기판 및 그 제조 방법
JP5148912B2 (ja) * 2006-04-06 2013-02-20 株式会社半導体エネルギー研究所 液晶表示装置及び半導体装置、並びに電子機器
KR20110037220A (ko) * 2009-10-06 2011-04-13 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치
KR101155903B1 (ko) * 2010-03-09 2012-06-21 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 이의 제조 방법
JP5380387B2 (ja) * 2010-07-22 2014-01-08 株式会社ジャパンディスプレイ 液晶表示装置
JP2012104566A (ja) * 2010-11-08 2012-05-31 Toshiba Mobile Display Co Ltd 薄膜トランジスタ回路基板及びその製造方法
JP2012129307A (ja) * 2010-12-14 2012-07-05 Sharp Corp 表示素子の製造方法
US8946066B2 (en) * 2011-05-11 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US10002968B2 (en) * 2011-12-14 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
JP6317059B2 (ja) * 2012-11-16 2018-04-25 株式会社半導体エネルギー研究所 半導体装置及び表示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101051134A (zh) * 2006-04-06 2007-10-10 株式会社半导体能源研究所 液晶显示设备、半导体器件和电子设备
CN103081108A (zh) * 2010-09-09 2013-05-01 夏普株式会社 薄膜晶体管基板及其制造方法、显示装置
KR20140014759A (ko) * 2012-07-26 2014-02-06 엘지디스플레이 주식회사 산화물 박막트랜지스터를 포함하는 어레이 기판 및 그 제조방법

Also Published As

Publication number Publication date
US9947798B2 (en) 2018-04-17
KR20160012082A (ko) 2016-02-02
JP2016025272A (ja) 2016-02-08
US20160027921A1 (en) 2016-01-28
JP6375165B2 (ja) 2018-08-15
CN105278196A (zh) 2016-01-27

Similar Documents

Publication Publication Date Title
US11921392B2 (en) Display device
US11442515B2 (en) Electronic device
US11003012B2 (en) Liquid crystal display device and manufacturing method thereof
TWI420671B (zh) 薄膜電晶體
KR101985246B1 (ko) 금속 산화물을 포함하는 박막 트랜지스터 기판 및 그 제조방법
CN104813386B (zh) Tft基板
CN105278196B (zh) 显示装置
CN103765306B (zh) 液晶显示装置和液晶显示装置的制造方法
TWI481035B (zh) 薄膜電晶體及含有該薄膜電晶體的陣列基板
CN105814481A (zh) 半导体装置及其制造方法
CN104637958B (zh) 阵列基板及显示装置
JP2014232824A (ja) 薄膜トランジスタ、表示パネル用基板、表示パネル、表示装置および薄膜トランジスタの製造方法
CN107507835A (zh) 半导体装置及显示装置
TWI532192B (zh) 薄膜電晶體及畫素結構
CN106292100B (zh) 阵列基板及具有该阵列基板的液晶显示面板
CN109698205A (zh) 有源矩阵基板及其制造方法
CN104205310B (zh) 半导体装置及其制造方法
US9613860B2 (en) Method of manufacturing thin-film transistor
KR102062916B1 (ko) 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant