CN101238560B - 场效应晶体管 - Google Patents

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Abstract

本发明提供了一种在高压操作以及高频特性上显示出良好性能的场效应晶体管。在本发明中，场效应晶体管包括设置在由GaAs或InP制成的半导体衬底(110)上的由化合物半导体(111)制成的层结构，作为工作层，并采用第一场极板电极(116)和第二场极板电极(118)；第二场极板电极(118)包括屏蔽部分(119)，其位于第一场极板电极(116)和漏电极(114)之间的区域中，并用于将第一场极板电极(116)与漏电极(114)屏蔽开。具体地，在栅长方向上的截面图中，当将第二场极板电极(118)与由第一场极板电极(116)和栅电极(113)组成的结构的上部交叠的交叠区域的在栅长方向上的长度指定为Lol，和将栅长指定为Lg时，满足0≤Lol/Lg≤1的关系。

Description

场效应晶体管
技术领域
本发明涉及一种场效应晶体管。具体地，本发明涉及一种用来在利用在由GaAs或InP制成的半导体衬底上提供的III-V化合物半导体的异质结场效应晶体管中获得优良的高频特性和高压性能的结构。
背景技术
作为利用化合物半导体的场效应晶体管(在下文中根据情况称之为“FET”)，常规地存在如图17所示的FET(非专利文献1：K.Asano等，1998 International Electron Devices Meeting Digest(IEMD 98)59-62页)。图17是示出包含于常规型晶体管中的异质结场效应晶体管(在下文中将称为HJFET)的结构的截面图。
在该HJFET中，缓冲层211形成在GaAs衬底210上，并且GaAs工作层(operation layer)212形成在该缓冲层211上。AlGaAs肖特基层213和GaAs接触层214形成在该GaAs操作层212上。源电极201和漏电极203设置在GaAs接触层214上。这些电极与GaAs接触层214欧姆接触。另一方面，选择性移除源电极201和漏电极203之间的GaAs接触层214，并且将栅极202设置在AlGaAs肖特基层213上且与其肖特基接触。形成表面保护膜221作为最上层。
在这种AlGaAs/GaAs基FET中，在AlGaAs肖特基层213的表面上产生了高密度表面态。已知，在栅电极202被偏置在负电压的情况下，负电荷被俘获在表面态上，由此耗尽层延伸，使得栅电极202的漏极侧上的电场集中减小。然而，已知这种现象：在表面态的密度超过预定的水平时，即使在高频操作的情况下栅电极202被偏置在正电压，但由于在表面态上俘获的负电荷摆脱俘获(de-trapping)缓慢，因此在利用大信号电平的RF操作的情况下的最大漏电流减小，使得饱和输出电平降低。由于这个原因，通常，为了防止用于高频操作的饱和输出电平降低，控制AlGaAs/GaAs基晶体管中的表面态密度。从而，作为AlGaAs/GaAs基晶体管的击穿电压，例如，20V是一个限制，由此，将其操作电压限制为击穿电压的一半，例如，10V。
如上所述，在利用化合物半导体的FET中，由于栅电极与形成在半导体衬底上的沟道层肖特基接触，所以电场集中在栅电极的漏极侧下端上，这会导致在那里击穿。在需要大信号操作的高输出FET的情况下，上面提到的现象在需要用大信号电平操作的高功率FET的情况下尤其会导致大的问题。考虑到上面的因素，迄今为止已经广泛地进行了大量的尝试，来防止电场集中到栅电极的漏极侧边缘部分上，以实现击穿电压性能的提高。例如，在非专利文献1中：K.Asano等，1998International Electron Devices Meeting Digest(IEMD 98)59-62页，公开了一种增加了场极板电极的HJFET。
图19是示出这种类型的HJFET的结构的截面图。图19中示出的HJFET形成在GaAs衬底210上，并且由半导体层形成的缓冲层211形成在GaAs衬底210上。GaAs沟道层212形成在缓冲层211上。AlGaAs肖特基层213形成在GaAs沟道层212上，并且GaAs接触层214形成在AlGaAs肖特基层213上。在GaAs接触层214上设置源电极201和漏电极203。这些电极与GaAs接触层214欧姆接触。另一方面，选择性地移除源电极201和漏电极203之间的GaAs接触层214，栅电极202设置在AlGaAs肖特基层213上并与其欧姆接触。在其上形成第一绝缘膜215作为最上层，以用作表面保护膜。
此外，第一场极板电极216设置在栅电极202和漏电极203之间。第一场极板电极216电连接到栅电极202。AlGaAs肖特基层213的表面被第一绝缘膜215覆盖。第一绝缘膜215直接布置在第一场极板电极216的下面。
图18是示出常规型晶体管的脉冲宽度和脉冲电流之间关系的图。在提供第一场极板电极216的情况下(在图中由“●”示出)，与没有提供场极板电极的情形(在图中由“○”示出)相比，能够抑制在高频操作期间的漏电流(即，图中的脉冲电流)的减小同时保持高击穿电压。也就是，能够通过增加场极板电极抑制在高频操作时漏电流(即，图中的脉冲电流)的减小，并且由此能够在高频操作时提高栅极击穿电压而不降低饱和输出。
发明内容
本发明要解决的问题
然而，在在前面已经参考图19描述的HJFET中，担心由于直接在场极板部分下面的寄生电容导致的反馈电容变大而使得增益降低，如图16和20所示。图16是用来说明包括第一绝缘膜215和场极板的HJFET的栅极和漏极之间的电力线的图。此外，图20是示出晶体管的工作电压和增益之间关系的图。在图20中，LFP表示场极板电极的长度，并且对于其中示出的实例，LFP设定为0.8μm。
此外，虽然技术领域不同，但在专利文献1：JP.2005-93864A中，公开了在GaN基晶体管中提供多个场极板的结构。根据专利文献1：JP 2005-93864A，第二场极板电极的***电极部分被***在第一场极板电极和漏电极之间，这种结构可以基本抵消栅极和漏极之间的电容。
然而，本发明人已经研究了在专利文献1：JP 2005-93864A中所建议的结构，结果发现仍然存在提高击穿电压特性提高提高高频区中的增益的空间。
考虑到前述情形创造了本发明，并且本发明提供了一种在高压工作条件下具有优良的高频特性和优良性能的场效应晶体管。
解决问题的手段
从提高场效应晶体管的高频区中的增益以提高击穿电压特性同时提高高频特性的角度考虑，本发明人积极地进行了研究。具体地，结合包括用来确保有利于击穿电压的场极板的晶体管(图19)，他们研究了频率f和线性增益(在下文中根据情况简称为“增益”)之间的关系。已经知道在该晶体管中当工作频率超过某个频率时，存在增益快速降低的“拐点”。为了获得高增益水平，许多情况下场效应晶体管用在相对拐点的低频侧。因而，当拐点存在于低频侧时，可用频率的上限会降低。
图21是用于说明在高频区存在拐点的图。如图中的实线所示的，频率fc是拐点。在相对拐点的高频侧，增益显著降低。从该事实，可以理解为了提高高频特性需提高增益，并允许拐点位于高频侧上。
此外，在前面的要解决的问题的部分中已描述的专利文献1：JP2005-93864 A中，描述了一种功率HEMT，其中由第一场极板电极的上表面朝着源电极的上表面形成第二场极板电极。在该功率HEMT中，第二场极板电极和源电极在工作区中电连接，并且这些电极偏置在相同的电位上。
考虑到上述情况，本发明人于是研究了这种情况，结果在从第一场极板电极朝着源电极提供第二场极板电极的情况下，已发现，如图2 1中的虚线所示，虽然提高了低频区的增益，但拐点将向低频侧偏移(即，图中的fc’)。
考虑到上述情况，本发明人进一步研究了拐点偏移的原因。结果，本发明人新发现，当包括栅极和第一场极板的结构与第二场极板交叠区域的长度大于栅长时，拐点就会朝着低频侧偏移。
要注意，在本说明书中，在栅长方向上的截面图上，交叠区域是第二场极板位于包括第一场极板和栅极的结构上部上方的区域，并且是在栅长方向上的截面图中第二场极板和该结构在栅长方向上彼此交叠的区域。如实例中随后示出的，由于当交叠区域长于栅长时，拐点向着低频侧偏移，这预示使得高频区中的增益显著降低的趋势。
以上文提到的发现为基础，本发明人研究了击穿电压特性优良的、和具有高增益且拐点位于高频侧的晶体管。结果，发现将场极板电极的交叠区域构造成特定的结构，并且在具有双场极板结构的场效应晶体管中在第二场极板中提供屏蔽部分，由此有能力实现这种目的的晶体管。
已经以这些新发现为基础完成了本发明。
根据本发明，提供一种场效应晶体管，包括：
由GaAs或InP制成的半导体衬底；
设置在半导体衬底上的由化合物半导体制成的层结构；
形成在由化合物半导体制成的层结构上的源电极和漏电极，彼此隔开一间隔；
栅电极，设置在源电极和漏电极之间；
第一场极板，设置在栅电极和漏电极之间的区域中的由化合物半导体制成的层结构上方，并且与由化合物半导体制成的层结构隔离开；和
第二场极板，设置在由化合物半导体制成的层结构上方，并且与由化合物半导体制成的层结构和第一场极板隔离开，
其中
第二场极板包括屏蔽部分，其位于第一场极板和漏电极之间的区域中，并且用于将第一场极板与漏电极屏蔽开，和
该屏蔽部分的上端位于第一场极板的上表面上方，
由此，在栅长方向上的截面图中，
当将栅长指定为Lg，以及将第二场极板与包括第一场极板和栅电极的结构的上部交叠的交叠区域的在栅长方向上的长度指定为Lol时，满足下面表示的关系：
0≤Lol/Lg≤1。
本发明的场效应晶体管包括第二场极板，其与由化合物半导体制成的层结构的上部隔离，该层结构提供在由GaAs或InP制成的半导体衬底上，并且第二场极板也同第一场极板隔离，其中第二场极板包括屏蔽部分。此外，该屏蔽部分布置在第一场极板和漏极之间的区域中，以将第一场极板与漏极屏蔽开，并且屏蔽部分的上端位于第一场极板的上表面的上方。
这里，由于第一场极板的上部的拐角部分是电力线集中的部分，所以确保屏蔽这部分对于减少其寄生电容是很重要的。在本发明的场效应晶体管中，使用上述的结构，以在第一场极板的侧部上提供第二场极板，使得覆盖在从第一场极板的侧表面经由其上端向其上部的区域上。通过利用这种结构，第一场极板的上拐角部分可以被可靠地屏蔽，以抑制产生寄生电容。
在本说明书中，屏蔽部分指的是用来屏蔽第一场极板和漏电极之间的电场的第二场极板的部分。可以构造该屏蔽部分，使得基本完全地屏蔽该电场，或者可构造该屏蔽部分以屏蔽电场的一部分。第二场极板的全部可以用作屏蔽部分，或者第二场极板的部分可以用作屏蔽部分。此外，在本说明书中，定位“在......上方”指的是位于远离半导体衬底的侧上，并且定位“在......下面”指的是位于半导体衬底侧上。
此外，在本发明的场效应晶体管中，选择交叠区域的在栅长方向上的长度：Lol，使得满足下面的关系：
0≤Lol/Lg≤1。
通过选择0＝Lol，可以更可靠地抑制在包括第一场极板和栅电极的结构与第二场极板之间寄生电容的产生，由此更可靠地抑制拐点向低频侧的偏移。因此能够更可靠地抑制高频区中增益的降低。为此，能够可靠地提高高频特性。
此外，在其制造工艺中，通过实现该限制0＜Lol/Lg≤1，可以以很好再现性减缓讨论的电场集中，并由此允许高压下工作，且拐点可以保持在高频侧。由此，本发明的场效应晶体管构造成可工作在高压并且具有优良高频特性的结构。
本发明的场效应晶体管可包括由化合物半导体制成的衬底作为半导体衬底，并且可以包括，更具体地，由GaAs制成的衬底或由InP制成的衬底。
在本发明的场效应晶体管中，可优选采用屏蔽部分的下端相对于第一场极板下端位于半导体衬底侧上的结构。通过选择这种结构，能够更可靠地将第一场极板与漏电极屏蔽开。
在该说明书中，屏蔽部分的下端例如是屏蔽部分的下表面。在屏蔽部分的下表面包括偏移或倾斜的情况下，屏蔽部分的下端指的是半导体衬底侧的端部。
在该结构中，可采用场效应晶体管进一步包括用于覆盖栅电极和漏电极之间的区域中的半导体衬底上部的第一绝缘膜的结构，其中在第一场极板和漏电极之间的区域中的第一绝缘膜上提供凹陷部分，并且用与第一绝缘膜的上表面接触的方式提供第一场极板，且屏蔽部分的下端位于该凹陷部分内。通过选择这种结构，将屏蔽部分的下端相对于第一场极板的下端位于半导体衬底侧上的场效应晶体管构造成制造稳定性更优良的结构。
此外，在本发明的场效应晶体管中，还可以采用第一场极板的下端相对于屏蔽部分下端的位于半导体衬底侧上的结构。通过采用这种结构，可以调节场极板对漏极侧的影响的程度，以提供理想的电场集中。为此，能够有效地提高击穿电压特性，同时将高频特性的降低抑制在最小水平的范围内。
在这种结构中，该场效应晶体管可以包括用于覆盖栅电极和漏电极之间区域中的由化合物半导体制成的层结构的表面的第一绝缘膜；和提供在第一场极板和漏电极之间的区域中的第一绝缘膜上的第二绝缘膜，其中用与第一绝缘膜的上表面接触的方式提供第一场极板，并且屏蔽部分的下端与第二绝缘膜的上表面接触。通过选择这种结构，调节场极板和半导体衬底之间的距离，由此使得能够调节静电电容的值。为此，在将高频特性的降低抑制在最小程度的同时，可以用能够进一步稳定制造的结构构成击穿电压有效提高的场效应晶体管。
发明效果
如上所述，根据本发明，可以实现在高压和高频工作条件下都表现出良好性能的场效应晶体管。
附图说明
图1是示意性地示出根据本发明示范性实施例的场效应晶体管的结构和反映其栅-漏区中的电场分布的电力线的截面图；
图2是示出根据本发明示范性实施例的场效应晶体管的结构和其各结构元件的尺寸的定义的截面图；
图3是示出一实例的场效应晶体管的结构的截面图；
图4是示出对于实例1的场效应晶体管的工作电压和功率特性(饱和输出密度和线性增益)之间的评估的关系的图；
图5是示出使用根据实例的宽凹陷结构的场效应晶体管的结构的截面图；
图6是示出在实例2中制备的具有不同参数Lfd的多种类型场效应晶体管的一个结构的截面图；
图7是示出通过利用在实例2中制备的具有不同参数Lfd的多种类型场效应晶体管评估的晶体管的参数Lfd和增益之间关系的图；
图8是示出在实例2中制备的具有不同参数Lfd的多种类型电场晶体管的一个结构的截面图；
图9是示出通过利用在实例3中制备的具有不同参数Lfd的多种类型场效应晶体管评估的晶体管的参数Lfp1、Lfp2和增益之间关系的图；
图10是示出通过利用在实例4中制备的具有不同参数Lfd的多种类型场效应晶体管评估的晶体管的参数Lfp1、Lfp2、d3和击穿电压之间关系的图；
图11是示出根据本发明另一个示范性实施例的场效应晶体管的结构的截面图；
图12是示出通过利用在实例5中制备的具有不同参数Lfd的多种类型场效应晶体管评估的晶体管的参数d2、Lfp2和增益之间关系的图；
图13是示出根据本发明另一示范性实施例的场效应晶体管的结构的截面图；
图14是示出在图7中制备的具有不同参数Lfd的多种类型场效应晶体管的一种结构的截面图；
图15是示出根据本发明另一示范性实施例的场效应晶体管的结构的截面图；
图16是示意性地示出包括一个场极板电极的常规型场效应晶体管的结构和反映栅-漏区中电场分布的电力线的截面图；
图17是示意性地示出利用不包括场极板电极的宽凹陷结构的常规型场效应晶体管的结构的截面图；
图18是示出通过使用已在常规型场效应晶体管中评估了的场极板电极获得的对脉冲宽度和脉冲电流之间关系的影响的图；
图19是示意性地示出包括与栅电极偏置在相同电位的一个场极板电极的常规型场效应晶体管的结构和场极板电极的功能的截面图；
图20是示出分别包括与栅电极偏置在相同电位的一个场极板电极和不包括这种场极板电极的两个常规型场效应晶体管中的工作电压和增益之间关系的图；
图21是示意性地示出通过使用与栅电极偏置在相同电位的场极板电极获得的常规型场效应晶体管的频率和增益之间关系变化的图；和
图22是示出如实例1中说明的具有图3中所示结构的场效应晶体管中的频率和增益之间关系的图。
在前述图中，描述的参考标记具有以下含义。
110半导体衬底
111化合物半导体
112源电极
113栅电极
114漏电极
115第一绝缘膜
116第一场极板电极
117第二绝缘膜
118第二场极板电极
131GaAs层
132AlGaAs层
133GaAs层
具体实施方式
现在将通过参考在GaAs衬底上形成FET的情形的实例，说明本发明的示范性实施例。在所有这些图中，相同的参考标记分别表示相同的结构元件，并且在下面公开中根据情况将省略相同描述。虽然在下面将把利用掺杂杂质产生载流子进行工作的GaAs基化合物半导体FET的情形作为实例对示范性实施例和实例进行详细的说明，但是本发明并不限于这种类型的FET，而是还可以应用到使用其它效应产生载流子的其它类型FET，例如HJFET。
在根据本发明的FET中，通常优选选择这样的形式或模式，即，其中采用具有可以在GaAs衬底或InP衬底上外延生长的“闪锌矿(zinc-blend)”型晶体结构、并且表示晶格常数近似等于衬底的晶格常数的“III-V族化合物半导体”作为其工作层。
在下面说明的示范性实施例中，通过参考工作模式为“耗尽模式”的FET，尤其是HJFET，示出了本发明所呈现的优点和其优选模式。
(第一示范性实施例)
图1是示出本示范性实施例的场效应晶体管的结构的截面图。图1中示出的场效应晶体管包括双场极板结构。
该晶体管包括由GaN或InP制成的半导体衬底110、设置在半导体衬底110上的由化合物半导体(化合物半导体111)制成的层结构、以间隔开的方式形成在化合物半导体111的上部上的源电极112和漏电极114、设置在源电极112和漏电极114之间的栅电极113、提供在栅电极113和漏电极114之间的区域中的半导体衬底110上方并与化合物半导体111(半导体衬底110)隔离的第一场极板(第一场极板电极116)、以及提供在化合物半导体111(半导体衬底110)上方并与化合物半导体111(半导体衬底110)和第一场极板电极116隔离的第二场极板(第二场极板电极118)。
第二场极板电极118包括位于第一场极板电极116和漏电极114之间的区域中的屏蔽部分119，并用来将第一场极板电极116同漏电极114屏蔽开。此外，第二场极板电极118在栅长方向上的截面图中包括偏移部分，其中连接一个台阶和另一个台阶的垂直型的一部分用作屏蔽部分119。
屏蔽部分119的上端位于第一场极板电极116的上表面之上，即，在远离半导体衬底110(化合物半导体111)的侧上。
在栅长方向上的截面图中，当第二场极板电极118交叠包括第一场极板电极116和栅电极113的结构的上部的交叠区域在栅长方向上的长度设定为Lol，且栅长设定为Lg时，满足下面表达的关系：
0≤Lol/Lg≤1。
例如，可选择Lol＝0，即，Lol/Lg＝0。
在图1中，以与覆盖第一极板电极116的侧表面的一层绝缘膜(第二绝缘膜117)接触的方式提供第二场极板电极118。在与栅电极113的上表面的基本相同的水平面内，第二场极板电极118还与从第一场极板电极116的侧表面向其上表面提供的绝缘膜(第二绝缘膜117)交叠。
图1中示出的场效应晶体管包括覆盖栅电极113和漏电极114之间的区域中的半导体衬底110(化合物半导体111)上方的第一绝缘膜(第一绝缘膜115)和在第一场极板电极116和漏电极114之间的区域中的第一绝缘膜115上提供的第二绝缘膜(第二绝缘膜117)，其中第一场极板电极116用与第一绝缘膜115的上表面接触的方式提供，并且屏蔽部分119的下端与第二绝缘膜117的上表面接触。这是第一场极板电极116的下端相对屏蔽部分119的下端位于半导体衬底110(化合物半导体111)侧上的结构。
化合物半导体111是由包含As的III-V族化合物半导体制成的层结构。
第一场极板电极116被偏置在与栅电极113相同的电位。另一方面，第二场极板电极118被偏置在与源电极112相同的电位。具体地，在工作区中以彼此电气独立的形式形成源电极112和第二场极板电极118。在工作区的截面图中，源电极112和第二场极板电极118以分开的形式成形，但是源电极112和第二场极板电极118在隔离区中电连接。
第一场极板电极116包括以与栅电极113隔开的方式提供的场控制电极。
虽然在图1中示出的场效应晶体管中，第二场极板电极118和第一场极板电极116彼此交叠，并且第二场极板电极118和栅电极113也彼此交叠，但是可以采用第二场极板电极118和第一场极板电极116彼此交叠而第二场极板电极118和栅电极113彼此不交叠的结构。
此外，当在栅长方向上的截面图上，从栅电极113端部向漏电极114的第一场极板电极11 6的在栅长方向上的延伸宽度设定为Lfp1，第二场极板电极118的下表面的在栅长方向上的长度，即，从屏蔽部分119的栅极侧端部直到第二场极板电极118的漏极侧端部的第二场极板118的下表面在栅长方向上的长度设定为Lfp2，该结构可构造成满足下面公式(1)的形状。
0.5×Lfp1≤Lfp2    (1)
此外，如该实例中所示，本示范性实施例的场效应晶体管可以具有宽凹陷结构。在这种情况下，可以使用如下结构，其中栅电极113以与化合物半导体111的上表面接触的方式提供，接触层(图5中示出的GaAs层133)***在化合物半导体111和漏电极114之间，以使得接触层具有凹陷结构，第一绝缘膜115设置在与接触层底表面相同水平上暴露的化合物半导体111(图5中示出的AlGaAs层132)上，第一场极板电极116以与第一绝缘膜115的部分接触的方式提供，并且第二场极板电极118以与用于覆盖第一场极板电极116的侧表面的第二绝缘膜117接触的形式提供，其中，当从栅电极113端部向漏电极114的第一场极板电极116在栅长方向上的延伸宽度设定为Lfp1，第二场极板电极118的下表面在栅长方向上的长度为Lfp2，栅电极113和接触层的凹陷底表面的漏极侧端部之间的长度设定为Lgr，并且在第一场极板电极116的侧表面上的第二绝缘膜117的厚度设定为d3时，则满足下面的公式(1)和(2)。
0.5×Lfp1≤Lfp2           (1)
Lfp1+Lfp2+d3≤3/5×Lgr    (2)
此外，在栅长方向上的截面图中，也可以使用这样的结构，其中当第二场极板电极118的下表面的在栅长方向中的长度设定为Lfp2，并且在第一场极板电极116和栅电极113之间的区域中的第二场极板电极118的屏蔽部分119的底表面与化合物半导体111之间的距离设定为d2时，满足下面的公式(3)；
d2≤0.5×Lfp2    (3)
例如，第一绝缘膜115可以由氧化物膜制成，具体地，可以由SiO2膜制成。
现在将更详细地描述图1中示出的场效应晶体管的构造。
在这种场效应晶体管中，源电极112和漏电极114形成在生长在半导体衬底110上的化合物半导体111的表面上。此外，在该表面上经第一绝缘膜115形成栅电极113和第一场极板电极116。第一场极板电极116电连接到器件的有源区或隔离区上的栅电极113。此外，该器件被构造成双场极板结构，其中经过第二绝缘膜117邻近第一场极板电极116提供第二场极板电极118。在器件的隔离区上第二场极板电极118电连接到源电极112。
使用这样的形式，即使得在第一场极板电极116(第一场极板)的下表面和化合物半导体111(由化合物半导体制成的层结构)的上表面之间仅存在绝缘膜，例如，仅存在第一绝缘膜(第一绝缘膜115)。在这种情况下，选择第一绝缘膜(第一绝缘膜115)的厚度d1，以使得其落在由于施加到第一场极板电极116(第一场极板)电压而导致形成在第一绝缘膜(第一绝缘膜115)中的电场没有超过发生绝缘膜电击穿的击穿电场强度的范围内。此外，当与例如施加到栅极113的约1V的导通电压相同的电压施加到第一场极板电极116(第一场极板)时，在第一绝缘膜(第一绝缘膜115)为SiO2膜的情况下，需选择该厚度至少设定在d1≥1nm的范围内的条件，作为用来保持电场在不超过击穿电场强度的范围内的条件。此外，当第一场极板电极116(第一场极板)的电位变得与栅电极的电位相等时，须获得电场的有效调节以选择Lfp1和d1之间的比以使其至少落入Lfp1≥d1的范围内。通常，在通过使用用于第一绝缘膜(第一绝缘膜115)的绝缘膜的介电常数∈1和真空中的介电常数∈0进行标定(notation)的情况下，优选选择Lfp1和d1之间的比以使其落入Lfp1≥d1×(∈1/∈0)的范围内。例如，在第一绝缘膜(第一绝缘膜115)为SiO2膜的情况下，当SiO2膜的介电常数表示为∈sio2时，优选选择Lfp1和d1之间的比以使其落入Lfp1≥d1×(∈SiO2/∈0)的范围内。
另一方面，采用这样的形式，即使得第一场极板电极116(第一场极板)和第二场极板电极118(第二场极板)形成在第二绝缘膜(第二绝缘膜117)位于它们之间的状态。
作为用于化合物半导体111中的沟道层和用于半导体衬底110的组成材料，可以使用包括GaAs的III-V族化合物半导体。例如，所述III-V族化合物半导体包括GaAs、AlGaAs、InP和GaInAsP。通过利用由III-V族化合物半导体制成的材料，可以实现更高速和更高输出的场效应晶体管。更具体地，化合物半导体111构造成从下侧(半导体衬底110侧)按顺序层叠GaAs层和AlGaAs层的结构。另外，用作接触层的GaAs层可进一步提供在AlGaAs层与源、漏电极112和114之间。
在这种情况下，可以利用高电阻的衬底作为半导体衬底110。具体地，为了制造用于高频区的FET，在形成由制造在衬底上的FET组成的微波集成电路的情况下，优选选择至少半导体衬底的电阻率在＞104ohm·cm的范围内。典型地，半导体衬底的电阻率选择为＞104ohm·cm那样高，由此使得能够将由此导致的损耗抑制在较低的水平，以致在微波集成电路的工作频率设为100GHz或以下时不会导致问题。具体地，在使用III-V族化合物半导体衬底中，更优选使用所谓的半绝缘衬底。
例如，第一绝缘膜115和第二绝缘膜117的具体组合包括第一绝缘膜115和第二绝缘膜117分别为SiO2膜和SiN膜的结构。通过使用这种组合，能够进一步有效地抑制在化合物半导体衬底111的表面上俘获的表面电荷俘获的出现。
此外，这种场效应晶体管被构造成这种结构，其中，在第一场极板电极116和栅电极113与第二场极板电极118彼此交叠的交叠区域的在栅长方向上的长度Lol与栅长Lg之间，满足以下表示的关系：
(i)Lol＝0，或
(ii)0＜Lol/Lg≤0。
将该交叠区域定义为在栅长方向上的截面图中第二场极板电极118和包括第一场极板116和栅电极113的结构在栅长方向上彼此交叠的区域。
将该交叠区域设置成满足前述关系(ii)的结构，由此允许增拐点存在在高频侧。由此，抑制了高频区中的增益的降低以提高高频特性，并且可以进一步可靠地将第一场极板电极116与漏电极114屏蔽开。此外，通过将Lol和Lg之间的比选择在前述范围内，相对于由栅电极113的栅长Lg产生的实际栅电容，可以充分地降低栅极和源极之间的多余寄生电容的大小。
要注意，在选择满足前述关系(ii)的结构的情况下，更优选，选择满足下面关系0＜Lol/Lg≤0.7的结构。通过采用基于这种关系的结构，能够更适当地抑制栅极和源极之间的寄生电容。另外，能够更稳定地抑制拐点向低频侧的偏移。
此外，可以使用交叠区域的长度Lol满足关系(i)的结构，由此使得能够进一步适当抑制栅极和源极之间的寄生电容。此外，能够进一步适当地抑制增益的下降。
在这种情况下，由于第二绝缘膜(第二绝缘膜117)也***在第一场极板电极116(第一场极板)侧壁和第二场极板电极118(第二场极板)的屏蔽部分119之间，所以产生了另外的寄生电容。由屏蔽部分119导致的该另外的寄生电容也对栅极和源极之间的寄生电容起贡献。为了抑制由屏蔽部分119导致的另外寄生电容的作用，进行选择以使得将第一场极板电极116(第一场极板)侧壁的高度hfp1设置在至少不高于栅电极113的高度hg的范围内。也就是说，优选的，在图2所示的结构中，通常选择第一场极板电极116(第一场极板)的侧壁的高度hfp1，使其落在hfp1≤0.4μm的范围内。
将屏蔽部分119定义为第二场极板电极118的设置在第一场极板电极116和漏电极114之间的区域，并且其在半导体衬底110的法线方向上延伸。屏蔽部分119沿着第一场极板电极116的侧表面提供，并且用于将第一场极板电极116与漏电极114屏蔽开。此外，由于屏蔽部分119的上表面(上端)位于第一场极板电极116的上端(上表面)上方，所以能够通过屏蔽部分119，屏蔽第一场极板电极116的上拐角部分和上、下区域，在该拐角区电力线易于集中。由此，能够适当地抑制在第一场极板电极116和漏电极114之间反馈电容的出现。
另一方面，第一场极板电极116的下端相对于屏蔽部分119的下端位于化合物半导体111侧上。这是直接位于各个场极板下面的绝缘膜厚度随着离栅电极113侧的距离增加而变厚的结构。更具体地，在栅电极113和漏电极114之间区域中在第一和第二绝缘膜115和117上，按顺序分别形成偏置在与栅电极113相同的电位的第一场极板电极116和偏置在与源电极112相同的电位的第二场极板电极118。通过采用这种结构，可以调节场极板对漏极侧的影响程度以提供理想的电场分布。由此，能够进一步有效地提高击穿电压。
此外，第一场极板电极116偏置在与栅电极113相同的电位。另一方面，第二场极板电极118可设定为偏置在预定的电位，例如在与源电极112相同的电位。通过选择这种条件，能够更可靠地减小第一场极板电极116和漏电极114之间的电容。此外，可显著地改变施加到第二场极板电极118的电压。
此外，第二场极板电极118偏置在与源电极112相同的电位，以将第一场极板电极116与漏电极114屏蔽开，并由此使第一场极板电极116和漏电极114之间的大部分电力线终止。由此，可以大大地减小第一场极板电极116和漏电极114之间的反馈电容，以提高晶体管高频区的增益。
此外，在图1示出的场效应晶体管中，在栅电极113和漏电极114之间的区域中，在第一和第二绝缘膜115和117上，按顺序分别形成偏置在与栅电极113相同电位的第一场极板电极116和偏置在与源电极112相同电位的第二场极板电极118。因而，由于偏置在与栅电极113相同电位的第一场极板电极116和偏置在与源电极112相同电位的第二场极板电极118按顺序布置在漏电极114方向上，而介质常数比空气高的第二绝缘膜11位于其中间7，所以与仅包括第一场极板电极116的常规结构(图19)的情形相比，大大缓和了栅电极113附近的电场集中。由此，该晶体管可以在更高的漏电压下工作。
此外，由于第二场极板电极118形成在代替化合物半导体111表面的绝缘膜上，所以将由此的电子注入抑制在低水平。由此，能够适当地抑制高频工作时由负电荷的注入引起的负表面电荷所导致的饱和输出降低，这在化合物半导体晶体管中频频成为问题。
如上所述，在本示范性实施例的场效应晶体管中，大大减小了漏电极114和栅电极113之间的反馈电容，并且还大大减轻了在栅电极113附近的电场集中。由此，图1中示出的场效应晶体管可以实现高增益和高电压工作，并由此具有高频工作时输出性能极大提高的结构。例如，图1中示出的场效应晶体管适于降低栅电极和漏电极之间的反馈电容，由此具有高增益，此外也改善了栅极击穿电压和饱和输出降低之间的折衷。由此，提供了一种在35V或以上的高压下还能够高输出工作的结构。
此外，由于栅电极113和第一场极板电极116是独立的构件，所以能够独立地分别为它们选择材料。例如，能够分别为栅电极113单独选择具有良好肖特基特性的金属性材料，为第一场极板电极116选择相对绝缘膜(第一绝缘膜115)具有低布线电阻和优良粘附力的金属材料。由此，考虑到实现高增益和高电压工作，第一示范性实施例的结构可以具有如下优点，与将要在后面公开的第二示范性实施例相比，可以实现更优良的高频/高输出特性。
可以考虑到缓和电场集中和减小反馈电容，来确定第二场极板电极118的尺寸。更优选，例如在图2示出的器件中，用下面描述的方式确定这种尺寸。在图2和下面的描述中，在栅长方向上的截面图中表示长度的各个标记的意义如下。
Lg：栅长，
Lfp1：从栅电极113的漏极侧端部直至第一场极板电极116的漏电极114侧端部的长度，
Lfp2：在第二场极板电极118下表面的在栅长方向上的长度，即在从屏蔽部分119的栅极侧端部直至第二场极板电极118的漏极侧端部的第二场极板电极118下表面的在栅长方向上的长度，
Lfd：穿过第二绝缘膜117的在包括第一场极板电极116和栅电极113的结构与第二绝缘膜117、以及第二场极板电极118之间的截面长度，即，Lfd＝Lol+d3，
Lgd：在栅电极113和漏电极114之间的距离，
Lgr：在晶体管包括凹陷结构的情况下，栅电极113的漏极侧端部和接触层的凹陷底表面的漏极侧端部之间的距离，
d1：在第一场极板电极116的底表面和化合物半导体111之间的距离，其对应于图2示出的结构中第一绝缘膜115的厚度，
d2：在第二场极板电极118的底表面和化合物物半导体111之间的距离，其对应于图2示出的结构中第一绝缘膜115的厚度和第二绝缘膜117的厚度之和，
d3：位于第一场极板电极116和第二场极板电极118之间的绝缘膜的厚度，其等效于图2示出的结构中第二绝缘膜117的在栅长方向上的厚度，和
Lol：在包括栅电极113和第一场极板电极116的结构与第二场极板电极118的交叠区域的在栅长方向上的长度。
可将第一场极板电极116的朝着漏极侧伸出尺寸Lfd1设定为例如0.5μm。由此，能够更有效地抑制在栅电极113的漏极侧端部上的电场集中。可选地，Lfd1可以是1.5μm或以下。通过选择这种结构，能够更可靠地抑制随着反馈电容增加高频特性的降低。
此外，关于第二场极板电极118，可将其在栅长方向上的长度Lfp2设定为，例如，
0.5×Lfp1≤Lfp2    (1)
通过采用这种选择，能够进一步充分地屏蔽第一场极板电极116和漏电极114之间的电力线。
另一方面，为了提高击穿电压，优选在漏电极114和化合物半导体111之间形成接触层(图2中(未示出))，并且第二场极板电极118的端部与漏电极114隔开一预定距离。在这一点，在采用例如所谓的宽凹陷结构的情况下，可采用如下结构，其中当将位于第一场极板电极116和第二场极板电极118之间的绝缘膜的厚度设定为d3，和将栅电极113和接触层的凹陷底表面的漏极侧端部之间的距离设定为Lgr(图5)时，例如，满足以下表示的公式：
Lfp1+Lfp2+d3≤3/5×Lgr    (2)
通过采用这种结构，能够进一步提高击穿电压。此外，更优选采用同时满足前述公式(1)和(2)的结构。
在采用宽凹陷结构时，考虑到提高击穿电压，选择栅电极113和接触层的凹陷底表面的漏极侧端部之间的距离Lgr在至少满足Lgr≥Lg的范围内是必要的。在这种宽凹陷结构中，为了防止由于在被第一绝缘膜(第一绝缘膜115)覆盖的化合物半导体111(由化合物半导体制成的层结构)的表面上形成的表面级(surface level)的影响引起的功率性能的降低，优选选择Lgr在Lgr≤3μm的范围内。
位于第一场极板电极116(第一场极板)和第二场极板电极118(第二场极板)之间的绝缘膜，即，第二绝缘膜(第二绝缘膜117)将它们隔离开。当将第一场极板电极116(第一场极板)偏置在与栅电极113相同的电位，以及将第二场极板电极118(第二场极板)偏置在与源电极112相同的电位时，须选择绝缘膜的厚度d3以使得在这些部分处不发生第二绝缘膜(第二绝缘膜117)的介电击穿。例如，在栅导通电压为1V的情况下，当第二绝缘膜(第二绝缘膜117)的介电击穿强度指定为Ebreak2时，至少要满足Ebreak2＞(1V/d3)，即，要满足d3＞(1V/Ebreak2)。
另一方面，考虑到减小由第一场极板电极116(第一场极板)、第二场极板电极118(第二场极板)和位于它们之间的绝缘膜组成的电容器产生的寄生电容，优选选择用于第二绝缘膜(第二绝缘膜117)的绝缘膜的厚度d3和绝缘膜的介电常数∈2以使它们落入0.5μm≥d3/(∈2/∈0)≥0.01μm的范围内。
此外，当第一绝缘膜115的厚度设定为d1时，可将化合物半导体111与形成在第一场极板电极116和漏电极114之间区域中的绝缘膜上的第二场极板电极118之间的距离d2设定为满足例如以下表示的公式：
d2≤0.5×Lfp2    (3)
前述结构可以通过调节例如第一绝缘膜115的厚度和第二绝缘膜117的厚度来获得，以使得它们满足前述公式(3)。当采用这种方式时，能够进一步充分地屏蔽第一场极板电极116和漏电极114之间的电力线。
在该情况下，当第二场极板电极118和化合物半导体111之间的距离d2设定为例如第一绝缘膜115的厚度d1和第二绝缘膜117的厚度d3之和时，其下限由(d1+d3)的下限确定。另一方面，在如下描述的凹陷处理步骤之后形成第二场极板电极118的这种结构中，绝缘膜的厚度d2选择在使得由施加到第二场极板电极118(第二场极板)的电压引起的形成在该绝缘膜中的电场不超过出现该绝缘膜的介电击穿的情况下的击穿电场的范围。例如，当第二场极板118(第二场极板)偏置在与源电极相同的电位时，在绝缘膜为SiO2膜的情况下，须至少选择厚度d2设定在d2≥1nm的范围内的这种条件，作为电场不超过击穿电场强度的条件。
此外，在本示范性实施例中，采用了如下结构，其中满足表示为0≤Lfd的关系，且第一和第二场极板电极116和118分别以与第二绝缘膜117的两侧接触的方式提供。通过采用第一和第二场极板电极116和118被单层绝缘膜隔开的结构，能够进一步可靠地将第一场极板电极116与漏电极114屏蔽开。
另一方面，在相同的水平面上，即，在第一绝缘膜115的表面上，提供第一场极板电极116和第二场极板电极118，然后在其整个上表面上提供绝缘膜以隔离开这些场极板的情况下，存在这样的担心，由于在电极之间不令人满意的掩埋而可能在绝缘膜内形成气隙。结果，存在这样的担心，由于在气隙处介电常数的降低会降低第一场极板电极116相对于栅电极113的屏蔽效应。鉴于上述情形，在本示范性实施例中，在形成第一场极板电极116之后，从第一场极板电极116的侧表面朝着第一绝缘膜115的上表面提供第二绝缘膜117，然后在第二绝缘膜117上形成第二场极板电极118，以使得抑制在第二绝缘膜117处形成气隙。由此，第二场极板电极118能以与第二绝缘膜117直接接触的状态稳定地形成。
在以下的示范性实施例中，主要对与第一示范性实施例的不同点进行描述。
(第二示范性实施例)
虽然已在第一示范性实施例中通过把采用栅电极113和第一场极板电极116结构上分离且在该器件的隔离区中电连接的结构的情况作为实例进行了说明，但也可采用栅电极113和第一场极板电极116整体形成连续形状的整体结构。
图3是示出本示范性实施例的场效应晶体管的结构的截面图。
图3中所示的场效应晶体管的基本结构与第一示范性实施例中公开的场效应晶体管(图1)非常相似，但第一场极板电极116是以与栅电极113整体连续的方式构造的。要注意，“整体连续”在这里指的是整体形成为连续体的状态。此外，优选采用包括单一构件且不具有连接部件的结构。通过使栅电极113和第一场极板电极116形成为整体形状，可以提供这些电极在同一工艺同时形成且可以稳定制造的结构。此外，第一场极板电极116可以更可靠地偏置在与栅电极113相同的电位。此外，由于栅电极113和第一场极板电极116整体连续，所以能够进一步可靠地将漏电极114侧与栅电极113的侧表面屏蔽开。
在图3所示的结构中，提供包括GaAs层131、AlGaAs层132和GaAs层133的层叠结构作为化合物半导体111。GaAs层131、AlGaAs层132和GaAs层133分别用作工作层、肖特基层和接触层。此外，当GaAs层133提供在AlGaAs层132和源电极112以及漏电极114之间时，该器件具有所谓的栅极凹陷结构，其中栅电极113的下部的一部分被掩埋在GaAs层133的开口部分中。利用这种结构，可以与第一场极板电极116的作用一起提供更优良的栅极击穿电压。
(第三示范性实施例)
在前述示范性实施例中，已对第一场极板电极116的下表面相对于屏蔽部分119的下表面位于化合物半导体111侧上的结构的情况进行了说明。在前述示范性实施例所示的场效应晶体管中，还可采用如下的结构，其中屏蔽部分119的下表面位于相对于第一场极板电极116的下表面的下部，即，在化合物半导体111侧上。在本示范性实施例中，将通过把与第二示范性实施例中公开的相似的晶体管的情况作为实例进行说明。
图11是示出本示范性实施例的场效应晶体管的结构的截面图。
在图11所示的场效应晶体管中，屏蔽部分119的下端相对于第一场极板电极116的下端位于AlGaAs层132侧上。具体地，该器件包括第一绝缘膜115，用于覆盖栅电极113和漏电极114之间区域中的AlGaAs层132的表面，其中凹陷部分(未示出)设置在第一场极板电极116和漏电极114之间的区域中的第一绝缘摸15处，并且以与第一绝缘膜115的上表面接触的方式提供第一场极板电极116。此外，第二场极板电极118的屏蔽部分119的下端设置在凹陷部分内，并且第二场极板电极118的下表面和其周围部分掩埋在凹陷部分内。换句话说，在形成屏蔽部分119的区域中，移除第二绝缘膜117，并蚀刻第一绝缘膜115使其变薄。此外，屏蔽部分119与变薄的部分接触。
通过进行这样的修改，提供了屏蔽部分119的上部(上端)突出在第一场极板电极116的上表面，且屏蔽部分119的下表面(下端)相对于第一场极板电极116朝着AlGaAs层132侧突出的结构。由此，除了屏蔽第一场极板电极116的侧表面外，还能够进一步有效地将电力线易于集中的第一场极板电极116的下拐角部分以及上拐角部分与漏电极114屏蔽开。由此，进一步减小第一场极板电极116和漏电极114之间的反馈电容以提高高频特性。
虽然将在以下实例中示出电子用作FET工作的载流子的结构的具体情形，但是在使用空穴作为载流子的结构中当然也可以以相同的方式获得由第二场极板引起的屏蔽效果。
实例
将利用具体实例更详细地说明前述示范性实施例的结构。实例1至5对应于第二或第三示范性实施例，实例6至10对应于第一或第二示范性实施例。
(实例1)
在本实例中，制备图3所示的场效应晶体管以评估它的性能。作为半导体衬底110，使用高电阻GaAs(半绝缘GaAs)衬底。作为对应于化合物半导体111的层，形成例如100nm的AlGaAs缓冲层(未示出)、400nm的GaAs层131、AlGaAs层132(Al组分比0.20，厚度30nm)和GaAs层133(Si施主浓度1×1017cm-3，厚度50nm)。按顺序沉积AuGe、Ni和Au作为金属膜，然后使用剥离工艺形成源电极112和漏电极114，之后在氮气氛下在420℃进行热处理以由此形成欧姆接触。
接下来，例如，通过热CVD方法，形成具有100nm厚度的SiO2膜作为第一绝缘膜115，然后通过干法蚀刻将要形成栅电极113的区域开口。此外，利用用于第一绝缘膜115的SiO2膜作为掩模选择性移除GaAs层133的露出部分。利用含氯和氟的气体通过干法蚀刻进行GaAs的移除。
随后，在半导体衬底110的整个上表面上按顺序沉积Ti和Al，然后通过利用剥离工艺形成栅电极113和第一场极板电极116的整体型电极。栅电极113的栅长Lg设定为1.0μm，第一场极板电极116的Lfp1设定为0.8μm。
此外，沉积了150nm膜厚的SiN作为第二绝缘膜117，并且按顺序沉积Ti、Pt和Au膜作为其上层，然后进行剥离工艺以形成第二场极板电极118。第二场极板电极118的Lfd和Lfp2分别设定为0.4μm和1.0μm。在随后的布线步骤，在隔离区中第二场极板电极118电连接至源电极112。
另外，为了比较本实例与常规类型结构的效果，制备了不包括第二场极板电极118的场效应晶体管(示于图19中)作为具有常规结构的场极板晶体管。
图4是示出在5GHz的工作频率下对于本实例和常规类型晶体管的评估的功率性能的结果的图。在本实例中，抑制了在该晶体管中产生的热的影响，以进行具有4mm栅宽度的元件器件的连续工作的比较，以阐明本实例的效果。
如图4所示，在常规类型的晶体管中(示于图19中)，在相对低的工作电压下，由于场极板部分216导致的栅电极和漏电极之间的反馈电容，不能提供足够的增益，且在15V或以上的工作电压下增益为15dB。此外，同样关于输出密度，观察到了如下现象，其中在35V或以上的工作电压下在RF工作时的漏电流由于表面态而降低。因此，存在使得饱和输出在2.0W/mm的值处饱和的趋势。
相反，在本实例的晶体管中，由于栅电极和漏电极之间的反馈电容减小，所以从低工作电压处获得了约16B的高增益。此外，由于第一场极板电极116和第二场极板电极118利用第二绝缘膜117作间隔物而相邻，所以其缓和电场集中的效果高。结果，直至50V在工作中也没有出现由于在RF工作模式下的表面态引起的漏电流降低，且饱和的输出密度与工作电压一起增加。由此，实现了3.0W/mm的饱和输出密度。
此外，在前述实例中已对其中以掩埋到GaAs层133的形式形成栅电极113的晶体管进行了说明，且还进行以下描述的结构的晶体管的制备和评估。
图5是示出本实例的另一结构的图。
尽管图5所示的场效应晶体管的基本结构是其中接触层介于源电极112和AlGaAs层132的表面之间、以及漏电极114和AlGaAs层132的表面之间的结构，与图3中所示的晶体管相似，但在图5中所示的器件中采用所谓的宽凹陷结构。在图5所示的场效应晶体管中，在GaAs层133提供开口部分，并且开口部分的宽度根据从半导体衬底110朝着其上部的距离增加而变大。提供如下结构，其中栅电极113的栅长比在GaAs层133底表面的开口部分的开口宽度短，从在GaAs层133底表面的开口部分暴露出AlGaAs层132，并且在AlGaAs层132的露出表面和第一场极板电极116之间提供第一绝缘膜115。在采用这种结构的情况下，通过组合第一场极板电极116和直接位于其下面的绝缘膜结构的效果，能够更有效地减缓栅电极113的漏极侧端部的电场集中。
在本实例中，根据以下描述的工序形成图5中所示的晶体管。在源电极112和漏电极114形成5μm的间隔之后，在预定区域中提供抗蚀剂。通过利用该抗蚀剂作为掩模，从源电极112和漏电极114之间的中心2.5μm宽度的GaAs层133被选择性地移除。利用含氯和氟的气体通过干法蚀刻进行GaAs的移除。
此外，例如，通过热CVD方法，形成具有100nm膜厚度的SiO2膜作为第一绝缘膜115，然后通过干法蚀刻将要形成栅电极的SiO2膜的区域开口。顺序沉积Ti和Al，然后进行剥离工艺以形成栅电极113和第一场极板电极116的整体电极。栅电极113的栅长Lg设定为1.0μm，第一场极板电极116的Lfp1设定为0.8μm。
当对获得的晶体管进行上述评估时，测量到具有更高增益的晶体管性能。
接下来，对图4的评估中使用的晶体管分析频率和增益之间的关系。具体地，对于图3和19所示的晶体管，其中进行设置以使得电源电压Vdd＝28V，栅宽度Wg＝2mm，栅长Lg＝1.0μm，Lfp1＝0.8μm，和d3＝150nm，并且具有多种Lfd＝0μm、0.4μm、1.0μm、1.4μm、2.0μm和3.0μm，测量了增益突然降低的拐点。
图22(a)和22(b)是示出其拐点的测量结果的图。图22(a)是示出频率(GHz)和最大稳定功率增益MSG(dB)或最大可用功率增益MAG(dB)之间关系的图。图22(b)是示出在图3所示的晶体管中Lfd＝d3+Lol(μm)和拐点(GHz)之间关系的图。
从图22(a)和22(b)看出，与包括一个场极板的常规类型的晶体管(示于图19中)相比较，通过利用图3所示的结构能够提高增益。具体地，当在具有栅长Lg＝1.0μm的结构中设定表示为0≤Lfd≤1.0μm的关系时，发现拐点保持在100GHz或以上。要明白，可以在相对于拐点的低频侧进行工作，由此例如在5GHz或以上的这种高频区中，能够稳定地获得高增益。
此外，发现通过选择这样的结构，即其中设定0≤Lfd≤1.0μm、Lg＝1.0μm和d3＝150nm，在第一场极板电极116和栅电极113与第二场极板电极118的交叠区域的在栅长方向上的长度Lol由以下等式给出：
Lol/Lg＝(Lfd-d3)/Lg，
由此，满足以下关系：
0≤Lol/Lg≤1，
能够稳定地保持拐点在高频侧。
要注意，虽然在本实例中使用Ti、Pt和Au作为用作第二场极板电极118的材料的金属，但在本实例和以下公开的其它实例中可使用在绝缘膜上不剥离的任意导电材料作为第二场极板电极118的材料，例如，可使用其它金属材料。这种其它导电材料包括选自例如由TiN、WSi、WN、Mo、A1和Cu构成的组的一种金属、或两种或更多金属。选择的金属可以是单层，或可使用组合的多种金属作为多层膜结构。
另外，虽然以上已描述了在1.5GHz频带使用的化合物半导体晶体管的实例，但在本实例和以下描述的实例中也可以采用其它频带。例如，如果进行制造以使得各尺寸满足在前描述的关系，在对于在C频带中使用的晶体管选择栅长Lg＝0.5μm作为其范围的中心、以及对于在亚毫米波波段中使用的晶体管选择栅长Lg＝0.10-0.25μm作为其范围的中心的情况下，可以提供类似的效果。
在以下实例中，主要对与第一实例的不同点进行说明。
(实例2)
在本实例中，分析了Lfd(通过第二绝缘膜117的在由第一场极板电极116和栅电极113构成的结构和第二绝缘膜117以及第二场极板电极118之间的截面长度)对屏蔽效应的影响。
图5中示出了器件截面图。作为半导体衬底110，使用了高电阻GaAs(半绝缘的GaAs)衬底。作为对应于化合物半导体111的层，形成了GaAs层131(厚度400nm)、AlGaAs层132(Al组分比0.20，厚度30nm)和GaAs层133(Si施主浓度1×1017cm-3，厚度50nm)。
在GaAs层133上沉积AuGe、Ni和Au金属，然后通过剥离工艺形成具有5μm间隔的源电极112和漏电极114。此外，在氮气氛下在420℃进行热处理以形成欧姆接触。
接下来，利用抗蚀剂作为掩模，从源电极112和漏电极114之间的中心2.5μm宽度的GaAs层133被选择性地移除。对于移除GaAs，使用利用含氯和氟的气体的干法蚀刻。
接下来，例如，通过利用热CVD方法，形成具有100nm膜厚度的SiO2膜作为第一绝缘膜115，然后通过干法蚀刻将要形成栅电极的第一绝缘膜115的区域开口。按顺序沉积Ti和Al，然后执行剥离工艺形成栅电极113和第一场极板电极116的整体电极。栅电极113的栅长设定为1.0μm，第一场极板电极116的Lfp1设定为0.8μm 。
此外，沉积具有150nm膜厚度的SiN膜作为第二绝缘膜117。随后，在第二绝缘膜117的上表面上按顺序沉积Ti、Pt和Au膜，然后执行剥离工艺以形成Lfp2＝1.0μm的第二场极板电极118。此时，制备了不同的截面尺寸的器件，即，Lfd＝-0.5μm、-0.25μm、+0.25μm、+0.5μm、+0.75μm和+1.0μm。在Lfd＝0的情况下，第二绝缘膜117和第二场极板118的侧表面彼此接触。在Lfd＜0的情况下，它们彼此间隔开(如图8所示)。在随后的布线步骤，第二场极板电极118和源电极112在隔离区中电连接。
此外，为了比较，在布线步骤中，还制备了第二场极板电极118在工作层区域中电连接至源电极112的样品(示于图6)(源极-漏极距离Lsd＝1.0μm，Lfd＝1.5μm)。
在图7中示出了从对于获得的晶体管测量的在1.5GHz的工作频率下的功率性能的评估结果获得的Lfd与线性增益的关系。
在常规类型的晶体管中增益同样在15V或以上的工作电压下约为15dB(如图4所示)，然而，如图7所示，在包括栅电极113和第一场极板电极116的结构和第二场极板电极118之间穿过第二绝缘膜117的截面长度Lfd为负的情况下，由于第二场极板电极118的屏蔽效果小，所以栅电极和漏电极之间的反馈电容的减小不够，以致没有观察到增益的提高。相反，当截面长度Lfd为零或正值(Lfd≥0)时，显示出增益显著提高。
(实例3)
在本实例中，关于图5所示的晶体管，分析了第一场极板电极116的长度Lfp1和第二场极板电极118的长度Lfp2之间的关系。
同样在本实例中，作为半导体衬底110，使用了高电阻GaAs(半绝缘的GaAs)衬底。作为对应于化合物半导体111的层，形成了GaAs层131(厚度400nm)、AlGaAs层132(Al组分比0.20，厚度30nm)和GaAs层133(Si施主浓度1×1017cm-3，厚度50nm)。源电极112和漏电极114以5μm的间隔形成在GaAs层133上。以5μm的间隔沉积AuGe、Ni和Au金属，并且通过剥离工艺形成这些电极。此外，在氮气氛下在420℃进行热处理以形成欧姆接触。
利用抗蚀剂作为掩模，从源电极112和漏电极114之间的中心2.5μm宽度的GaAs层133选择性地移除。对于移除GaAs，使用利用含氯和氟的气体干法蚀刻。
随后，通过利用热CVD工艺形成具有100nm膜厚度的SiO2膜作为第一绝缘膜115，然后通过干法蚀刻将其中要形成栅电极113的第一绝缘膜115的区域开口。按顺序沉积Ti和Al，然后执行剥离工艺形成栅电极113和第一场极板电极116的整体电极。栅电极113的栅长Lg设定为1.0μm，第一场极板电极116的Lfp1设定为0.8μm。
此外，作为第二绝缘膜117，沉积了具有200nm膜厚度的SiN膜(d3＝0.2μm)。在第二绝缘膜117的上表面上按顺序沉积Ti、Pt和Au膜，然后执行剥离工艺以形成Lfd＝+0.75μm的第二场极板电极118。此时，制备了第二场极板电极118的长度Lfp2不同的器件，具体地，具有Lfp2＝0μm、0.16μm、0.40μm、0.8μm、1.2μm和1.6μm的器件。在随后的布线步骤，第二场极板电极118和源电极112在隔离区中电连接。
对于获得的晶体管分析了从在1.5GHz的工作频率下的功率性能的评估结果获得的Lfp2和线性增益的关系(如图5所示)。图9是示出该结果的图。
从图9看出，在该结构中，关于第一场极板电极116的长度Lfp1和第二场极板电极118的长度Lfp2之间的比，0.5≤Lfp2/Lfp1，即，满足前述公式(1)，通过屏蔽电力线的屏蔽效果高，由此减小了栅电极和漏电极之间的反馈电容，以便实现增益的显著提高。
(实例4)
在本实例中，对于图5所示的场效应晶体管分析了第二场极板电极118的长度Lfp2的最大值。
同样在本实例中，作为半导体衬底110，使用了高电阻GaAs(半绝缘的GaAs)衬底。作为对应于化合物半导体111的层，形成了GaAs层131(厚度400nm)、AlGaAs层132(Al组分比0.20，厚度30nm)和GaAs层133(Si施主浓度1×1017cm-3，厚度50nm)。
源电极112和漏电极114形成5μm的间隔。具体地，按顺序沉积AuGe、Ni和Au金属，然后通过剥离工艺形成这些电极。此外，在氮气氛下在420℃进行热处理以形成欧姆接触。
接下来，利用抗蚀剂作为掩模，从源电极112和漏电极114之间的中心2.5μm宽度的GaAs层133被选择性地移除。通过利用含氯和氟的气体的干法蚀刻执行该GaAs移除。
随后，例如，通过利用热CVD工艺，形成具有100nm膜厚度的SiO2膜作为第一绝缘膜115，然后通过干法蚀刻将其中要形成栅电极113的第一绝缘膜115的区域开口。按顺序沉积Ti和Al，然后执行剥离工艺形成栅电极113和第一场极板电极116的整体电极。栅电极113的栅长Lg设定为1.0μm，第一场极板电极116的Lfp1设定为0.3μm。
此外，沉积了具有200nm膜厚度的SiN膜作为第二绝缘膜117。在第二绝缘膜117的上表面上按顺序沉积Ti、Pt和Au膜，然后执行剥离工艺以形成具有Lfd＝+0.75μm的第二场极板电极118。此时，制备了在第二场极板电极118的长度Lfp2上不同的器件，具体地，具有Lfp2＝0μm、0.3μm、0.9μm、1.6μm和2.3μm的器件。在这些情况下，在栅长方向上的截面图上，将栅电极113和GaAs层133的凹陷底表面的漏极端之间的长度Lgr设定为3.5μm。在随后的布线步骤，第二场极板电极118和源电极112在隔离区中电连接。
另外，为了比较制备了Lfgp1＝0μm、Lfp2＝0μm的场效应晶体管。
图10是示出对于获得的晶体管测量的击穿电压的评估结果的图。从图10看出，当在第一场极板电极116的长度Lfp1为0.3μm和第一场极板电极116的侧表面上的第二绝缘膜117的厚度d3为0.2μm的情况下，第二场极板电极118的长度Lfp2从0增加到0.3μm，由此Lfp1+Lfp2+d3增加到0.8μm时，显著提高了击穿电压以使其变为高达80V。此外，当Lfp2增加到2.3μm以使得Lfp1+Lfp2+d3等于2.8μm时，击穿电压突然下降到70V。认为当关于Lgr(＝3.5μm)、Lfp1+Lfp2+d3大于3/5×Lgr时，第二场极板电极118的漏极端的电场集中变大使得击穿电压降低。于是，利用满足下式的结构：
Lfp1+Lfp2+d3≤3/5×Lgr，    (2)
能够进一步提高击穿电压。
(实例5)
在本实例中，在图5所示的场效应晶体管中，分析了第二场极板电极118的长度Lfp2和第二绝缘膜117的厚度d2。
同样在本实例中，作为半导体衬底110，使用了高电阻GaAs(半绝缘的GaAs)衬底。作为对应于化合物半导体111的层，形成了GaAs层131(厚度400nm)、AlGaAs层132(Al组分比0.20，厚度30nm)和GaAs层133(Si施主浓度1×1017cm-3，厚度50nm)。
接下来，在GaAs层133上形成5μm间隔的源电极112和漏电极114。按顺序沉积AuGe、Ni和Au金属，然后通过剥离工艺形成这些电极。此外，在氮气氛下在420℃进行热处理以形成欧姆接触。
利用抗蚀剂作为掩模，从源电极112和漏电极114之间的中心2.5μm宽度的GaAs层133被选择性地移除。通过利用含氯和氟的气体的干法蚀刻执行该GaAs移除。其后，例如，通过利用热CVD方法，沉积具有100nm膜厚度的SiO2作为第一绝缘膜115，然后通过干蚀刻将其中要形成栅电极113的区域开口。此外，通过沉积Ti和Al、然后执行剥离工艺形成栅电极113和第一场极板电极116的整体电极。栅电极113的栅长Lg设定为1.0μm，第一场极板电极116的Lfp1设定为0.8μm。
随后，分别制备了多个器件样品，其中形成SiO2膜作为第二绝缘膜117，分别具有0.1μm、0.3μm、0.5μm和0.7μm的膜厚度；在第二绝缘膜117的上表面上按顺序沉积Ti、Pt和Au膜，然后执行剥离工艺以形成第二场极板电极118。将第二场极板电极118的Lfp2设定为1.0μm。此外，还制备了以下样品，其中将SiO2厚度设定为0.1μm的样品的一部分分割以通过蚀刻移除SiO2，或随后通过蚀刻移除100nm第一绝缘膜115的50nm，然后在其上表面上形成Lfp2＝1.0μm的第二场极板电极118(示于图11)。之后，在布线步骤中，第二场极板电极118和源电极112在隔离区中电连接。
图12示出了从对于获得的晶体管测量的在1.5GHz的工作频率下的功率性能的评估结果获得的d2/Lfp2与线性增益的关系。从图12看出，当满足表示为d2/Lfp2≤1/2的关系时，显示出了第二场极板电极118的屏蔽效应，由此，显著提高增益。
(实例6)
图13是示出本实例的场效应晶体管的结构的截面图。图13所示的场效应晶体管的基本结构与第二示范性实施例中提到的图1所示的场效应晶体管非常相似，但区别在于图13所示的器件以所谓的宽凹陷结构构造。
作为半导体衬底110，使用了高电阻GaAs(半绝缘的GaAs)衬底。作为对应于化合物半导体111的层，形成了GaAs层131(厚度400nm)、AlGaAs层132(Al组分比0.20，厚度30nm)和GaAs层133(Si施主浓度1×1017cm-3，厚度50nm)。
形成5.5μm间隔的源电极112和漏电极114。这里，按顺序沉积AuGe、Ni和Au金属，然后通过剥离工艺形成这些电极。此外，在氮气氛下在420℃进行热处理以由此形成欧姆接触。利用抗蚀剂作为掩模，从源电极112和漏电极114之间的中心2.5μm宽度的GaAs层133被选择性地移除。通过利用含氯和氟的气体的干法蚀刻执行该GaAs移除。此外，通过利用热CVD方法形成具有100nm膜厚度的SiO2膜作为第一绝缘膜115，然后通过干蚀刻将其中要形成栅电极113的区域开口。
在这种结构中形成栅电极113，其填满由此获得的开口部分并进一步在第一绝缘膜115上方悬出0.2μm。栅电极113的栅长设定为1.0μm。作为用于栅电极113的金属，沉积了具有比常规的Ti(下层)/Al(上层)金属高的势垒高度和小的栅泄漏电流的Pt，然后利用抗蚀剂通过剥离工艺形成栅电极113。接下来，形成第一场极板电极116作为不同于具有Lfp1＝0.8μm尺寸的栅电极113的导电构件。在该情况下，按顺序沉积对于第一绝缘膜115结合性优良的Ti、Pt和Au，然后执行剥离工艺形成该电极。通过以该方式利用分别适合于栅电极113和第一场极板电极116的金属材料，能够进一步显著地提高晶体管的性能及其制造产率。
接下来，作为第二绝缘膜117，沉积具有150nm膜厚度的SiN。在其表面上，通过沉积和剥离工艺，形成具有Lfd＝0.4μm和Lfp2＝1.0μm的Ti/Pt/Au电极作为第二场极板电极118。在随后的布线步骤，第二场极板电极118和源电极112在隔离区中电连接。
评估了由此获得的场效应晶体管，并且与实例1中的作比较。具体地，作为根据实例1中描述的工序在1.5GHz下的功率性能的评估结果，发现该器件显示出与实例1的可比程度的功率性能。由于能够应用对于栅电极最佳的材料，所以进一步增加了由栅泄漏电流减小引起的器件的长期稳定性的提高。
此外，在本实例中，在形成欧姆接触之后，通过等离子体CVD方法形成100nm厚度的SiN作为第一绝缘膜115，然后在通过干法蚀刻获得的开口处形成栅长为1.0μm的T形栅电极。作为形成栅电极113和第一绝缘膜115的另一方法，能够在形成欧姆电极之后，通过沉积和剥离工艺形成栅长为1.0μm的矩形栅电极113，然后，例如，通过利用等离子CVD方法，形成100nm膜厚度的SiN膜作为第一绝缘膜115。
此外，虽然已在本实例中描述了，能够通过沉积和剥离工艺形成栅长为1.0μm的矩形栅电极113，然后例如，通过等离子CVD方法，形成100nm膜厚度的SiN膜作为第一绝缘膜115，但也能够使用由高难熔金属制成的WSi作为矩形栅电极113。
在该情况下，作为半导体衬底110，使用高电阻GaAs(半绝缘的GaAs)衬底。作为对应于化合物半导体111的层，形成例如AlGaAs缓冲层(未示出)(100nm)、GaAs层131(400nm)、AlGaAs层132(Al组分比0.20，厚度30nm)和GaAs层133(Si施主浓度1×1017cm-3，厚度50nm)。接下来，利用抗蚀剂作为掩模选择性地移除具有2.5μm宽的GaAs层133。通过利用含氯和氟的气体的干法蚀刻执行该GaAs的移除。
此外，通过利用溅射方法在半导体衬底110的整个表面上沉积500nm厚的WSi金属。随后，通过利用抗蚀剂作为掩模利用氟基气体的干法蚀刻，通过蚀刻移除除了将要形成栅电极113的区域之外的WSi金属。此外，形成了源电极112和漏电极114。沉积AuGe、Ni和Au金属，然后执行剥离工艺形成这些电极，之后在氮气氛下在420℃执行热处理以由此形成欧姆接触。
在以下实例中，将主要对与实例6的不同点进行说明。
(实例7)
在本实例中，通过利用实例2中描述的过程，分析了Lfd(在由第一场极板电极116和栅电极113构成的结构和第二场极板电极118之间经绝缘膜的截面长度对屏蔽效应的影响。
图14是示出本实例的场效应晶体管的结构的截面图。同样在本实例中，使用高电阻GaAs(半绝缘的GaAs)衬底作为半导体衬底110。在半导体衬底110上，作为对应于化合物半导体111的层，从下侧按顺序形成AlGaAs缓冲层(未示出)(100nm)、GaAs层131(400nm)、AlGaAs层132(Al组分比0.20，厚度30nm)和GaAs层133(Si施主浓度1×1017cm-3，厚度50nm)。
形成5.5μm间隔的源电极112和漏电极114。这里，沉积AuGe、Ni和Au金属，然后执行剥离工艺形成这些电极。此外，在氮气氛下在420℃进行热处理以形成欧姆接触。利用抗蚀剂作为掩模，从源电极112和漏电极114之间的中心2.5μm宽度的GaAs层133被选择性地移除。通过利用含氯和氟的气体的干法蚀刻移除GaAs。其后，通过利用CVD方法形成具有100nm膜厚度的SiO2膜作为第一绝缘膜115，然后通过干法蚀刻将其中要形成栅电极113的区域开口。
在SiO2膜上设置的开口部分处，以悬出第一绝缘膜115达0.2μm的结构形成具有栅长Lg＝1.0μm的栅电极113。作为用于栅电极113的金属，沉积了具有比常规的Ti/Al金属高的势垒高度和小栅极泄漏电流的Pt。通过利用抗蚀剂剥离工艺，形成栅电极113。
接下来，形成了具有Lfp1＝0.8μm的第一场极板电极116。具体地，按顺序沉积关于第一绝缘膜115结合性优良的Ti、Pt和Au，然后执行剥离工艺形成第一场极板电极116。此外，形成具有200nm膜厚度的SiN膜作为第二绝缘膜117，以及进一步形成Ti/Pt/Au电极作为第二场极板电极118。此时，分别制备了Lfd长度不同的器件，即，Lfd＝-0.5μm、-0.25μm、+0.25μm、+0.5μm、+0.75μm和+1.0μm。在随后的布线步骤，第二场极板电极118和源电极112在隔离区中电连接。
作为通过利用实例2中描述的方法从获得的晶体管在1.5GHz的工作频率下的功率性能的评估结果确定了Lfd与线性增益的关系的事实的结果，存在与实例2类似的趋势。在Lfd(第一场极板电极116和第二场极板电极118之间穿过绝缘膜的截面长度)为负的情况下，第二场极板电极118的效果小，以致没有观察到增益的提高，而当截面长度Lfd为正值时，观察到增益显著提高。
(实例8)
在本实例中，关于图14中所示的场效应晶体管，通过利用实例3中描述的过程分析了第一场极板电极116的长度Lfp1和第二场极板电极118的长度Lfp2之间的关系。
同样在本实例中，作为半导体衬底110，使用了高电阻GaAs(半绝缘的GaAs)衬底。作为对应于化合物半导体111的层，形成了100nm的AlGaAs缓冲层(未示出)、400nm的GaAs层131、AlGaAs层132(Al组分比0.20，厚度30nm)和GaAs层133(Si施主浓度1×1017cm-3，厚度50nm)。
源电极112和漏电极114以5.5μm的间隔形成在GaAs层133上。具体地，按顺序沉积AuGe、Ni和Au金属，然后执行剥离工艺形成这些电极，之后通过在氮气氛下在420℃进行热处理以形成欧姆接触。
随后，利用抗蚀剂作为掩模，从源电极112和漏电极114之间的中心2.5μm宽度的GaAs层133被选择性地移除。通过利用含氯和氟的气体的干法蚀刻执行GaAs的移除。此外，通过利用热CVD方法沉积具有100nm膜厚度的SiO2膜作为第一绝缘膜115，然后通过干法蚀刻将其中要形成栅电极113的区域开口。
在第一绝缘膜115处提供的开口部分，以在第一绝缘膜115上悬出0.2μm的结构形成具有栅长Lg＝1.0μm的栅电极113。作为用于栅电极113的金属，沉积了具有比常规的Ti/Al金属高的势垒高度和小栅极泄漏电流的Pt，然后使用抗蚀剂剥离工艺形成栅电极113。接下来，形成了具有Lfp1＝0.8μm的第一场极板电极116。通过按顺序沉积关于第一绝缘膜115结合性优良的Ti、Pt和Au、以及执行剥离工艺，形成第一场极板电极116。在该情况下，将栅电极113和GaAs层133的凹陷底表面的漏极端之间的距离Lgr设置为3.5μm。
接下来，作为第二绝缘膜117，沉积了具有200nm膜厚度的SiN膜(d3＝0.2μm)。在SiN膜的上表面上，形成了第二场极板电极118。第二场极板电极118是通过沉积Ti、Pt和Au膜并执行剥离工艺形成的。在该情况下，分别制备了第二场极板电极118的长度Lfp2不同的器件，具体地，具有Lfp2＝0μm、0.16μm、0.40μm、0.8μm、1.2μm和1.6μm的器件。在随后的布线步骤，第二场极板电极118和源电极112在隔离区中电连接。
关于获得的场效应晶体管，根据与实例3中描述的类似的过程，进行在1.5GHz的工作频率下的功率性能的评估，以确定Lfp2和线性增益的关系。结果，与实例3的器件类似，利用结合第一场极板电极116的长度Lfp1和第二场极板电极118的长度Lfp2之间的比满足表示为0.5≤Lfp2/Lfp1的关系的结构，电力线的屏蔽效应高，使得减小了栅电极和漏电极之间的反馈电容，由此，能够获得增益的显著提高。
另外，在本实例中，使用了分别适合于栅电极113和第一场极板电极116的金属材料。由此，显著提高了晶体管的性能和产率。
(实例9)
在本实例中，关于图14中所示的场效应晶体管，通过利用实例4中描述的过程分析了第二场极板电极118的长度Lfp2的最大值。
同样在本实例中，作为半导体衬底110，使用了高电阻GaAs(半绝缘的GaAs)衬底。作为对应于化合物半导体111的层，形成了AlGaAs缓冲层(未示出)(100n)、GaAs层131(400nm)、AlGaAs层132(Al组分比0.20，厚度30nm)和GaAs层133(Si施主浓度1×1017cm-3，厚度50nm)。
源电极112和漏电极114在GaAs层133上形成，具有5.5μm的间隔。这里，作为金属按顺序沉积AuGe、Ni和Au，然后使用剥离工艺形成这些电极，之后在氮气氛下在420℃进行热处理以形成欧姆接触。此外，利用抗蚀剂作为掩模，从源电极112和漏电极114之间的中心2.5μm宽度的GaAs层133被选择性地移除。通过利用含氯和氟的气体的干法蚀刻执行GaAs移除。
随后，通过利用热CVD方法形成具有100nm膜厚度的SiO2膜作为第一绝缘膜115，然后通过干法蚀刻将其中要形成栅电极113的区域开口。
在第一绝缘膜115处提供的开口部分，以悬出第一绝缘膜115达0.2μm的结构形成具有栅长Lg＝1.0μm的栅电极113。作为用于栅电极113的金属，沉积了具有比常规的Ti/Al金属高的势垒高度和小的栅极泄漏电流的Pt，然后使用抗蚀剂剥离工艺形成栅电极113。接下来，形成了具有Lfp1＝0.3μm的第一场极板电极116。通过按顺序沉积对于第一绝缘膜115结合性优良的Ti、Pt和Au、以及执行剥离工艺，形成第一场极板电极116。在该情况下，将栅电极113和GaAs层133的凹陷底表面的漏极端之间的距离Lgr设置为4.0μm。
接下来，沉积SiN膜作为具有200nm膜厚度的第二绝缘膜117。在第二绝缘膜117的上表面上形成具有Lfp＝+0.75μm的第二场极板电极118之后，通过沉积和剥离工艺形成Ti、Pt和Au电极。在该情况下，制备了第二场极板电极118的长度Lfp2不同的器件(即，Lfp2＝0μm、0.3μm、0.9μm、1.6μm和2.3μm)。
作为评估获得的晶体管的击穿电压的事实的结果，获得了与实例4中获得的相似的趋势。具体地，当在该情形(Lgr＝4.0μm)下Lfp1+Lfp2+d3为3/5×Lgr或以下时，能够抑制第二场极板电极118漏极端的电场集中，以及更适当地抑制击穿电压的降低。于是，明白如果采用满足Lfp1+Lfp2+d3≤3/5×Lgr的必要的结构，则能够进一步提高击穿电压。
另外，在本实例中，使用分别适合于栅电极113和第一场极板电极116的金属材料，以便显著提高晶体管的性能和产率。
(实例10)
在本实例中，关于图14中所示的场效应晶体管，通过利用实例5中描述的过程分析了第二场极板电极118的长度Lfp2和第二绝缘膜117的厚度d之间的关系。
同样在本实例中，作为半导体衬底110，使用了高电阻GaAs(半绝缘的GaAs)衬底。作为对应于化合物半导体111的层，在半导体衬底110上，按顺序形成了AlGaAs缓冲层(未示出)(100nm)、GaAs层131(400nm)、AlGaAs层132(Al组分比0.20，厚度30nm)和GaAs层133(Si施主浓度1×1017cm-3，厚度50nm)。源电极112和漏电极114形成5.5μm的间隔。这里，按顺序沉积AuGe、Ni和Au金属，然后使用剥离工艺形成这些电极，之后通过在氮气氛下在420℃进行热处理以形成欧姆接触。
此外，利用抗蚀剂作为掩模，从源电极112和漏电极114之间的中心2.5μm宽度的GaAs层133被选择性地移除。通过利用含氯和氟的气体的干法蚀刻执行该GaAs移除。之后，通过利用热CVD方法形成具有100nm膜厚度的SiO2膜作为第一绝缘膜115，然后通过干蚀刻将其中要形成栅电极113的区域开口。
在第一绝缘膜115处提供的开口部分，以悬出第一绝缘膜115达0.2μm的结构形成具有栅长Lg＝1.0μm的栅电极113。作为用于栅电极113的金属，沉积了具有比常规的Ti/Al金属高的势垒高度和小栅极泄漏电流的Pt，然后使用抗蚀剂剥离工艺形成栅电极113。接下来，形成了具有Lfp1＝0.8μm尺寸的第一场极板电极116。通过按顺序沉积关于第一绝缘膜115有优良结合性的Ti、Pt和Au、以及执行剥离工艺，形成第一场极板电极116。在该情况下，将栅电极113和凹陷底表面的漏极端之间的距离Lgr设置为4.0μm。
此外，在本实例中，制备了其中分别形成具有0.1μm、0.3μm、0.5μm和0.7μm的SiO2膜作为第二绝缘膜117的样品。此外，在第二绝缘膜117的上表面上通过沉积和剥离工艺形成Ti/Pt/Au电极作为具有Lfp2＝1.0μm的第二场极板电极118。此外，还制备了如下样品，其中分割具有厚度为0.1μm的SiO2膜的样品的一部分以通过蚀刻移除SiO2，或随后通过蚀刻移除100nm第一绝缘膜115的50nm，然后，通过沉积和剥离工艺，在其上表面上形成第二场极板电极118(如图5所示)。在随后的布线步骤中，第二场极板电极118和源电极112在隔离区中电连接。
作为通过获得的晶体管在1.5GHz的工作频率下的功率性能的评估分析了d2/Lfp2与线性增益的关系的事实的结果，存在与实例5中观察的类似的趋势。当满足表示为d2/Lfp2≤1/2的关系时，显示出通过第二场极板电极118的屏蔽效果，由此，显著提高增益。
另外，在本实例中，作为使用了分别适合于栅电极113和第一场极板电极116的金属材料的事实，显著提高了晶体管的性能和产率。
已通过参考示范性实施例和实例描述了本发明。这些示范性实施例出于说明性的目的，且本领域技术人员明白，对于各个部件或处理的各个工艺的组合可采用各种修改的实施例，并且这样的修改实施例落入本发明的技术范围内。
虽然以上已通过把AlGaAs/GaAs基化合物半导体晶体管作为实例进行了说明，但可使用例如InAlAs/InGaAs基晶体管。此外在这种情况下，获得了类似的效果。此外，虽然已通过把使用GaAs衬底的情形作为实例进行了说明，但也可使用InP衬底。在这种情况下，也获得了类似的效果。
另外，在前述示范性实施例和实例中公开的场效应晶体管用作被包括在例如放大器电路或振荡电路中的部件。由于在这种用途中需要满意的高频特性，所以在最大程度显示出了本发明的FET的优点。

Claims (14)

1.一种场效应晶体管，包括：
由GaAs或InP制成的半导体衬底；
设置在半导体衬底上的由化合物半导体制成的层结构；
形成在由化合物半导体制成的层结构上的源电极和漏电极，彼此隔开一间隔；
栅电极，设置在源电极和漏电极之间；
第一场极板，设置在栅电极和漏电极之间的区域中的由化合物半导体制成的层结构上方，并且与由化合物半导体制成的层结构隔离开；和
第二场极板，设置在由化合物半导体制成的层结构上方，并且与由化合物半导体制成的层结构和第一场极板隔离开，
其中
所述场效应晶体管还包括第一绝缘膜，该第一绝缘膜用于覆盖在栅电极和漏电极之间的区域中的以及在栅电极和源电极之间的区域中的由化合物半导体制成的层结构的表面，
所述栅电极形成在所述化合物半导体制成的层结构上，
所述栅电极填充在所述第一绝缘膜处打开的开口部分，
所述栅电极与由化合物半导体制成的所述层结构相接触，
所述栅电极的上表面没有被所述第一绝缘膜所覆盖，
其中第一场极板被偏置在与栅电极相同的电位，
其中第二场极板被偏置在与源电极相同的电位，
第二场极板包括屏蔽部分，其位于第一场极板和漏电极之间的区域中，并且用于将第一场极板与漏电极屏蔽开，和
该屏蔽部分的上端位于第一场极板的上表面上方，
由此，在栅长方向上的截面图中，
当将栅长指定为Lg，以及将其中第二场极板与包括第一场极板和栅电极的结构的上部交叠的交叠区域的在栅长方向上的长度指定为Lol时，
满足下面表示的关系：
0＜Lol/Lg≤0.7，
其中，在不长于1.0μm且不短于0.1μm的范围内选择Lg；
当栅电极的高度指定为hg且第一绝缘膜的厚度指定为dl时，满足下面表示的关系：
hg＞dl。
2.如权利要求1所述的场效应晶体管，
其中屏蔽部分的下端被定位为比第一场极板下端更接近于半导体衬底。
3.如权利要求2所述的场效应晶体管，
其中在第一场极板和漏电极之间的区域中的第一绝缘膜上设置凹陷部分，和
第一场极板以与第一绝缘膜的上表面接触的方式设置，并且屏蔽部分的下端位于凹陷部分内。
4.如权利要求1所述的场效应晶体管，
其中第一场极板的下端被定位为比屏蔽部分的下端更接近于半导体衬底。
5.如权利要求4所述的场效应晶体管，包括：
第二绝缘膜，设置在第一场极板和漏电极之间的区域中的第一绝缘膜上，
其中第一场极板以与第一绝缘膜的上表面接触的方式设置，且屏蔽部分的下端与第二绝缘膜的上表面接触。
6.如权利要求1所述的场效应晶体管，
其中第一场极板与栅电极一起以单块形状整体构造。
7.如权利要求1所述的场效应晶体管，
其中第一场极板包括以与栅电极间隔开的方式提供的场控制电极。
8.如权利要求1所述的场效应晶体管，
其中，在栅极长度方向上的截面图中，
当将从栅电极端部朝着漏电极的第一场极板的在栅极长度方向上的延伸宽度指定为Lfp1，
满足以下表示的公式：
0＜Lfp1/Lg＜Lol/Lg≤0.7，以及由此而得出的0＜Lfp1＜Lol≤0.7×Lg。
9.如权利要求1所述的场效应晶体管，
其中第二场极板呈现出与第一场极板的一些交叠，且第二场极板不与栅电极交叠。
10.如权利要求1所述的场效应晶体管，
其中，在栅长方向上的截面图中，
当将从栅电极端部朝着漏电极的第一场极板的在栅长方向上的延伸宽度指定为Lfp1，以及将第二场极板的下表面的在栅长方向上的长度指定为Lfp2时，
满足以下表示的公式(1)：
0.5×Lfp1≤Lfp2                          (1)。
11.如权利要求1所述的场效应晶体管，
其中
该栅电极以与由化合物半导体制成的层结构的上表面接触的方式设置，且接触层介于由化合物半导体制成的层结构和漏电极之间；
该接触层具有凹陷结构；
第一绝缘膜设置在暴露于接触层底表面的由化合物半导体制成的层结构上；
第一场极板以与第一绝缘膜的上表面接触的方式设置；和
第二场极板以与用于覆盖第一场极板侧表面的第二绝缘膜接触的方式设置；
由此
以如下结构来构造前述结构：
在栅长方向上的截面图中，
当将从栅电极端部朝着漏电极的第一场极板的在栅长方向上的延伸宽度指定为Lfp1；将第二场极板的下表面的在栅长方向上的长度指定为Lfp2；将栅电极和接触层的凹陷底表面的漏极侧端部之间的距离指定为Lgr；以及将在第一场极板侧表面上的第二绝缘膜的厚度指定为d3时，
满足以下描述的公式(1)和(2)：
0.5×Lfp1≤Lfp2               (1)
Lfp1+Lfp2+d3≤3/5×Lgr        (2)
其中，Lg≤Lgr≤3μm。
12.如权利要求1所述的场效应晶体管，
其中采用如下结构，其中，
在栅长方向上的截面图中，
当将第二场极板下表面的在栅长方向上的长度指定为Lfp2，和将在第一场极板和栅电极之间的区域中的第二场极板的下表面与由化合物半导体制成的层结构之间的距离指定为d2时，
满足下面描述的公式(3)：
d2≤0.5×Lfp2                   (3)。
13.如权利要求1所述的场效应晶体管，
其中由化合物半导体制成的层结构是由包含As的III-V族化合物半导体层制成的层结构。
14.如权利要求1-13中的任一项所述的场效应晶体管，
其中，在所述第一绝缘膜处打开的开口部分内露出的由化合物半导体制成的所述层结构不被凹陷蚀刻；并且
所述栅电极以使得所述栅电极的下部的一部分被掩埋在所述开口部分内的方式来填充所述开口部分。
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Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1557024B (zh) 2001-07-24 2010-04-07 美商克立股份有限公司 绝缘栅铝镓氮化物/氮化钾高电子迁移率晶体管(hemt)
US7501669B2 (en) 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US7573078B2 (en) * 2004-05-11 2009-08-11 Cree, Inc. Wide bandgap transistors with multiple field plates
US7550783B2 (en) * 2004-05-11 2009-06-23 Cree, Inc. Wide bandgap HEMTs with source connected field plates
US9773877B2 (en) * 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
US11791385B2 (en) * 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
JP4968067B2 (ja) * 2005-06-10 2012-07-04 日本電気株式会社 電界効果トランジスタ
TW200715570A (en) 2005-09-07 2007-04-16 Cree Inc Robust transistors with fluorine treatment
US8283699B2 (en) * 2006-11-13 2012-10-09 Cree, Inc. GaN based HEMTs with buried field plates
US7692263B2 (en) 2006-11-21 2010-04-06 Cree, Inc. High voltage GaN transistors
US8878245B2 (en) 2006-11-30 2014-11-04 Cree, Inc. Transistors and method for making ohmic contact to transistors
US8021904B2 (en) 2007-02-01 2011-09-20 Cree, Inc. Ohmic contacts to nitrogen polarity GaN
US8866191B2 (en) * 2007-02-22 2014-10-21 Forschungsverbund Berlin E.V. HEMT semiconductor component with field plates
US8212290B2 (en) 2007-03-23 2012-07-03 Cree, Inc. High temperature performance capable gallium nitride transistor
JP2008244001A (ja) * 2007-03-26 2008-10-09 Sanken Electric Co Ltd 窒化物半導体装置
JP2008244002A (ja) * 2007-03-26 2008-10-09 Sanken Electric Co Ltd 電界効果半導体装置
JP2008277604A (ja) * 2007-05-01 2008-11-13 Oki Electric Ind Co Ltd 電界効果トランジスタ
US8368100B2 (en) 2007-11-14 2013-02-05 Cree, Inc. Semiconductor light emitting diodes having reflective structures and methods of fabricating same
JP5595685B2 (ja) * 2009-07-28 2014-09-24 パナソニック株式会社 半導体装置
JP5666157B2 (ja) * 2010-03-26 2015-02-12 パナソニック株式会社 双方向スイッチ素子及びそれを用いた双方向スイッチ回路
JP5660280B2 (ja) * 2010-03-27 2015-01-28 日本電気株式会社 電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置
JP5688556B2 (ja) 2010-05-25 2015-03-25 パナソニックＩｐマネジメント株式会社 電界効果トランジスタ
US8860120B2 (en) * 2010-09-22 2014-10-14 Nxp, B.V. Field modulating plate and circuit
JP2012109492A (ja) * 2010-11-19 2012-06-07 Sanken Electric Co Ltd 化合物半導体装置
CN102591998B (zh) * 2011-01-11 2014-05-21 上海华虹宏力半导体制造有限公司 高压器件的栅极电容模型
JP5776217B2 (ja) * 2011-02-24 2015-09-09 富士通株式会社 化合物半導体装置
KR20120120826A (ko) * 2011-04-25 2012-11-02 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
JP5596636B2 (ja) * 2011-07-15 2014-09-24 シャープ株式会社 電界効果トランジスタ
US9780738B2 (en) * 2011-08-22 2017-10-03 Renesas Electronics Corporation Semiconductor device
JP5979836B2 (ja) 2011-09-09 2016-08-31 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US8772833B2 (en) * 2011-09-21 2014-07-08 Electronics And Telecommunications Research Institute Power semiconductor device and fabrication method thereof
US10002957B2 (en) * 2011-12-21 2018-06-19 Power Integrations, Inc. Shield wrap for a heterostructure field effect transistor
JP2013182992A (ja) * 2012-03-01 2013-09-12 Toshiba Corp 半導体装置
JP2013183062A (ja) * 2012-03-02 2013-09-12 Toshiba Corp 半導体装置
JP5995309B2 (ja) * 2012-03-28 2016-09-21 住友電工デバイス・イノベーション株式会社 半導体装置及びその製造方法
JP5895666B2 (ja) * 2012-03-30 2016-03-30 富士通株式会社 化合物半導体装置及びその製造方法
US9099433B2 (en) * 2012-04-23 2015-08-04 Freescale Semiconductor, Inc. High speed gallium nitride transistor devices
US9818742B2 (en) * 2012-05-11 2017-11-14 Polar Semiconductor, Llc Semiconductor device isolation using an aligned diffusion and polysilicon field plate
JP6268366B2 (ja) * 2012-09-28 2018-01-31 パナソニックＩｐマネジメント株式会社 半導体装置
US8941123B2 (en) * 2013-05-30 2015-01-27 International Business Machines Corporation Local interconnects by metal-III-V alloy wiring in semi-insulating III-V substrates
US9679981B2 (en) 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs
US9847411B2 (en) * 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
US9755059B2 (en) 2013-06-09 2017-09-05 Cree, Inc. Cascode structures with GaN cap layers
US10833185B2 (en) 2013-09-10 2020-11-10 Delta Electronics, Inc. Heterojunction semiconductor device having source and drain pads with improved current crowding
US10910491B2 (en) 2013-09-10 2021-02-02 Delta Electronics, Inc. Semiconductor device having reduced capacitance between source and drain pads
TWI577022B (zh) 2014-02-27 2017-04-01 台達電子工業股份有限公司 半導體裝置與應用其之半導體裝置封裝體
US10665709B2 (en) 2013-09-10 2020-05-26 Delta Electronics, Inc. Power semiconductor device integrated with ESD protection circuit under source pad, drain pad, and/or gate pad
US10236236B2 (en) 2013-09-10 2019-03-19 Delta Electronics, Inc. Heterojunction semiconductor device for reducing parasitic capacitance
US9673286B2 (en) * 2013-12-02 2017-06-06 Infineon Technologies Americas Corp. Group III-V transistor with semiconductor field plate
US9325308B2 (en) * 2014-05-30 2016-04-26 Delta Electronics, Inc. Semiconductor device and cascode circuit
CN104113289B (zh) * 2014-06-05 2017-03-15 苏州能讯高能半导体有限公司 一种微波集成放大器电路及其制作方法
US9728630B2 (en) * 2014-09-05 2017-08-08 Infineon Technologies Austria Ag High-electron-mobility transistor having a buried field plate
CN107112240A (zh) * 2014-12-15 2017-08-29 夏普株式会社 场效应晶体管
TWI626742B (zh) 2015-06-18 2018-06-11 台達電子工業股份有限公司 半導體裝置
CN105633144B (zh) * 2015-06-26 2019-09-24 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法
TWI617027B (zh) 2015-07-03 2018-03-01 台達電子工業股份有限公司 半導體裝置
US10056478B2 (en) * 2015-11-06 2018-08-21 Taiwan Semiconductor Manufacturing Company Ltd. High-electron-mobility transistor and manufacturing method thereof
US10957770B2 (en) 2016-10-24 2021-03-23 Mitsubishi Electric Corporation Method for manufacturing compound semiconductor device
JP6195041B1 (ja) * 2016-10-24 2017-09-13 三菱電機株式会社 化合物半導体デバイスの製造方法
IT201900023475A1 (it) * 2019-12-10 2021-06-10 St Microelectronics Srl Transistore hemt includente regioni di field plate e relativo processo di fabbricazione
US11923424B2 (en) * 2020-12-31 2024-03-05 Nxp B.V. Semiconductor device with conductive elements formed over dielectric layers and method of fabrication therefor

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0196966A (ja) 1987-10-09 1989-04-14 Mitsubishi Electric Corp 電界効果トランジスタ
JPH03111985A (ja) 1989-09-26 1991-05-13 Fujitsu Ltd 媒体搬送機構
JPH03180776A (ja) 1989-12-08 1991-08-06 Fujitsu Ltd 自己診断機能付論理回路
JP3111985B2 (ja) * 1998-06-16 2000-11-27 日本電気株式会社 電界効果型トランジスタ
JP3180776B2 (ja) 1998-09-22 2001-06-25 日本電気株式会社 電界効果型トランジスタ
JP3353764B2 (ja) * 1999-11-12 2002-12-03 日本電気株式会社 半導体装置の製造方法
JP2001237250A (ja) 2000-02-22 2001-08-31 Nec Corp 半導体装置
JP2002118122A (ja) * 2000-10-06 2002-04-19 Nec Corp ショットキゲート電界効果トランジスタ
JP2001230263A (ja) 2001-01-29 2001-08-24 Nec Corp 電界効果型トランジスタ
JP3744381B2 (ja) 2001-05-17 2006-02-08 日本電気株式会社 電界効果型トランジスタ
JP2002353444A (ja) 2001-05-28 2002-12-06 Fuji Electric Co Ltd 半導体装置
JP4385205B2 (ja) * 2002-12-16 2009-12-16 日本電気株式会社 電界効果トランジスタ
JP4385206B2 (ja) * 2003-01-07 2009-12-16 日本電気株式会社 電界効果トランジスタ
US6933544B2 (en) * 2003-01-29 2005-08-23 Kabushiki Kaisha Toshiba Power semiconductor device
WO2004068590A1 (en) * 2003-01-29 2004-08-12 Kabushiki Kaisha Toshiba Power semiconductor device
JP2004327919A (ja) 2003-04-28 2004-11-18 Renesas Technology Corp 半導体装置
TWI430341B (zh) 2003-09-09 2014-03-11 Univ California 單一或多重閘極場平板之製造
US7501669B2 (en) * 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
JP4417677B2 (ja) 2003-09-19 2010-02-17 株式会社東芝 電力用半導体装置
US7573078B2 (en) * 2004-05-11 2009-08-11 Cree, Inc. Wide bandgap transistors with multiple field plates
US9773877B2 (en) * 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Huili Xing,A. Chini et al.High Breakdown Voltage AlGaN-GaN HEMTs Achieved by Multiple Field Plates.IEEE ELECTRON DEVICE LETTERS25 4.2004,25(4),161-163.
Huili Xing,A. Chini et al.High Breakdown Voltage AlGaN-GaN HEMTs Achieved by Multiple Field Plates.IEEE ELECTRON DEVICE LETTERS25 4.2004,25(4),161-163. *

Also Published As

Publication number Publication date
JP4968068B2 (ja) 2012-07-04
EP1901342A4 (en) 2009-07-22
EP1901342A1 (en) 2008-03-19
US7800131B2 (en) 2010-09-21
JPWO2006132419A1 (ja) 2009-01-08
US20090230430A1 (en) 2009-09-17
CN101238560A (zh) 2008-08-06
WO2006132419A1 (ja) 2006-12-14

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