KR20120120826A - 질화물 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 질화물 반도체 소자 및 그 제조방법에 관한 것이다. 본 발명의 하나의 모습에 따라, 기판 상부에 배치되되, 내부에 2차원 전자가스(2DEG) 채널을 형성하는 질화물 반도체층; 질화물 반도체층에 오믹 접합된 드레인 전극; 드레인 전극과 이격 배치되며 질화물 반도체층에 쇼트키 접합되되, 내부에 질화물 반도체층에 오믹 접합되는 오믹 패턴을 포함하는 소스 전극; 드레인 전극과 소스 전극 사이의 질화물 반도체층 상에 그리고 소스 전극의 적어도 일부 상에 걸쳐 형성된 유전층; 및 드레인 전극과 이격되게 유전층 상에 배치되되, 일부가 유전층을 사이에 두고 소스 전극의 드레인 방향 에지부분 상부에 형성된 게이트 전극; 을 포함하여 이루어지는 질화물 반도체 소자가 제안된다.

Description

질화물 반도체 소자 및 그 제조방법{NITRIDE SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 질화물 반도체 소자 및 그 제조방법에 관한 것이다. 구체적으로는 노멀-오프 동작하는 질화물 반도체 소자 및 그 제조방법에 관한 것이다.
녹색에너지 정책 등으로 인한 전력 소비 절감에 대한 관심이 증가하고 있다. 이를 위해 전력변환 효율 상승은 필수적인 요소이다. 전력변환에 있어서 파워 스위칭 소자의 효율이 전체 전력변환 효율을 좌우한다.
현재 통상 이용되는 전력소자는 실리콘을 이용한 파워 MOSFET이나 IGBT가 대부분이나, 실리콘의 재료적인 한계로 인하여 소자의 효율 증가에 한계가 생기게 된다. 이를 해결하기 위해 질화갈륨(Gallium Nitride, GaN) 같은 질화물 반도체를 이용한 트랜지스터를 제작하여 변환 효율을 높이려는 특허들이 출원되고 있다.
그러나 GaN을 이용한 예컨대, 고전자 이동도 트랜지스터(HEMT) 구조는 게이트 전압이 0V (노멀 상태)일 때 드레인 전극과 소스 전극 사이의 저항이 낮아 전류가 흐르게 되는 '온' 상태가 된다. 이에 따라, 전류 및 전력 소모가 발생되며, 이를 오프 상태로 하기 위해서는 게이트 전극에 음의 전압(예컨대, -5V)을 가해야하는 단점이 있다{노멀-온(normally-on) 구조}.
이러한 노멀-온 구조의 단점을 해결하고자, 도 6 및 7과 같은 특허출원이 종래에 제시되었다. 도 6 및 7은 종래의 고전자 이동도 HEMT 구조를 나타낸다.
도 6은 미국 공개특허 US 2007-0295993호의 개시도면을 나타내고, 도 6에서는 AlGaN층에서 게이트(G) 하부 영역과, 게이트(G)와 드레인(D) 사이의 게이트 전극(G)에 가까운 영역에 이온을 주입하여, AlGaN층(133) 성장에서 형성된 채널의 농도를 조절하고 있다. 도 6은 이온 주입(ion implantation)을 이용하여 게이트(G) 하부의 채널 영역(131)의 캐리어 농도를 조절하여 노멀-오프(Normally off) 동작을 구현하였다.
도 7은 미국 등록특허 US 7038253호의 개시도면으로, 제1 및 제2 전자공여층(133a, 133b) 사이에 형성된 채널층(131) 상에 절연층(140)으로 도포하고 절연층(140) 상에 게이트 전극(G)을 형성시켜, 게이트 전극(G) 하부에서 2DEG 채널(135)이 형성되지 않도록 하고 있다. 도 7은 게이트(G) 하부를 리세스(recess) 공정을 이용하여 식각하여 노멀 오프(Normally off) 동작을 구현하였다.
전술한 바와 같은 노멀-온 구조의 문제를 해결하고 노멀-오프 동작하는 반도체 소자를 구현할 필요가 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 반도체 소자, 예컨대 FET의 소스 영역에 쇼트키(Schottky) 전극을 형성하되 내부에 오믹 패턴 전극을 구비하고, 게이트 전극을 소스 전극의 일부 영역과 질화물 반도체 영역 일부에 형성함으로써, 노멀-오프(Normally-off, N-off) 또는 인헨스먼트 모드(Enhancement Mode) 동작하고 고내압 및 고전류 동작 가능한 반도체 소자 및 그 제조방법을 제안하고자 한다.
전술한 하나의 과제를 해결하기 위하여, 본 발명의 하나의 모습에 따라, 기판 상부에 배치되되, 내부에 2차원 전자가스(2DEG) 채널을 형성하는 질화물 반도체층; 질화물 반도체층에 오믹 접합된 드레인 전극; 드레인 전극과 이격 배치되며 질화물 반도체층에 쇼트키 접합되되, 내부에 질화물 반도체층에 오믹 접합되는 오믹 패턴을 포함하는 소스 전극; 드레인 전극과 소스 전극 사이의 질화물 반도체층 상에 그리고 소스 전극의 적어도 일부 상에 걸쳐 형성된 유전층; 및 드레인 전극과 이격되게 유전층 상에 배치되되, 일부가 유전층을 사이에 두고 소스 전극의 드레인 방향 에지부분 상부에 형성된 게이트 전극; 을 포함하여 이루어지는 질화물 반도체 소자가 제안된다.
본 발명의 또 하나의 모습에 따르면, 소스 전극의 드레인 방향 에지부분 상부에 형성된 게이트 전극의 일부는 소스 전극의 오믹 패턴의 적어도 일부를 커버하도록 형성된다.
본 발명의 또 하나의 모습에 따르면, 오믹 패턴은 격자 배열 구조를 갖는다.
본 발명의 또 하나의 모습에 따르면, 오믹 패턴은 드레인 전극 배열과 나란히 또는 수직방향으로 배치된 다수의 막대 구조를 갖는다.
본 발명의 또 하나의 모습에 따르면, 질화물 반도체층은: 기판 상에 배치되며 질화갈륨계열 물질을 포함하는 제1 질화물층; 및 제1 질화물층 상에 이종 접합되며 제1 질화물층 보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함하는 제2 질화물층; 을 포함한다.
바람직하게, 제1 질화물층은 질화갈륨(GaN)을 포함하고, 제2 질화물층은 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN), 인듐 알루미늄 질화갈륨(InAlGaN) 중의 어느 하나를 포함한다.
전술한 하나의 과제를 해결하기 위하여, 본 발명의 또 하나의 모습에 따라, 기판 상부에 배치되되, 내부에 2차원 전자가스(2DEG) 채널을 형성하는 질화물 반도체층; 질화물 반도체층에 오믹 접합된 드레인 전극; 드레인 전극과 이격 배치되며 질화물 반도체층에 쇼트키 접합되되, 내부에 질화물 반도체층에 오믹 접합되는 오믹 패턴을 포함하는 소스 전극; 드레인 전극과 소스 전극 사이의 질화물 반도체층 상에 그리고 소스 전극의 적어도 일부 상에 걸쳐 형성된 유전층; 및 유전층을 사이에 두고 소스 전극의 드레인 방향 에지부분 상부에 형성된 제1 영역과 드레인 전극과 소스 전극 사이의 유전층 상에 드레인 전극과 이격되게 배치된 제2 영역을 포함하는 게이트 전극; 을 포함하여 이루어지는 질화물 반도체 소자가 제안된다.
본 발명의 또 하나의 모습에 따르면, 게이트 전극은 제1 영역과 제2 영역이 분리되고, 제2 영역은 플로팅 게이트를 형성한다.
본 발명의 또 하나의 모습에 따르면, 제1 영역은 소스 전극의 오믹 패턴의 적어도 일부를 커버하도록 형성된다.
본 발명의 또 하나의 모습에 따르면, 오믹 패턴은 격자 배열 구조를 갖는다.
본 발명의 또 하나의 모습에 따르면, 오믹 패턴은 드레인 전극 배열과 나란히 또는 수직방향으로 배치된 다수의 막대 구조를 갖는다.
본 발명의 또 하나의 모습에 따르면, 질화물 반도체층은: 기판 상에 배치되며 질화갈륨계열 물질을 포함하는 제1 질화물층; 및 제1 질화물층 상에 이종 접합되며 제1 질화물층 보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함하는 제2 질화물층; 을 포함한다. 바람직하게, 제1 질화물층은 질화갈륨(GaN)을 포함하고, 제2 질화물층은 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN), 인듐 알루미늄 질화갈륨(InAlGaN) 중의 어느 하나를 포함한다.
전술한 본 발명의 모습들에 있어서, 또 하나의 특징에 따르면, 질화물 반도체 소자는 기판과 질화물 반도체층 사이에 버퍼층을 더 포함한다.
전술한 본 발명의 모습들에 있어서, 또 하나의 특징에 따르면, 기판은 실리콘(Si), 실리콘 카바이드(SiC), 사파이어(Al2O3) 중의 적어도 어느 하나를 사용한 기판이다.
전술한 본 발명의 모습들에 있어서, 또 하나의 특징에 따르면, 유전층은 SiN, SiO2, Al2O3 중의 적어도 어느 하나를 포함하여 이루어진다.
전술한 본 발명의 모습들에 있어서, 또 하나의 특징에 따르면, 질화물 반도체 소자는 파워 트랜지스터 소자이다.
전술한 하나의 과제를 달성하기 위하여, 본 발명의 다른 하나의 모습에 따라, 기판 상부에 내부에 2차원 전자가스(2DEG) 채널을 생성하는 질화물 반도체층을 형성하는 단계; 질화물 반도체층에 오믹 접합되는 드레인 전극과, 드레인 전극과 이격 배치되며 질화물 반도체층에 쇼트키 접합되되 내부에 질화물 반도체층에 오믹 접합되는 오믹 패턴을 포함하는 소스 전극을 형성하는 단계; 드레인 전극과 소스 전극 사이의 질화물 반도체층 상에 그리고 소스 전극의 적어도 일부 상에 걸쳐 유전층을 형성하는 단계; 및 드레인 전극과 이격되게 유전층 상에 게이트 전극을 형성하되 게이트 전극의 일부를 소스 전극의 드레인 방향 에지부분 상부의 유전층 상에 형성하는 단계; 를 포함하여 이루어지는 질화물 반도체 소자 제조방법이 제안된다.
본 제조방법의 또 하나의 모습에 따르면, 전술한 게이트 전극을 형성하는 단계에서, 소스 전극의 드레인 방향 에지부분 상부에 형성된 게이트 전극의 일부가 소스 전극의 오믹 패턴의 적어도 일부를 커버하도록 게이트 전극을 형성한다.
본 제조방법의 또 하나의 모습에 따르면, 전술한 소스 전극을 형성하는 단계에서, 오믹 패턴은 격자 배열 구조를 갖는다. 또는, 하나의 모습에 따르면, 전술한 소스 전극을 형성하는 단계에서, 오믹 패턴은 드레인 전극 배열과 나란히 또는 수직방향으로 배치된 다수의 막대 구조를 갖는다.
본 제조방법의 또 하나의 모습에 따르면, 전술한 질화물 반도체층을 형성하는 단계는: 기판 상부에 질화갈륨계열 물질을 포함하는 제1 질화물층을 에피택시얼 성장시켜 형성하는 단계; 및 제1 질화물층을 시드층으로 하여 제1 질화물층 보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함하는 제2 질화물층을 에피택시얼 성장시켜 형성하는 단계; 를 포함한다.
전술한 하나의 과제를 달성하기 위하여, 본 발명의 또 다른 하나의 모습에 따라, 기판 상부에 내부에 2차원 전자가스(2DEG) 채널을 생성하는 질화물 반도체층을 형성하는 단계; 질화물 반도체층에 오믹 접합되는 드레인 전극과, 드레인 전극과 이격 배치되며 질화물 반도체층에 쇼트키 접합되되 내부에 질화물 반도체층에 오믹 접합되는 오믹 패턴을 포함하는 소스 전극을 형성하는 단계; 드레인 전극과 소스 전극 사이의 질화물 반도체층 상에 그리고 소스 전극의 적어도 일부 상에 걸쳐 유전층을 형성하는 단계; 및 유전층을 사이에 두고 소스 전극의 드레인 방향 에지부분 상부에 형성된 제1 영역과 드레인 전극과 소스 전극 사이의 유전층 상에 드레인 전극과 이격되게 배치된 제2 영역을 포함하는 게이트 전극을 형성하는 단계; 를 포함하여 이루어지는 질화물 반도체 소자 제조방법이 제안된다.
본 제조방법의 또 하나의 모습에 따르면, 게이트 전극을 형성하는 단계에서, 제1 영역과 제2 영역을 분리하여 게이트 전극을 형성하되, 제2 영역은 드레인 전극과 소스 전극 사이의 유전층 상에 플로팅 게이트로 형성한다.
본 제조방법의 또 하나의 모습에 따르면, 게이트 전극을 형성하는 단계에서, 제1 영역이 소스 전극의 오믹 패턴의 적어도 일부를 커버하도록 게이트 전극을 형성한다.
또한, 전술한 본 발명의 모습들에 있어서, 또 하나의 특징에 따르면, 질화물 반도체 소자 제조방법은 질화물 반도체층을 형성하는 단계에서, 기판 상부에 질화물 반도체층을 형성하기 전에 기판 상에 버퍼층을 형성하는 단계를 더 포함한다.
비록 본 발명의 바람직한 하나의 모습으로 명시적으로 언급되지 않았더라도, 앞서 언급된 기술적 특징의 가능한 다양한 조합에 따른 본 발명의 실시예들이 당업자에게 자명하게 구현될 수 있다.
본 발명의 하나의 모습에 따라, 반도체 소자, 예컨대 FET의 소스 영역에 쇼트키(Schottky) 전극을 형성하되 내부에 오믹 패턴 전극을 구비하고, 게이트 전극을 소스 전극의 일부 영역과 질화물 반도체 영역 일부에 형성함으로써, 노멀-오프(Normally-off, N-off) 또는 인헨스먼트 모드(Enhancement Mode) 동작하고, 나아가 고내압 및 고전류 동작 가능한 반도체 소자를 얻을 수 있게 되었다.
본 발명의 하나의 실시예에 따른 반도체 소자 및 그 제조방법은 기존 GaN 노멀-오프(N-off) 소자에 비해 고내압 및 고전류 동작이 가능할 뿐만 아니라, 제조 공정이 간단해지므로 소자 제작이 용이하다. 즉, 종래의 노멀-오프(N-off) HEMT의 이온주입, 200~300 옹스트롱 두께의 AlGaN층 식각 등의 고난이도 공정이 필요하지 않아 그 제작이 용이하다.
또한, 본 발명의 하나의 실시예에 따라, 소스 전극의 쇼트키(Schottky) 장벽에 의해 누설전류가 방지되는 구조로, 기존 노멀-오프(N-off) HEMT에 비해 누설전류가 낮고 내압이 높아지는 효과가 있고, 쇼트키 소스 전극 내부에 오믹 패턴 전극을 구비하여 온(on)-저항을 낮게 하여 고전류 동작이 가능하게 되었다.
나아가, 본 발명의 하나의 실시예에 따라, 게이트 구조가 소스 전극의 에지부분 상부 및 드레인 전극과 소스 전극 사이의 유전층 상에 형성되어 있어, 전계가 분산되어 내압을 높이는 필드 플레이트 역할도 동시에 수행할 수 있으며, 소스 전극과 게이트 전극 간의 거리가 짧아 트랜스컨덕턴스(transconductance)가 높아지는 장점이 있다.
본 발명의 다양한 실시예에 따라 직접적으로 언급되지 않은 다양한 효과들이 본 발명의 실시예들에 따른 다양한 구성들로부터 당해 기술분야에서 통상의 지식을 지닌 자에 의해 도출될 수 있음은 자명하다.
도 1은 본 발명의 하나의 실시예에 따른 질화물 반도체 소자의 개략적인 단면도이다.
도 2a 내지 2d는 도 1에 따른 질화물 반도체 소자의 제조방법을 개략적으로 나타내는 도면이다.
도 3은 본 발명의 또 하나의 실시예에 따른 질화물 반도체 소자의 개략적인 단면도이다.
도 4a 내지 4c는 본 발명의 실시예에 따른 질화물 반도체 소자의 개략적인 평면도이다.
도 5는 본 발명의 또 다른 하나의 실시예에 따른 질화물 반도체 소자의 개략적인 단면도이다.
도 6 및 7은 종래의 고전자 이동도 HEMT 구조를 나타낸다.
전술한 과제를 달성하기 위한 본 발명의 실시예들이 첨부된 도면을 참조하여 설명될 것이다. 본 설명에 있어서, 동일부호는 동일한 구성을 의미하고, 중복되거나 발명의 의미를 한정적으로 해석되게 할 수 있는 부가적인 설명은 생략될 수 있다.
구체적인 설명에 앞서, 본 명세서에서 하나의 구성요소가 다른 구성요소와 '직접 연결' 또는 '직접 결합' 등으로 언급되지 않는 이상, 단순히 '연결' 또는 '결합' 등으로 언급된 경우에는 '직접적으로' 연결 또는 결합되어 있을 수 있고, 나아가 그들 사이에 또 다른 구성요소가 삽입되어 연결 또는 결합되는 형태로도 존재할 수 있다.
본 명세서에 비록 단수적 표현이 기재되어 있을지라도, 발명의 개념에 반하지 않고 해석상 모순되거나 명백하게 다르게 해석되지 않는 이상 복수의 구성 전체를 대표하는 개념으로 사용될 수 있음에 유의하여야 한다. 본 명세서에서 '포함하는', '갖는', '구비하는', '포함하여 이루어지는' 등의 기재는 하나 또는 그 이상의 다른 특징이나 구성요소 또는 그들의 조합의 존재 또는 부가 가능성이 있는 것으로 이해되어야 한다.
또한, 본 명세서에서 참조되는 도면들은 본 발명의 실시예를 설명하기 위한 이상적인 예시도로서, 막 또는 층이나 영역 등의 크기, 두께 등은 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 나아가, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 제조방법을 구체적으로 살펴본다.
도 1은 본 발명의 하나의 실시예에 따른 질화물 반도체 소자의 개략적인 단면도로서, 도 4a 또는 4b에 도시된 Ⅰ-Ⅰ'를 따라 절단한 모습을 나타내고 있다.
도 2a 내지 2d는 도 1에 따른 질화물 반도체 소자의 제조방법을 개략적으로 나타내는 도면이다.
도 3은 본 발명의 또 하나의 실시예에 따른 질화물 반도체 소자의 개략적인 단면도이다.
도 4a 내지 4c는 본 발명의 실시예에 따른 질화물 반도체 소자의 개략적인 평면도이다.
도 5는 본 발명의 또 다른 하나의 실시예에 따른 질화물 반도체 소자의 개략적인 단면도이다.
우선, 도 1, 3, 4a, 4b, 4c 또는/및 5를 참조하여, 본 발명의 하나의 실시예에 따른 질화물 반도체 소자를 구체적으로 살펴본다.
도 1, 3 또는/및 5를 참조하면, 본 발명의 하나의 실시예에 따른 질화물 반도체 소자는 기판(10) 상부에 배치된 질화물 반도체층(30), 드레인 전극(50), 소스 전극(60), 유전층(40) 및 게이트 전극(70)을 포함하여 이루어진다.
도 1 또는/및 5를 참조하면, 본 실시예에서, 질화물 반도체층(30)은 기판(10) 상부에 배치된다. 기판(10)은 일반적으로 절연기판을 사용하고, 실질적으로 절연성을 갖는 고 저항성의 기판을 사용할 수도 있다.
본 발명의 또 하나의 실시예에 따르면, 도 1, 3 또는/및 5에서, 기판(10)은 실리콘(Si), 실리콘 카바이드(SiC), 사파이어(Al2O3) 중의 적어도 어느 하나를 이용하여 제조될 수 있고, 또는 잘 알려진 다른 기판물질을 이용하여 제조될 수 있다.
질화물 반도체층(30)은 기판(10) 상부에 직접 형성될 수 있다. 바람직하게, 질화물 반도체층(30)은 질화물 단결정박막을 에피택시얼 성장시켜 형성할 수 있다. 질화물 반도체층(30)을 형성하기 위한 에피택시얼 성장 공정으로는 액상성장법(LPE : Liquid Phase Epitaxy), 화학기상증착법(CVD : Chemical Vapor Deposition), 분자빔성장법(MBE : Molecular Beam Epitaxy), 유기금속기상증착법(MOCVD : Metalorganic CVD) 등이 사용될 수 있다.
또한, 도 3을 참조하면, 본 발명의 또 하나의 실시예에 따라, 기판(10)과 질화물 반도체층(30) 사이에 버퍼층(20)을 구비하고, 질화물 반도체층(30)을 버퍼층(20) 위에 형성시킬 수 있다. 버퍼층(20)은 기판(10)과 질화물 반도체층(30)과의 격자 불일치(lattice mismatch)에 따른 문제점들을 해결하기 위해 제공된다. 버퍼층(20)은 하나의 층뿐만 아니라 질화갈륨(GaN), 알루미늄 질화갈륨(AlGaN), 질화알루미늄(AlN), 인듐 질화갈륨(InGaN) 또는 인듐 알루미늄 질화갈륨(InAlGaN) 등을 포함하는 여러 층들로 형성될 수 있다. 또한, 버퍼층(20)은 질화갈륨 이외의 다른 3-5족 화합물 반도체로 형성할 수도 있다. 예컨대, 기판(10)이 사파이어 기판(10)일 경우 질화갈륨을 포함하는 질화물 반도체층(30)과의 격자 상수 및 열팽창 계수의 차이로 인하여 오접합(mismatch)되는 것을 막기 위해 버퍼층(20)의 성장이 중요하게 된다.
도 1, 3 또는/및 5를 참조하면, 질화물 반도체층(30) 내부에는 2차원 전자가스(2DEG) 채널(35)이 형성된다. 질화물 반도체 소자의 게이트 전극(70)에 바이어스 전압을 인가시키면 질화물 반도체층(30) 내부의 2DEG 채널(35)을 통해 전자가 이동하며 전류가 드레인 전극(50)과 소스 전극(60) 사이에 흐르게 된다. 질화물 반도체층(30)을 이루는 질화물로는 질화갈륨(GaN), 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN) 또는 인듐 알루미늄 질화갈륨(InAlGaN) 등이 사용된다.
본 발명의 실시예에 따르면, 질화물 반도체층(30)은 이종접합된 질화갈륨계열의 반도체층(30)으로, 이종접합된 경계면에서 에너지 밴드갭 차이에 의해 2차원 전자가스 채널(35)이 형성된다. 이종접합되는 질화갈륨계열의 반도체층(30)에서 이종접합 사이의 격자상수 차이가 작을수록 밴드갭과 극성 차이가 줄어들게 되며, 이로 인해 2DEG 채널(35)의 형성이 억제된다. 이종접합시 에너지 밴드갭의 불연속성에 의하여 넓은 밴드갭을 가지는 물질로부터 작은 밴드갭을 가지는 물질로 자유전자가 이동하게 된다. 이러한 전자는 이종접합 경계면에 축적되어 2DEG 채널(35)을 형성하며, 드레인 전극(50)과 소스 전극(60) 사이에서 전류가 흐를 수 있도록 한다.
도 1, 3 또는/및 5를 참조하면, 질화물 반도체층(30)은 제1 질화물층(31) 및 제2 질화물층(33)을 포함한다. 제1 질화물층(31)은 기판(10) 상에 배치되며 질화갈륨계열 물질을 포함한다. 제2 질화물층(33)은 제1 질화물층(31) 상에 이종 접합되며 제1 질화물층(31) 보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함한다. 이때, 제2 질화물층(33)은 제1 질화물층(31) 내에 형성되는 2DEG 채널(35)로 전자를 공급하는 역할을 한다. 하나의 예로써, 전자를 공여하는 제2 질화물층(33)은 제1 질화물층(31) 보다 얇은 두께로 형성되는 것이 바람직하다.
바람직하게, 본 발명의 또 하나의 실시예에 따르면, 제1 질화물층(31)은 질화갈륨(GaN)을 포함하고, 제2 질화물층(33)은 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN), 인듐 알루미늄 질화갈륨(InAlGaN) 중의 어느 하나를 포함한다. 바람직하게, 하나의 실시예에 따르면, 제1 질화물층(31)은 질화갈륨(GaN)을 포함하고, 제2 질화물층(33)은 알루미늄 질화갈륨(AlGaN)을 포함한다.
계속하여, 도 1, 3, 4a, 4b, 4c 또는/및 5를 참조하여, 본 발명의 실시예의 구성들을 더 살펴본다.
도 1, 3, 4a, 4b, 4c 또는/및 5를 참조하면, 본 실시예에 따른 질화물 반도체 소자의 드레인 전극(50)과 소스 전극(60)이 질화물 반도체층(30)에 형성된다. 드레인 전극(50)은 질화물 반도체층(30)에 오믹 접합(50a)되어 있다.
소스 전극(60)은 드레인 전극(50)과 이격 배치되되, 질화물 반도체층(30)에 쇼트키 접합(60a)된다. 쇼트키 소스 전극(60) 구조에 따라, 역방향 바이어스에 의해 구동될 때, 소스 전극(60)의 쇼트키 접합 영역(60a)에 의해 생성되는 공핍 영역에 의해 2차원 전자 가스(2DEG)에 의한 전류의 흐름을 안정적으로 차단할 수 있다. 이에 따라, 역방향 전류의 흐름을 차단할 수 있고, 노멀-오프(normally-off) 상태를 구현할 수 있게 된다. 보다 구체적으로 살펴보면, 역방향 바이어스 전압이 인가된 경우 소스 전극(60)의 쇼트키 접합 영역(60a)에 의해 생성되는 공핍 영역이 2DEG 채널(35) 영역까지 확장되어, 2DEG 채널(35)을 차단하고, 역방향 항복 전류를 증가시키게 된다. 특히, 역방향 바이어스 전압 인가시 소스 전극(60)의 드레인 방향측 코너 부근의 쇼트키 접합 영역(60a)에서 공핍 영역이 크게 확장된다. 한편, 순방향 바이어스 전압을 걸어주면, 소스 전극(60)의 쇼트키 접합 영역(60a)에 의해 생성되는 공핍 영역이 작아져 2DEG 채널(35)을 통해 드레인 전극(50)과 소스 전극(60) 간에 전류가 흐르게 된다.
또한, 본 발명에서는, 도 1, 3, 4a, 4b, 4c 또는/및 5에 도시된 바와 같이, 소스 전극(60) 내부에 질화물 반도체층(30)에 오믹 접합(65a)되는 오믹 패턴(65)을 포함시켜 소스 전극(60)을 형성한다. 본 발명의 특징에 따라, 소스 전극(60) 내부의 하단 경계면의 쇼트키 접합 패턴(60a) 사이의 오믹 콘택(65a)된 오믹 패턴 전극(65)을 통한 전류가 증가하도록 하여 온(on)-저항을 낮추었다. 온-저항을 낮춤에 따라 고전류 동작이 가능하게 되었다. 쇼트키 금속 전극(60) 형성 전에 쇼트키 소스 전극(60) 내부 하단 영역에 일정한 패턴을 가지는 오믹 패턴 전극(65)이 형성되도록 하여, 오믹 패턴 전극(65) 주위에서 질화물 반도체층(30)과 쇼트키 접합(60a)하도록 소스 전극(60)을 형성함으로써, 온(on) 저항을 낮게 하여 고전류 동작이 가능하게 된다.
도 4a를 참조하여, 본 발명의 또 하나의 실시예를 살펴보면, 오믹 패턴(65)은 격자 배열 구조를 갖는다.
도 4b 및 4c를 참조하여, 본 발명의 또 하나의 실시예를 살펴보면, 오믹 패턴(65)은 드레인 전극(50) 배열과 나란히 또는 수직방향으로 배치된 다수의 막대 구조를 갖는다.
도 4a 내지 4c에서 도시된 바와 같이, 오믹 패턴 전극(65)을 소스 전극(60) 영역에 배치시켜, 쇼트키 접합(60a) 사이로 오믹 접합면(65a)을 통해 전류가 증가하도록 하여, 순방향 바이어스 전압 인가에 따른 온(on) 저항을 낮게 하고 고전류 동작이 가능하게 한다.
계속하여, 도 1, 3, 4a, 4b, 4c 또는/및 5를 참조하면, 본 발명의 하나의 실시예에 따른 질화물 반도체 소자의 유전층(40)은 드레인 전극(50)과 소스 전극(60) 사이의 질화물 반도체층(30) 상에 그리고 소스 전극(60)의 적어도 일부 상에 걸쳐 형성된다.
바람직하게, 본 발명의 또 하나의 실시예에 따르면, 도 1, 3, 4a, 4b, 4c 또는/및 5에서, 유전층(40)은 산화막으로 이루어질 수 있고, 하나의 실시예에 따라, SiN, SiO2, Al2O3 중의 적어도 어느 하나를 포함하여 이루어질 수 있다.
계속하여, 도 1, 3, 4a, 4b, 4c 또는/및 5를 참조하면, 본 실시예에 따른 질화물 반도체 소자의 게이트 전극(70)은 드레인 전극(50)과 이격되게 유전층(40) 상에 배치된다. 나아가, 도 1, 3, 4a, 4b, 4c 또는/및 5를 참조하면, 게이트 전극(70)의 일부(71)가 유전층(40)을 사이에 두고 소스 전극(60)의 드레인 방향 에지부분 상부에 형성된다. 바람직하게, 게이트 전극(70)은 유전층(40) 상에 쇼트키 접합(70a)된다. 게이트 전극(70)에 순방향 바이어스 전압 인가시키면 소스 전극(60)의 드레인 방향측 코너 부근의 쇼트키 접합 영역(60a)에서 형성되는 공핍 영역이 작아져 2DEG 채널(35)을 통해 드레인 전극(50)과 소스 전극(60) 간에 전류가 흐르게 된다.
도 1, 3, 4a 내지 4c를 참조하면, 게이트 구조가 소스 전극(60)의 에지부분 상부 및 드레인 전극(50)과 소스 전극(60) 사이의 유전층(40) 상에 걸쳐져 있어, 전계가 분산되는 효과가 있고, 그에 따라 게이트 구조 자체가 내압을 높이는 필드 플레이트 역할을 수행하게 된다.
도 1, 3, 4a, 4b, 4c 또는/및 5를 참조하여,본 발명의 또 하나의 실시예를 살펴보면, 소스 전극(60)의 드레인 방향 에지부분 상부에 형성된 게이트 전극(70)의 일부(71, 71')는 소스 전극(60)의 오믹 패턴(65)의 적어도 일부를 커버하도록 형성된다.
또한, 도 1 또는/및 5를 참조하여, 본 발명의 다른 하나의 실시예를 살펴본다.
도 1 또는/및 5를 참조하면, 본 발명의 하나의 실시예에 따른 질화물 반도체 소자는 기판(10) 상부에 배치된 질화물 반도체층(30), 드레인 전극(50), 소스 전극(60), 유전층(40) 및 게이트 전극(70)을 포함하여 이루어진다. 질화물 반도체층(30), 드레인 전극(50), 소스 전극(60) 및 유전층(40)에 대해서는 앞서 설명들을 참조한다.
본 실시예에서, 게이트 전극(70)은 제1 영역(71, 71')과 제2 영역(73, 73')을 포함하고 있다. 제1 영역(71, 71')은 유전층(40)을 사이에 두고 소스 전극(60)의 드레인 방향 에지부분 상부에 형성되어 있다. 제2 영역(73, 73')은 드레인 전극(50)과 소스 전극(60) 사이의 유전층(40) 상에 드레인 전극(50)과 이격되게 배치된다. 제1 영역과 제2 영역은 도 1에 도시된 바와 같이, 일체로 형성될 수 있고, 또는 도 5에 도시된 바와 같이 분리될 수도 있다.
도 1 또는/및 5를 참조하면, 본 발명의 또 하나의 실시예에서, 제1 영역(71, 71')은 소스 전극(60)의 오믹 패턴(65)의 적어도 일부를 커버하도록 형성된다.
도 5를 참조하여, 본 발명의 또 하나의 실시예를 살펴보면, 게이트 전극(70)의 제1 영역(71')과 제2 영역(73')은 분리되어 있다. 이때, 제2 영역(73')은 플로팅 게이트를 형성한다. 제2 영역(73')이 플로팅 게이트 역할을 수행하므로, 제2 영역(73')에 의해 전계가 분산되는 효과가 있다. 바람직하게, 제2 영역(73')은 소스 전극(60)에 가깝게 배치된다.
도시되지 않았으나, 본 발명의 또 하나의 실시예에 따르면, 제1 영역(71')과 제2 영역(73')으로 분리된 게이트 전극(70) 구조를 갖는 질화물 반도체 소자는 도 4a에 도시된 바와 같이 격자 배열 구조의 오믹 패턴 전극(65)을 구비할 수 있다. 또한, 제1 영역(71')과 제2 영역(73')으로 분리된 게이트 전극(70) 구조를 갖는 질화물 반도체 소자의 오믹 패턴 전극(65)은, 도 4b 및 4c에 도시된 바와 같이, 드레인 전극(50) 배열과 나란히 또는 수직방향으로 배치된 다수의 막대 구조를 구비할 수 있다. 오믹 패턴 전극(65)을 소스 전극(60) 영역에 배치시켜, 순방향 바이어스 전압 인가에 따른 온(on) 저항을 낮게 하고 고전류 동작이 가능하게 한다.
도 5에 도시되지 않았으나, 본 발명의 또 하나의 실시예에 따르면, 도 3에 도시된 바와 마찬가지로, 기판(10)과 질화물 반도체층(30) 사이에 버퍼층(20)을 구비하고, 질화물 반도체층(30)을 버퍼층(20) 위에 형성시킬 수 있다.
도 1, 3, 4a, 4b, 4c 또는/및 5에 따른 본 발명의 실시예에 따라, 게이트 전극(70)에 0(V) 전압 인가 시 드레인 전극(50)과 소스 전극(60) 간에 2DEG 채널(35)을 통한 전류의 흐름이 소스 전극(60) 영역의 쇼트키(Schottky) 장벽에 의해 차단된다. 그리고, 게이트 전극(70)에 문턱(threshold) 전압 이상을 구동하였을 때,소스 전극(60)의 드레인 방향 에지 영역에 캐리어(전자) 농도가 높아져 터널링(tunneling) 현상에 의해 전류가 흐르게 된다. 이때, 게이트의 문턱 전압은 유전층(40)의 두께 등에 의해 결정된다. 이에 따라, 기존의 노멀-오프(N-off) HEMT 구조에 비하여 제작이 용이하며, 누설전류가 적고 높은 내압을 특성을 나타내게 된다.
본 발명의 또 하나의 실시예에 따르면, 전술한 실시예들에 따른 질화물 반도체 소자는 파워 트랜지스터 소자이다. 본 발명의 하나의 실시예에 따른 파워 트랜지스터는 수평형 HEMT 구조를 구비한다.
다음으로, 본 발명의 다른 하나의 모습인 질화물 반도체 제조방법을 도면을 참조하여 살펴본다. 본 발명에 따른 질화물 반도체 제조방법을 설명함에 있어서, 도 2a 내지 2d 뿐만 아니라, 앞서 실시예들로 언급된 질화물 반도체 소자 및 도 1, 3, 4a, 4b, 4c 또는/및 5이 참조될 것이다. 반대로도 마찬가지이다.
도 2a 내지 2d는 본 발명의 하나의 모습에 따른 질화물 반도체의 제조방법을 나타낸다.
바람직하게, 하나의 실시예에 따르면, 본 발명의 질화물 반도체 소자 제조방법에 의해 제조되는 소자는 파워 트랜지스터이다.
먼저, 도 2a를 참조하면, 기판(10) 상부에 내부에 2차원 전자가스(2DEG) 채널(35)을 생성하는 질화물 반도체층(30)을 형성한다. 바람직하게, 기판(10)은 실리콘(Si), 실리콘 카바이드(SiC), 사파이어(Al2O3) 중의 적어도 어느 하나를 이용하여 제조될 수 있다. 질화물 반도체층(30)을 이루는 질화물로는 질화갈륨(GaN), 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN) 또는 인듐 알루미늄 질화갈륨(InAlGaN) 등이 사용된다.
바람직하게, 질화물 반도체층(30)은 질화물 단결정박막을 에피택시얼 성장시켜 형성할 수 있다. 바람직하게, 에피택시얼 성장시 선택적으로 성장시켜 과성장이 되지 않도록 조절한다. 만일, 과성장된 경우에는 에치백(etch back) 공정이나 CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화하는 과정을 추가할 수 있다.
본 발명에 따른 질화물 반도체의 제조방법의 또 하나의 실시예에 따르면, 도 2a에 도시된 제1 질화물층(31) 및 제2 질화물층(33)은 에피택시얼 성장 공정(Epitaxial Growth Precess)에 의해 형성된다. 먼저, 제1 질화물층(31)은 기판(10) 상부에 질화갈륨계열 단결정박막을 에피택시얼 성장시켜 형성한다. 바람직하게, 본 발명의 또 하나의 실시예에 따르면, 제1 질화물층(31)은 질화갈륨(GaN) 을 에피택시얼 성장시켜 형성한다. 다음, 제2 질화물층(33)은 제1 질화물층(31)을 시드층으로 하여 제1 질화물층(31) 보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함하는 질화물층을 에피택시얼 성장시켜 형성한다. 바람직하게, 본 발명의 또 하나의 실시예에 따르면, 제2 질화물층(33)은 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN), 인듐 알루미늄 질화갈륨(InAlGaN) 중의 어느 하나를 포함하는 질화갈륨계열 단결정을 에피택시얼 성장시켜 형성한다. 바람직하게, 제2 질화물층(33)은 알루미늄 질화갈륨(AlGaN)을 에피택시얼 성장시켜 형성한다. 하나의 예로써, 전자를 공여하는 제2 질화물층(33)은 제1 질화물층(31) 보다 얇은 두께로 형성되는 것이 바람직하다.
제1 및 제2 질화물층(33)을 형성하기 위한 에피택시얼 성장 공정으로는 액상성장법(LPE : Liquid Phase Epitaxy), 화학기상증착법(CVD : Chemical Vapor Deposition), 분자빔성장법(MBE : Molecular Beam Epitaxy), 유기금속기상증착법(MOCVD : Metalorganic CVD) 등이 사용될 수 있다.
다음으로, 도 2b를 참조하면, 질화물 반도체층(30)에 드레인 전극(50)과 소스 전극(60)을 형성한다. 도 2b에서 드레인 전극(50)은 질화물 반도체층(30)에 오믹 접합(50a)되게 형성한다. 오믹 접합을 완성하기 위해 열처리하는 것이 가능하다. 질화막 반도체층(30) 상에 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 알루미늄(Al), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn) 중 적어도 어느 하나의 금속, 금속 실리사이드 및 이들의 합금을 사용하여 드레인 금속 전극을 형성한다. 드레인 전극(50)은 다층구조로 전극을 형성할 수 있다.
소스 전극(60)은 드레인 전극(50)과 이격되며 질화물 반도체층(30)에 쇼트키 접합(60a)되도록 형성한다. 쇼트키 접합(60a)되는 소스 전극(60)은 질화막 반도체층(30)과 쇼트키 접합할 수 있는 물질, 예컨대, 알루미늄(Al), 몰리브덴(Mo), 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn) 중 적어도 어느 하나의 금속, 금속 실리사이드 및 이들의 합금을 사용하여 금속 전극을 형성할 수 있다. 소스 전극(60)은 다층구조로 전극을 형성할 수 있다. 소스 전극(60)에서 금속과 반도체 접합을 갖는 쇼트키 접합(60a)을 이용하여, 드레인 전극(50)과 소스 전극(60) 간에 2DEG 채널(35)을 통한 역방향 전류를 차단시킬 수 있다.
또한, 본 발명의 특징적인 모습으로, 도 2b에 도시된 바와 같이, 소스 전극(60) 내부에 질화물 반도체층(30)에 오믹 접합(65a)되는 오믹 패턴(65)을 포함시켜 소스 전극(60)을 형성한다. 본 발명의 특징에 따라, 소스 전극(60) 내부의 하단 경계면의 쇼트키 접합 패턴(60a) 사이의 오믹 콘택(65a)된 오믹 패턴 전극(65)을 통한 전류가 증가하도록 하여 온(on)-저항을 낮추고, 그에 따라 고전류 동작이 가능하게 된다.
또한, 본 발명의 또 하나의 실시예를 살펴보면, 도 4a에 도시된 바와 같이, 오믹 패턴(65)은 격자 배열 구조를 갖도록 전자빔 증착기 등에 의해 증착시켜 형성한다. 또, 본 발명의 또 하나의 실시예를 살펴보면, 도 4b 및 4c에 도시된 바와 같이, 오믹 패턴(65)은 드레인 전극(50) 배열과 나란히 또는 수직방향으로 배치된 다수의 막대 구조를 갖도록 형성된다.
본 발명의 하나의 실시예에 따른 드레인 전극(50)과 소스 전극(60)의 형성과정을 살펴보면, 기판(10) 상부에 에피택시얼 성장 형성된 질화물 반도체층(30) 상에 전극을 형성하기 위한 금속층을 전자빔 증착기 등에 의해 증착시켜 형성하고, 금속층 상에 포토레지스트 패턴을 형성한다. 그리고, 포토레지스트 패턴을 식각 마스크로 하여 금속층을 식각하고, 포토레지스트 패턴을 제거하여 금속 전극(50, 60)을 형성할 수 있다.
이때, 본 발명의 또 하나의 실시예에 따르면, 드레인 오믹 전극(50) 형성 시 동시에 또는 형성 후 추가적인 오믹 금속 증착과정을 통해 소스 전극(60) 영역의 일부분으로 일정 패턴을 갖는 오믹 패턴 전극(65)을 형성한 후에 소스 전극(60) 나머지 영역에서 쇼트키 접합 전극을 형성한다.
도 2c를 참조하면, 본 발명의 하나의 실시예에서, 드레인 전극(50)과 소스 전극(60)을 형성한 후에, 드레인 전극(50)과 소스 전극(60) 사이의 질화물 반도체층(30) 상에 유전층(40)을 형성한다. 이때, 유전층(40)은 적어도 소스 전극(60)의 일부 상에, 바람직하게 드레인 전극(50) 방향의 소스 전극(60)의 일부 상에 걸쳐 형성된다. 바람직하게, 유전층(40)은 산화막으로 이루어질 수 있고, 하나의 실시예에 따라, SiN, SiO2, Al2O3 중의 적어도 어느 하나를 포함하여 이루어질 수 있다.
도 2d를 참조하면, 본 발명의 하나의 실시예에서, 도 2c에 따른 유전층(40) 형성 후에 드레인 전극(50)과 이격되게 유전층(40) 상에 게이트 전극(70)을 형성한다. 이때, 도 2d를 참조하면, 게이트 전극(70)의 일부가 소스 전극(60)의 드레인 방향 에지부분 상부의 유전층(40) 상에 형성되도록 한다. 게이트 전극(70)은 알루미늄(Al), 몰리브덴(Mo), 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn) 중 적어도 어느 하나의 금속, 금속 실리사이드 및 이들의 합금을 사용하여 금속 전극을 형성할 수 있다. 게이트 전극(70)은 드레인 전극(50) 또는/및 소스 전극(60)과 다른 금속을 사용할 수도 있고, 다층구조로 형성될 수 있다. 바람직하게, 게이트 전극(70)은 유전층(40) 상에 쇼트키 접합(70a)된다.
본 발명의 또 하나의 실시예에 따르면, 게이트 전극(70)을 형성하는 단계에서, 소스 전극(60)의 드레인 방향 에지부분 상부에 형성된 게이트 전극(70)의 일부(71, 71')는 소스 전극(60)의 오믹 패턴(65)의 적어도 일부를 커버하도록 형성된다.
본 발명의 하나의 실시예에 따른 게이트 전극(70)의 형성과정을 살펴보면, 유전층(40) 상에 전극을 형성하기 위한 금속층을 전자빔 증착기 등에 의해 증착시켜 형성하고, 게이트 전극(70)의 일부가 소스 전극(60)의 드레인 방향 에지부분 상부의 유전층(40) 상에 형성되도록 금속층 상에 포토레지스트 패턴을 형성한다. 그리고, 포토레지스트 패턴을 식각 마스크로 하여 금속층을 식각한다. 식각 후에 포토레지스트 패턴을 제거하여 금속 전극을 형성한다.
또한, 도 2d 및 5를 참조하여, 본 발명의 또 하나의 실시예를 살펴보면, 게이트 전극(70)은 제1 영역(71)과 제2 영역(73)을 포함하고 있다. 게이트 전극(70)의 제1 영역(71)은 소스 전극(60)의 드레인 방향 에지부분 상부에서 유전층(40)을 사이에 두도록 하고, 제2 영역(73)은 드레인 전극(50)과 소스 전극(60) 사이의 유전층(40) 상에 드레인 전극(50)과 이격되게 배치되도록 게이트 전극(70)을 형성한다. 제1 영역(71)과 제2 영역(73)은 도 2d에 도시된 바와 같이 일체로 형성될 수 있고, 또는 도 5에 도시된 바와 같이 분리될 수도 있다.
도 2d 및 5를 참조하여, 본 발명의 또 하나의 실시예를 살펴보면, 게이트 전극(70)을 형성하는 단계에서, 제1 영역(71, 71')은 소스 전극(60)의 오믹 패턴(65)의 적어도 일부를 커버하도록 형성된다.
도 5를 참조하여, 본 발명의 또 하나의 실시예를 살펴보면, 게이트 전극(70)을 형성하는 단계에서, 제1 영역(71)과 제2 영역(73)을 분리하여 게이트 전극(70)을 형성하되, 제2 영역(73)은 드레인 전극(50)과 소스 전극(60) 사이의 유전층(40) 상에 플로팅 게이트로 형성한다.
본 발명에 따른 질화물 반도체의 제조방법의 또 하나의 실시예에 따르면, 도 3을 참조해 보면, 도 2a에 도시된 기판(10) 상부에 질화물 반도체층(30)을 형성하기 전에 기판(10) 상에 버퍼층(20)을 형성하는 단계를 더 포함한다. 버퍼층(20)은 기판(10)과 질화물 반도체층(30)과의 격자 불일치(lattice mismatch)에 따른 문제점을 해결하기 위하여 제공된다. 버퍼층(20)은 하나의 층뿐만 아니라 질화갈륨(GaN), 알루미늄 질화갈륨(AlGaN), 질화알루미늄(AlN), 인듐 질화갈륨(InGaN) 또는 인듐 알루미늄 질화갈륨(InAlGaN) 등을 포함하는 여러 층들로 형성될 수 있다.
이상에서, 전술한 실시예 및 첨부된 도면들은 본 발명의 범주를 제한하는 것이 아니라 본 발명에 대한 당해 기술분야에서 통상의 지식을 가진 자의 이해를 돕기 위해 예시적으로 설명된 것이다. 따라서, 본 발명의 다양한 실시예는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있고, 본 발명의 범위는 특허청구범위에 기재된 발명에 따라 해석되어야 하며, 당해 기술분야에서 통상의 지식을 가진 자에 의한 다양한 변경, 대안, 균등물들을 포함하고 있다.
10 : 기판 20 : 버퍼층
30 : 질화물 반도체층 31 : 제1 질화물층
33 : 제2 질화물층 35 : 2DEG 채널
40 : 유전층 50 : 드레인 전극
60 : 소스 전극 65 : 오믹 패턴
70 : 게이트 전극

Claims (24)

  1. 기판 상부에 배치되되, 내부에 2차원 전자가스(2DEG) 채널을 형성하는 질화물 반도체층;
    상기 질화물 반도체층에 오믹 접합된 드레인 전극;
    상기 드레인 전극과 이격 배치되며 상기 질화물 반도체층에 쇼트키 접합되되, 내부에 상기 질화물 반도체층에 오믹 접합되는 오믹 패턴을 포함하는 소스 전극;
    상기 드레인 전극과 상기 소스 전극 사이의 상기 질화물 반도체층 상에 그리고 상기 소스 전극의 적어도 일부 상에 걸쳐 형성된 유전층; 및
    상기 드레인 전극과 이격되게 상기 유전층 상에 배치되되, 일부가 상기 유전층을 사이에 두고 상기 소스 전극의 드레인 방향 에지부분 상부에 형성된 게이트 전극; 을 포함하여 이루어지는 질화물 반도체 소자.
  2. 청구항 1에 있어서,
    상기 소스 전극의 드레인 방향 에지부분 상부에 형성된 상기 게이트 전극의 일부는 상기 소스 전극의 오믹 패턴의 적어도 일부를 커버하도록 형성된 것을 특징으로 하는 질화물 반도체 소자.
  3. 청구항 1에 있어서,
    상기 오믹 패턴은 격자 배열 구조를 갖는 것을 특징으로 하는 질화물 반도체 소자.
  4. 청구항 1에 있어서,
    상기 오믹 패턴은 상기 드레인 전극 배열과 나란히 또는 수직방향으로 배치된 다수의 막대 구조를 갖는 것을 특징으로 하는 질화물 반도체 소자.
  5. 청구항 1에 있어서,
    상기 질화물 반도체층은:
    상기 기판 상에 배치되며 질화갈륨계열 물질을 포함하는 제1 질화물층; 및
    상기 제1 질화물층 상에 이종 접합되며 상기 제1 질화물층 보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함하는 제2 질화물층; 을 포함하는 것을 특징으로 하는 질화물 반도체 소자.
  6. 청구항 5에 있어서,
    상기 제1 질화물층은 질화갈륨(GaN)을 포함하고,
    상기 제2 질화물층은 알루미늄 질화갈륨(AlGaN), 인듐 질화갈륨(InGaN), 인듐 알루미늄 질화갈륨(InAlGaN) 중의 어느 하나를 포함하는 것을 특징으로 하는 질화물 반도체 소자.
  7. 기판 상부에 배치되되, 내부에 2차원 전자가스(2DEG) 채널을 형성하는 질화물 반도체층;
    상기 질화물 반도체층에 오믹 접합된 드레인 전극;
    상기 드레인 전극과 이격 배치되며 상기 질화물 반도체층에 쇼트키 접합되되, 내부에 상기 질화물 반도체층에 오믹 접합되는 오믹 패턴을 포함하는 소스 전극;
    상기 드레인 전극과 상기 소스 전극 사이의 상기 질화물 반도체층 상에 그리고 상기 소스 전극의 적어도 일부 상에 걸쳐 형성된 유전층; 및
    상기 유전층을 사이에 두고 상기 소스 전극의 드레인 방향 에지부분 상부에 형성된 제1 영역과 상기 드레인 전극과 상기 소스 전극 사이의 상기 유전층 상에 상기 드레인 전극과 이격되게 배치된 제2 영역을 포함하는 게이트 전극; 을 포함하여 이루어지는 질화물 반도체 소자.
  8. 청구항 7에 있어서,
    상기 게이트 전극은 상기 제1 영역과 상기 제2 영역이 분리되고,
    상기 제2 영역은 플로팅 게이트를 형성하는 것을 특징으로 하는 질화물 반도체 소자.
  9. 청구항 7에 있어서,
    상기 제1 영역은 상기 소스 전극의 오믹 패턴의 적어도 일부를 커버하도록 형성된 것을 특징으로 하는 질화물 반도체 소자.
  10. 청구항 8에 있어서,
    상기 오믹 패턴은 격자 배열 구조를 갖는 것을 특징으로 하는 질화물 반도체 소자.
  11. 청구항 8에 있어서,
    상기 오믹 패턴은 상기 드레인 전극 배열과 나란히 또는 수직방향으로 배치된 다수의 막대 구조를 갖는 것을 특징으로 하는 질화물 반도체 소자.
  12. 청구항 8에 있어서,
    상기 질화물 반도체층은:
    상기 기판 상에 배치되며 질화갈륨계열 물질을 포함하는 제1 질화물층; 및
    상기 제1 질화물층 상에 이종 접합되며 상기 제1 질화물층 보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함하는 제2 질화물층; 을 포함하는 것을 특징으로 하는 질화물 반도체 소자.
  13. 청구항 1 내지 12 중의 어느 하나의 청구항에 있어서,
    상기 질화물 반도체 소자는 상기 기판과 상기 질화물 반도체층 사이에 버퍼층을 더 포함하는 것을 특징으로 하는 질화물 반도체 소자.
  14. 청구항 1 내지 12 중의 어느 하나의 청구항에 있어서,
    상기 기판은 실리콘(Si), 실리콘 카바이드(SiC), 사파이어(Al2O3) 중의 적어도 어느 하나를 사용하는 것을 특징으로 하는 질화물 반도체 소자.
  15. 청구항 1 내지 12 중의 어느 하나의 청구항에 있어서,
    상기 유전층은 SiN, SiO2, Al2O3 중의 적어도 어느 하나를 포함하여 이루어지는 것을 특징으로 하는 질화물 반도체 소자.
  16. 청구항 1 내지 12 중의 어느 하나의 청구항에 있어서,
    상기 질화물 반도체 소자는 파워 트랜지스터 소자인 것을 특징으로 하는 질화물 반도체 소자.
  17. 기판 상부에 내부에 2차원 전자가스(2DEG) 채널을 생성하는 질화물 반도체층을 형성하는 단계;
    상기 질화물 반도체층에 오믹 접합되는 드레인 전극과, 상기 드레인 전극과 이격 배치되며 상기 질화물 반도체층에 쇼트키 접합되되, 내부에 상기 질화물 반도체층에 오믹 접합되는 오믹 패턴을 포함하는 소스 전극을 형성하는 단계;
    상기 드레인 전극과 상기 소스 전극 사이의 상기 질화물 반도체층 상에 그리고 상기 소스 전극의 적어도 일부 상에 걸쳐 유전층을 형성하는 단계; 및
    상기 드레인 전극과 이격되게 상기 유전층 상에 게이트 전극을 형성하되 상기 게이트 전극의 일부를 상기 소스 전극의 드레인 방향 에지부분 상부의 상기 유전층 상에 형성하는 단계; 를 포함하여 이루어지는 질화물 반도체 소자 제조방법.
  18. 청구항 17에 있어서,
    상기 게이트 전극을 형성하는 단계에서, 상기 소스 전극의 드레인 방향 에지부분 상부에 형성된 상기 게이트 전극의 일부가 상기 소스 전극의 오믹 패턴의 적어도 일부를 커버하도록 상기 게이트 전극을 형성하는 것을 특징으로 하는 질화물 반도체 소자 제조방법.
  19. 청구항 17에 있어서,
    상기 소스 전극을 형성하는 단계에서, 오믹 패턴은 격자 배열 구조를 갖는 것을 특징으로 하는 질화물 반도체 소자 제조방법.
  20. 청구항 17에 있어서,
    상기 소스 전극을 형성하는 단계에서, 상기 오믹 패턴은 상기 드레인 전극 배열과 나란히 또는 수직방향으로 배치된 다수의 막대 구조를 갖는 것을 특징으로 하는 질화물 반도체 소자 제조방법.
  21. 청구항 17에 있어서,
    상기 질화물 반도체층을 형성하는 단계는:
    상기 기판 상부에 질화갈륨계열 물질을 포함하는 제1 질화물층을 에피택시얼 성장시켜 형성하는 단계; 및
    상기 제1 질화물층을 시드층으로 하여 상기 제1 질화물층보다 넓은 에너지 밴드갭을 갖는 이종의 질화갈륨계열 물질을 포함하는 제2 질화물층을 에피택시얼 성장시켜 형성하는 단계; 를 포함하는 것을 특징으로 하는 질화물 반도체 소자 제조방법.
  22. 기판 상부에 내부에 2차원 전자가스(2DEG) 채널을 생성하는 질화물 반도체층을 형성하는 단계;
    상기 질화물 반도체층에 오믹 접합되는 드레인 전극과, 상기 드레인 전극과 이격 배치되며 상기 질화물 반도체층에 쇼트키 접합되되, 내부에 상기 질화물 반도체층에 오믹 접합되는 오믹 패턴을 포함하는 소스 전극을 형성하는 단계;
    상기 드레인 전극과 상기 소스 전극 사이의 상기 질화물 반도체층 상에 그리고 상기 소스 전극의 적어도 일부 상에 걸쳐 유전층을 형성하는 단계; 및
    상기 유전층을 사이에 두고 상기 소스 전극의 드레인 방향 에지부분 상부에 형성된 제1 영역과 상기 드레인 전극과 상기 소스 전극 사이의 상기 유전층 상에 상기 드레인 전극과 이격되게 배치된 제2 영역을 포함하는 게이트 전극을 형성하는 단계; 를 포함하여 이루어지는 질화물 반도체 소자 제조방법.
  23. 청구항 22에 있어서,
    상기 게이트 전극을 형성하는 단계에서, 상기 제1 영역과 상기 제2 영역을 분리하여 상기 게이트 전극을 형성하되, 상기 제2 영역은 상기 드레인 전극과 상기 소스 전극 사이의 상기 유전층 상에 플로팅 게이트로 형성하는 것을 특징으로 하는 질화물 반도체 소자 제조방법.
  24. 청구항 22에 있어서,
    상기 게이트 전극을 형성하는 단계에서, 상기 제1 영역이 상기 소스 전극의 오믹 패턴의 적어도 일부를 커버하도록 상기 게이트 전극을 형성하는 것을 특징으로 하는 질화물 반도체 소자 제조방법.
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