JP2001230263A

JP2001230263A - 電界効果型トランジスタ

Info

Publication number: JP2001230263A
Application number: JP2001020088A
Authority: JP
Inventors: Masashi Mizuta; 正志水田; Masaaki Kuzuhara; 正明葛原; Yasunobu Nashimoto; 泰信梨本; Kazunori Asano; 和則麻埜; Yosuke Miyoshi; 陽介三好; Yasunori Mochizuki; 康則望月
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2001-01-29
Filing date: 2001-01-29
Publication date: 2001-08-24

Abstract

(57)【要約】【課題】高い耐圧特性と、良好な利得特性、さらには良
好な高周波特性を兼ね備えた電界効果型トランジスタを
提供することを目的とする。【解決手段】フィールドプレート部９とチャネル層２と
の間に、比誘電率８以上の高誘電体材料からなる誘電体
膜４を設ける。高誘電体材料としては、たとえば酸化タ
ンタル（Ｔａ₂Ｏ₅）を用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、移動通信、衛星通
信、及び衛星放送等のマイクロ波領域で動作するショッ
トキ・ゲート電界効果トランジスタに関する。

【０００２】

【従来の技術】化合物半導体はＳｉに較べて大きな電子
移動度を有しており、例えばＧａＡｓの電子速度はＳｉ
に比較して低電界では約６倍、高電界では２〜３倍大き
い。この電子の高速性を利用して、高速デジタル回路素
子あるいは高周波アナログ回路素子としての応用が進ん
でいる。

【０００３】しかし、化合物半導体を用いた電界効果型
トランジスタは、ゲート電極が基板のチャネル層とショ
ットキ接合しているため、ゲート電極のドレイン側の下
端（図１４囲み部）に電界が集中し、破壊の原因となる
ことがあった。このことは、大信号動作を必要とする高
出力電界効果型トランジスタの場合、特に大きな問題と
なる。

【０００４】そこで、このゲート電極のドレイン側エッ
ジ部の電界集中を防止し、耐圧特性の向上を図る試みが
従来から検討されていた。

【０００５】そのひとつに、ゲート電極に庇部（以下、
適宜、フィールドプレート部という）を設け、この下に
ＳｉＯ₂からなる誘電体膜を形成する試みがある。図１
２は特開昭６３−８７７７３号公報に開示された電界効
果型トランジスタの概略構造であり、ゲート電極３３の
下のドレイン側の部分に誘電体膜３４が埋め込まれた構
成となっている。このような誘電体膜を設けることによ
って、ゲート電極３３のドレイン側エッジに生じる電界
の集中が抑えられるとされている。

【０００６】

【発明が解決しようとする課題】しかしながら上記従来
技術では、充分な電界緩和効果を得るためには誘電体膜
を薄くしなければならず、これによりフィールドプレー
ト部、チャネル層、およびこれらに挟まれた誘電体膜で
形成される静電容量の値を大きくする必要があった。と
ころが誘電体膜の膜厚を薄くした場合、誘電体膜が破壊
したり電流リークが発生するなどの問題があった。

【０００７】また、誘電体膜を薄くすることにも一定の
限界があるため、静電容量の値の上限も自ずと存在す
る。このため、充分な電界緩和効果を生じさせるために
は、フィールドプレート部の長さを一定以上、例えばゲ
ート長程度にとる必要があり、利得特性の低下が問題と
なる。さらにこの場合、高周波特性が著しく低下し、使
用用途によってはこれが大きな問題となる。

【０００８】本発明は、上記従来技術の有する課題を解
決し、高い耐圧特性と、良好な利得特性、さらには良好
な高周波特性を兼ね備えた電界効果型トランジスタを提
供することを目的とする。

【０００９】

【課題を解決するための手段】上記課題を解決する本発
明によれば、表面にチャネル層が形成された半導体基板
と、前記半導体基板上に離間して形成されたソース電極
およびドレイン電極と、前記ソース電極と前記ドレイン
電極との間に配置され、前記チャネル層とショットキ接
合したゲート電極とを有し、前記ゲート電極は、ドレイ
ン電極側に庇状のフィールドプレート部を備え、前記フ
ィールドプレート部と前記チャネル層との間に、比誘電
率８以上の高誘電体材料からなる誘電体膜が設けられた
ことを特徴とする電界効果型トランジスタ、が提供され
る。

【００１０】本発明の電界効果型トランジスタは、フィ
ールドプレート部とチャネル層との間に誘電体膜が設け
られているため、ゲート電極のドレイン側エッジ部に発
生する電界集中が分散・緩和され、耐圧特性が向上す
る。フィールドプレート部と、チャネル層と、これらに
挟まれた誘電体膜とで形成される静電容量が、イオン化
したドナーを起点とする電気力線を終端させる作用を有
するからである。

【００１１】本発明の電界効果型トランジスタは、フィ
ールドプレート部とチャネル層との間に設ける誘電体膜
の材料として、比誘電率８以上の材料を用いている。こ
のため、誘電体膜を厚くしても高い静電容量の値が得ら
れ、充分な電界緩和効果が得られる。たとえば従来技術
において用いられていたＳｉＯ₂膜と比較して、一定の
静電容量を得るための膜厚を従来の２倍程度とすること
ができる。

【００１２】以上のように、本発明においては、誘電体
膜の厚みを従来よりも厚くすることができるため、誘電
体膜の破壊、電流リークの発生を防止し、素子の耐圧特
性を向上させることができる。

【００１３】また、上記のように高い誘電率を有する誘
電体膜を設けているため、フィールドプレート部の長さ
をあまり長くしなくても充分な電界緩和効果を得ること
ができる。例えばフィールドプレート部の長さをゲート
長よりも短い長さとすることもできる。このため、利得
特性の低下を抑えつつ高い耐圧特性を得ることができ
る。

【００１４】

【発明の実施の形態】本発明において、高誘電体材料
は、酸化アルミニウム（Ａｌ₂Ｏ₃）、窒化アルミニウ
ム、酸化タンタル（Ｔａ₂Ｏ₅）、チタン酸ストロンチウ
ム（ＳｒＴｉＯ₃）、チタン酸バリウム（ＢａＴｉ
Ｏ₃）、チタン酸バリウム・ストロンチウム（Ｂａ_xＳｒ
_1-xＴｉＯ₃（０＜ｘ＜１））、およびタンタル酸ビスマ
ス・ストロンチウム（ＳｒＢｉ₂Ｔａ₂Ｏ₉）からなる群
から選ばれるいずれかの材料であることが好ましい。上
記材料は、成膜性が良好な上、８以上の高い比誘電率を
有しゲート電極下の領域において高い静電容量を実現す
ることができるからである。

【００１５】本発明において、誘電体膜はフィールドプ
レート部の直下の領域にのみ形成されることが好まし
い。たとえば図３（ｄ）のように、ゲート電極５直下に
誘電体膜４が設けられ、ソース電極７−ドレイン電極８
間の他の領域には誘電体膜が設けられていないことが好
ましい。ゲート−ドレイン間における不要な容量の増加
を避け、利得の低下を防止できるからである。

【００１６】上記のように、誘電体膜をフィールドプレ
ート部の直下の領域にのみ形成した場合、チャネル層の
表面の一部または全部がシリコン酸化膜により覆われ、
このシリコン酸化膜とフィールドプレート部との間に誘
電体膜が設けられた構成とすることが好ましい。このよ
うにすることによって、チャネル層がシリコン酸化膜を
介して上部の半導体層と接触することとなり、界面特性
の悪化によるデバイス特性の劣化を防止することができ
る。

【００１７】本発明におけるフィールドプレート部の幅
は、好ましくは０．１μｍ以上、さらに好ましくは０．
１μｍ以上２μｍ以下とする。フィールドプレート部の
幅の値が小さすぎると充分な耐圧特性が得られない場合
がある。一方、フィールドプレート部の幅の値が大きす
ぎると利得特性、高周波特性が低下することがある。

【００１８】本発明において、誘電体膜に高誘電体材料
を用いた場合、誘電体膜の厚みの平均値は、好ましくは
１００〜１５００ｎｍ、さらに好ましくは３００〜１０
００ｎｍである。誘電体膜を厚くしすぎると、電界緩和
効果が小さくなることがある。一方、誘電体膜を薄くし
すぎると絶縁膜の破壊や電流リークが発生することがあ
る。誘電体膜の誘電率の値に応じ、上記範囲から適宜な
値を選択することが好ましい。なお、誘電体膜を多層構
造とする場合は、各層の厚みの和が上記範囲内であるこ
とが好ましい。

【００１９】本発明の電界効果型トランジスタにおい
て、フィールドプレート部と、チャネル層と、これらに
挟まれた絶縁膜とで形成される単位面積あたりの静電容
量は、ゲート電極側がドレイン電極側よりも大きくなっ
ていることが好ましい。このようにすることによって、
フィールドプレート部による電界緩和作用をドレイン側
において緩やかにし、理想的な電界分布とすることがで
きる。このような構成をとった場合、特に、高周波特性
の低下を効果的に抑制することができる。

【００２０】ここで、上記静電容量の大きさは式（１）
のように表される。Ｃ＝εＳ／ｄ（１）（Ｃ：容量 ε：誘電率Ｓ：電極面積ｄ：電極間距
離）したがって、上述の電界効果型トランジスタの構成とし
て、ゲート電極から遠ざかるにつれて、電極間距離ｄ、
電極面積Ｓ、または誘電率εのいずれかを変化させた構
成が考えられる。具体的には以下のものが挙げられる。

【００２１】フィールドプレート部直下の絶縁膜の厚
みは、ゲート電極側がドレイン電極側よりも薄くなって
いる電界効果型トランジスタ。

【００２２】この構成は、電極間距離ｄを変化させるこ
とにより単位面積あたりの静電容量の値を変化させたも
のである。

【００２３】フィールドプレート部に一または二以上
の孔が形成されている電界効果型トランジスタ。

【００２４】この構成は、電極面積Ｓを変化させること
により単位面積あたりの静電容量の値を変化させたもの
である。このような構造のフィールドプレート部の例を
図１０（ｃ）に示す。図のように、孔はフィールドプレ
ート部のドレイン電極側の部分に設けられることが好ま
しい。なお、「孔」とはフィールドプレート部を貫通す
る穴をいい、いかなる形状であってもよい。

【００２５】フィールドプレート部のドレイン電極側
の端部が櫛歯形状を有する電界効果型トランジスタ。

【００２６】この構成は、電極面積Ｓを変化させること
により単位面積あたりの静電容量の値を変化させたもの
である。ここで、櫛歯形状とはフィールドプレート部の
縁の部分が、例えば図１０（ａ）、（ｂ）のように入り
組んだ形状となっていることをいう。ただし図面に示し
た例に限定されるものではなく、電極の実質面積がドレ
イン電極側で狭くなるように縁の部分が入り組んだ形状
となっていればよい。

【００２７】フィールドプレート部直下の絶縁膜の誘
電率が、ゲート電極側から遠ざかるにつれて低くなって
いる電界効果型トランジスタ。

【００２８】この構成は、誘電率εを変化させることに
より単位面積あたりの静電容量の値を変化させたもので
ある。

【００２９】本発明の電界効果型トランジスタにおい
て、フィールドプレート部の下にフロート電極を設ける
こともできる。これにより、フィールドプレート部に対
する印加をオフにしたときでもフロート電極に電子が保
持され、ゲート電極のドレイン側エッジ部の電界集中が
分散・緩和される。フロート電極の材質は、タングステ
ンシリサイド（ＷＳｉ）、アルミニウム、金、チタン／
白金／金などを用いることができ、たとえば、全面に金
属膜を蒸着した後、フォトレジストをマスクとしてイオ
ンミリングにより不要箇所を除去するという方法により
形成することができる。

【００３０】本発明の電界効果型トランジスタにおい
て、前記ゲート電極と前記ドレイン電極との間に、前記
チャネル層の上部に誘電体膜を介して電界制御電極を設
けてもよい。電界制御電極は、イオン化したドナーを起
点とする電気力線を終端させる作用を有し、ゲート電極
のドレイン側エッジ部に発生する電界集中を分散・緩和
し、耐圧特性を向上させる。このため、フィールドプレ
ート部による電界緩和効果との相乗効果が得られ、耐圧
特性がさらに改善される。また、フィールドプレート部
直下の誘電体膜と、電界制御電極の両方を設けた場合、
ゲート電極−ドレイン電極間に理想的な電界分布を形成
することができ、利得特性や高周波特性の低下を最小限
に抑えながら耐圧特性の向上を図ることができる。

【００３１】電界制御電極に用いられる高誘電体材料
は、比誘電率８以上の高誘電体材料であることが好まし
い。たとえば、酸化アルミニウム（Ａｌ₂Ｏ₃）、窒化ア
ルミニウム、酸化タンタル（Ｔａ₂Ｏ₅）、チタン酸スト
ロンチウム（ＳｒＴｉＯ₃）、チタン酸バリウム（Ｂａ
ＴｉＯ₃）、チタン酸バリウム・ストロンチウム（Ｂａ_x
Ｓｒ_1-xＴｉＯ₃（０＜ｘ＜１））、およびタンタル酸ビ
スマス・ストロンチウム（ＳｒＢｉ₂Ｔａ₂Ｏ₉）からな
る群から選ばれるいずれかの材料が好ましく用いられ
る。また、誘電体膜の比誘電率をε、膜厚をｔとしたと
きに、下記（１）または（２）を満たす材料を用いるこ
ともできる。（１）１＜ε＜５、かつ、２５＜ｔ／ε＜７０（２）５≦ε＜８、かつ、１００＜ｔ＜３５０電界制御電極の材質は、タングステンシリサイド（ＷＳ
ｉ）、アルミニウム、金、チタン／白金／金などを用い
ることができ、たとえば、全面に金属膜を蒸着した後、
フォトレジストをマスクとしてイオンミリングにより不
要箇所を除去するという方法により形成することができ
る。

【００３２】電界制御電極は、ゲート電極と接続され同
電位に保たれることが好ましいが、ゲート電極と異なる
独立の電位がかけられていてもよい。特に、電界制御電
極に印加される電圧を適宜調整することによって理想的
な電界分布を形成し、利得特性、高周波特性を良好に保
ちつつゲート電極直下の電界集中を防止し、耐圧特性を
高めることができる。

【００３３】また本発明の電界効果型トランジスタにお
いて、ソース電極と前記ゲート電極との間に、前記チャ
ネル層の上部に誘電体膜を介してサブ電極をさらに設け
てもよい。これによりサブ電極直下の領域を低抵抗化
し、素子の高効率化を図ることができる。

【００３４】サブ電極は電極の材質は、タングステンシ
リサイド（ＷＳｉ）、アルミニウム、金、チタン／白金
／金などを用いることができ、たとえば、全面に金属膜
を蒸着した後、フォトレジストをマスクとしてイオンミ
リングにより不要箇所を除去するという方法により形成
することができる。サブ電極はたとえばドレイン電極と
接続し、プラスの電圧を印加する。これによりサブ電極
直下の領域が低抵抗となって電流が流れやすくなり、素
子の高効率化を図ることができる。

【００３５】本発明の電界効果型トランジスタにおい
て、ゲート電極とドレイン電極との間の距離は、ゲート
電極とソース電極との間の距離よりも長いことが好まし
い。いわゆるオフセット構造と呼ばれるものであり、ゲ
ート電極のドレイン側エッジ部の電界集中をより効果的
に分散、緩和することができる。またフィールドプレー
ト部を形成しやすくなるという製造上の利点もある。ま
た本発明の電界効果型トランジスタは、リセス構造を有
することが好ましい。このようにすることによってゲー
ト電極のドレイン側エッジ部の電界集中をより効果的に
分散・緩和することができる。なおリセス構造とする場
合、多段リセスとすることもできる。

【００３６】本発明の電界効果型トランジスタにおい
て、基板やチャネル層の構成材料として、ＧａＡｓをは
じめとするIII−Ｖ族化合物半導体を用いることができ
る。III−Ｖ族化合物半導体には、ＧａＡｓ、ＡｌＧａ
Ａｓ、ＩｎＰ、ＧａＩｎＡｓＰなどがある。III−V族化
合物半導体からなる材料を用いることで、高速かつ高出
力の電界効果型トランジスタが実現される。

【００３７】

【実施例】（実施例１）本実施例の電界効果型トランジ
スタは、図２（ｇ）に示すように、ゲート電極が庇状の
フィールドプレート部９を備え、このフィールドプレー
ト部９とチャネル層との間に、Ｔａ₂Ｏ₅からなる誘電体
膜４が形成されている。

【００３８】以下、図１、２を参照して、本実施例の電
界効果型トランジスタの製造方法について説明する。

【００３９】まず、半絶縁性のＧａＡｓ基板１上にＭＢ
Ｅ法により、Ｓｉを２×１０¹⁷ｃｍ ^-3ドープしたＮ型Ｇ
ａＡｓチャネル層２（厚さ２３０ｎｍ）、およびＳｉを
５×１０¹⁷ｃｍ^-3ドープしたＮ型ＧａＡｓコンタクト層
３（厚さ１５０ｎｍ）を成長させる（図１（ａ））。

【００４０】つぎにレジスト（図示せず）をマスクとし
て硫酸系または燐酸系の水溶液を用いてチャネル層２、
コンタクト層３をウェットエッチングし、リセスを形成
する（図１（ｂ））。

【００４１】つづいてＣＶＤ法により厚さ３００ｎｍの
Ｔａ₂Ｏ₅からなる誘電体膜４を全面に堆積する（図１
（ｃ））。この誘電体膜４の上にレジスト（不図示）を
形成し、これをマスクとしてゲート電極形成箇所の誘電
体膜４をＣＨＦ₃またはＳＦ₆を用いてドライエッチング
する。次いで誘電体膜４をマスクとして電極形成箇所の
チャネル層２を３０ｎｍ程度エッチングする（図１
（ｄ））。

【００４２】次に、全面に１００ｎｍのＷＳｉ膜、５０
ｎｍのＴｉＮ膜、１５ｎｍのＰｔ膜、４００ｎｍのＡｕ
膜をこの順でスパッタ蒸着し、ゲート金属膜６を形成す
る（図２（ｅ））。その後、ゲート電極形成箇所にのみ
フォトレジストを設け、イオンミリングにより不要箇所
を除去してゲート電極５を形成する（図２（ｆ））。

【００４３】つづいて誘電体膜４の所定箇所をエッチン
グしてコンタクト層３を露出させ、８ｎｍのＮｉ膜、５
０ｎｍのＡｕＧｅ膜、２５０ｎｍのＡｕ膜をこの順で真
空蒸着し、ソース電極７とドレイン電極８とを形成し、
電界効果型トランジスタを完成する（図２（ｇ））。

【００４４】本実施例の電界効果型トランジスタは、フ
ィールドプレート部とチャネル層との間の誘電体膜４の
材料としてＴａ₂Ｏ₅（比誘電率約２０）を用いているた
め、充分な電界緩和効果を得ながら誘電体膜４の膜厚を
厚くすることができる。このため従来技術で問題となっ
ていた誘電体膜の破壊や電流リークの発生が起こりにく
い。

【００４５】本実施例では誘電体膜４の材料としてＴａ
₂Ｏ₅を用いているが、他に窒化シリコン（Ｓｉ₃Ｎ₄）、
酸化アルミニウム（Ａｌ₂Ｏ₃）、チタン酸ストロンチウ
ム（ＳｒＴｉＯ₃）、チタン酸バリウム（ＢａＴｉ
Ｏ₃）、チタン酸バリウム・ストロンチウム（Ｂａ_xＳｒ
_1-xＴｉＯ₃（０＜ｘ＜１））、またはタンタル酸ビスマ
ス・ストロンチウム（ＳｒＢｉ₂Ｔａ₂Ｏ₉）を用いるこ
とができる。このとき、膜厚は選択した材料の誘電率に
応じて適宜な値に設定する。たとえば酸化アルミニウム
（Ａｌ₂Ｏ₃）を用いる場合は、１５０〜３００ｎｍとす
る。

【００４６】なお、本実施例ではチャネル層２、コンタ
クト層３をＭＢＥ法により形成しているが、ＭＯＣＶＤ
法により形成することもできる。

【００４７】（実施例２）本実施例の電界効果型トラン
ジスタは、図３（ｄ）のように、フィールドプレート部
の直下の領域にのみＴａ₂Ｏ₅からなる誘電体膜４が形成
されている。以下、図３を参照して本実施例の電界効果
型トランジスタの製造方法について説明する。

【００４８】まず実施例１と同様にして、半絶縁性Ｇａ
Ａｓ基板１上に、Ｎ型ＧａＡｓチャネル層２、Ｎ型Ｇａ
Ａｓコンタクト層３、誘電体膜４、およびゲート金属膜
６を積層した構造を形成する（図３（ａ））。次にゲー
ト電極形成箇所にのみフォトレジストを設け、イオンミ
リングにより不要箇所を除去してゲート電極５を形成す
る（図３（ｂ））。つづいてゲート電極５の形成された
箇所以外の領域の誘電体膜４をエッチングにより除去す
る（図３（ｃ））。その後、８ｎｍのＮｉ膜、５０ｎｍ
のＡｕＧｅ膜、２５０ｎｍのＡｕ膜をこの順で真空蒸着
し、ソース電極７とドレイン電極８とを形成し、電界効
果型トランジスタを完成する（図３（ｄ））。

【００４９】本実施例の電界効果型トランジスタは、フ
ィールドプレート部の直下の領域にのみＴａ₂Ｏ₅からな
る誘電体膜４が形成されているため、高い耐圧特性を有
しながら良好な利得特性が得られる。

【００５０】（実施例３）本実施例の電界効果型トラン
ジスタは、図５（ｅ）のように、フィールドプレート部
の直下の領域に段差状のＴａ₂Ｏ₅からなる誘電体膜４が
形成されている。

【００５１】以下、図４、５を参照して、本実施例の電
界効果型トランジスタの製造方法について説明する。

【００５２】まず実施例１と同様にして、半絶縁性Ｇａ
Ａｓ基板１上に、Ｎ型ＧａＡｓチャネル層２、Ｎ型Ｇａ
Ａｓコンタクト層３を形成する。次に、Ｔａ₂Ｏ₅からな
る誘電体膜４を形成する（図４（ａ））。誘電体膜４の
膜厚は、３００ｎｍとする。

【００５３】つづいてゲート電極形成箇所以外の領域に
フォトレジスト（不図示）を設け、誘電体膜４をドライ
エッチングする（図４（ｂ））。フォトレジストを剥離
後、これよりも開口部の幅を広くして再びフォトレジス
ト（不図示）を設け、誘電体膜４をドライエッチングす
る（図４（ｃ））。これにより、ゲート電極形成箇所に
段差部分が形成される。

【００５４】次に、全面に１００ｎｍのＷＳｉ膜、５０
ｎｍのＴｉＮ膜、１５ｎｍのＰｔ膜、４００ｎｍのＡｕ
膜をこの順でスパッタ蒸着し、ゲート金属膜６を形成し
た後、不要箇所を除去してゲート電極５を形成する（図
５（ｄ））。

【００５５】次にゲート電極形成箇所以外の領域に形成
された誘電体膜４をエッチングにより除去する。つづい
て８ｎｍのＮｉ膜、５０ｎｍのＡｕＧｅ膜、２５０ｎｍ
のＡｕ膜をこの順で真空蒸着し、ソース電極７とドレイ
ン電極８とを形成し、電界効果型トランジスタを完成す
る（図５（ｅ））。フィールドプレート部下の段差部に
おける誘電体膜４の膜厚は、図中左側の薄膜部では１５
０ｎｍ、右側の厚膜部では３００ｎｍである。

【００５６】本実施例によれば、、フィールドプレート
部直下の領域に段差状のＴａ₂Ｏ₅からなる誘電体膜が形
成されているため、高い耐圧特性を有するとともに、さ
らに良好な高周波特性を有する電界効果型トランジスタ
が得られる。

【００５７】（実施例４）本実施例の電界効果型トラン
ジスタは、図７に示すように、ゲート電極が庇状のフィ
ールドプレート部を備え、このフィールドプレート部と
チャネル層２との間に、２種類の誘電体膜４ａ、４ｂが
形成された構造を有している。誘電体膜４ｂは誘電体膜
４ａよりも比誘電率が低く、フィールドプレート部直下
の領域では、ゲート電極５からドレイン電極８に向かっ
て、誘電体膜の比誘電率（平均値）が下がるとともに厚
みが増加している。このため、フィールドプレート部と
チャネル層２、およびこれらに挟まれた第一の誘電体膜
４ａ、第二の誘電体膜４ｂにより形成される容量は、ド
レイン電極８に向かうにつれて徐々に小さくなってい
る。以下、図６、７を参照して本実施例の電界効果型ト
ランジスタの製造方法について説明する。

【００５８】まず実施例１と同様にして、半絶縁性Ｇａ
Ａｓ基板１上に、Ｎ型ＧａＡｓチャネル層２、Ｎ型Ｇａ
Ａｓコンタクト層３、第一の誘電体膜４ａ、およびゲー
ト金属膜６を積層した構造を形成し、ゲート金属膜６不
要箇所をイオンミリングにより除去してゲート電極５を
形成する（図６（ａ））。第一の誘電体膜４ａの材料
は、Ｔａ₂Ｏ₅とし、膜厚を１５０ｎｍとする。

【００５９】次に全面に第二の誘電体膜４ｂを堆積する
（図６（ｂ））。第二の誘電体膜４ｂの材料は、Ｓｉ₃
Ｎ₄とし、膜厚を１５０ｎｍとする。

【００６０】つづいて全面をドライエッチングし、ゲー
ト電極５上面の第二の誘電体膜４ｂを実質的に完全に除
去する（図６（ｃ））。

【００６１】次に、全面に５０ｎｍのＴｉＮ膜、１５ｎ
ｍのＰｔ膜、４００ｎｍのＡｕ膜をこの順でスパッタ蒸
着し、再度ゲート金属膜６を形成した後、イオンミリン
グにより不要箇所を除去してゲート電極５を形成する
（図６（ｄ））。

【００６２】次にゲート電極を形成箇所以外の領域の第
一および第二の誘電体膜４ａ、４ｂをエッチングにより
除去する。その後、８ｎｍのＮｉ膜、５０ｎｍのＡｕＧ
ｅ膜、２５０ｎｍのＡｕ膜をこの順で真空蒸着し、ソー
ス電極７とドレイン電極８とを形成し、電界効果型トラ
ンジスタを完成する（図７）。

【００６３】本実施例の電界効果型トランジスタは、フ
ィールドプレート部の直下の領域にＴａ₂Ｏ₅とおよびＳ
ｉ₃Ｎ₄からなる誘電体膜が形成されているため、高い耐
圧特性を有しながら良好な利得特性が得られる。

【００６４】また本実施例の電界効果型トランジスタ
は、フィールドプレート部直下の箇所に形成される容量
が、ドレイン電極８に向かうにつれて徐々に小さくなる
構造を有している。このため、フィールドプレート部に
よる電界緩和作用をドレイン側において緩やかにし、理
想的な電界分布とすることができる。このため、高い耐
圧特性を有するとともに、さらに良好な高周波特性を有
する電界効果型トランジスタが得られる。

【００６５】（実施例５）本実施例の電界効果型トラン
ジスタは、図９（ｆ）に示すように、庇状のフィールド
プレート部とチャネル層２との間に、２種類の誘電体膜
４ａ、４ｂが形成された構造を有している。フィールド
プレート部直下の領域において、ゲート電極５からドレ
イン電極８に向かうにつれて平均誘電率が下がってい
く。このためフィールドプレート部とチャネル層２によ
り形成される容量が徐々に小さくなっていく。以下、図
８、９を参照して本実施例の電界効果型トランジスタの
製造方法について説明する。

【００６６】まず実施例１と同様にして、半絶縁性Ｇａ
Ａｓ基板１上に、Ｎ型ＧａＡｓチャネル層２、Ｎ型Ｇａ
Ａｓコンタクト層３、第一の誘電体膜４ａ、およびゲー
ト金属膜６を積層した構造を形成する。次いでゲート金
属膜を全面に堆積した後、不要箇所をイオンミリングに
より除去してゲート電極５を形成する（図８（ａ））。

【００６７】次に全面に第一および第二の誘電体膜４
ａ、４ｂを堆積する（図８（ｂ））。第一の誘電体膜４
ａの材料はＴａ₂Ｏ₅とし、膜厚を１５０ｎｍとする。ま
た、第二の誘電体膜４ｂの材料はＳｉ₃Ｎ₄とし、膜厚を
１５０ｎｍとする。

【００６８】つづいてゲート電極形成箇所のみを開口し
てフォトレジストを形成した（図８（ｃ））。これをマ
スクとしてドライエッチングし、ゲート電極５上面の第
二の誘電体膜４ｂを実質的に完全に除去する（図８
（ｄ））。

【００６９】次に、全面に５０ｎｍのＴｉＮ膜、１５ｎ
ｍのＰｔ膜、４００ｎｍのＡｕ膜をこの順でスパッタ蒸
着し、再度ゲート金属膜６を形成した後、イオンミリン
グにより不要箇所を除去してゲート電極５を形成する
（図９（ｅ））。

【００７０】次にゲート電極形成箇所以外の領域に形成
された第一および第二の誘電体膜４ａ、４ｂをエッチン
グにより除去する。その後、８ｎｍのＮｉ膜、５０ｎｍ
のＡｕＧｅ膜、２５０ｎｍのＡｕ膜をこの順で真空蒸着
し、ソース電極７とドレイン電極８とを形成し、電界効
果型トランジスタを完成する（図９（ｆ））。

【００７１】本実施例の電界効果型トランジスタは、フ
ィールドプレート部の直下の領域にＴａ₂Ｏ₅とおよびＳ
ｉ₃Ｎ₄からなる誘電体膜が形成されているため、高い耐
圧特性を有しながら良好な利得特性が得られる。

【００７２】また本実施例の電界効果型トランジスタ
は、フィールドプレート部直下の箇所に形成される容量
が、ドレイン電極８に向かうにつれて徐々に小さくなる
構造を有している。このため、フィールドプレート部に
よる電界緩和作用をドレイン側において緩やかにし、理
想的な電界分布とすることができる。このため、高周波
特性の低下を最小限に抑えつつ、耐圧特性を向上させる
ことができる。

【００７３】（実施例６）本実施例は、図１０のように
ゲート電極５を種々の形状としたものである。図１０
（ａ）および（ｂ）は、ゲート電極５のドレイン側の端
部を櫛歯形状としたものであり、（ｃ）は、ゲート電極
５のドレイン側の部分に複数の孔を設けたものである。
いずれの形状も、式（１）Ｃ＝εＳ／ｄ（１）（Ｃ：容量 ε：誘電率Ｓ：電極面積ｄ：電極間距
離）において、ドレイン側の電極面積Ｓを小さくするこ
とで、ゲート電極５直下の単位面積当たりの静電容量
が、ゲート側よりもドレイン側の方が小さくなるように
したものである。このようにすることによって、フィー
ルドプレート部による電界緩和作用をドレイン側におい
て緩やかにし、理想的な電界分布とすることができる。
このため、高周波特性の低下を最小限に抑えつつ、耐圧
特性を向上させることができる。

【００７４】なおゲート電極を図１０に示すような種々
の形状とする加工は、周知のエッチング技術等を用いて
行うことができる。

【００７５】（実施例７）本実施例の電界効果型トラン
ジスタは、図１１（ａ）のように、ドレイン電極８とゲ
ート電極５の間に電界制御電極１１を備えている。これ
により耐圧特性がさらに改善される。

【００７６】この電界効果型トランジスタは、実施例２
と同様の工程によりフィールドプレート部直下に誘電体
膜４を有するゲート電極５を形成後、電界制御電極１１
を形成することによって得られる。電界制御電極１１
は、まず全面に５０ｎｍのＴｉ膜、３０ｎｍのＰｔ膜、
２００ｎｍのＡｕ膜をこの順で真空蒸着した後、イオン
ミリングにより不要箇所を除去することにより形成す
る。

【００７７】（実施例８）本実施例の電界効果型トラン
ジスタは、図１１（ｂ）のように、ソース電極７とゲー
ト電極５の間にサブ電極１２を備えている。

【００７８】この電界効果型トランジスタは、実施例２
と同様の工程によりフィールドプレート部直下に誘電体
膜４を有するゲート電極５を形成後、サブ電極１２を形
成することによって得られる。サブ電極１２は、まず全
面に５０ｎｍのＴｉ膜、３０ｎｍのＰｔ膜、２００ｎｍ
のＡｕ膜をこの順で真空蒸着した後、イオンミリングに
より不要箇所を除去することにより形成する。

【００７９】サブ電極１２は、たとえばドレイン電極８
と接続し、プラスの電圧を印加する。これによりサブ電
極１２直下の領域は低抵抗となって電流が流れやすくな
り、素子の高効率化を図ることができる。

【００８０】（実施例９）本実施例の電界効果型トラン
ジスタは、図１３のように、フィールドプレート部９の
下にフロート電極１３を備えている。

【００８１】この電界効果型トランジスタは、実施例１
における図１（ｃ）の工程まで同様に行った後（図１の
誘電体膜ａが図１３の誘電体膜ａに相当する。）、フロ
ート電極１３を構成する金属材料および誘電体膜ｂを堆
積し、ゲート電極形成箇所をエッチングした後、全面に
ゲート金属膜６を形成する。その後の工程は実施例１に
おける図２（ｅ）以降と同様の工程を行うことにより、
図１３のような構造の電界効果型トランジスタを得るこ
とができる。フロート電極を構成する材料は、たとえば
タングステンシリサイド（ＷＳｉ）、アルミニウム、
金、チタン／白金／金などを用いる。

【００８２】本実施例の電界効果型トランジスタは上記
のようにフロート電極を備えているため、フィールドプ
レート部に対する印加をオフにしたときでもフロート電
極に電子が保持され、ゲート電極のドレイン側エッジ部
の電界集中が分散・緩和される。

【００８３】以下の例は、表面にチャネル層が形成され
た半導体基板と、前記半導体基板上に離間して形成され
たソース電極およびドレイン電極と、前記ソース電極と
前記ドレイン電極との間に配置され、前記チャネル層と
ショットキ接合したゲート電極とを有し、前記ゲート電
極は、ドレイン電極側に庇状のフィールドプレート部を
備え、前記フィールドプレート部と前記チャネル層との
間に誘電体膜が設けられ、該誘電体膜の比誘電率をε、
膜厚をｔ（ｎｍ）としたときに、下記（１）または
（２）（１）１＜ε＜５、かつ、２５＜ｔ／ε＜７０（２）５≦ε＜８、かつ、１００＜ｔ＜３５０を満たす電界効果型トランジスタの例である。

【００８４】従来技術においては、充分な電界緩和効果
を得ることと、フィールドプレート部直下の誘電体膜の
破壊・電流リークを防止することを両立させることが困
難であった。この点、上記トランジスタによれば、誘電
体膜の比誘電率と膜厚に着目し、両者の関係を規定する
ことで、かかる課題が解決される。

【００８５】１＜ε＜５を満たす場合において、ｔ／ε
が２５未満であると誘電体膜の破壊・電流リークが発生
する。一方、ｔ／εが７０を超えると充分な電界緩和効
果が得られない。なお、比誘電率および膜厚は、フィー
ルドプレート部直下の誘電体膜の比誘電率および膜厚の
平均値をいう。ここで、フィールドプレート部直下に異
種材料からなる複数の誘電体膜を設けた場合は、ｔ／ε
の値として、下記式で示される換算値（ｔ／ε）_REDを
用いる。（ｔ／ε）_RED ＝ｔ₁／ε₁＋ｔ₂／ε₂＋…＋
ｔ_n／ε_n （ｎは２以上の整数）また、５≦ε＜８を満
たす場合において、ｔが１００未満であると誘電体膜の
破壊・電流リークが発生する。一方、ｔが３５０を超え
ると充分な電界緩和効果が得られない。なお、膜厚は、
フィールドプレート部直下の誘電体膜の膜厚の平均値を
いう。

【００８６】（例１）本例の電界効果型トランジスタ
は、図１６（ｇ）に示すように、ゲート電極が庇状のフ
ィールドプレート部９を備え、このフィールドプレート
部９とチャネル層との間に、ＳｉＯ₂からなる誘電体膜
４’が形成されている。

【００８７】以下、図１５、１６を参照して、本例の電
界効果型トランジスタの製造方法について説明する。

【００８８】まず、半絶縁性のＧａＡｓ基板１上にＭＢ
Ｅ法により、Ｓｉを２×１０¹⁷ｃｍ ^-3ドープしたＮ型Ｇ
ａＡｓチャネル層２（厚さ２３０ｎｍ）、およびＳｉを
５×１０¹⁷ｃｍ^-3ドープしたＮ型ＧａＡｓコンタクト層
３（厚さ１５０ｎｍ）を成長させる（図１５（ａ））。

【００８９】つぎにレジスト（図示せず）をマスクとし
て硫酸系または燐酸系の水溶液を用いてチャネル層２、
コンタクト層３をウェットエッチングし、リセスを形成
する（図１５（ｂ））。

【００９０】つづいてＣＶＤ法により厚さ１５０ｎｍの
ＳｉＯ₂からなる誘電体膜４’を全面に堆積する（図１
５（ｃ））。この誘電体膜４’の上にレジスト（不図
示）を形成し、これをマスクとしてゲート電極形成箇所
の誘電体膜４’をＣＨＦ₃またはＳＦ₆を用いてドライエ
ッチングする。次いで誘電体膜４’をマスクとして電極
形成箇所のチャネル層２を３０ｎｍ程度エッチングする
（図１５（ｄ））。

【００９１】次に、全面に１００ｎｍのＷＳｉ膜、５０
ｎｍのＴｉＮ膜、１５ｎｍのＰｔ膜、４００ｎｍのＡｕ
膜をこの順でスパッタ蒸着し、ゲート金属膜６を形成す
る（図１６（ｅ））。その後、ゲート電極形成箇所にの
みフォトレジストを設け、イオンミリングにより不要箇
所を除去してゲート電極５を形成する（図１６
（ｆ））。

【００９２】つづいて誘電体膜４’の所定箇所をエッチ
ングしてコンタクト層３を露出させ、８ｎｍのＮｉ膜、
５０ｎｍのＡｕＧｅ膜、２５０ｎｍのＡｕ膜をこの順で
真空蒸着し、ソース電極７とドレイン電極８とを形成
し、電界効果型トランジスタを完成する（図１６
（ｇ））。

【００９３】本例の電界効果型トランジスタは、フィー
ルドプレート部とチャネル層との間の誘電体膜４’の材
料としてＳｉＯ₂を用いている。ＳｉＯ₂の比誘電率は
３．９程度であり、誘電体膜４’の膜厚は１５０ｎｍで
ある。したがってｔ／εの値は約３８であり、下記式
（１）および（２）を満たす。（１）１＜ε＜５（２）２５＜ｔ／ε＜７０本例の電界効果型トランジスタは、上記条件を満たす誘
電体膜４’を有しているため、良好な耐圧特性を示し、
かつ、誘電体膜の破壊や電流リークの発生が起こりにく
い。

【００９４】（例２）誘電体膜４’の材料としてＳｉＮ
膜を用い、その膜厚を２００ｎｍとしたこと以外は、前
記例１と同様にして電界効果型トランジスタを完成する
（図１６（ｇ））。

【００９５】ＳｉＮの比誘電率は７程度であり、誘電体
膜４’の膜厚は２００ｎｍであるから、本例の電界効果
型トランジスタは下記式（１）および（２）を満たす。（１）５≦ε＜８（２）１００＜ｔ＜３５０このため本例の電界効果型トランジスタは良好な耐圧特
性を示し、かつ、誘電体膜の破壊や電流リークの発生が
起こりにくい。

【００９６】

【発明の効果】以上説明したように、本発明の電界効果
型トランジスタは、ゲート電極のフィールドプレート部
とチャネル層との間に、比誘電率８以上の誘電体膜が形
成されている。このような高い誘電率を有する材料を用
いているため、充分な電界緩和効果を得ながら誘電体膜
の膜厚を厚くすることができる。このため従来技術で問
題となっていた誘電体膜の破壊や電流リークの発生が起
こりにくい。このため利得特性の低下を抑えながら耐圧
特性を効果的に改善することができる。

【００９７】また、フィールドプレート部、チャネル
層、およびこれらに挟まれた誘電体膜とで形成される単
位面積あたりの静電容量が、ゲート電極から遠ざかるに
つれて小さくなっている構成とすることにより、フィー
ルドプレート部による電界緩和作用をドレイン側におい
て緩やかにし、理想的な電界分布とすることができる。
このため、高周波特性の低下を最小限に抑えつつ、耐圧
特性を向上させることができる。

【００９８】また、ゲート電極とドレイン電極との間に
電界制御電極を設けることにより、フィールドプレート
部による電界緩和効果との相乗効果が得られ、耐圧特性
がさらに改善される。

【００９９】また、ソース電極とゲート電極との間にサ
ブ電極を設けることにより、素子の高効率化が図られ
る。

【図面の簡単な説明】

【図１】本発明の電界効果型トランジスタの断面図であ
る。

【図２】本発明の電界効果型トランジスタの製造方法を
示す工程断面図である。

【図３】本発明の電界効果型トランジスタの製造方法を
示す工程断面図である。

【図４】本発明の電界効果型トランジスタの断面図であ
る。

【図５】本発明の電界効果型トランジスタの断面図およ
びフィールドプレート部の上面図である。

【図６】本発明の電界効果型トランジスタの断面図であ
る。

【図７】本発明の電界効果型トランジスタの製造方法を
示す工程断面図である。

【図８】本発明の電界効果型トランジスタの製造方法を
示す工程断面図である。

【図９】本発明の電界効果型トランジスタの断面図であ
る。

【図１０】本発明の電界効果型トランジスタの断面図で
ある。

【図１１】本発明の電界効果型トランジスタの断面図で
ある。

【図１２】従来の電界効果型トランジスタの断面図であ
る。

【図１３】本発明の電界効果型トランジスタの断面図で
ある。

【図１４】従来の電界効果型トランジスタにおけるゲー
ト下端の電界集中を説明するための図である。

【図１５】本発明の電界効果型トランジスタの製造方法
を示す工程断面図である。

【図１６】電界効果型トランジスタの製造方法の例を示
す工程断面図である。

【符号の説明】

１ＧａＡｓ基板２チャネル層３コンタクト層４誘電体膜４’ 誘電体膜４ａ第一の誘電体膜４ｂ第二の誘電体膜５ゲート電極６ゲート金属膜７ソース電極８ドレイン電極９フィールドプレート部１０フォトレジスト１１電界制御電極１２サブ電極１３フロート電極１４絶縁膜３１ＧａＡｓ基板３２チャネル層３３コンタクト層３４誘電体

───────────────────────────────────────────────────── フロントページの続き (72)発明者梨本泰信東京都港区芝五丁目７番１号日本電気株式会社内 (72)発明者麻埜和則東京都港区芝五丁目７番１号日本電気株式会社内 (72)発明者三好陽介東京都港区芝五丁目７番１号日本電気株式会社内 (72)発明者望月康則東京都港区芝五丁目７番１号日本電気株式会社内

Claims

【特許請求の範囲】

【請求項１】表面にチャネル層が形成された半導体基
板と、前記半導体基板上に離間して形成されたソース電
極およびドレイン電極と、前記ソース電極と前記ドレイ
ン電極との間に配置され、前記チャネル層とショットキ
接合したゲート電極とを有し、前記ゲート電極は、ドレ
イン電極側に庇状のフィールドプレート部を備え、前記
フィールドプレート部と前記チャネル層との間に、比誘
電率８以上の高誘電体材料からなる誘電体膜が設けられ
たことを特徴とする電界効果型トランジスタ。
【請求項２】前記高誘電体材料は、酸化アルミニウム
（Ａｌ₂Ｏ₃）、窒化アルミニウム、酸化タンタル（Ｔａ
₂Ｏ₅）、チタン酸ストロンチウム（ＳｒＴｉＯ₃）、チ
タン酸バリウム（ＢａＴｉＯ₃）、チタン酸バリウム・
ストロンチウム（Ｂａ_xＳｒ_1-xＴｉＯ₃（０＜ｘ＜
１））、およびタンタル酸ビスマス・ストロンチウム
（ＳｒＢｉ₂Ｔａ₂Ｏ₉）からなる群から選ばれるいずれ
かの材料であることを特徴とする請求項１に記載の電界
効果型トランジスタ。
【請求項３】前記チャネル層の表面の少なくとも一部
がシリコン酸化膜により覆われ、該シリコン酸化膜と前
記フィールドプレート部との間に前記誘電体膜が設けら
れたことを特徴とする請求項１または２に記載の電界効
果型トランジスタ。
【請求項４】前記誘電体膜の厚みが、１００ｎｍ以上
１５００ｎｍ以下であることを特徴とする請求項１乃至
３いずれかに記載の電界効果型トランジスタ。
【請求項５】前記誘電体膜は、前記フィールドプレー
ト部の直下の領域にのみ形成されたことを特徴とする請
求項１乃至４いずれかに記載の電界効果型トランジス
タ。
【請求項６】前記ゲート電極と前記ドレイン電極との
間に、前記チャネル層の上部に誘電体膜を介して電界制
御電極がさらに設けられたことを特徴とする請求項１乃
至５いずれかに記載の電界効果型トランジスタ。
【請求項７】前記チャネル層は、III−V族化合物半導
体からなることを特徴とする請求項１乃至６いずれかに
記載の電界効果型トランジスタ。
【請求項８】リセス構造を有することを特徴とする請
求項１乃至７いずれかに記載の電界効果型トランジス
タ。