JP2001237250A - 半導体装置 - Google Patents
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- JP2001237250A JP2001237250A JP2000044039A JP2000044039A JP2001237250A JP 2001237250 A JP2001237250 A JP 2001237250A JP 2000044039 A JP2000044039 A JP 2000044039A JP 2000044039 A JP2000044039 A JP 2000044039A JP 2001237250 A JP2001237250 A JP 2001237250A
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Abstract
(57)【要約】
【課題】動作層の上に絶縁膜を付けてゲート電極と共に
フィールドプレートを設けてドレイン電圧によるゲート
−ドレイン間の電界を緩和する構造のＦＥＴにおいて
は、例えばドレイン電圧を２０Ｖにし、高温通電試験を
行うと、フィールドプレート端での電界が、数１００ｋ
Ｖ／ｃｍ以上と高く、これによって絶縁膜が分解反応を
起こし、ゲート電流が短期間のうちに増加してしまうと
いう問題があった。 【解決手段】フィールドプレート６のドレイン側側面近
傍に、ゲート電極５及びフィールドプレート６の下敷き
となる酸化膜の薄い領域１３を形成しておくことによ
り、高温長時間通電時にフィールドプレート６端部とド
レイン間に印加される電界を緩和でき、半導体装置とし
ての信頼性を向上させることが可能となる。
フィールドプレートを設けてドレイン電圧によるゲート
−ドレイン間の電界を緩和する構造のＦＥＴにおいて
は、例えばドレイン電圧を２０Ｖにし、高温通電試験を
行うと、フィールドプレート端での電界が、数１００ｋ
Ｖ／ｃｍ以上と高く、これによって絶縁膜が分解反応を
起こし、ゲート電流が短期間のうちに増加してしまうと
いう問題があった。 【解決手段】フィールドプレート６のドレイン側側面近
傍に、ゲート電極５及びフィールドプレート６の下敷き
となる酸化膜の薄い領域１３を形成しておくことによ
り、高温長時間通電時にフィールドプレート６端部とド
レイン間に印加される電界を緩和でき、半導体装置とし
ての信頼性を向上させることが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特
に、ヘテロ接合型の電界効果トランジスタの高温長時間
通電時における信頼性の向上に関するものである。
に、ヘテロ接合型の電界効果トランジスタの高温長時間
通電時における信頼性の向上に関するものである。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）におい
て、年々高出力化の要望が高まっているが、ＦＥＴのゲ
ート幅を大きくして出力を増やすと、ＦＥＴのインピー
ダンスが低下するため整合回路の損失が増加し、良好な
出力特性を得ることが困難となる。
て、年々高出力化の要望が高まっているが、ＦＥＴのゲ
ート幅を大きくして出力を増やすと、ＦＥＴのインピー
ダンスが低下するため整合回路の損失が増加し、良好な
出力特性を得ることが困難となる。
【０００３】したがって、ゲート幅を増やさずに出力を
増やす方法として、動作時のドレイン電圧を高くする試
みがなされている。その試みの一つとして、ゲート・ド
レイン間にフィールドプレートを設けるフィールドプレ
ート−ＦＥＴも有望な構造となっている（特開昭６３ー
８７７７３号公報）。この構造の断面図を図３（ａ）に
示す。
増やす方法として、動作時のドレイン電圧を高くする試
みがなされている。その試みの一つとして、ゲート・ド
レイン間にフィールドプレートを設けるフィールドプレ
ート−ＦＥＴも有望な構造となっている（特開昭６３ー
８７７７３号公報）。この構造の断面図を図３（ａ）に
示す。
【０００４】ＦＥＴは、ＧａＡｓ基板１０１、ＧａＡｓ
動作層１０２、ｎ+型ＧａＡｓ層１０３、ＳｉＯ2膜１０
４、ゲート電極１０５、フィールドプレート１０６、ｎ
+型ソースコンタクト層１１０、ｎ+型ドレインコンタク
ト層１１１、ゲート電極開口部１１２（ソース電極及び
ドレイン電極は、ｎ+型ソースコンタクト層１１０及び
ｎ+型ドレインコンタクト層１１１の上のＳｉＯ2膜１０
４に開口したそれぞれソースコンタクト及びドレインコ
ンタクトに設けられて、ｎ+型ソースコンタクト層１１
０及びｎ+型ドレインコンタクト層１１１を外部と接続
するが、本発明とは関係のない部分であるので、図示及
び説明は省略している）。
動作層１０２、ｎ+型ＧａＡｓ層１０３、ＳｉＯ2膜１０
４、ゲート電極１０５、フィールドプレート１０６、ｎ
+型ソースコンタクト層１１０、ｎ+型ドレインコンタク
ト層１１１、ゲート電極開口部１１２（ソース電極及び
ドレイン電極は、ｎ+型ソースコンタクト層１１０及び
ｎ+型ドレインコンタクト層１１１の上のＳｉＯ2膜１０
４に開口したそれぞれソースコンタクト及びドレインコ
ンタクトに設けられて、ｎ+型ソースコンタクト層１１
０及びｎ+型ドレインコンタクト層１１１を外部と接続
するが、本発明とは関係のない部分であるので、図示及
び説明は省略している）。
【０００５】
【発明が解決しようとする課題】しかしながら、フィー
ルドプレート−ＦＥＴにおいて例えばドレイン電圧を２
０Ｖにし、高温通電試験を行うとゲート電流が短期間の
うちに増加してしまうという問題があった。
ルドプレート−ＦＥＴにおいて例えばドレイン電圧を２
０Ｖにし、高温通電試験を行うとゲート電流が短期間の
うちに増加してしまうという問題があった。
【０００６】この原因は、フィールドプレート１０６端
での電界１１８が、数１００ｋＶ／ｃｍ以上と高く、こ
れによって絶縁膜が分解反応を起こし、破壊に至るもの
と考えられる。
での電界１１８が、数１００ｋＶ／ｃｍ以上と高く、こ
れによって絶縁膜が分解反応を起こし、破壊に至るもの
と考えられる。
【０００７】本発明の目的は、フィールドプレートを用
いた電界効果トランジスタにおいて、トランジスタの通
電時にフィールドプレートとドレイン間に掛かる電界を
緩和する構造を提供することにある。
いた電界効果トランジスタにおいて、トランジスタの通
電時にフィールドプレートとドレイン間に掛かる電界を
緩和する構造を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
動作層と、前記動作層と同じ導電型の不純物を高濃度に
含み、前記動作層の両側に位置するソースコンタクト層
及びドレインコンタクト層と、前記ソースコンタクト層
と前記ドレインコンタクト層との間に開口部を有し、か
つ、少なくとも前記ソースコンタクト層と前記ドレイン
コンタクト層との間に挟まれた前記動作層の表面を覆う
絶縁膜と、少なくとも前記開口部を覆うゲート電極とを
備える半導体装置であって、前記ソースコンタクト層と
前記ドレインコンタクト層との間の前記絶縁膜上にあっ
て、前記ゲート電極と前記ドレインコンタクト層との間
に前記ゲート電極と連結するフィールドプレートを有
し、かつ、前記フィールドプレートの下方から前記ドレ
インコンタクト層に到る領域において前記絶縁膜が少な
くとも絶縁膜厚の薄い部分を有することを特徴とし、前
記絶縁膜の薄い部分が、前記フィールドプレートの前記
ドレインコンタクト層側の側面直下から前記フィールド
プレートと前記ドレインコンタクト層との間の位置に渡
って設けられる、或いは、前記絶縁膜の薄い部分が、少
なくとも前記フィールドプレートの前記ドレインコンタ
クト層側の側面直下から前記ドレインコンタクト層の前
記フィールドプレート側端部に渡って設けられる、或い
は、前記絶縁膜の薄い部分が、前記フィールドプレート
の中央部下から前記フィールドプレートと前記ドレイン
コンタクト層との間の位置に渡って設けられる、という
もので、前記ソースコンタクト層と前記ドレインコンタ
クト層との間で、前記ゲート電極及び前記フィールドプ
レートをチャネル長方向に切断したとき、前記ゲート電
極と前記フィールドプレートとは互いに離間している
か、又は、前記ゲート電極と前記フィールドプレートと
は連結している、というものである。
動作層と、前記動作層と同じ導電型の不純物を高濃度に
含み、前記動作層の両側に位置するソースコンタクト層
及びドレインコンタクト層と、前記ソースコンタクト層
と前記ドレインコンタクト層との間に開口部を有し、か
つ、少なくとも前記ソースコンタクト層と前記ドレイン
コンタクト層との間に挟まれた前記動作層の表面を覆う
絶縁膜と、少なくとも前記開口部を覆うゲート電極とを
備える半導体装置であって、前記ソースコンタクト層と
前記ドレインコンタクト層との間の前記絶縁膜上にあっ
て、前記ゲート電極と前記ドレインコンタクト層との間
に前記ゲート電極と連結するフィールドプレートを有
し、かつ、前記フィールドプレートの下方から前記ドレ
インコンタクト層に到る領域において前記絶縁膜が少な
くとも絶縁膜厚の薄い部分を有することを特徴とし、前
記絶縁膜の薄い部分が、前記フィールドプレートの前記
ドレインコンタクト層側の側面直下から前記フィールド
プレートと前記ドレインコンタクト層との間の位置に渡
って設けられる、或いは、前記絶縁膜の薄い部分が、少
なくとも前記フィールドプレートの前記ドレインコンタ
クト層側の側面直下から前記ドレインコンタクト層の前
記フィールドプレート側端部に渡って設けられる、或い
は、前記絶縁膜の薄い部分が、前記フィールドプレート
の中央部下から前記フィールドプレートと前記ドレイン
コンタクト層との間の位置に渡って設けられる、という
もので、前記ソースコンタクト層と前記ドレインコンタ
クト層との間で、前記ゲート電極及び前記フィールドプ
レートをチャネル長方向に切断したとき、前記ゲート電
極と前記フィールドプレートとは互いに離間している
か、又は、前記ゲート電極と前記フィールドプレートと
は連結している、というものである。
【０００９】最後に、上記の半導体装置の形態の一つと
して、前記絶縁膜がシリコン酸化膜である、というもの
である。
して、前記絶縁膜がシリコン酸化膜である、というもの
である。
【００１０】
【発明の実施の形態】本発明の実施形態について説明す
る前に、まず、本発明の特徴を簡単に記しておく。電界
効果ドランジスタにおいてゲート・ドレイン（Ｇ−Ｄ）
間の絶縁膜上に設けられたフィールドプレート（フィー
ルドプレート）のドレイン側の絶縁膜に凹部を設けるこ
とにより、フィールドプレート電極端での電界集中を緩
和させ、動作中での絶縁膜破壊を防止することを特徴と
する。
る前に、まず、本発明の特徴を簡単に記しておく。電界
効果ドランジスタにおいてゲート・ドレイン（Ｇ−Ｄ）
間の絶縁膜上に設けられたフィールドプレート（フィー
ルドプレート）のドレイン側の絶縁膜に凹部を設けるこ
とにより、フィールドプレート電極端での電界集中を緩
和させ、動作中での絶縁膜破壊を防止することを特徴と
する。
【００１１】次に、本発明の第１の実施形態について、
ＦＥＴの断面図を示した図１を用いて説明する。
ＦＥＴの断面図を示した図１を用いて説明する。
【００１２】まず、ＧａＡｓ基板１上に、例えばＭＢＥ
法でＧａＡｓ動作層２を形成し、続いて高濃度の不純物
を含むｎ+型ＧａＡｓ層３を成長させて、ＧａＡｓウェ
ーハを用意する。
法でＧａＡｓ動作層２を形成し、続いて高濃度の不純物
を含むｎ+型ＧａＡｓ層３を成長させて、ＧａＡｓウェ
ーハを用意する。
【００１３】次に、例えば硫酸と過酸化水素を混合した
溶液で選択的にｎ+型ＧａＡｓ層３をエッチング除去し
てｎ+型ソースコンタクト層１０及びｎ+型ドレインコン
タクト層１１を形成し、続いて、例えばプラズマＣＶＤ
法でＳｉＯ2膜４を０．４μｍの厚さに成長する（図１
（ａ））。
溶液で選択的にｎ+型ＧａＡｓ層３をエッチング除去し
てｎ+型ソースコンタクト層１０及びｎ+型ドレインコン
タクト層１１を形成し、続いて、例えばプラズマＣＶＤ
法でＳｉＯ2膜４を０．４μｍの厚さに成長する（図１
（ａ））。
【００１４】次に、ゲートとなる領域のＳｉＯ2膜４
を、例えばＣＦ4をベースとするドライエッチング法で
除去してゲート電極開口部１２を形成した後、ゲート電
極開口部１２を含むＳｉＯ2膜４表面にＷＳｉ、続いて
金をスパッタ法で連続成長する。
を、例えばＣＦ4をベースとするドライエッチング法で
除去してゲート電極開口部１２を形成した後、ゲート電
極開口部１２を含むＳｉＯ2膜４表面にＷＳｉ、続いて
金をスパッタ法で連続成長する。
【００１５】続いて、レジスト（図示せず）をマスクと
してゲート領域部及びゲート・ドレイン間の領域にＷＳ
ｉ及び金が残るように、例えばミリング法で不要部分を
除去する。これによりゲート電極５及びフィールドプレ
ート６が形成される（図１（ｂ））。
してゲート領域部及びゲート・ドレイン間の領域にＷＳ
ｉ及び金が残るように、例えばミリング法で不要部分を
除去する。これによりゲート電極５及びフィールドプレ
ート６が形成される（図１（ｂ））。
【００１６】次に、フィールドプレート６のドレイン方
向の側面に接して幅が、例えば０．２μｍの隙間のみが
開口されたレジスト７を形成した後、例えばＣＦ4ガス
をベースとするドライエッチング法でＳｉＯ2膜４を表
面から０．２μｍエッチングし、ＳｉＯ2膜凹部１３を
形成する。ドライエッチングは異方性があり、ＳｉＯ2
膜４をほぼ垂直に開口することができる（図１
（ｃ））。
向の側面に接して幅が、例えば０．２μｍの隙間のみが
開口されたレジスト７を形成した後、例えばＣＦ4ガス
をベースとするドライエッチング法でＳｉＯ2膜４を表
面から０．２μｍエッチングし、ＳｉＯ2膜凹部１３を
形成する。ドライエッチングは異方性があり、ＳｉＯ2
膜４をほぼ垂直に開口することができる（図１
（ｃ））。
【００１７】最後に、レジスト７を除去した後、新たに
別のレジストをマスクとして（図示せず）ｎ+型ソース
コンタクト層１０及びｎ+型ドレインコンタクト層１１
の上のＳｉＯ2膜４を、例えばＨＦ系の溶液で選択的に
除去してソースコンタクト及びドレインコンタクト（共
に図示省略）を形成し、さらに、ソースコンタクト及び
ドレインコンタクトにより露出した、それぞれｎ+型ソ
ースコンタクト層１０及びｎ+型ドレインコンタクト層
１１の表面にＡｕＧｅＮｉからなるオーミック電極材を
蒸着し、そしてアロイすることによりソース電極及びド
レイン電極（共に図示省略）を形成するとＦＥＴの製造
は完成する（図２（ａ））。
別のレジストをマスクとして（図示せず）ｎ+型ソース
コンタクト層１０及びｎ+型ドレインコンタクト層１１
の上のＳｉＯ2膜４を、例えばＨＦ系の溶液で選択的に
除去してソースコンタクト及びドレインコンタクト（共
に図示省略）を形成し、さらに、ソースコンタクト及び
ドレインコンタクトにより露出した、それぞれｎ+型ソ
ースコンタクト層１０及びｎ+型ドレインコンタクト層
１１の表面にＡｕＧｅＮｉからなるオーミック電極材を
蒸着し、そしてアロイすることによりソース電極及びド
レイン電極（共に図示省略）を形成するとＦＥＴの製造
は完成する（図２（ａ））。
【００１８】以上のように形成した電界効果トランジス
タの平面図は、図２（ｂ）の如くなっており、図２
（ａ）は図２（ｂ）の切断線Ａ−Ａ’に沿った断面図で
ある。
タの平面図は、図２（ｂ）の如くなっており、図２
（ａ）は図２（ｂ）の切断線Ａ−Ａ’に沿った断面図で
ある。
【００１９】又、このようにして得られた電界効果トラ
ンジスタは、フィールドプレートの横のＳｉＯ2膜４に
ＳｉＯ2膜凹部１３を有し、平面的には、ＳｉＯ2膜４に
ＳｉＯ2膜４の厚さを薄くしたストライプ状の溝を有す
ることを特徴としている。
ンジスタは、フィールドプレートの横のＳｉＯ2膜４に
ＳｉＯ2膜凹部１３を有し、平面的には、ＳｉＯ2膜４に
ＳｉＯ2膜４の厚さを薄くしたストライプ状の溝を有す
ることを特徴としている。
【００２０】ＳｉＯ2膜に凹部がない場合は、図３
（ａ）に示すようにフィールドプレートの角の電界１１
８は高くなり、凹部があると図３（ｂ）の電界１８で示
すような電気力線になり、電界が緩和される。
（ａ）に示すようにフィールドプレートの角の電界１１
８は高くなり、凹部があると図３（ｂ）の電界１８で示
すような電気力線になり、電界が緩和される。
【００２１】図４に、従来例の凹型がないフィールドプ
レート−ＦＥＴと本発明のフィールドプレート−ＦＥＴ
の長期高温通電試験を示す。長期高温通電試験の条件は
ドレイン電圧Ｖｄｓ＝２０Ｖ、チャネル温度Ｔｃｈ＝２
８０℃で行った。ＦＥＴのゲート電流（Ｉｇ）は、従来
例の構造、本発明の構造ともに、初期Ｉｇは数ｎＡであ
ったのが、従来例の構造では高温通電試験開始後２０時
間経過した時点で２０ｕＡに増加する劣化が見られた。
一方、本発明構造では２００時間経過した時点でもＩｇ
の増加は見られなかった。従来構造におけるＩｇの増加
はドレイン側のフィールドプレート端での高電界により
フィールドプレート下のＳｉＯ2膜が破壊したためであ
り、電界が緩和された本構造では破壊が抑制されてい
る。
レート−ＦＥＴと本発明のフィールドプレート−ＦＥＴ
の長期高温通電試験を示す。長期高温通電試験の条件は
ドレイン電圧Ｖｄｓ＝２０Ｖ、チャネル温度Ｔｃｈ＝２
８０℃で行った。ＦＥＴのゲート電流（Ｉｇ）は、従来
例の構造、本発明の構造ともに、初期Ｉｇは数ｎＡであ
ったのが、従来例の構造では高温通電試験開始後２０時
間経過した時点で２０ｕＡに増加する劣化が見られた。
一方、本発明構造では２００時間経過した時点でもＩｇ
の増加は見られなかった。従来構造におけるＩｇの増加
はドレイン側のフィールドプレート端での高電界により
フィールドプレート下のＳｉＯ2膜が破壊したためであ
り、電界が緩和された本構造では破壊が抑制されてい
る。
【００２２】次に、本発明の第２の実施形態を図５
（ａ）を参照して説明する。本実施形態では、ゲートと
フィールドプレートが一体となった構造となっていて、
それ以外は、第１の実施形態と同じであるので詳細な説
明は省略する。
（ａ）を参照して説明する。本実施形態では、ゲートと
フィールドプレートが一体となった構造となっていて、
それ以外は、第１の実施形態と同じであるので詳細な説
明は省略する。
【００２３】即ち、ＦＥＴは、ＧａＡｓ基板２１、Ｇａ
Ａｓ動作層２２、ｎ+型ＧａＡｓ層２３、ＳｉＯ2膜２
４、ゲート電極２５、ｎ+型ソースコンタクト層３０、
ｎ+型ドレインコンタクト層３１、ゲート電極開口部３
２、ＳｉＯ2膜凹部３３から構成され、ゲート電極２５
がフィールドプレートを兼ねる構造となっている。ゲー
ト電極とフィールドプレートとが一体となった構造にお
いても、凹型の溝を形成することにより電界集中が緩和
される。
Ａｓ動作層２２、ｎ+型ＧａＡｓ層２３、ＳｉＯ2膜２
４、ゲート電極２５、ｎ+型ソースコンタクト層３０、
ｎ+型ドレインコンタクト層３１、ゲート電極開口部３
２、ＳｉＯ2膜凹部３３から構成され、ゲート電極２５
がフィールドプレートを兼ねる構造となっている。ゲー
ト電極とフィールドプレートとが一体となった構造にお
いても、凹型の溝を形成することにより電界集中が緩和
される。
【００２４】次に、本発明の第３の実施形態を図５
（ｂ）を参照して説明する。第１の実施形態において
は、ＳｉＯ2膜の薄い部分が、フィールドプレートのド
レイン側の側面から一定の領域に限定されたが、本実施
形態では、ＳｉＯ2膜の薄い部分が、少なくともフィー
ルドプレートとｎ+型ドレインコンタクト層との間の領
域に形成される構造となっていて、それ以外は、第１の
実施形態と同じであるので詳細な説明は省略する。
（ｂ）を参照して説明する。第１の実施形態において
は、ＳｉＯ2膜の薄い部分が、フィールドプレートのド
レイン側の側面から一定の領域に限定されたが、本実施
形態では、ＳｉＯ2膜の薄い部分が、少なくともフィー
ルドプレートとｎ+型ドレインコンタクト層との間の領
域に形成される構造となっていて、それ以外は、第１の
実施形態と同じであるので詳細な説明は省略する。
【００２５】即ち、ＦＥＴは、ＧａＡｓ基板４１、Ｇａ
Ａｓ動作層４２、ｎ+型ＧａＡｓ層４３、ＳｉＯ2膜４
４、ゲート電極４５、フィールドプレート４６、ｎ+型
ソースコンタクト層５０、ｎ+型ドレインコンタクト層
５１、ゲート電極開口部５２、ＳｉＯ2膜薄膜部５３か
ら構成され、ＳｉＯ2膜薄膜部５３がドレイン電極（図
示せず）端部まで続く構造となっている。この構造にお
いても、ドレインに電圧が印加されたとき、ＳｉＯ2膜
薄膜部の存在によりフィールドプレートのドレイン側端
部での電界集中を緩和することができる。
Ａｓ動作層４２、ｎ+型ＧａＡｓ層４３、ＳｉＯ2膜４
４、ゲート電極４５、フィールドプレート４６、ｎ+型
ソースコンタクト層５０、ｎ+型ドレインコンタクト層
５１、ゲート電極開口部５２、ＳｉＯ2膜薄膜部５３か
ら構成され、ＳｉＯ2膜薄膜部５３がドレイン電極（図
示せず）端部まで続く構造となっている。この構造にお
いても、ドレインに電圧が印加されたとき、ＳｉＯ2膜
薄膜部の存在によりフィールドプレートのドレイン側端
部での電界集中を緩和することができる。
【００２６】次に、本発明の第４の実施形態を図５
（ｃ）を参照して説明する。本実施形態では、フィール
ドプレートの下にＳｉＯ2膜の凹部の一部が入り込み、
フィールドプレートがＳｉＯ2膜の凹部の庇となってい
て、それ以外は、第１の実施形態と同じであるので詳細
な説明は省略する。
（ｃ）を参照して説明する。本実施形態では、フィール
ドプレートの下にＳｉＯ2膜の凹部の一部が入り込み、
フィールドプレートがＳｉＯ2膜の凹部の庇となってい
て、それ以外は、第１の実施形態と同じであるので詳細
な説明は省略する。
【００２７】即ち、ＦＥＴは、ＧａＡｓ基板６１、Ｇａ
Ａｓ動作層６２、ｎ+型ＧａＡｓ層６３、ＳｉＯ2膜６
４、ゲート電極６５、フィールドプレート６６、ｎ+型
ソースコンタクト層７０、ｎ+型ドレインコンタクト層
７１、ゲート電極開口部７２、ＳｉＯ2膜凹部７３から
構成され、フィールドプレート６６がＳｉＯ2膜６４上
にはみ出し、ＳｉＯ2膜凹部７３に対して庇となってい
る。
Ａｓ動作層６２、ｎ+型ＧａＡｓ層６３、ＳｉＯ2膜６
４、ゲート電極６５、フィールドプレート６６、ｎ+型
ソースコンタクト層７０、ｎ+型ドレインコンタクト層
７１、ゲート電極開口部７２、ＳｉＯ2膜凹部７３から
構成され、フィールドプレート６６がＳｉＯ2膜６４上
にはみ出し、ＳｉＯ2膜凹部７３に対して庇となってい
る。
【００２８】この構造では、特に、後にＦＥＴ上のＳｉ
Ｏ2膜６４の上全面に第２の絶縁膜を形成しても、フィ
ールドプレート６６がＳｉＯ2膜凹部７３に対して庇と
なっているため、庇下に隙間が形成され、フィールドプ
レート下にＳｉＯ2膜の薄い領域を確保できるというメ
リットがあり、第２の絶縁膜を堆積しても、ＳｉＯ2膜
薄膜部の存在によりフィールドプレートのドレイン側端
部での電界集中を緩和することができるという効果を保
持できる。
Ｏ2膜６４の上全面に第２の絶縁膜を形成しても、フィ
ールドプレート６６がＳｉＯ2膜凹部７３に対して庇と
なっているため、庇下に隙間が形成され、フィールドプ
レート下にＳｉＯ2膜の薄い領域を確保できるというメ
リットがあり、第２の絶縁膜を堆積しても、ＳｉＯ2膜
薄膜部の存在によりフィールドプレートのドレイン側端
部での電界集中を緩和することができるという効果を保
持できる。
【００２９】
【発明の効果】上述のように、本発明の半導体装置を用
いれば、ゲート電極の近傍にフィールドプレートを設け
てドレインの耐圧を上げる構造において、フィールドプ
レートのドレイン側側面近傍に、ゲート電極及びフィー
ルドプレートの下敷きとなる酸化膜の薄い領域を形成し
ておくことにより、高温長時間通電時にフィールドプレ
ート端部とドレイン間に印加される電界を緩和でき、半
導体装置としての信頼性を向上させることが可能とな
る。
いれば、ゲート電極の近傍にフィールドプレートを設け
てドレインの耐圧を上げる構造において、フィールドプ
レートのドレイン側側面近傍に、ゲート電極及びフィー
ルドプレートの下敷きとなる酸化膜の薄い領域を形成し
ておくことにより、高温長時間通電時にフィールドプレ
ート端部とドレイン間に印加される電界を緩和でき、半
導体装置としての信頼性を向上させることが可能とな
る。
【図１】本発明の第１の実施形態の半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図２】（ａ）は、図１に続く製造工程を示す断面図で
あり、（ｂ）は（ａ）の平面図である。
あり、（ｂ）は（ａ）の平面図である。
【図３】本発明の第１の実施形態の半導体装置と従来の
半導体装置のフィールドプレートに掛かる電界の違いを
示す断面模式図である。
半導体装置のフィールドプレートに掛かる電界の違いを
示す断面模式図である。
【図４】本発明の半導体装置及び従来の半導体装置を長
時間通電したときのゲートリーク電流の変化の様子を示
すグラフである。
時間通電したときのゲートリーク電流の変化の様子を示
すグラフである。
【図５】本発明の第２、３、４の実施形態の半導体装置
を示す断面図である。
を示す断面図である。
１、２１、４１、６１、１０１ ＧａＡｓ基板 ２、２２、４２、６２、１０２ ＧａＡｓ動作層 ４、２４，４４、６４、１０４ ＳｉＯ2膜 ５、２５、４５、６５、１０５ ゲート電極 ６、２６、４６、６６、１０６ フィールドプレート ７ レジスト １０、３０、５０、７０、１１０ ｎ+型ソースコン
タクト層 １１、３１、５１、７１、１１１ ｎ+型ドレインコ
ンタクト層 １２、３２、５２、７２、１１２ ゲート電極開口部 １３、３３、７３ ＳｉＯ2膜凹部 １８、１１８ 電界 ５３ ＳｉＯ2膜薄膜部
タクト層 １１、３１、５１、７１、１１１ ｎ+型ドレインコ
ンタクト層 １２、３２、５２、７２、１１２ ゲート電極開口部 １３、３３、７３ ＳｉＯ2膜凹部 １８、１１８ 電界 ５３ ＳｉＯ2膜薄膜部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F102 FA01 FA02 FA09 GB01 GC01 GD01 GJ05 GL05 GN05 GR04 GR06 GR13 GT05 GV05 GV07 HC17
Claims (7)
- 【請求項１】 動作層と、前記動作層と同じ導電型の不
純物を高濃度に含み、前記動作層の両側に位置するソー
スコンタクト層及びドレインコンタクト層と、前記ソー
スコンタクト層と前記ドレインコンタクト層との間に開
口部を有し、かつ、少なくとも前記ソースコンタクト層
と前記ドレインコンタクト層との間に挟まれた前記動作
層の表面を覆う絶縁膜と、少なくとも前記開口部を覆う
ゲート電極とを備える半導体装置であって、前記ソース
コンタクト層と前記ドレインコンタクト層との間の前記
絶縁膜上にあって、前記ゲート電極と前記ドレインコン
タクト層との間に前記ゲート電極と連結するフィールド
プレートを有し、かつ、前記フィールドプレートの下方
から前記ドレインコンタクト層に到る領域において前記
絶縁膜が少なくとも絶縁膜厚の薄い部分を有することを
特徴とする半導体装置。 - 【請求項２】 前記絶縁膜の薄い部分が、前記フィール
ドプレートの前記ドレインコンタクト層側の側面直下か
ら前記フィールドプレートと前記ドレインコンタクト層
との間の位置に渡って設けられる請求項１記載の半導体
装置。 - 【請求項３】 前記絶縁膜の薄い部分が、少なくとも前
記フィールドプレートの前記ドレインコンタクト層側の
側面直下から前記ドレインコンタクト層の前記フィール
ドプレート側端部に渡って設けられる請求項１記載の半
導体装置。 - 【請求項４】 前記絶縁膜の薄い部分が、前記フィール
ドプレートの中央部下から前記フィールドプレートと前
記ドレインコンタクト層との間の位置に渡って設けられ
る請求項１記載の半導体装置。 - 【請求項５】 前記ソースコンタクト層と前記ドレイン
コンタクト層との間で、前記ゲート電極及び前記フィー
ルドプレートをチャネル長方向に切断したとき、前記ゲ
ート電極と前記フィールドプレートとは互いに離間して
いる請求項１、２、３又は４記載の半導体装置。 - 【請求項６】 前記ソースコンタクト層と前記ドレイン
コンタクト層との間で、前記ゲート電極及び前記フィー
ルドプレートをチャネル長方向に切断したとき、前記ゲ
ート電極と前記フィールドプレートとは連結している請
求項１、２、３又は４記載の半導体装置。 - 【請求項７】 前記絶縁膜は、シリコン酸化膜である請
求項１、２、３、４、５又は６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000044039A JP2001237250A (ja) | 2000-02-22 | 2000-02-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000044039A JP2001237250A (ja) | 2000-02-22 | 2000-02-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001237250A true JP2001237250A (ja) | 2001-08-31 |
Family
ID=18566868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000044039A Pending JP2001237250A (ja) | 2000-02-22 | 2000-02-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001237250A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7075125B2 (en) | 2003-09-19 | 2006-07-11 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| JP2007059637A (ja) * | 2005-08-25 | 2007-03-08 | Fujitsu Ltd | 電界効果型トランジスタ及びその製造方法 |
| JP2007505483A (ja) * | 2003-09-09 | 2007-03-08 | ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア | シングルゲートまたはマルチゲートフィールドプレート製造 |
| JP2008511172A (ja) * | 2004-08-25 | 2008-04-10 | フリースケール セミコンダクター インコーポレイテッド | 凹部形成された半導体デバイス |
| JP2009164339A (ja) * | 2008-01-07 | 2009-07-23 | Sharp Corp | 電界効果トランジスタ |
| US7800131B2 (en) | 2005-06-10 | 2010-09-21 | Nec Corporation | Field effect transistor |
| JP2011249824A (ja) * | 2011-07-15 | 2011-12-08 | Sharp Corp | 電界効果トランジスタ |
| JP2012004573A (ja) * | 2011-07-15 | 2012-01-05 | Sharp Corp | 電界効果トランジスタ |
| JP2014072360A (ja) * | 2012-09-28 | 2014-04-21 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| EP1866967B1 (en) * | 2005-04-01 | 2021-01-13 | Raytheon Company | Semiconductor devices having improved field plates |
-
2000
- 2000-02-22 JP JP2000044039A patent/JP2001237250A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9496353B2 (en) | 2003-09-09 | 2016-11-15 | The Regents Of The University Of California | Fabrication of single or multiple gate field plates |
| JP2007505483A (ja) * | 2003-09-09 | 2007-03-08 | ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア | シングルゲートまたはマルチゲートフィールドプレート製造 |
| EP1665358B1 (en) * | 2003-09-09 | 2020-07-01 | The Regents of The University of California | Fabrication of single or multiple gate field plates |
| US10109713B2 (en) | 2003-09-09 | 2018-10-23 | The Regents Of The University Of California | Fabrication of single or multiple gate field plates |
| US7075125B2 (en) | 2003-09-19 | 2006-07-11 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| JP2008511172A (ja) * | 2004-08-25 | 2008-04-10 | フリースケール セミコンダクター インコーポレイテッド | 凹部形成された半導体デバイス |
| EP1866967B1 (en) * | 2005-04-01 | 2021-01-13 | Raytheon Company | Semiconductor devices having improved field plates |
| US7800131B2 (en) | 2005-06-10 | 2010-09-21 | Nec Corporation | Field effect transistor |
| JP2007059637A (ja) * | 2005-08-25 | 2007-03-08 | Fujitsu Ltd | 電界効果型トランジスタ及びその製造方法 |
| US8004022B2 (en) | 2008-01-07 | 2011-08-23 | Sharp Kabushiki Kaisha | Field effect transistor |
| JP2009164339A (ja) * | 2008-01-07 | 2009-07-23 | Sharp Corp | 電界効果トランジスタ |
| JP2012004573A (ja) * | 2011-07-15 | 2012-01-05 | Sharp Corp | 電界効果トランジスタ |
| JP2011249824A (ja) * | 2011-07-15 | 2011-12-08 | Sharp Corp | 電界効果トランジスタ |
| JP2014072360A (ja) * | 2012-09-28 | 2014-04-21 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
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