JP3353764B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3353764B2 JP3353764B2 JP32193999A JP32193999A JP3353764B2 JP 3353764 B2 JP3353764 B2 JP 3353764B2 JP 32193999 A JP32193999 A JP 32193999A JP 32193999 A JP32193999 A JP 32193999A JP 3353764 B2 JP3353764 B2 JP 3353764B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- semiconductor device
- photoresist
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
し、特に、無線通信用高出力GaAsMESFETにお
いて、高周波特性を向上させた半導体装置の製造方法に
関する。
においては、リセスと呼ばれる溝をドレイン電極とソー
ス電極との間に設け、そのリセス内にゲート電極を設置
する構造を採用することが多い。そして、このGaAs
MESFETの高出力化を図る上で耐圧の向上が必要と
なるが、そのためにはゲート−ドレイン間にフィールド
プレートを設けることが有効である。
FET)及びその製造方法について、図を用いて説明す
る。図6は、従来の半導体装置の製造方法を示す工程順
の断面図(A)、(B)、(C)である。図7は、従来
の半導体装置の製造方法を示す工程順の断面図(D)、
(E)、(F)である。GaAs基板411の上に形成
されたGaAs動作層412の上に、フォトリソグラフ
ィーにより所望のレジストパターンを形成し、ウェット
エッチングを行うことにより、ソース領域SSとドレイ
ン領域DDとの間に、広いリセス412aを形成する
(図6(A))。
全体にプラズマCVD等によりSiN膜413を形成す
る(図6(B))。このように形成されたSiN膜41
3の上に所望のフォトレジスト415を施し、広いリセ
ス412aの領域においてゲートが形成されるべき部分
にゲート電極形成用の開口部を有するレジストパターン
を形成し、さらに、その開口部からSiN膜413に対
して、反応性ドライエッチングを施すことによりドライ
エッチング開口415aを形成する(図6(C))。
ジスト415を除去し、上面全体にWSi膜417をス
パッタリングにより形成し、形成されたWSi膜417
の上にメッキまたはスパッタリングによりAu膜418
形成する(図7(D))。
に、ステッパ等の目合わせにより、ゲートが形成される
べき部分をフォトレジスト419で覆い、このフォトレ
ジスト419をマスクとして、イオンミリングあるいは
反応性ドライエッチングを用いてゲート電極形成部分以
外のWSi膜417およびAu膜418を除去する(図
7(E))。
成部分の上に残されたフォトレジスト419を除去し、
ソース領域SSおよびドレイン領域DDにそれぞれソー
ス電極Sおよびドレイン電極Dを形成する(図7
(F))。このような工程を経て、図8に示されるよう
な半導体装置40が完成される。
形成された半導体装置40において、GaAs基板41
1の上に形成されたGaAs動作層412の上のオーミ
ック接触を得るために適宜形成されたコンタクト層41
2s,412dの上にはそれぞれソース電極Sとドレイ
ン電極Dが形成され、広いリセス412aの中央部に
は、ゲート電極Gが形成されている。
ドレイン電極側では、耐圧向上等のためのフィールドプ
レート417aとして作用する金属層(WSi膜417
およびAu膜418)が表面保護膜413の上をドレイ
ン電極に向けて張り出しているが、ステッパ等を使用し
た工程で目合わせマージンを必要とすることからソース
電極側にもある程度の張り出し部分417bが発生して
しまう。この張り出し部分417bは、ゲート−ソース
間の容量を増加させ、高周波特性を劣化させてしまうと
いう問題点がある。
れたものであって、ドレイン電極側では、耐圧向上等の
ための所望のフィールドプレートを形成するとともに、
ソース電極側では、ゲート−ソース間の容量を増加させ
る張り出し部分を無くし、高周波特性を向上させる半導
体装置およびその製造方法を提供することを目的とす
る。
半導体装置は、以下の特徴を有することにより前記目的
を達成できる。 1:GaAs基板の上に形成されたGaAs動作層のソ
ース領域とドレイン領域との間に、リセス領域を形成す
る工程と、前記GaAs基板の上面全体に表面保護膜を
形成する工程と、該表面保護膜上に、絶縁膜を形成する
工程と、該絶縁膜上にフォトレジストを形成する工程
と、該フォトレジストに、ゲート電極形成用のパターン
を形成し、反応性ドライエッチングにより、第1の開口
を形成する工程と、ソース領域側については、上面およ
び前記第1の開口の側面をフォトレジストで覆う工程
と、ドレイン領域側については、所望のフィールドプレ
ートが形成されるように寸法を調整したフォトレジスト
で覆う工程と、ウェットエッチングを行うことにより、
第1の開口からドレイン領域側に続く部分の前記絶縁膜
の一部を除去して第2の開口を形成する工程と、フォト
レジストを取り除く工程と、金属層を形成する工程と、
該金属層に対し、ゲート電極が形成されるべき部分をフ
ォトレジストで覆う工程と、ゲート電極形成部分を除く
部分の前記金属層を除去し、ゲート電極を形成する工程
と、ゲート電極の上に残されたフォトレジストを除去す
る工程と、前記表面保護膜上の全ての絶縁膜をエッチン
グにより除去する工程と、ソース電極およびドレイン電
極が、オーミック接触を得るために適宜形成されたコン
タクト層を介して形成される工程とを有する(請求項
1)、ことにより前記目的を達成できる。
は、以下の特徴を有することにより前記目的を達成でき
る。 2:前記ウェットエッチングは、バッファード弗酸によ
るウェットエッチングであること(請求項2)。 3:前記表面保護膜上の全ての絶縁膜をエッチングによ
り除去する工程において、バッファード弗酸によるウェ
ットエッチング、あるいは、弗酸蒸気による気相エッチ
ングを用いたこと(請求項3)。 4:前記表面保護膜がSiN膜であること(請求項
4)。 5:前記絶縁膜がSiO2膜であること(請求項5)。 6:前記絶縁膜が感光性有機膜であること(請求項
6)。 7:前記感光性有機膜がポリイミドであること(請求項
7)。 8:前記金属層がWSi膜とAu膜とからなる2層の膜
で形成されること(請求項8)。 9:前記WSi膜をスパッタリングした後、メッキある
いはスパッタリングにてAu膜を形成すること(請求項
9)。
ゲート部のドレイン側においては、表面保護膜上にフィ
ールドプレートとなる前記ゲート部の張り出し部があ
り、耐圧向上等のために有効に作用し、ソース側におい
ては、表面保護膜上に前記ゲート部の張り出し部を有し
ないので、不要なゲート−ソース間の容量を発生させず
高周波特性の劣化をもたらさい。また、上記製造方法に
より、ゲート電極となる金属層の形成時に、ゲート電極
形成用の開口部のソース電極側においては、絶縁膜が表
面保護膜の上に金属層が形成されるのを防止し、開口部
のドレイン電極側においては、開口部に続く絶縁膜の一
部が除去された上に金属層が形成されるために、フィー
ルドプレートが形成される。
て図面を基に説明する。図1は、本発明の一実施の形態
に係る半導体装置の構造を示す断面図である。図2は、
本発明の一実施の形態に係る半導体装置の製造方法を示
す工程順の断面図(A)、(B)、(C)である。図3
は、本発明の一実施の形態に係る半導体装置の製造方法
を示す工程順の断面図(D)、(E)、(F)である。
図4は、本発明の一実施の形態に係る半導体装置の製造
方法を示す工程順の断面図(G)、(H)である。図5
は、本発明と従来例の高周波特性を示すグラフである。
基板111の上には、GaAs動作層112が形成さ
れ、その中央には広いリセス112a(図2(a)参
照)が形成されている。この広いリセス112aの両側
のGaAs動作層112の上には、従来と同様にオーミ
ック接触を得るためのコンタクト層112s,112d
およびその上にそれぞれソース電極Sとドレイン電極D
とが形成されている。ソース電極Sとドレイン電極Dと
に覆われていないコンタクト層112s,112Dの
上、および、直接その上にゲート電極用のWSi膜が形
成されていないGaAs動作層112の上には、表面保
護膜113(例えば、SiN膜)が形成されている。
は、GaAs動作層112の上にWSi膜が形成され、
その上にAu膜が形成されることにより、WSi膜11
7とAu膜118とからなる2層の金属層のゲート電極
Gが形成されている。この場合、ソース電極側において
は、WSi膜117が表面保護膜113に垂直に、か
つ、ゲート電極側壁に沿って立ち上がっており、ドレイ
ン電極側においては、WSi膜117がAu膜118と
表面保護膜113とに挟まれ、表面保護膜113の上を
所定距離だけ水平に張り出し、その後、表面保護膜11
3に垂直に、かつ、ゲート電極側壁に沿って垂直に立ち
上がっている。
半導体装置10は、MES型電界効果トランジスタ(F
ET)であって、表面保護膜113の開口部上のゲート
電極Gが表面保護膜113の上にオーバラップして所定
距離だけ水平に張り出している部分は、フィールドプレ
ート117aを形成し、耐圧向上およびゲートラグ抑制
に有効となっている。他方、前述の開口部のソース電極
側においては、ゲート電極Gが表面保護膜113の上に
水平に張り出してはいないので、不要な容量の増加を発
生させず、良好な高周波特性および高出力特性を得るこ
とができる。
図2〜4を参照して説明する。GaAs基板111の上
に形成されたGaAs動作層112の上に、フォトリソ
グラフィーにより所望のレジストパターンを形成し、ウ
ェットエッチングを行うことにより、ソース領域SSと
ドレイン領域DDとの間に、広いリセス112aを形成
する(図2(A))。
全体にプラズマCVD等によりSiN膜113を形成
し、その上に、熱CVDまたはプラズマCVDによりS
iO2膜114を形成する(図2(B))。
上にフォトレジスト115を形成することにより、広い
リセス112aの領域のゲートが形成されるべき部分に
ゲート形成用のパターンを形成し、反応性ドライエッチ
ング等を施すことによりドライエッチング開口115a
を形成する(図2(C))。
ス領域側については、上面およびドライエッチングによ
る開口(第1の開口)115aの側面をフォトレジスト
116で覆い、ドレイン領域側については、所望のフィ
ールドプレートが形成されるように寸法を調整したフォ
トレジスト116で覆う。
エッチングあるいは弗酸蒸気による気相エッチングを行
うことにより、ドライエッチングによる開口(第1の開
口)115aからドレイン領域側に続く部分のSiO2
膜114の一部を除去してウェットエッチングによる開
口(第2の開口)116aとして形成する(図3
(D))。この場合、SiO2膜114の下にあるSi
N膜113は、例えばバッファード弗酸によるエッチレ
ートが低いので、SiO2膜114のようにエッチング
されず残ることとなる。
レジスト116を取り除き、上面全体にWSi膜117
をスパッタリングにより形成し、メッキまたはスパッタ
リングにより、WSi膜117の上にAu膜118を形
成する(図3(E))。
形成されるべき部分をフォトレジスト119で覆い、イ
オンミリングあるいは反応性ドライエッチングを用いて
ゲート形成部分を除く部分のWSi膜117およびAu
膜118を除去し、残ったWSi膜117とAu膜11
8の2層の金属層からなるゲート電極Gを形成する(図
3(F))。
Gの上に残されたフォトレジスト119を除去した後
に、SiN膜113の上のSiO2膜114の全部をエ
ッチングによって除去する(図4(G))。
は、前述したバッファード弗酸によるウェットエッチン
グあるいは弗酸蒸気による気相エッチングを用いる。こ
のことにより、SiO2膜114のみを選択的に除去す
ることができる。ソース領域SSおよびドレイン領域D
Dには、それぞれソース電極Sおよびドレイン電極Dと
なるオーミック電極が、従来と同様にオーミック接触を
得るために適宜形成されたコンタクト層112s、11
2dを介して形成される(図4(H))。その後、半導
体装置として必要な上層の配線層等(図示せず)が形成
されて半導体装置が完成される。
形成後にSiN膜113およびSiO2膜114を形成
する工程(図2(B))でSiO2膜の代わりにポリイ
ミド等の感光性有機膜を用いてもよい。この場合には、
バッファード弗酸でのSiO2除去時(図4(G))に
生じるWSi膜117へのダメージを抑制することが可
能となる。
形成された図1の半導体装置10は、既に説明したよう
に、ゲート電極Gの部分のドレイン電極側においては、
ゲート電極Gが表面保護膜113の上にオーバラップし
て水平に張り出し、フィールドプレート117aを形成
し、耐圧向上およびゲートラグ抑制に有効となり、他
方、ソース電極側においては、ゲート電極Gが表面保護
膜113の上に水平に張り出してはいないので、不要な
容量の増加を発生させず、良好な高周波特性および高出
力特性を得ることができる。
10の特性向上例を示したものであって、この発明によ
る図1の半導体装置10と、従来の半導体装置との高周
波特性を比較した結果を示すグラフである。図5におい
て、縦軸は電流利得を示し、横軸は周波数を示してお
り、グラフの横軸との交点は電流利得遮断周波数(f
T)を示している。このグラフから、本発明の半導体装
置10は、従来の半導体装置と比較して、電流利得遮断
周波数(fT)が約10%向上しており、良好な高周波
特性を有していることが確認できる。
導体装置の製造方法は、GaAs基板の上に形成された
GaAs動作層のソース領域とドレイン領域との間に、
リセス領域を形成する工程と、前記GaAs基板の上面
全体に表面保護膜を形成する工程と、該表面保護膜上
に、絶縁膜を形成する工程と、該絶縁膜上にフォトレジ
ストを形成する工程と、該フォトレジストに、ゲート電
極形成用のパターンを形成し、反応性ドライエッチング
により、第1の開口を形成する工程と、ソース領域側に
ついては、上面および前記第1の開口の側面をフォトレ
ジストで覆う工程と、ドレイン領域側については、所望
のフィールドプレートが形成されるように寸法を調整し
たフォトレジストで覆う工程と、ウェットエッチングを
行うことにより、第1の開口からドレイン領域側に続く
部分の前記絶縁膜の一部を除去して第2の開口を形成す
る工程と、フォトレジストを取り除く工程と、金属層を
形成する工程と、該金属層に対し、ゲート電極が形成さ
れるべき部分をフォトレジストで覆う工程と、ゲート電
極形成部分を除く部分の前記金属層を除去し、ゲート電
極を形成する工程と、ゲート電極の上に残されたフォト
レジストを除去する工程と、前記表面保護膜上の全ての
絶縁膜をエッチングにより除去する工程と、ソース電極
およびドレイン電極が、オーミック接触を得るために適
宜形成されたコンタクト層を介して形成される工程とを
有する半導体装置の製造方法であり、これにより、ゲー
ト電極の形成時に、ソース電極側においては、表面保護
膜の上にゲートの張り出し部を形成するのを防止するの
で、高周波特性の劣化を抑制し、ドレイン電極側におい
ては、ゲートの張り出し部が形成され、この部分がフィ
ールドプレートとして働くので、耐圧特性が向上し、高
出力特性と、良好な高周波特性が得られる半導体装置を
製造することができるものである。
を示す断面図である。
方法を示す工程順の断面図(A)、(B)、(C)であ
る。
方法を示す工程順の断面図(D)、(E)、(F)であ
る。
方法を示す工程順の断面図(G)、(H)である。
る。
面図(A)、(B)、(C)である。
面図(D)、(E)、(F)である。
口) 117a フィールドプレート 117 WSi膜 118 Au膜 G ゲート電極 S ソース電極 D ドレイン電極
Claims (9)
- 【請求項1】 GaAs基板の上に形成されたGaAs
動作層のソース領域とドレイン領域との間に、リセス領
域を形成する工程と、 前記GaAs基板の上面全体に表面保護膜を形成する工
程と、 該表面保護膜上に、絶縁膜を形成する工程と、 該絶縁膜上にフォトレジストを形成する工程と、 該フォトレジストに、ゲート電極形成用のパターンを形
成し、反応性ドライエッチングにより、第1の開口を形
成する工程と、 ソース領域側については、上面および前記第1の開口の
側面をフォトレジストで覆う工程と、 ドレイン領域側については、所望のフィールドプレート
が形成されるように寸法を調整したフォトレジストで覆
う工程と、 ウェットエッチングを行うことにより、第1の開口から
ドレイン領域側に続く部分の前記絶縁膜の一部を除去し
て第2の開口を形成する工程と、 フォトレジストを取り除く工程と、 金属層を形成する工程と、 該金属層に対し、ゲート電極が形成されるべき部分をフ
ォトレジストで覆う工程と、 ゲート電極形成部分を除く部分の前記金属層を除去し、
ゲート電極を形成する工程と、 ゲート電極の上に残されたフォトレジストを除去する工
程と、 前記表面保護膜上の全ての絶縁膜をエッチングにより除
去する工程と、 ソース電極およびドレイン電極が、オーミック接触を得
るために適宜形成されたコンタクト層を介して形成され
る工程とを有する半導体装置の製造方法。 - 【請求項2】 前記ウェットエッチングは、バッファー
ド弗酸によるウェットエッチングであることを特徴とす
る請求項1に記載の半導体装置の製造方法。 - 【請求項3】 前記表面保護膜上の全ての絶縁膜をエッ
チングにより除去する工程において、バッファード弗酸
によるウェットエッチング、あるいは、弗酸蒸気による
気相エッチングを用いたことを特徴とする請求項1また
は2に記載の半導体装置の製造方法。 - 【請求項4】 前記表面保護膜がSiN膜であることを
特徴とする請求項1〜3のいずれかに記載の半導体装置
の製造方法。 - 【請求項5】 前記絶縁膜がSiO2膜であることを特
徴とする請求項1〜4のいずれかに記載の半導体装置の
製造方法。 - 【請求項6】 前記絶縁膜が感光性有機膜であることを
特徴とする請求項1〜5のいずれかに記載の半導体装置
の製造方法。 - 【請求項7】 前記感光性有機膜がポリイミドであるこ
とを特徴とする請求項6に記載の半導体装置の製造方
法。 - 【請求項8】 前記金属層がWSi膜とAu膜とからな
る2層の膜で形成されることを特徴とする請求項1〜7
のいずれかに記載の半導体装置の製造方法。 - 【請求項9】 前記WSi膜をスパッタリングした後、
メッキあるいはスパッタリングにてAu膜を形成するこ
とを特徴とする請求項8に記載の半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32193999A JP3353764B2 (ja) | 1999-11-12 | 1999-11-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32193999A JP3353764B2 (ja) | 1999-11-12 | 1999-11-12 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001144106A JP2001144106A (ja) | 2001-05-25 |
JP3353764B2 true JP3353764B2 (ja) | 2002-12-03 |
Family
ID=18138117
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32193999A Expired - Fee Related JP3353764B2 (ja) | 1999-11-12 | 1999-11-12 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3353764B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4282625B2 (ja) | 2005-03-10 | 2009-06-24 | 株式会社東芝 | 半導体装置及びその製造方法 |
EP1901342A4 (en) * | 2005-06-10 | 2009-07-22 | Nec Corp | FIELD EFFECT TRANSISTOR |
JP4968067B2 (ja) * | 2005-06-10 | 2012-07-04 | 日本電気株式会社 | 電界効果トランジスタ |
JP4304198B2 (ja) | 2006-09-15 | 2009-07-29 | 株式会社東芝 | 半導体装置 |
PL2080228T3 (pl) * | 2006-10-04 | 2021-04-19 | Leonardo S.P.A. | Urządzenie mocy pseudomorficznego tranzystora o wysokiej ruchliwości elektronów (phemt) z zasilaniem jednonapięciowym i sposób jego wytwarzania |
JP2010278150A (ja) * | 2009-05-27 | 2010-12-09 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
JP5789959B2 (ja) * | 2010-11-12 | 2015-10-07 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
-
1999
- 1999-11-12 JP JP32193999A patent/JP3353764B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001144106A (ja) | 2001-05-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100359795B1 (ko) | 액정표시장치및그제조방법 | |
JPH0354464B2 (ja) | ||
US6275275B1 (en) | Thin film transistor and fabricating method thereof an insulating layer having a pattern not being in contact with source or drain electrode | |
JPS6229175A (ja) | 電界効果型トランジスタの製造方法 | |
JP3169124B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
JP3353764B2 (ja) | 半導体装置の製造方法 | |
KR0140950B1 (ko) | 화합물반도체장치의 제조방법 | |
JPS6271256A (ja) | 化合物半導体集積回路 | |
JPH065852A (ja) | Mosfet及びその製造方法 | |
JP2605647B2 (ja) | 半導体装置の製造方法 | |
US6100555A (en) | Semiconductor device having a photosensitive organic film, and process for producing the same | |
JP2798041B2 (ja) | 半導体装置の製造方法 | |
JP3019446B2 (ja) | 高周波用半導体装置 | |
JP2900729B2 (ja) | 半導体装置の製造方法 | |
JP2591480B2 (ja) | 半導体装置およびその製造方法 | |
US6300190B1 (en) | Method for fabricating semiconductor integrated circuit device | |
KR19990050384A (ko) | 자기정렬형 티-형 게이트 트랜지스터의 제조방법 | |
JP3352792B2 (ja) | 静電誘導トランジスタの製造方法 | |
JP2719751B2 (ja) | 半導体集積回路装置の製造方法 | |
JP2002043317A (ja) | 半導体装置の製造方法 | |
JP3280416B2 (ja) | 半導体装置および半導体装置の製造方法 | |
KR100191770B1 (ko) | 반도체소자 및 그 제조방법 | |
JPS63204742A (ja) | 半導体装置の製造方法 | |
JPH06260508A (ja) | 電界効果トランジスタ及びその製造方法 | |
JPH05275455A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080927 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080927 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090927 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090927 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100927 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100927 Year of fee payment: 8 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100927 Year of fee payment: 8 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110927 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120927 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120927 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130927 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |