JP4473201B2 - 電子デバイス - Google Patents

Description

この発明は、電子デバイスに関し、特にＧaＮヘテロ接合ＦＥＴ(Field Effect Transistor；電界効果トランジスタ)に好適なものである。

従来、電子デバイスとしては、図１１に示すＧaＮヘテロ接合ＦＥＴがある(例えば、(非特許文献１)参照)。図１１は前記ＧaＮヘテロ接合ＦＥＴの断面図を示している。このＧaＮヘテロ接合ＦＥＴは、図１１に示すように、サファイア基板１１０１上に、厚さ約３μｍのアンドープＧaＮからなるＧaＮ層１１０２と、厚さ２０ｎｍのアンドープＡl_０.５Ｇa_０.５ＮからなるＡl_０.５Ｇa_０.５Ｎ層１１０３とを順次形成し、そのＡl_０.５Ｇa_０.５Ｎ層１１０３上に、Ｔi／Ａl／Ｎi／Ａuからなるソースオーミック電極１１０５と、Ｎi／Ａuからなるゲートショットキー電極１１０６と、Ｔi／Ａl／Ｎi／Ａuからなるドレインオーミック電極１１０７とを順次形成している。ＧaＮ層１１０２とＡl_０.５Ｇa_０.５Ｎ層１１０３の境界の領域に２ＤＥＧ(２Dimensional Electron Gas；２次元電子ガス)１１０４が発生する。２ＤＥＧの濃度は８×１０^１２ｃｍ^−２である。また、素子分離のためのアイソレーションメサ１１１２を形成している。

前記従来のＧaＮヘテロ接合ＦＥＴにおいて、ゲートショットキー電極１１０６とドレインオーミック電極１１０７との間の電界が半導体の破壊電界を上回ると、デバイスの絶縁破壊が起こる。半導体がＧaＮの場合は、破壊電界Ｅmaxが約５ＭＶ／ｃｍである。ここで、ドレインオーミック電極１１０７とゲートショットキー電極１１０６との間隔がＬdgであり、ドレイン・ゲート印加電圧がＶdgであれば、平均の電界はＶdg／Ｌdgで表される。しかし、電界分布は一般的に不均一であり、電界が最大となるのはゲートショットキー電極１１０６辺りにある。この最大の電界は通常平均の電界より高いから、通常のデバイスの耐圧は(Ｌdg・Ｅmax)より低い。

図１２に示すＧaＮヘテロ接合ＦＥＴのデバイス構造は、図１１に示す従来のＧaＮヘテロ接合ＦＥＴの構造と同じものである。図１２にはデバイス構造と共に電位を示している。この電位はシミュレーションによって計算したものである。図１２に示すヘテロ接合ＦＥＴの断面図を用いて、この発明が解決しようとする課題を以下に詳しく説明する。

サファイア基板１２０１の上に、厚さ３μｍのアンドープＧaＮからなるＧaＮ層１２０２と厚さ２０ｎｍのアンドープＡl_０.５Ｇa_０.５ＮからなるＡl_０.５Ｇa_０.５Ｎ層１２０３を形成し、そのＡl_０.５Ｇa_０.５Ｎ層１２０３上に、ソースオーミック電極１２０５とゲートショットキー電極１２０６およびドレインオーミック電極１２０７を形成している。前記ＧaＮ層１２０２とＡl_０.５Ｇa_０.５Ｎ層１２０３の境界の領域に２ＤＥＧ１２０４が発生する。このときの２ＤＥＧの濃度は８×１０^１２ｃｍ^−２である。ここで、ドレインオーミック電極１１０７とゲートショットキー電極１１０６との間隔Ｌdgは３μｍ、ドレイン・ソース印加電圧Ｖdsは４００Ｖ、ゲート・ソース印加電圧Ｖgsは−１０Ｖである。このバイアス条件の場合は、デバイスがオフ状態(チャネルが空乏化され、電流が流れない状態)である。

図１２に示す電位間が狭いところは電界が高いことを示している。図１２から明らかなように、ゲートショットキー電極１２０６近傍では電界が高くなることが分かる。シミュレーション結果によって、このバイアス条件では最大電界が９.４８ＭＶ／ｃｍもあり、破壊電界Ｅmax(約５ＭＶ／ｃｍ)を大きく上回ることが分かる。実物のＧaＮヘテロ接合ＦＥＴに同じバイアス条件の電圧を印加すると絶縁破壊が起こる。

電位がゲート電極の近い領域に集中する程度はデバイスのチャネル辺りにある固定電荷(fixed charge)濃度に依存する。実用的なＧaＮヘテロ接合ＦＥＴには、ＡlＧaＮ層の組成または不純物ドーピングによって、この固定電荷濃度がある程度制御できる。固定電荷濃度が高い場合は、デバイスがオン状態の時の２ＤＥＧ濃度ｎsが高くてオン抵抗が低いので、オフ状態の時の電界集中程度が高くて耐圧が低くなる。しかしながら、オン抵抗が低くてオフ耐圧が高いのが望ましい。

ＧaＮヘテロ接合ＦＥＴのゲート電極とドレイン電極は半導体層の同一面上にあって、ゲート電極とドレイン電極との間に印加される電圧が高い。ＧaＮヘテロ接合ＦＥＴは、ＧaＡsやＳiのＦＥＴと異なって、フィールドプレート(Field plate)構造は有効ではない。このようなＧaＮヘテロ接合ＦＥＴにフィールドプレートを用いる場合は、半導体層の最大電界が低いが、フィールドプレート下側の絶縁膜の電界が高いために、絶縁膜で絶縁破壊が起こるという問題がある(通常の絶縁膜の破壊電界はＧaＡsやＳiの破壊電界より高いが、ＧaＮの破壊電界と同じ程度である)。
ツアング(Zhang,n.-Q.)著、他５名、「オーバーラッピングゲート構造の高ブレークダウンＧaＮ ＨＥＭＴ(High Breakdown GaN HEMT with Overlapping Gate Structure)」、第２１巻、エレクトロン・デバイス・レターズ(Electron Device Letters)、アイトリプルイー(IEEE)、２０００年９月、p.３７３−３７５、p.４２１−４２３

そこで、この発明の目的は、簡単な構成で電極間の電界分布を均一にすることにより高耐圧化できる電子デバイスを提供することにある。

前記目的を達成するため、この発明の電子デバイスは、
III族窒化物系化合物半導体である能動層を備え、フィールドプレートを用いない電子デバイスであって、
前記能動層上に形成された複数の電極と、
前記複数の電極うちの少なくとも２つの電極間の電界分布が均一になるように、前記能動層上に形成された誘電体層とを備え、
前記誘電体層の誘電率ε2は前記能動層の誘電率ε1より高く、
前記能動層の厚さをｔ1とし、前記誘電体層の最大厚さをｔ2maxとするとき、前記誘電体層の最大厚さｔ2maxと前記誘電体層の誘電率ε2との積ｔ2max・ε2と、前記能動層の厚さｔ1と前記能動層の誘電率ε1との積ｔ1・ε1との関係が、
ｔ2max・ε2 ＞ ｔ1・ε1
となる第１の条件、または、
前記電界分布が均一になるようにした電極間の間隔をＬとし、前記誘電体層の最大厚さｔ2maxと前記誘電体層の誘電率ε2との積ｔ2max・ε2と、前記電極の間隔Ｌと前記能動層の誘電率ε1との積Ｌ・ε1との関係が、
ｔ2max・ε2 ＞ Ｌ・ε1
となる第２の条件のうちの少なくとも一方の条件を満たすと共に、
上記誘電体層の厚さの変化が、

(ただし、ｙは表面の垂直方向、Ｎｓは前記能動層のシート荷電濃度、Ｖは前記電極間の印加電圧)
で表されるように上記誘電体層の厚さを変化させたグレーディング構造と近似していることを特徴とする。
ここで、「能動層」とは、一般的に半導体または絶縁体で構成され、信号を伝達したりスイッチングしたり増幅したりする層のことである。

前記構成の電子デバイスによれば、前記能動層上に形成された誘電体層に例えば誘電率が高いＴiＯ_２やＨfＯ_２などの誘電体を用いることによって、能動層上に形成された複数の電極うちの少なくとも２つの電極間の電界分布が略均一にすることが容易にできる(マクスウェル(Ｍａｘｗｅｌｌ)式「div.(εE)＝ρ」によれば、電荷密度ρが存在して、誘電率εが高いなるほど電界Ｅの勾配が小さくなる)。したがって、電界をシールドするためのフィールドプレート構造を用いることなく、簡単な構成で電極間の電界分布を均一にすることにより高耐圧化が図れる。
また、前記能動層にIII族窒化物系化合物半導体が用いられているデバイスでは、前記誘電体層による電界分布の均一化による効果が特に顕著である。

また、前記誘電体層の誘電率ε2を前記能動層の誘電率ε1より高くすることによって、電極間の電界分布を容易に均一化できる。

また、誘電体層の最大厚さｔ2maxと誘電体層の誘電率ε2との積ｔ2max・ε2を、能動層の厚さｔ1と能動層の誘電率ε1との積ｔ1・ε1よりも大きくすることによって、電極間の電界分布をより容易に均一化できる。

また、誘電体層の最大厚さｔ2maxと誘電体層の誘電率ε2との積ｔ2max・ε2を、電極の間隔Ｌと前記能動層の誘電率ε1との積Ｌ・ε1よりも大きくすることによって、電極間の電界分布をより容易に均一化できる。

また、誘電体層の最大厚さｔ2maxと誘電体層の誘電率ε2との積ｔ2max・ε2を、能動層の厚さｔ1と能動層の誘電率ε1との積ｔ1・ε1よりも大きくし、かつ、誘電体層の最大厚さｔ2maxと誘電体層の誘電率ε2との積ｔ2max・ε2を、電極の間隔Ｌと前記能動層の誘電率ε1との積Ｌ・ε1よりも大きくすることによって、電極間の電界分布の均一化をさらに確実に行うことができる。

また、一実施形態の電子デバイスは、前記誘電体層は、段毎に積層数の異なる階段状の積層構造をしており、前記誘電体層の各段における層の厚さと誘電率の積の和は、前記電界分布が略均一になるようにした電極の一方から他方に向かって小さくなっていることを特徴とする。

前記実施形態の電子デバイスによれば、誘電体層の各段を構成する層毎の厚さと誘電率の積の和は、電極の一方から他方に向かって段毎に小さくして、前記電界分布が略均一になるようにすることによって、電極間の電界分布をさらに確実に均一化する階段状の誘電体層を簡単に形成できる。

また、一実施形態の電子デバイスは、前記電界分布が略均一になるようにした電極の一方から他方に向かって前記誘電体層の厚さが薄くなるかまたは前記誘電体層の誘電率が小さくなっていることを特徴とする。

前記実施形態の電子デバイスによれば、電界分布が略均一になるようにした電極の一方から他方に向かって誘電体層の厚さを薄くすることによって、電極間の電界分布をさらに確実に均一化する誘電体層を簡単に形成できる。または、電界分布が略均一になるようにした電極の一方から他方に向かって誘電体層の誘電率を小さくすることによって、電極間の電界分布をさらに確実に均一化する階段状の誘電体層を簡単に形成できる。

また、一実施形態の電子デバイスは、前記誘電体層が金属酸化物(metallic oxide)を含むことを特徴とする。

前記実施形態の電子デバイスによれば、前記誘電体層が金属酸化物を含むことによって、誘電率の高い誘電体層を容易に形成することができる。

また、一実施形態の電子デバイスは、前記誘電体層が前記能動層にストレスをかけないように形成されていることを特徴とする。

前記実施形態の電子デバイスによれば、例えば、強い圧電効果を発揮するIII族窒化物系化合物半導体を能動層に用いた場合、能動層の表面にストレスが発生して２ＤＥＧの濃度変化が起こる可能性がある。このような２ＤＥＧの濃度変化は、電子デバイスの特性上、望ましくない。従って、誘電体層は半導体にストレスがかからないように形成するのが望ましい。特に、前記誘電体層をスパッタリングやスピンコート法により形成するのが好ましい。

また、一実施形態の電子デバイスは、前記複数の電極は、前記能動層上に形成されたゲート電極と、前記能動層上にかつ前記ゲート電極の両側に形成されたソース電極およびドレイン電極であって、前記ソース電極または前記ドレイン電極の少なくとも一方と前記ゲート電極との間の電界分布が略均一になるように、前記能動層上に前記誘電体層が形成されているヘテロ接合ＦＥＴであることを特徴とする。

前記実施形態の電子デバイスによれば、前記能動層上に形成された誘電体層に例えば誘電率が高い誘電体を用いることによって、能動層上に形成されたソース電極またはドレイン電極の少なくとも一方とゲート電極との間の電界分布が略均一にすることが容易にできる。

また、この発明の電子デバイスは、
能動層を備えた電子デバイスであって、
前記能動層上に形成された、複数の電極と、誘電体層とを備え、
前記複数の電極のうちの少なくとも２つの電極間の電界分布の最大値と最小値との差が減少するように、前記能動層上に前記誘電体層が形成されることが望ましい。

前記電子デバイスによれば、複数の電極のうちの少なくとも２つの電極間の電界分布を略均一にできる。それによって、電界をシールドするためのフィールドプレート構造を用いることなく、高耐圧化が図れる。

また、この発明のヘテロ接合ＦＥＴは、
半導体層からなる能動層上に形成されたゲート電極と、誘電体層と
前記能動層上にかつ前記ゲート電極の両側に形成されたソース電極およびドレイン電極とを備え、
前記ゲート電極,ソース電極およびドレイン電極のうちの少なくとも２つの電極間の電界分布の最大値と最小値との差が減少するように、前記能動層上に前記誘電体層が形成されることが望ましい。

前記ヘテロ接合ＦＥＴよれば、ゲート電極,ソース電極およびドレイン電極のうちの少なくとも２つの電極間の電界分布を略均一にできる。それによって、電界をシールドするためのフィールドプレート構造を用いることなく、高耐圧化が図れる。

以上より明らかなように、この発明の電子デバイスによれば、電極間の最大電界が低くなり耐圧が高くすることができる。また、電子デバイスのキャリア濃度が高くても電界の集中が起こらないので、チャネルの抵抗が低いにも係わらず耐圧を高くすることができる。

この発明は、さまざまな電子デバイス(ＳＡＷ(Surface Acoustic Wave；表面弾性波)デバイスやＭＥＭＳ(Micro electro mechanical system；微小電気機械システム)等)に有効であり、能動層の同一面上に２つ以上の電極があって、この電極に電圧が印加されるものにこの発明が有効である。

また、半導体デバイス(ＦＥＴやダイオード等)では、電界が非常に高くなるので、この発明が特に有効である。さらに、この発明の最も有効であるデバイスはＧaＮ系のヘテロ接合ＦＥＴである。

以下、この発明の電子デバイスを図示の実施の形態により詳細に説明する。

まず、実施形態を説明する前に、理想的な誘電体層のグレーディングについて説明する。

電位の変化が１次元の場合はマクスウェル(Ｍａｘｗｅｌｌ)式が次の式(１)のようになる。
E dε／dx ＋ εdE／dx ＝ ρ ……… (１)

理想的な場合は、電界の変化が無くて、電界の微分dE／dxがゼロであるので、１次元の場合は誘電体層の誘電率が理想的に次の式(２)のように変わると良い。
dε／dx ＝ ρ／E ＝ ρL／Ｖ ……… (２)

前記式(２)において、Ｌは電極の間隔、Ｖは印加電圧である。

電子デバイスがＧaＮヘテロ接合ＦＥＴの場合は式(２)がより詳しく表すことができる。すなわち、ＧaＮヘテロ接合ＦＥＴでは、電界が最も高い領域はゲート電極とドレイン電極との間にあるので、このゲート電極とドレイン電極との間の領域に誘電体層の膜厚を変化させるグレーディングが有効である。

ＧaＮヘテロ接合ＦＥＴでは、前記式(２)が次の式(３)のようになる。

前記式(３)において、ｙは表面の垂直方向、Ｎｓは半導体層のシート荷電濃度、Ｌdgはドレイン電極とゲート電極との間隔、Ｖdgはドレイン・ゲート印加電圧である。

したがって、誘電体層の誘電率が一定の場合、誘電体層の厚さｔ(ｘ)を理想的に次の式(４)のように変化させたグレーディング構造を形成する。
dt(x)／dx ＝ −q・Ｎs・Ｌdg／(ε・Ｖdg) ……… (４)

一方、誘電体の厚さｔが一定の場合は誘電率ε(ｘ)を理想的に次の式(５)のように変化させたグレーディング構造を形成する。
dε(x)／dx ＝ −q・Ｎs・Ｌdg／(Ｖdg・t) ……… (５)

前記式(４)と式(５)は誘電率が高い誘電体が電界に最も強い影響を与えると仮定している。この仮定が合うようするには、次の２つの条件を満たす必要がある。
(a) 誘電体層の誘電率ε2が下側の半導体層の誘電率ε1より高い。
(b) 積(ε2・ｔ2)が積(ε1・ｔ1)より高い、または、積(ε2・ｔ2)が積(ε1・Ｌdg)より高い(ｔ1＝誘電体層の厚さ、ｔ2＝半導体層の厚さ)。
また、式(３)を積分したら下記の式となる。

この式(６)のＣは積分定数である。高誘電膜の厚さと比誘電率がプラスなので、下記の式となる。

従って、比誘電率が一定の場合は、

となる。以上より、理想的なグレーディングを実現するための高誘電膜の厚さと誘電率との積の値は、q・Ｎs・Ｌdg²／Ｖｄg以上となる。Ｖdgは、一般的なデバイスの場合、仕様書に記載されている最大のドレイン・ゲート印加電圧がＶdgとなる。

実用的には、式(４)または式(５)のような理想的に誘電体層の厚さを変化させるグレーディングまたは誘電率を変化させるグレーディングが困難である。しかし、グレーディングが式(４)または式(５)と近似であれば有効である。

次に、電極間の電界分布を均一化するのに、効果の高い、最適なグレーディング構造である、誘電体層の厚さを変化させたグレーディング構造の第１実施形態と、誘電体層の誘電率を変化させたグレーディング構造の第２実施形態を説明する。

(第１実施形態)
図４はこの発明の第１実施形態の電子デバイスの一例としてのＡlＧaＮ／ＧaＮ系ヘテロ接合ＦＥＴの断面図と共に電位を示す図であり、誘電体層の厚さを変化させたグレーディング構造の効果を示している。このヘテロ接合ＦＥＴの構造は図１２と同じであるが、半導体層表面に誘電体層の厚さを変化させたグレーディング構造を形成している。

図４に示すように、サファイア基板４０１の上に、厚さ３μｍのアンドープＧaＮからなるＧaＮ層４０２と厚さ２０ｎｍのアンドープＡl_０.５Ｇa_０.５ＮからなるＡl_０.５Ｇa_０.５Ｎ層４０３を形成し、そのＡl_０.５Ｇa_０.５Ｎ層４０３上に、ソースオーミック電極４０５とゲートショットキー電極４０６およびドレインオーミック電極４０７を形成している。前記ＧaＮ層４０２とＡlＧaＮ層４０３で能動層を構成している。

前記Ａl_０.５Ｇa_０.５Ｎ層４０３の上に、誘電率εr＝８０の誘電体からなる誘電体層４０８を形成している。この誘電体層４０８の厚さをt(０)＝６００ｎｍからt(３μｍ)＝１９３ｎｍまで変化させてグレーディング構造を形成している。ゲートショットキー電極４０６とドレインオーミック電極４０７との間において、グレーディングの程度は式(４)のようである。

前記ＧaＮ層４０２とＡl_０.５Ｇa_０.５Ｎ層４０３の境界の領域に２ＤＥＧ４０４が発生する。このときの２ＤＥＧの濃度は８×１０^１２ｃｍ^−２である。ここで、ドレインオーミック電極４０７とゲートショットキー電極４０６との間隔Ｌdgは３μｍ、ドレイン・ソース印加電圧Ｖdsは４００Ｖ、ゲート・ソース印加電圧Ｖgsは−１０Ｖである。このバイアス条件の場合はヘテロ接合ＦＥＴがオフ状態(チャネルが空乏化され、電流が流れない状態)である。

この第１実施形態のヘテロ接合ＦＥＴは、誘電体層４０８の厚さを変化させたグレーディング構造を形成した場合は電界分布の均一性が良く、最大電界が３.３４ＭＶ／ｃｍである。

この第１実施形態のヘテロ接合ＦＥＴは、前記第５実施形態のヘテロ接合ＦＥＴと同様の効果を有する。

この第１実施形態のヘテロ接合ＦＥＴよれば、電界分布が略均一になるようにした電極の一方から他方に向かって誘電体層の厚さが薄くすることによって、電極間の電界分布をさらに確実に均一化する誘電体層を簡単に形成することができる。

(第２実施形態)
図５はこの発明の第２実施形態の電子デバイスの一例としてのＡlＧaＮ／ＧaＮ系ヘテロ接合ＦＥＴの断面図と共に電位を示す図であり、誘電体層の誘電率を変化させたグレーディング構造の効果を示している。図５の上側には誘電率εrの変化を示している。

この第２実施形態のヘテロ接合ＦＥＴの構造は図１２と同じであるが、半導体層表面に誘電率を変化させた誘電体層を形成している。

図５に示すように、サファイア基板５０１の上に、厚さ３μｍのアンドープＧaＮからなるＧaＮ層５０２と厚さ２０ｎｍのアンドープＡl_０.５Ｇa_０.５ＮからなるＡl_０.５Ｇa_０.５Ｎ層５０３を形成し、そのＡl_０.５Ｇa_０.５Ｎ層５０３上に、ソースオーミック電極５０５とゲートショットキー電極５０６およびドレインオーミック電極５０７を形成している。前記ＧaＮ層５０２とＡlＧaＮ層５０３で能動層を構成している。

前記Ａl_０.５Ｇa_０.５Ｎ層５０３の上に、厚さ６００ｎｍ、誘電率εr＝８０〜２６の誘電体からなる誘電体層５０８を形成している。誘電体層５０８の誘電率をεr(０)＝８０からεr(３μｍ)＝２６まで変化させたグレーディング構造を形成している。ゲートショットキー電極５０６とドレインオーミック電極５０７との間における誘電体層５０８のグレーディングの程度は式(５)のようである。

前記ＧaＮ層５０２とＡl_０.５Ｇa_０.５Ｎ層５０３の境界の領域に２ＤＥＧ５０４が発生する。２ＤＥＧの濃度は８×１０^１２ｃｍ^−２である。ここで、ドレインオーミック電極５０７とゲートショットキー電極５０６との間隔Ｌdgは３μｍ、ドレイン・ソース印加電圧Ｖdsは４００Ｖ、ゲート・ソース印加電圧Ｖgsは−１０Ｖである。このバイアス条件の場合はヘテロ接合ＦＥＴがオフ状態(チャネルが空乏化され、電流が流れない状態)である。

この第２実施形態のヘテロ接合ＦＥＴは、誘電体層５０８の厚さを変化させたグレーディング構造を形成した場合は、電界分布の均一性が良く、最大電界が３.２９ＭＶ／ｃｍである。

この第２実施形態のヘテロ接合ＦＥＴは、前記第５実施形態のヘテロ接合ＦＥＴと同様の効果を有する。

この第２実施形態のヘテロ接合ＦＥＴよれば、電界分布が略均一になるようにした電極の一方から他方に向かって誘電体層の誘電率が小さくすることによって、電極間の電界分布をさらに確実に均一化する階段状の誘電体層を簡単に形成することができる。

(第３実施形態)
次に、厚さ及び誘電率が一定で、誘電率が高い誘電体を電子デバイスに形成した第３実施形態を説明する。この第３実施形態は、電極間の電界分布を均一化するのに、最適ではないが、効果はある。

図６はこの発明の第３実施形態の電子デバイスの一例としてのＡlＧaＮ／ＧaＮ系ヘテロ接合ＦＥＴの断面図と共に電位を示す図である。このヘテロ接合ＦＥＴの構造は図１２と同じであるが、半導体層表面には誘電率が高い誘電体層を形成している。

図６に示すように、サファイア基板６０１の上に、厚さ３μｍのアンドープＧaＮからなるＧaＮ層６０２と厚さ２０ｎｍのアンドープＡl_０.５Ｇa_０.５ＮからなるＡl_０.５Ｇa_０.５Ｎ層６０３を形成し、そのＡl_０.５Ｇa_０.５Ｎ層６０２上に、ソースオーミック電極６０５とゲートショットキー電極６０６およびドレインオーミック電極６０７を形成している。前記ＧaＮ層６０２とＡlＧaＮ層６０３で能動層を構成している。

前記Ａl_０.５Ｇa_０.５Ｎ層６０３の上に、厚さ６００ｎｍ、誘電率εr＝８０の誘電体からなる誘電体層６０８を形成している。このＧaＮ層６０２とＡl_０.５Ｇa_０.５Ｎ層６０３の境界の領域に２ＤＥＧ６０４が発生する。このときの２ＤＥＧの濃度は８×１０^１２ｃｍ^−２である。ここで、ドレインオーミック電極６０７とゲートショットキー電極６０６との間隔Ｌdgは３μｍ、ドレイン・ソース印加電圧Ｖdsは４００Ｖ、ゲート・ソース印加電圧Ｖgsは−１０Ｖである。このバイアス条件の場合は、ヘテロ接合ＦＥＴがオフ状態(チャネルが空乏化され、電流が流れない状態)である。

この第３実施形態のヘテロ接合ＦＥＴに、誘電率が高い誘電体層６０８を形成した場合は電界分布の均一性が良いことが分かる。図６の場合は最大電界が３.７３ＭＶ／ｃｍである。

前記構成のヘテロ接合ＦＥＴによれば、前記ＧaＮ層６０２とＡlＧaＮ層６０３からなる能動層上に形成された誘電体層６０８に誘電率が高い誘電体を用いることによって、能動層上に形成されたゲートショットキー電極６０６とドレインオーミック電極６０７との間の電界分布が略均一にすることが容易にできる。したがって、電界をシールドするためのフィールドプレート構造を用いることなく、簡単な構成で電極間の電界分布を均一にすることにより高耐圧化が実現できる。

また、前記誘電体層の誘電率ε2を能動層の誘電率ε1より高くしていることによって、ゲートショットキー電極６０６とドレインオーミック電極６０７との間の電界分布を容易に均一化することができる。

(第１比較例)
図７は第１比較例のＡlＧaＮ／ＧaＮ系ヘテロ接合ＦＥＴの断面図と共に電位を示す図である。ヘテロ接合ＦＥＴの構造は図１２と同じであるが、ドレイン電極に近い領域だけの半導体層表面に誘電率が高い誘電体層を形成している。

図７に示すように、サファイア基板７０１の上に、厚さ３μｍのアンドープＧaＮからなるＧaＮ層７０２と厚さ２０ｎｍのアンドープＡl_０.５Ｇa_０.５ＮからなるＡl_０.５Ｇa_０.５Ｎ層７０３を形成し、そのＡl_０.５Ｇa_０.５Ｎ層７０３上に、ソースオーミック電極７０５とゲートショットキー電極７０６およびドレインオーミック電極７０７を形成している。前記ＧaＮ層７０２とＡlＧaＮ層７０３で能動層を構成している。

前記Ａl_０.５Ｇa_０.５Ｎ層７０３の上に、厚さ６００ｎｍ、幅１μｍ、誘電率εr＝８０の誘電体からなる誘電体層７０８を形成している。このＧaＮ層７０２とＡl_０.５Ｇa_０.５Ｎ層７０３の境界の領域に２ＤＥＧ７０４が発生する。このときの２ＤＥＧの濃度は８×１０^１２ｃｍ^−２である。ここで、ドレインオーミック電極７０７とゲートショットキー電極７０６との間隔Ｌdgは３μｍ、ドレイン・ソース印加電圧Ｖdsは４００Ｖ、ゲート・ソース印加電圧Ｖgsは−１０Ｖである。このバイアス条件の場合は、ヘテロ接合ＦＥＴがオフ状態(チャネルが空乏化され、電流が流れない状態)である。

図７と図１２を比較したら、誘電率が高い誘電体層７０８をドレイン電極に近い領域だけの半導体層表面に形成した場合は、電界の均一性が僅かに悪くなることが分かる。図７の場合は最大電界が９.５０ＭＶ／ｃｍである。

(第２比較例)
図８は第２比較例のＡlＧaＮ／ＧaＮ系ヘテロ接合ＦＥＴの断面図と共に電位を示す図である。このヘテロ接合ＦＥＴの構造は図１２と同じですが、ゲート電極の近い領域だけの半導体層表面には誘電率が高い誘電体層８０８が付いている。この誘電体層とゲート電極の間に０.３μｍの隙間がある。

図８に示すように、サファイア基板８０１の上に、厚さ３μｍのアンドープＧaＮからなるＧaＮ層８０２と厚さ２０ｎｍのアンドープＡl_０.５Ｇa_０.５ＮからなるＡl_０.５Ｇa_０.５Ｎ層８０３を形成し、そのＡl_０.５Ｇa_０.５Ｎ層８０３上に、ソースオーミック電極８０５とゲートショットキー電極８０６およびドレインオーミック電極８０７を形成している。前記ＧaＮ層８０２とＡlＧaＮ層８０３で能動層を構成している。

前記Ａl_０.５Ｇa_０.５Ｎ層８０３の上に、厚さ６００ｎｍ、幅１μｍ、誘電率εr＝８０の誘電体からなる誘電体層８０８を形成している。このＧaＮ層８０２とＡl_０.５Ｇa_０.５Ｎ層８０３の境界の領域に２ＤＥＧ８０４が発生する。このときの２ＤＥＧの濃度は８×１０^１２ｃｍ^−２である。ここで、ドレインオーミック電極８０７とゲートショットキー電極８０６との間隔Ｌdgは３μｍ、ドレイン・ソース印加電圧Ｖdsは４００Ｖ、ゲート・ソース印加電圧Ｖgsは−１０Ｖである。このバイアス条件の場合は、デバイスがオフ状態(チャネルが空乏化され、電流が流れない状態)である。

図８と図１２を比較したら、誘電率が高い誘電体層８０８をゲートショットキー電極８０６に近い領域だけの能動層の半導体表面に形成して、高誘電体層８０８とゲートショットキー電極８０６の間に隙間が開いた場合は電界分布の均一性が悪くなることが分かる。図８の場合は最大電界が１３.４７ＭＶ／ｃｍである。

(第４実施形態)
誘電率の高い誘電体層は、電極の間の半導体層表面を一部だけに形成しても電界分布に強い影響を与えることがある。図９は誘電体層が半導体層表面の一部だけに形成している効果を示す図である。

図９はこの発明の第４実施形態の電子デバイスの一例としてのＡlＧaＮ／ＧaＮ系ヘテロ接合ヘテロ接合ＦＥＴの断面図と共に電位を示す図である。このヘテロ接合ＦＥＴの構造は図１２と同じですが、ゲート電極の周りの領域だけの半導体層表面に誘電率が高い誘電体層を形成している。

図９に示すように、サファイア基板９０１の上に、厚さ３μｍのアンドープＧaＮからなるＧaＮ層９０２と厚さ２０ｎｍのアンドープＡl_０.５Ｇa_０.５ＮからなるＡl_０.５Ｇa_０.５Ｎ層９０３を形成し、そのＡl_０.５Ｇa_０.５Ｎ層９０３上に、ソースオーミック電極９０５とゲートショットキー電極９０６およびドレインオーミック電極９０７を形成している。前記ＧaＮ層９０２とＡlＧaＮ層９０３で能動層を構成している。

前記Ａl_０.５Ｇa_０.５Ｎ層９０３の上に、厚さ６００ｎｍ、幅２μｍ、誘電率εr＝８０の誘電体からなる誘電体層９０８を形成している。このＧaＮ層９０２とＡl_０.５Ｇa_０.５Ｎ層９０３の境界の領域に２ＤＥＧ９０４が発生する。このときの２ＤＥＧの濃度は８×１０^１２ｃｍ^−２である。ここで、ドレインオーミック電極９０７とゲートショットキー電極９０６との間隔Ｌdgは３μｍ、ドレイン・ソース印加電圧Ｖdsは４００Ｖ、ゲート・ソース印加電圧Ｖgsは−１０Ｖである。このバイアス条件の場合は、ヘテロ接合ＦＥＴがオフ状態(チャネルが空乏化され、電流が流れない状態)である。

図９と図７,図８の第１,第２比較例を比較したら、誘電率が高い誘電体層９０８をゲートショットキー電極９０６の周りの領域だけの能動層の半導体表面に形成した場合は電界分布の均一性が良くなり、最大電界が６.４５ＭＶ／ｃｍである。

(第５実施形態)
図１はこの発明の第５実施形態の電子デバイスの一例としてのＡlＧaＮ／ＧaＮ系ヘテロ接合ＦＥＴの断面図を示す図である。

この第５実施形態のヘテロ接合ＦＥＴは、ＴiＯ_２層を３回重ね合わせて、段毎に積層数の異なる階段状の積層構造の誘電体層を形成している。この階段状の積層構造の誘電体層の厚さの変化が、式(４)のように誘電体層の厚さを変化させたグレーディング構造と近似している。図１に示すヘテロ接合ＦＥＴは、最大ドレイン・ゲート印加電圧Ｖdg＝４１０Ｖに耐えられる構造である。ドレインオーミック電極１０７とゲートショットキー電極１０６との間隔Ｌdgは３μｍである。

このヘテロ接合ＦＥＴの製造方法は概略以下のとおりである。

まず、サファイア基板１０１上に、ＧaＮ層１０２とＡlＧaＮ層１０３を順に成長させて形成する。このときの結晶成長方法としてはＭＢＥ(Molecular Beam Epitaxy；分子線エピタキシャル)法またはＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition；有機金属気相成長)法が有効である。前記ＧaＮ層１０２とＡlＧaＮ層１０３で能動層を構成している。

次に、アイソレーションメサ１１２をドライエッチングで形成する。

次に、ＡlＧaＮ層１０３上に、ソースオーミック電極１０５とドレインオーミック電極１０７を形成して、コンタクト抵抗が低くなるよう熱処理する。

次に、ＡlＧaＮ層１０３上に、ゲートショットキー電極１０６を形成する。

次に、ＴiＯ_２層を全面にデポして、ウェットエッチングでパターニングを行ってＴiＯ_２層１０８を形成する。デポ方法としてはスパッタリングまたはスピンオンプロセスが有効である。スピンオンプロセスの場合はデポした後に熱処理を行う。

次に、ＴiＯ_２層を全面にデポして、ウェットエッチングでパターニングを行って、ＴiＯ_２層１０９を形成し、ＴiＯ_２層を全面にデポして、ウェットエッチングでパターニングを行ってＴiＯ_２層１１０を形成する。

この第５実施形態は、ＴiＯ_２層１０８,１０９,１１０の全体の厚さはゲートショットキー電極１０６とドレインオーミック電極１０７との間で３段階(各段の幅は１μｍ)に変わるので、ＴiＯ_２層１０８,１０９,１１０は式(４)のグレーディング構造と近似している。

前記ＴiＯ_２層１０８とＴiＯ_２層１０９およびＴiＯ_２層１１０で階段状の積層構造の誘電体層を構成している。このＴiＯ_２の誘電率はεr＝８０と高くて、破壊電界が７ＭＶ／ｃｍと高いので、この発明に用いる適切な誘電体である。

図１２に示す従来ヘテロ接合ＦＥＴの耐圧はシミュレーションによって、１１１Ｖであるのに対して、この第５実施形態の図１に示すヘテロ接合ＦＥＴの耐圧は７４３Ｖもある。何れも、２ＤＥＧ濃度と電子の移動度が同じなので、チャネルの抵抗は同じである。

前記構成のヘテロ接合ＦＥＴによれば、ＧaＮ層１０２とＡlＧaＮ層１０３からなる能動層上に形成された誘電体層(ＴiＯ_２層１０８,１０９,１１０)に、誘電率が高い誘電体としてＴiＯ_２を用いることによって、能動層上に形成されたゲートショットキー電極１０６とドレインオーミック電極１０７との間の電界分布が略均一にすることが容易にできる。したがって、電界をシールドするためのフィールドプレート構造を用いることなく、簡単な構成で電極間の電界分布を均一にすることにより高耐圧化が実現できる。

また、前記誘電体層のＴiＯ_２の誘電率を能動層のＧaＮ,ＡlＧaＮの誘電率よりも高くしていることによって、ゲートショットキー電極１０６とドレインオーミック電極１０７との間の電界分布を容易に均一化することができる。

また、階段状の積層構造の誘電体層(ＴiＯ_２層１０８,１０９,１１０)の各段を構成するＴiＯ_２層毎の厚さと誘電率の積の和を、ゲートショットキー電極１０６からドレインオーミック電極１０７に向かって段毎に小さくして、電界分布が略均一になるようにすることによって、電極間の電界分布をより確実に均一化できる階段状の誘電体層を簡単に形成することができる。

また、前記能動層にIII族窒化物系化合物半導体が用いられているヘテロ接合ＦＥＴでは、フィールドプレート構造が有効ではなく、誘電体層による電界分布の均一化による効果が特に顕著である。

また、前記誘電体層が金属酸化物であるＴiＯ_２を含むことによって、誘電率の高い誘電体層を容易に形成することができる。

また、この第５実施形態のヘテロ接合ＦＥＴは、強い圧電効果を発揮するIII族窒化物系化合物半導体を能動層に用いているので、能動層の表面にストレスが発生して２ＤＥＧの濃度変化が起こる可能性がある。このような２ＤＥＧの濃度変化は、電子デバイスの特性上、望ましくないので、誘電体層は能動層の半導体にストレスがかからないように形成するのが好ましい。

(第６実施形態)
図２はこの発明の第６実施形態の電子デバイスの一例としてのＡlＧaＮ／ＧaＮ系ヘテロ接合ＦＥＴの断面図を示す図である。

この第６実施形態のヘテロ接合ＦＥＴは、３種類の誘電体層を合わせて誘電体層を形成して、合わせた誘電体層の厚さの変化が式(３)のように厚さを変化させたグレーディング構造と近似している。図２の上側には誘電率と厚さの積(εr・ｔ)の変化を示している。図２に示すヘテロ接合ＦＥＴは、最大ドレイン・ゲート印加電圧Ｖdg＝４１０Ｖに耐えられる構造である。ドレイン電極２０７とゲート電極２０５との間隔Ｌdgは３μｍである。

このヘテロ接合ＦＥＴの製造方法は概略以下のとおりである。

図２に示すように、サファイア基板２０１上に、ＧaＮ層２０２とＡlＧaＮ層２０３を順に成長する。このときの結晶成長方法としてはＭＢＥ法またはＭＯＣＶＤ法が有効である。前記ＧaＮ層２０２とＡlＧaＮ層２０３で能動層を構成している。

次に、アイソレーションメサ２１２をドライエッチングで形成する。

次に、ＡlＧaＮ層２０３上に、ソース電極２０５とドレイン電極２０７を形成して、コンタクト抵抗が低くなるよう熱処理する。

次に、ＡlＧaＮ層２０３上にゲートショットキー電極２０６を形成する。

次に、ＴiＯ_２層を全面にデポして、ウェットエッチングでパターニングを行ってＴiＯ_２層２０８を形成する。デポ方法としてはスパッタリングまたはスピンオンプロセスが有効である。スピンオンプロセスの場合はデポした後に熱処理を行う。

次に、ＨfＯ_２層を全面にスパッタリングでデポして、ウェットエッチングでパターニングを行ってＨfＯ_２層２０９を形成し、ＳiＮ_２層を全面にＣＶＤでデポして、ウェットエッチングでパターニングを行ってＳiＮ_２層２１０を形成する。

前記ＴiＯ_２層２０８とＨfＯ_２層２０９およびＳiＮ_２層２１０で誘電体層を構成している。前記ＴiＯ_２層２０８の幅は１μｍ、ＨfＯ_２層２０９の幅は１.５μｍ、ＳiＮ_２層２１０の幅は０.５μｍである。

この第６実施形態のヘテロ接合ＦＥＴは、誘電体層の全体の誘電率と厚さはゲートショットキー電極２０６とドレイン電極２０７との間に３段階で変わるので、式(３)のグレーディング構造と近似している。この第６実施形態の誘電体層に用いる誘電体の誘電率εr、厚さｔ、積(εr・ｔ)は次のようになる。
ＴiＯ_２ ： εr＝８０、ｔ＝３４５ｎｍ、(εr・ｔ)＝２.７６×１０^−３ｃｍ
ＨfＯ_２ ： εr＝２５、ｔ＝５６１ｎｍ、(εr・ｔ)＝１.４０×１０^−３ｃｍ
ＳiＮ_２ ： εr＝７.５、ｔ＝４２５ｎｍ、(εr・ｔ)＝０.３２×１０^−３ｃｍ

ここで、図２の上側のグラフの近似直線の傾きｄ／ｄｘ(εr・ｔ)は、
d／dx(εr・ｔ) ＝ −q・Ｎs・Ｌdg／(Ｖdg・ε0) ＝ −１０.６
となる(ここで、ε0は真空の誘電率)。

この第６実施形態のヘテロ接合ＦＥＴは、前記第５実施形態のヘテロ接合ＦＥＴと同様の効果を有する。

(第７実施形態)
図３はこの発明の第７実施形態の電子デバイスの一例としてのＡlＧaＮ／ＧaＮ系ヘテロ接合ＦＥＴの断面図を示す図である。この第７実施形態のヘテロ接合ＦＥＴは、誘電率が高い誘電体層と半導体層との間に薄いＳiＮ_２のパッシベーション層３０８を挟んでいる。このＳiＮ_２のパッシベーション層３０８はＡlＧaＮ層３０３の安定性のためである。ＳiＮ_２のパッシベーション層３０８は薄くしているので、その上の誘電体層の効果がほとんど減少しない。

この第７実施形態はゲートショットキー電極の代わりにＭＩＳ(metal−insulator−semiconductor)ゲート電極を用いる。また、ゲート絶縁膜はＳiＮ_２のパッシベーション層３０８である。

図３に示すヘテロ接合ＦＥＴは、最大ドレイン・ゲート印加電圧Ｖdg＝４１０Ｖに耐えられる構造である。ドレイン電極３０７とゲートショットキー電極３０６との間隔Ｌdgは３μｍである。

このヘテロ接合ＦＥＴの製造方法は概略以下のとおりである。

まず、サファイア基板３０１上に、ＧaＮ層３０２とＡlＧaＮ層３０３を順に成長する。このときの結晶成長方法としてはＭＢＥ法またはＭＯＣＶＤ法が有効である。前記ＧaＮ層３０２とＡlＧaＮ層３０３で能動層を構成している。

次に、アイソレーションメサ３１２をドライエッチングで形成する。

次に、ＡlＧaＮ層３０３に、ソース電極３０５とドレイン電極３０７を形成して、コンタクト抵抗が低くなるよう熱処理する。

次に、ＳiＮ_２層３０８を全面にＣＶＤでデポし、ウェットエッチングでパターニングを行う。

次に、ＳiＮ_２層３０８上にゲート電極３０６を形成する。

次に、ＴiＯ_２層を全面にデポして、ウェットエッチングのプロセスを３回繰り返してＴiＯ_２層３０９を形成し、ＴiＯ_２層３０９の厚さを３段に変化させたグレーディング構造の誘電体層を形成している。

詳しくは、第１回のウェットエッチングでＴiＯ_２層の一部を約１３５ｎｍエッチングする。次に、第２回のウェットエッチングでＴiＯ_２層の別の一部を更に約１３５ｎｍエッチングを行う。最後に、第３回のウェットエッチングでＴiＯ_２層の別の一部を更に約１３５ｎｍエッチングを行うことによりＴiＯ_２層３０９を形成する。

この第７実施形態のヘテロ接合ＦＥＴは、前記第５実施形態のヘテロ接合ＦＥＴと同様の効果を有する。

(第８実施形態)
図１０はこの発明の第８実施形態の電子デバイスの一例としてのショットキーダイオードの断面図である。

図１０に示すように、サファイア基板１００１の上に、厚さ５０ｎｍのＡlＮからなるバッファ層１００２と厚さ３μｍのＧaＮからなるＧaＮ層１００３(不純物濃度１×１０¹⁷ｃｍ^-3)を順次形成する。次に、前記ＧaＮ層１００３上に、Ｔi／Ａl／Ａuからなるカソードオーミック電極１００５とＷＮ／Ａuからなるアノードショットキー電極１００６およびＴi／Ａl／Ａuからなるカソードオーミック電極１００７を形成している。さらに、ＧaＮ層１００３上かつアノードショットキー電極１００６の両側に、アノードショットキー電極１００６を挟むようにＴiＯ_２からなる誘電体層１００８,１００９を形成している。

前記構成のショットキーダイオードによれば、ＧaＮ層１００３からなる能動層上に形成された誘電体層１００８,１００９に誘電率が高い誘電体としてＴiＯ_２を用いることによって、能動層上に形成されたアノードショットキー電極１００６とカソードオーミック電極１００５との間およびアノードショットキー電極１００６とカソードオーミック電極１００７との間の電界分布が略均一にすることが容易にできる。したがって、電界をシールドするためのフィールドプレート構造を用いることなく、簡単な構成で電極間の電界分布を均一にすることにより高耐圧化が実現できる。

また、前記誘電体層１００８,１００９の誘電率ε2を能動層のＧaＮ層１００３の誘電率ε1より高くしていることによって、アノードショットキー電極１００６とカソードオーミック電極１００５との間およびアノードショットキー電極１００６とカソードオーミック電極１００７との間の電界分布を容易に均一化することができる。

前記第１〜第７実施形態では、電子デバイスとしてヘテロ接合ＦＥＴについて説明し、第８実施形態では、電子デバイスとしてＧaＮショットキーダイオードについて説明したが、電子デバイスはこれに限らず、ガンダイオードやＳＡＷおよびＭＥＭＳ等の電子デバイスにこの発明を適用してもよい。

また、前記第１〜第７実施形態のヘテロ接合ＦＥＴにおいて、能動層の厚さをｔ1とし、誘電体層の最大厚さをｔ2maxとするとき、誘電体層の最大厚さｔ2maxと誘電体層の誘電率ε2との積ｔ2max・ε2と、能動層の厚さｔ1と能動層の誘電率ε1との積ｔ1・ε1との関係が、
ｔ2max・ε2 ＞ ｔ1・ε1
の第１の条件を満たすことが好ましい。この場合、誘電体層の最大厚さｔ2maxと誘電体層の誘電率ε2との積ｔ2max・ε2を、能動層の厚さｔ1と能動層の誘電率ε1との積ｔ1・ε1よりも大きくすることによって、電極間の電界分布をより容易に均一化できる。

さらに、電界分布が略均一になるようにした電極間の間隔をＬとし、誘電体層の最大厚さをｔ2maxとするとき、誘電体層の最大厚さｔ2maxと誘電体層の誘電率ε2との積ｔ2max・ε2と、電極の間隔Ｌと能動層の誘電率ε1との積Ｌ・ε1との関係が、
ｔ2max・ε2 ＞ Ｌ・ε1
の第２の条件を満たすことが好ましい。この場合、誘電体層の最大厚さｔ2maxと誘電体層の誘電率ε2との積ｔ2max・ε2を、電極の間隔Ｌと前記能動層の誘電率ε1との積Ｌ・ε1よりも大きくすることによって、電極間の電界分布をより容易に均一化できる。

また、前記第１の条件と第２の条件の両方を満足するのがより好ましい。

図１はこの発明の第５実施形態の電子デバイスの一例としてのヘテロ接合ＦＥＴの断面図である。 図２はこの発明の第６実施形態の電子デバイスの一例としてのヘテロ接合ＦＥＴの断面図である。 図３はこの発明の第７実施形態の電子デバイスの一例としてのヘテロ接合ＦＥＴの断面図である。 図４はこの発明の第１実施形態の電子デバイスの一例としてのヘテロ接合ＦＥＴのデバイス構造と電位を示す断面図である。 図５はこの発明の第２実施形態の電子デバイスの一例としてのヘテロ接合ＦＥＴのデバイス構造と電位を示す断面図である。 図６はこの発明の第３実施形態の電子デバイスの一例としてのヘテロ接合ＦＥＴのデバイス構造と電位を示す断面図である。 図７はこの発明の第１比較例の電子デバイスとしてのヘテロ接合ＦＥＴのデバイス構造の例と電位を示す断面図である。 図８はこの発明の第２比較例の電子デバイスとしてのヘテロ接合ＦＥＴのデバイス構造の例と電位を示す断面図である。 図９はこの発明の第４実施形態の電子デバイスとしてのヘテロ接合ＦＥＴのデバイス構造の例と電位を示す断面図である。 図１０はこの発明の第８実施形態の電子デバイスの一例としてのショットキーダイオードの断面図である。 図１１は従来の電子デバイスとしてのヘテロ接合ＦＥＴの断面図である。 図１２は従来のヘテロ接合ＦＥＴのデバイス構造と電位を示す断面図である。

１０１,２０１,３０１,４０１,５０１,６０１,１００１,１２０１…サファイア基板
１０２,２０２,３０２,４０２,５０２,６０２,１２０２…ＧaＮ層
１０３,２０３,３０３,４０３,５０３,６０３,１２０３…Ａl_０.５Ｇa_０.５Ｎ層
１０４,２０１,３０１,４０１,５０１,６０１,１２０１…２ＤＥＧ
１０５,２０５,３０５,４０５,５０５,６０５,１２０５…ソースオーミック電極
１０６,２０６,４０６,５０６,６０６,１２０６…ゲートショットキー電極
１０７,２０７,３０７,４０７,５０７,６０７,１２０７…ドレインオーミック電極
１０８…ＴiＯ_２層
１０９…ＴiＯ_２層
１１０…ＴiＯ_２層
１１２…アイソレーションメサ
２０８…ＴiＯ_２層
２０９…ＨfＯ_２層
２１０…ＳiＮ_２層
３０６…ゲート電極
３０８…ＳiＮ_２層
３０９…ＨfＯ_２層
３１２…アイソレーションメサ
４０８,５０８,６０８,７０８,８０８,９０８,１００８,１００９…誘電体層
１００２…バッファ層
１００３…ＧaＮ層
１００５,１００７…カソードオーミック電極
１００６…アノードショットキー電極

Claims (6)

1. III族窒化物系化合物半導体である能動層を備え、フィールドプレートを用いない電子デバイスであって、
   前記能動層上に形成された複数の電極と、
   前記複数の電極うちの少なくとも２つの電極間の電界分布が均一になるように、前記能動層上に形成された誘電体層とを備え、
   前記誘電体層の誘電率ε2は前記能動層の誘電率ε1より高く、
   前記能動層の厚さをｔ1とし、前記誘電体層の最大厚さをｔ2maxとするとき、前記誘電体層の最大厚さｔ2maxと前記誘電体層の誘電率ε2との積ｔ2max・ε2と、前記能動層の厚さｔ1と前記能動層の誘電率ε1との積ｔ1・ε1との関係が、
   ｔ2max・ε2 ＞ ｔ1・ε1
   となる第１の条件、または、
   前記電界分布が均一になるようにした電極間の間隔をＬとし、前記誘電体層の最大厚さｔ2maxと前記誘電体層の誘電率ε2との積ｔ2max・ε2と、前記電極の間隔Ｌと前記能動層の誘電率ε1との積Ｌ・ε1との関係が、
   ｔ2max・ε2 ＞ Ｌ・ε1
   となる第２の条件のうちの少なくとも一方の条件を満たすと共に、
   上記誘電体層の厚さの変化が、
   

   

   (ただし、ｙは表面の垂直方向、Ｎｓは前記能動層のシート荷電濃度、Ｖは前記電極間の印加電圧)
   で表されるように上記誘電体層の厚さを変化させたグレーディング構造と近似していることを特徴とする電子デバイス。
2. 請求項１に記載の電子デバイスにおいて、
   前記誘電体層は、段毎に積層数の異なる階段状の積層構造をしており、
   前記誘電体層の各段における層の厚さと誘電率の積の和は、前記電界分布が均一になるようにした電極の一方から他方に向かって小さくなっていることを特徴とする電子デバイス。
3. 請求項１または２に記載の電子デバイスにおいて、
   前記電界分布が均一になるようにした電極の一方から他方に向かって前記誘電体層の厚さが薄くなるかまたは前記誘電体層の誘電率が小さくなっていることを特徴とする電子デバイス。
4. 請求項１乃至３のいずれか１つに記載の電子デバイスにおいて、
   前記誘電体層が金属酸化物を含むことを特徴とする電子デバイス。
5. 請求項１乃至４のいずれか１つに記載の電子デバイスにおいて、
   前記誘電体層が前記能動層にストレスをかけないように形成されていることを特徴とする電子デバイス。
6. 請求項１乃至５のいずれか１つに記載の電子デバイスにおいて、
   前記複数の電極は、前記能動層上に形成されたゲート電極と、前記能動層上にかつ前記ゲート電極の両側に形成されたソース電極およびドレイン電極であって、
   前記ソース電極または前記ドレイン電極の少なくとも一方と前記ゲート電極との間の電界分布が略均一になるように、前記能動層上に前記誘電体層が形成されているヘテロ接合ＦＥＴであることを特徴とする電子デバイス。

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