CN101075638A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN101075638A
CN101075638A CNA2007101041140A CN200710104114A CN101075638A CN 101075638 A CN101075638 A CN 101075638A CN A2007101041140 A CNA2007101041140 A CN A2007101041140A CN 200710104114 A CN200710104114 A CN 200710104114A CN 101075638 A CN101075638 A CN 101075638A
Authority
CN
China
Prior art keywords
side wall
dielectric film
gate electrode
semiconductor device
auxiliary patterns
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007101041140A
Other languages
English (en)
Other versions
CN101075638B (zh
Inventor
筒井将史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Godo Kaisha IP Bridge 1
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=38197782&utm_source=***_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CN101075638(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN101075638A publication Critical patent/CN101075638A/zh
Application granted granted Critical
Publication of CN101075638B publication Critical patent/CN101075638B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/762—Charge transfer devices
    • H01L29/765—Charge-coupled devices
    • H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种半导体器件及其制造方法。该半导体器件包括：由元件隔离区域11包围的第一活性区域10a，形成在第一活性区域10a上且具有突出在元件隔离区域11上的突出部分的第一栅电极13a，第一侧壁绝缘膜15a、16a，与第一栅电极13a的突出部分在栅极宽度方向上留有间隔而形成的辅助图案13b，第二侧壁绝缘膜15b、16b，具有内部应力的应力绝缘膜19。第一栅电极13a和辅助图案13b之间的间隔小于第一侧壁绝缘膜15a、15b的膜厚与第二侧壁绝缘膜15b、16b的膜厚之和与应力绝缘膜19的膜厚的2倍值的合计值。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。特别涉及场效应型晶体管中具有借助覆盖栅电极且具有内部应力的绝缘膜而在沟道区域产生应力的构造的半导体器件。
背景技术
近年来，为谋求半导体器件的高速化有人提出了以下的结构和方法，即使用具有内部应力的膜从外部对载流子的流动场所(沟道区域)产生应力，从而使载流子的迁移率提高。
图17、图18(a)以及图18(b)示出了现有的具有通过具有内部应力的绝缘膜对沟道区域产生应力的构造的半导体器件(参考例如专利文献1)。补充说明一下，图17是对应于图18(a)及图18(b)中的XVII-XVII线的俯视图，图18(a)是对应于图17中的XVIIIa-XVIIIa线的剖面图，图18(b)是对应于图17中的XVIIIb-XVIIIb线的剖面图。
如图17、图18(a)以及图18(b)所示，在半导体衬底100上形成有将活性区域100a隔开的元件隔离区域101，在被元件隔离区域101包围的活性区域100a上隔着栅极绝缘膜102形成有具有硅化物层103a的栅电极103。在栅电极103和硅化物层103a的侧面上形成有由剖面形状是L字形的第一侧壁105和第二侧壁106构成的侧壁绝缘膜113。而且，在活性区域100a的侧壁绝缘膜113外侧的区域，形成有上层具有硅化物层107sa的源极区域107s以及上层具有硅化物层108da的漏极区域108d。在半导体衬底100上形成有将栅电极103和侧壁绝缘膜113等覆盖起来、由氮化硅膜构成且具有内部应力的衬里膜(liner layer)109。在衬里膜109上形成有层间绝缘膜110。在层间绝缘膜110上形成有贯通该层间绝缘膜110和衬里膜109且到达硅化物层107sa和108da的接触柱塞111，在层间绝缘膜110上形成有它的下面与接触柱塞111的上端相连接的布线112。
由图17明显可知，在具有上述结构的现有半导体器件中，具有内部应力的衬里膜109夹着栅电极103侧面上的侧壁绝缘膜113而进行包围。
这里，假定载流子流动的沟道长度方向是将源极区域107和漏极区域108连接起来的方向，则当衬里膜109具有拉伸应力的时候，整个衬里膜109就要收缩，因此而对活性区域100a产生应力，将拉伸应力S1施加给在沟道区域的沟道长度方向上。因此，当是N型场效应型晶体管(N型MIS晶体管)的时候，载流子的迁移率提高，电流增加，半导体器件从而有可能高速动作。
《专利文献1》特开2005-57301号公报
发明内容
-发明要解决的问题-
如上所述，在具有内部应力的绝缘膜围着栅电极形成的结构下，例如如图17及图18(b)所示，具有内部应力的衬里膜109，也将位于元件隔离区域101上的栅电极103的突出部分(以下称其为“栅电极的突出部分”)的前端覆盖起来。于是，当具有内部应力的衬里膜109具有了拉伸应力的时候，为响应衬里膜109整体上要收缩这一要求，栅电极103的突出部分便在沟道宽度方向上亦即垂直于沟道长度方向的方向遭到压缩。结果是，压缩应力S2便经由栅极绝缘膜102施加在与栅电极103接触的沟道区域的沟道宽度方向上。
因此，在使用(001)衬底且载流子在<110>方向上流动的半导体器件中，因为沟道宽度方向成为<1-10>，所以无论半导体器件是电子为载流子的N型MIS晶体管，还是半导体器件是空穴为载流子的P型MIS晶体管，若压缩应力S2施加在沟道区域的沟道宽度方向上，则载流子的迁移率会减小。结果是，由具有内部应力的绝缘膜加给沟道区域的沟道长度方向的拉伸应力S1带来的迁移率提高的效果被抵消。而且，在是使用(001)衬底且载流子在<100>方向上流动的半导体器件的情况下，载流子迁移率提高这一效果也同样被抵消。
而且，若沟道宽度变窄，则由栅电极的突出部分施加给沟道区域的沟道宽度方向的压缩应力的影响变大。还有，因为若栅电极的突出部分变短，则从栅电极的突出部分的前端到沟道区域的距离变短，所以这一部分对施加给沟道区域的沟道宽度方向的压缩应力的影响变大。估计上述各点对今后的微细化来说将成为问题。
本发明正是为解决上述问题而研究开发出来的，其目的在于：提供一种具有载流子的迁移率优越且对微细化适用的构造的半导体器件及其制造方法。
-用以解决问题的技术方案-
本发明的一个实施例所涉及的半导体器件，包括：半导体衬底中的由元件隔离区域包围的第一活性区域，形成在第一活性区域上且具有突出在元件隔离区域上的突出部分的第一栅电极，形成在第一栅电极侧面的第一侧壁绝缘膜，形成在半导体衬底上且在栅极宽度方向上与第一栅电极的突出部分保持有间隔的辅助图案，形成在辅助图案侧面的第二侧壁绝缘膜，以及所形成的覆盖第一栅电极与第一侧壁绝缘膜、辅助图案与第二侧壁绝缘膜的具有内部应力的应力绝缘膜。第一栅电极和辅助图案之间的间隔，比第一侧壁绝缘膜的膜厚与第二侧壁绝缘膜的膜厚之和与应力绝缘膜的膜厚的2倍值的合计值小。
根据本发明之一个实施例所涉及的半导体器件，由于第一栅电极和辅助图案之间的间隔比第一侧壁绝缘膜的膜厚与第二侧壁绝缘膜的膜厚之和与应力绝缘膜的膜厚的2倍值的合计值小，所以，由于应力绝缘膜中的覆盖第一栅电极的突出部分的部分压缩所产生的对沟道宽度方向的压缩应力，便由于应力绝缘膜中的覆盖辅助图案的部分压缩而得到缓和。因此，包括第一栅电极的场效应型晶体管的沟道中的载流子的迁移率提高，而且，能够实现适用半导体器件的微细化的结构。
在本发明的一个实施例所涉及的半导体器件中，形成在第一栅电极和辅助图案之间的区域上的应力绝缘膜的膜厚，比在栅极长度方向上离开第一侧壁绝缘膜的元件隔离区域上形成的应力绝缘膜的膜厚厚。
这样一来，包括第一栅电极的场效应型晶体管的沟道中的载流子的迁移率提高，而且，能够实现适用半导体器件的进一步微细化的结构。
在本发明的一个实施例所涉及的半导体器件中，形成在第一栅电极和辅助图案之间的区域上的应力绝缘膜的上表面，具有与第一栅电极的上表面的高度相等或者比第一栅电极的上表面的高度高的高度。
这样一来，包括第一栅电极的场效应型晶体管的沟道中的载流子的迁移率提高，而且，能够实现适用半导体器件的进一步微细化的结构。
在本发明的一个实施例所涉及的半导体器件中，只要是第一栅电极和辅助图案之间的间隔由第一侧壁绝缘膜和第二侧壁绝缘膜以及应力绝缘膜填充的结构，便能收到上述的使应力绝缘膜对沟道宽度方向的压缩应力减小的效果。
在本发明的一个实施例所涉及的半导体器件中，若第一栅电极和辅助图案之间的间隔比第一侧壁绝缘膜的膜厚与第二侧壁绝缘膜的膜厚之和与应力绝缘膜的膜厚的2倍值的合计值小，则第一栅电极和辅助图案之间的间隔便能够由高度与第一栅电极的高度相等或者比第一栅电极的高度高的应力绝缘膜填充。
在本发明的一个实施例所涉及的半导体器件中，在是第一栅电极和辅助图案之间的间隔由第一侧壁绝缘膜和第二侧壁绝缘膜填充的结构的情况下，因为所形成的应力绝缘膜没有覆盖第一栅电极和辅助图案之间的间隙，所以应力绝缘膜对第一栅电极突出部分的压缩应力便得到缓和。结果是，能够收到使应力绝缘膜对沟道宽度方向的压缩应力减小的效果。
在这一情况下，若第一栅电极和辅助图案之间的间隔比第一侧壁绝缘膜的膜厚与第二侧壁绝缘膜的膜厚之和小，则第一栅电极和辅助图案之间的间隔便能够由高度与第一栅电极的高度相等或者高度比第一栅电极的高度高的第一及第二侧壁绝缘膜填充。
在本发明的一个实施例所涉及的半导体器件中，可以是这样的，第一侧壁绝缘膜和第二侧壁绝缘膜由剖面形状是L字形的第一侧壁构成。
在本发明的一个实施例所涉及的半导体器件中，可以是这样的，第一侧壁绝缘膜和第二侧壁绝缘膜，是进一步具有所形成的覆盖第一侧壁中的L字形内侧表面的第二侧壁的结构。
在本发明的一个实施例所涉及的半导体器件中，在所述第二侧壁具有内部应力的情况下，由于第二侧壁中的覆盖第一栅电极的突出部分的部分压缩所产生的对沟道宽度方向的压缩应力能够由于第二侧壁中的覆盖辅助图案的部分压缩而得到缓和。
本发明的一个实施例所涉及的半导体器件可以是这样的结构，即辅助图案，形成在半导体衬底中由元件隔离区域包围的第二活性区域上且是具有突出在元件隔离区域上的突出部分的第二栅电极。
本发明的一个实施例所涉及的半导体器件可以是这样的结构，第一栅电极的栅极长度方向上的侧面与第二栅电极的栅极长度方向上的侧面相向。
本发明的一个实施例所涉及的半导体器件可以是这样的结构，第一栅电极的栅极长度方向上的侧面与第二栅电极的栅极长度方向上的侧面在栅极长度方向上错开着相向。
在本发明的一个实施例所涉及的半导体器件中，可以是这样的，辅助图案仅形成在所述元件隔离区域上。
在本发明的一个实施例所涉及的半导体器件中，可以是这样的，辅助图案在电气上不做有效的工作。
在本发明的一个实施例所涉及的半导体器件中，可以是这样的，辅助图案由与构成第一栅电极的材料不同的材料形成。
本发明的一个实施例所涉及的半导体器件的制造方法，包括：工序a，形成半导体衬底中的由元件隔离区域包围的第一活性区域；工序b，在第一活性区域上形成具有突出在元件隔离区域上的突出部分的第一栅电极；工序c，在半导体衬底上形成辅助图案，且让该辅助图案在栅极宽度方向上与第一栅电极的突出部分之间留有间隔；工序d，在第一栅电极的侧面形成第一侧壁绝缘膜，同时在辅助图案的侧面形成第二侧壁绝缘膜；以及工序e，形成具有内部应力的应力绝缘膜，且让该应力绝缘膜覆盖着第一栅电极和第一侧壁绝缘膜、辅助图案和第二侧壁绝缘膜。在工序c中，形成辅助图案，使得第一栅电极和辅助图案之间的间隔，比第一侧壁绝缘膜的膜厚与第二侧壁绝缘膜的膜厚之和与应力绝缘膜的膜厚的2倍值的合计值小。
根据本发明的一个实施例所涉及的半导体器件的制造方法，借助形成辅助图案，使得第一栅电极和辅助图案之间的间隔比第一侧壁绝缘膜的膜厚与第二侧壁绝缘膜的膜厚之和与应力绝缘膜的膜厚的2倍值的合计值小，由于应力绝缘膜中的覆盖第一栅电极的突出部分的部分压缩所产生的对沟道宽度方向的压缩应力，便由于应力绝缘膜中的覆盖辅助图案的部分压缩而得到缓和。因此，包括第一栅电极的场效应型晶体管的沟道中的载流子的迁移率提高，而且，能够实现适用半导体器件的微细化的结构。
在本发明的一个实施例所涉及的半导体器件的制造方法中，在工序e中，形成在第一栅电极和辅助图案之间的区域上的应力绝缘膜的膜厚，比栅极长度方向上离开第一侧壁绝缘膜的元件隔离区域上形成的应力绝缘膜的膜厚厚。
这样一来，包括第一栅电极的场效应型晶体管的沟道中的载流子的迁移率提高，而且，能够实现适用半导体器件的进一步微细化的结构。
在本发明的一个实施例所涉及的半导体器件的制造方法中，在工序e中，形成在第一栅电极和辅助图案之间的区域上的应力绝缘膜的上表面，具有与第一栅电极的上表面的高度相等或者比第一栅电极的上表面的高度高的高度。
这样一来，包括第一栅电极的场效应型晶体管的沟道中的载流子的迁移率提高，而且，能够实现适用半导体器件的进一步微细化的结构。
在本发明的一个实施例所涉及的半导体器件的制造方法中，工序c中，包括：形成辅助图案以使第一栅电极和辅助图案之间的间隔小于第一侧壁绝缘膜的膜厚与第二侧壁绝缘膜的膜厚之和的工序；在工序d中，形成第一侧壁绝缘膜和第二侧壁绝缘膜来将第一栅电极和辅助图案之间的间隔填埋起来。在这一情况下，因为所形成的应力绝缘膜没有覆盖第一栅电极和辅助图案之间的间隙，所以应力绝缘膜对第一栅电极突出部分的压缩应力便得到缓和。结果是，能够收到使应力绝缘膜对沟道宽度方向的压缩应力减小的效果。
在本发明的一个实施例所涉及的半导体器件的制造方法中，可以是这样的，在工序c中，仅在元件隔离区域上形成辅助图案。
在本发明的一个实施例所涉及的半导体器件的制造方法中，可以是这样的，辅助图案是第二栅电极。工序a中，包括形成半导体衬底中的由元件隔离区域包围的第二活性区域的工序。工序c，与工序b在同一工序下进行，是一道在第二活性区域上形成具有突出在元件隔离区域上的突出部分的第二栅电极的工序。
在本发明的一个实施例所涉及的半导体器件的制造方法中，最好是，工序d中，包括：形成由剖面形状是L字形的第一侧壁和覆盖第一侧壁中的L字形的内侧表面的第二侧壁构成的第一侧壁绝缘膜和第二侧壁绝缘膜的工序。
在本发明的一个实施例所涉及的半导体器件的制造方法中，可以是这样的，进一步包括：在工序d之后且工序e之前，除去分别构成第一侧壁绝缘膜和第二侧壁绝缘膜的第二侧壁的工序。
-发明的效果-
根据本发明所涉及的半导体器件，因为，由于应力绝缘膜中的覆盖第一栅电极的突出部分的部分压缩所产生的对沟道宽度方向的压缩应力由于应力绝缘膜中的覆盖辅助图案的部分压缩而得到缓和，所以，包括第一栅电极的场效应型晶体管的沟道中的载流子的迁移率提高，而且，能够实现适用半导体器件的微细化的结构。更进一步地讲，能够抑制第一栅电极的突出部分的形状的影响，提高载流子的迁移率且能够适用微细化。
附图的简单说明
图1示出了本发明的第一个实施例所涉及的半导体器件的结构，是对应于图2(a)和图2(b)中的I-I线的俯视图。
图2(a)和图2(b)示出了本发明的第一个实施例所涉及的半导体器件的结构，图2(a)是对应于图1中的IIa-IIa线的剖面图，图2(b)是对应于图1中的IIb-IIb线的剖面图。
图3(a)是用以说明第一个实施例中的栅极突出间隔的俯视图，图3(b)是显示衬里膜19中的覆盖栅电极13a中的从活性区域10c突出的部分的部分对沟道宽度方向的压缩应力与栅极突出间隔的关系的图。
图4(a)到图4(f)是显示本发明第一个实施例所涉及的半导体器件的制造工序的图。图4(a)、图4(c)以及图4(e)示出了对应于图2(a)中所示的剖面的制造工序；图4(b)、图4(d)以及图4(f)示出了对应于图2(b)中所示的剖面的制造工序。
图5(a)是一显示本发明第一个实施例的变形例(1)所涉及的半导体器件的结构的俯视图，图5(b)是该变形例(1)中对沟道宽度方向的压缩应力与栅极错开间隔的关系图。
图6是一显示本发明的第一个实施例的变形例(2)所涉及的半导体器件的构造的俯视图。
图7是一显示本发明的第一个实施例的变形例(3)所涉及的半导体器件的构造的俯视图。
图8示出了本发明第二个实施例所涉及的半导体器件的构造，是对应于图9(a)和图9(b)中的VIII-VIII线的俯视图。
图9(a)和图9(b)示出了本发明第二个实施例所涉及的半导体器件的构造，图9(a)是对应于图8中的IXa-IXa线的俯视图，图9(b)是对应于图8中的IXb-IXb线的俯视图。
图10(a)到图10(f)是显示本发明第二个实施例所涉及的半导体器件的制造工序的图。图10(a)、图10(c)以及图10(e)示出了对应于所述图9(a)中所示的剖面的制造工序；图10(b)、图10(d)以及图10(f)示出了对应于所述图9(b)中所示的剖面的制造工序。
图11是一显示本发明第二个实施例的变形例(1)所涉及的半导体器件的结构的俯视图。
图12是一显示本发明的第二个实施例的变形例(2)所涉及的半导体器件的构造的俯视图。
图13是一显示本发明的第二个实施例的变形例(3)所涉及的半导体器件的构造的俯视图。
图14示出了本发明第三个实施例例所涉及的半导体器件的构造，是对应于图15(a)和图15(b)中的XIV-XIV线的俯视图。
图15(a)和图15(b)示出了本发明第三个实施例所涉及的半导体器件的制造工序图，图15(a)是对应于图14中的XVa-XVa线的剖面图，图15(b)是对应于图14中的XVb-XVb线的剖面图。
图16(a)到图16(f)是显示本发明第三个实施例所涉及的半导体器件的制造工序的图。图16(a)、图16(c)以及图16(e)示出了对应于所述图15(a)中所示的剖面的制造工序；图16(b)、图16(d)以及图16(f)示出了对应于所述图15(b)中所示的剖面的制造工序。
图17示出了现有半导体器件的结构，是对应于图18(a)及图18(b)中的XVII-XVII线的剖面图。
图18(a)和图18(b)示出了现有半导体器件的结构，图18(a)是对应于图17中的XVIIIa-XVIIIa线的剖面图，图18(b)是对应于图17中的XVIIIb-XVIIIb线的剖面图。
具体实施方式
(第一个实施例)
以下，说明本发明的第一个实施例所涉及的半导体器件及其制造方法。
图1、图2(a)和图2(b)示出了本发明第一个实施例所涉及的半导体器件的构造。补充说明一下，图1是对应于图2(a)和图2(b)中的I-I线的俯视图，图2(a)是对应于图1中的IIa-IIa线的剖面图，图2(b)是对应于图1中的IIb-IIb线的剖面图。
首先，在图2(a)所示的栅极长度方向的剖面图中，在由硅形成的半导体衬底10中形成有元件隔离区域11，该元件隔离区域11又是通过绝缘膜被填充到将第一活性区域10a隔开的沟槽内而构成的浅槽隔离(STI：shallow trench isolation)构成。在由元件隔离区域11包围起来的活性区域10a上形成有上层具有硅化物层13aa的栅电极13a，中间隔着栅极绝缘膜12a。在栅电极13a和硅化物层13aa的侧面，形成有由剖面形状是L字形的第一侧壁15a和第二侧壁16a构成的第一侧壁绝缘膜23a。还有，在活性区域10a中的第一侧壁绝缘膜23a外侧的区域，形成有上层具有硅化物层17sa的源极区域17s和上层具有硅化物层18da的漏极区域18d。
在半导体衬底10上形成有将栅电极13a和第一侧壁绝缘膜23a等覆盖起来、作为具有内部应力的应力绝缘膜的衬里膜19。在衬里膜19上形成有层间绝缘膜20。在层间绝缘膜20上形成有贯通该层间绝缘膜20和衬里膜19且到达硅化物层17sa和18da的接触柱塞21a，在层间绝缘膜20上形成有下面与接触柱塞21a的上端相连接的布线22。补充说明一下，在活性区域10a中的栅电极13a两侧的区域形成有与源极区域17s和漏极区域18d连接的延伸区域或者LDD区域(未示)。
其次，在图2(b)所示的栅极宽度方向的剖面图中，在半导体衬底10中形成有将活性区域10a、10b隔开的元件隔离区域11。在由元件隔离区域11包围起来的活性区域10a上(也包括元件隔离区域11)形成有上层具有硅化物层13aa的栅电极13a，中间隔着栅极绝缘膜12a。该栅电极13a，具有突出在夹着活性区域10a形成的两侧的元件隔离区域11上的突出部分。还有，在由元件隔离区域11包围起来的活性区域10b上形成有上侧具有硅化物层13bb的栅电极13b，中间隔着栅极绝缘膜12b。该栅电极13b，具有突出在夹着活性区域10b形成的两侧的元件隔离区域11上的突出部分。补充说明一下，第一栅电极13a和第二栅电极13b的材料既可以一样，也可以不同。在栅电极13a和硅化物层13aa的侧面形成有由剖面形状是L字形的第一侧壁15a和第二侧壁16a构成的第一侧壁绝缘膜23a。同时，在栅电极13b和硅化物层13bb的侧面形成有由剖面形状是L字形的第一侧壁15b和第二侧壁16b构成的第二侧壁绝缘膜23b。补充说明一下，虽然在图2(a)中未示，但如图1所示，在活性区域10b的第二侧壁绝缘膜23b外侧的区域，与图2(a)的剖面图一样，形成有经由接触柱塞21b(参考图1)与布线(未示)连接的上层具有硅化物层17sb(参考图1)的源极区域和上层具有硅化物层18db的漏极区域。
在半导体衬底10上形成有将栅电极13a、13b、第一侧壁绝缘膜23a以及第二侧壁绝缘膜23b等覆盖起来、且由例如氮化硅膜构成并具有内部应力的衬里膜19。该衬里膜19，具有使拉伸应力产生在活性区域10a的沟道长度方向上，同时使压缩应力产生在活性区域10a的沟道宽度方向上的内部应力。在衬里膜19上形成有层间绝缘膜20。
补充说明一下，在图1、图2(a)以及图2(b)中，说明的是形成剖面形状是L字形的第一侧壁15a和第二侧壁16a作第一侧壁绝缘膜23a、形成剖面形状是L字形的第一侧壁15b和第二侧壁16b作第二侧壁绝缘膜23b的情况，但除此以外，以下情况皆可，即或者是不形成剖面形状是L字形的第一侧壁15a、15b的情况，或者是，代替剖面形状是L字形的第一侧壁15a、15b或在剖面形状是L字形的第一侧壁15a、15b的基础上再形成剖面形状是I字形(板状)的侧壁(偏置隔离物)的情况。再就是，衬里膜19是单层膜的情况也可，是多层膜的情况也可。
这里，如图1和图2(b)所示，所形成的衬里膜19将栅电极13a和第一侧壁绝缘膜23a、栅电极13b和第二侧壁绝缘膜23b包围。第一侧壁绝缘膜23a和第二侧壁绝缘膜23b相互保持间隔而设，衬里膜19将该间隔填充起来而形成。而且，填充在第一侧壁绝缘膜23a和第二侧壁绝缘膜23b之间的衬里膜19的上表面，或者形成为与第一及第二栅电极13a、13b的高度相等，或者形成为比第一及第二栅电极13a、13b的高度高。
下面，说明的是，对具有以上结构的本发明第一个实施例所涉及的半导体器件而言，能够缓和形成在栅电极13a中从活性区域10a突出到活性区域10b一侧的元件隔离区域11上的部分(以下称其为“栅电极13a的突出部分”)的衬里膜19对活性区域10a的沟道宽度方向(栅极宽度方向)的压缩应力的理由。
如上所述，所形成的衬里膜19将第一侧壁绝缘膜23a和第二侧壁绝缘膜23b之间的间隔填充起来，且衬里膜19的上表面的高度与栅电极13a、13b的高度相等，或者比栅电极13a、13b的高度高。因此，由于衬里膜19中的覆盖栅电极13a的突出部分的那一部分收缩而产生的对沟道宽度方向的压缩应力，便因为衬里膜19中的覆盖栅电极13b及第二侧壁绝缘膜23b的那一部分也收缩而抵消、缓和。出于同样的理由，能够使形成在栅电极13b中从活性区域10b突出到活性区域10a一侧的元件隔离区域11上的部分(以下称其为“栅电极13b的突出部分”)的衬里膜19对活性区域10b的沟道宽度方向(栅极宽度方向)的压缩应力得到缓和。
图3(a)是用以说明本发明第一个实施例中的栅极突出间隔的俯视图，图3(b)是显示衬里膜19中的覆盖栅电极13a的突出部分的那一部分对活性区域10a的沟道宽度方向产生的压缩应力与栅极突出间隔的关系的图。
首先，如图3(a)所示，设栅电极13a的端部与栅电极13b的端部之间的间隔为栅极突出间隔L1，在一边改变该栅极突出间隔L1，一边计算对活性区域10a的沟道宽度方向的压缩应力后，得到了图3(b)所示的结果。这里，第一侧壁15a、15b的厚度(宽度)是20nm、第二侧壁16a、16b的厚度(宽度)是50nm、衬里膜19的厚度(宽度)是100nm。
换句话说，由图3(b)可知，当栅极突出间隔L1是0的时候，也就是说，栅电极13a的端部与栅电极13b的端部相接触的时候，衬里膜19对活性区域10a的沟道宽度方向的压缩应力几乎是近似0的值。
另一方面，知道了：栅电极13a的端部与栅电极13b的端部的间隔大的时候，也就是说，栅极突出间隔L1大的时候例如栅极突出间隔L1＝1μm的时候，衬里膜19中的覆盖栅电极13a的突出部分的那一部分对活性区域10a的沟道宽度方向的压缩应力，不能够由于衬里膜19中的覆盖栅电极13b和第二侧壁绝缘膜23b的那一部分的存在而被缓和。
若使栅极突出间隔L1减小，则会看到使沟道宽度方向的压缩应力减小的效果。具体而言，若栅极突出间隔L1在0.34μm以下，即该间隔是一个能够保证衬里膜19将第一侧壁绝缘膜23a和第二侧壁绝缘膜23b的间隔填充起来且填充到与栅电极13a、13b的高度相等或者比该栅电极13a、13b的高度高的那一高度，便收到了衬里膜19中的覆盖栅电极13b和第二侧壁绝缘膜23b的那一部分使衬里膜19中的覆盖栅电极13a的突出部分的那一部分对活性区域10a的沟道宽度方向的压缩应力减小的效果。
也就是说，若栅极突出间隔L1是一个在衬里膜19膜厚的2倍值(100nm×2＝200nm)、第一侧壁15a的膜厚与第一侧壁15b的膜厚之和(20nm+20nm＝40nm)、第二侧壁16a的膜厚与第二侧壁16b的膜厚之和(50nm+50nm＝100nm)的合计值(340nm)以内的间隔，衬里膜19便能够将第一侧壁绝缘膜23a和第二侧壁绝缘膜23b的间隔填充起来且填充到与栅电极13a、13b的高度相等或者比该栅电极13a、13b的高度高的那一高度。这里，例如第一侧壁15a、15b的膜厚意味着成为第一侧壁15a、15b的第一绝缘膜的形成膜厚，第二侧壁16a、16b的膜厚意味着成为第二侧壁16a、16b的第二绝缘膜的形成膜厚。
如图3(b)所示，在例如使栅极突出间隔L1为0.1μm的情况下，与栅极突出间隔L1是0.4μm的情况相比，应力减小效果约是120MPa，从压电电阻效果来计算，则若是载流子在<100>方向上流动的NMOS场效应型晶体管，则会收到载流子的迁移率约提高5％这样的效果。
补充说明一下，以上说明的是由栅电极13b构成场效应型晶体管的情况，不仅如此，不是构成场效应型晶体管的情况也可。在那一情况下，只要进行能够满足栅极突出间隔L1的条件的设定，便能收到与上述一样的效果。
在该实施例中，说明的是，使用与栅电极13a相邻的晶体管的栅电极13b作用以缓和对栅电极13a的应力的辅助图案的情况，但并不限于此，只要高度与栅电极13a相等的辅助图案即可。作为辅助图案，例如可以使用：用与栅电极13a一样的材料膜并同时图案化而形成的虚设栅电极、布线图案或者电阻图案，或者是使用：将与栅电极13a不同的材料膜图案化而形成的虚设图案。而且，辅助图案仅形成在元件隔离区域上亦可，或者是仅形成在被元件隔离区域包围的半导体衬底上亦可，或者是从元件隔离区域上形成到被元件隔离区域包围的半导体衬底上亦可。这里，仅在栅电极13a两侧的突出部分中的一侧布置有栅电极13b作为辅助图案，但在两侧都布置上辅助图案亦可。在仅为了缓和对栅电极13a的应力而使用辅助图案的情况下，辅助图案的大小，只要是在栅极宽度方向上的长度在0.1μm左右、在栅极长度方向上的长度在栅电极13a的栅极长度方向上的宽度以上即可。
再就是，含有栅电极13a的场效应型晶体管的极性可以是P型，也可以是N型。在由栅电极13b构成场效应型晶体管的情况下也一样，其极性可以是P型也可以是N型。
接着，对本发明第一个实施例所涉及的半导体器件的制造方法进行说明。
图4(a)到图4(f)是显示本发明第一个实施例所涉及的半导体器件的制造工序的图。图4(a)、图4(c)以及图4(e)示出了对应于图2(a)中所示的剖面的制造工序；图4(b)、图4(d)以及图4(f)示出了对应于图2(b)中所示的剖面的制造工序。补充说明一下，以下说明的是，含有栅电极13a的场效应型晶体管是N型MIS晶体管、含有栅电极13b的场效应型晶体管是P型MIS晶体管的情况。
首先，如图4(a)和图4(b)所示，在由例如硅形成的半导体衬底10中形成元件隔离区域11，该元件隔离区域11是由绝缘膜将活性区域10a、10b隔离开的沟槽内填充后而得到的STI。接着，在由元件隔离区域11包围的活性区域10a、10b上形成由例如SiO2、SiON或者HfSiON等形成的栅极绝缘膜形成膜之后，再在该栅极绝缘膜形成膜上形成由例如多晶硅形成的栅电极形成膜。接着，利用光刻技术和干蚀刻技术，形成由栅极绝缘膜形成膜构成的栅极绝缘膜12a和12b，同时形成由栅电极形成膜构成的栅电极13a和13b。这样一来，活性区域10a上便隔着栅极绝缘膜12a形成有栅电极13a，活性区域10b上便隔着栅极绝缘膜12b形成有栅电极13b。补充说明一下，这里，栅电极13a和栅电极13b的材料相同，但也可以用不同的材料来形成栅电极13a和栅电极13b。这里，栅电极13a和栅电极13b相邻而设，二者的间隔值，在后述衬里膜19膜厚的2倍值、第一侧壁15a的膜厚和第一侧壁15b的膜厚之和、第二侧壁16a的膜厚和第二侧壁16b的膜厚之和这三者的合计值以内。例如，在该实施例中，考虑到蚀刻过程中栅电极13a、13b的端部会减少，则将二者布置在200nm左右的间隔值以内。这里，例如第一侧壁15a、15b的膜厚意味着成为第一侧壁15a、15b的第一绝缘膜的形成膜厚，第二侧壁16a、16b的膜厚意味着成为第二侧壁16a、16b的第二绝缘膜的形成膜厚。
接着，以栅电极13a为硬掩模，在注入能量10keV且注入掺杂量1014/cm2的条件下，对活性区域10a进行是n型杂质的砷的离子注入，而形成n型延伸区域或者LDD区域(未示)。而且，以栅电极13b为硬掩模，在注入能量2keV且注入掺杂量1014/cm2的条件下，对活性区域10b进行是p型杂质的硼的离子注入，而形成p型延伸区域或者LDD区域(未示)。
接着，在半导体衬底10的整个上表面依次形成由例如SiO2形成的厚度约20nm的第一绝缘膜和由Si3N4形成的厚度约50nm的第二绝缘膜来覆盖栅电极13a、13b。之后，依次对第二绝缘膜和第一绝缘膜进行回蚀，来形成由第一绝缘膜构成的第一侧壁15a、15b和由第二绝缘膜构成的第二侧壁16a、16b。这样一来，便在栅电极13a的侧面上形成了第一侧壁绝缘膜23a，该第一侧壁绝缘膜23a由剖面形状是L字形的第一侧壁15a和所形成的覆盖第一侧壁15a中的L字形内侧表面(底面和侧面)的第二侧壁16a构成。同时，在栅电极13b的侧面上形成了第二侧壁绝缘膜23b，该第二侧壁绝缘膜23b由剖面形状是L字形的第一侧壁15b和所形成的覆盖第一侧壁15b中的L字形内侧表面(底面和侧面)的第二侧壁16b构成。
接着，以栅电极13a和第一侧壁绝缘膜23a为硬掩模，在注入能量10keV且注入掺杂量1015/cm2的条件下，对活性区域10a中的第一侧壁绝缘膜23a外侧的区域进行是n型杂质的砷离子注入，来形成将成为源极区域17s和漏极区域18d的n型高浓度杂质区域。而且，以栅电极13b和第二侧壁绝缘膜23b为硬掩模，在注入能量2keV且注入掺杂量1015/cm2的条件下，对活性区域10b中的第一侧壁绝缘膜23b外侧的区域进行是p型杂质的硼的离子注入，来形成将成为源极区域和漏极区域(未示)的p型高浓度杂质区域。
接着，在半导体衬底10的整个上表面沉积例如厚度50nm左右的钴或者镍等的金属膜之后，进行热处理而让硅和金属膜中的金属起反应，来在第一侧壁绝缘膜23a外侧的源极区域17s和漏极区域18d上形成硅化物层17sa和硅化物层18da，并在栅电极13a上形成硅化物层13aa。同时，在第二侧壁绝缘膜23b外侧的源极区域和漏极区域上形成硅化物层17sb和硅化物层18db(参考图1)，并在栅电极13b上形成硅化物层13bb。
接着，在图4(c)和图4(d)所示的工序中，利用例如LP-CVD法在半导体衬底10的整个上表面沉积例如厚度100nm左右的由氮化硅膜构成的衬里膜19作为具有内部应力的应力绝缘膜，来将栅电极13a、13b、第一侧壁绝缘膜23a以及第二侧壁绝缘膜23b覆盖起来。这里，因为栅电极13a和栅电极13b之间的间隔值在上述的200nm左右以下，所以所形成的衬里膜19被埋在第一侧壁绝缘膜23a和第二侧壁绝缘膜23b之间，且衬里膜19的上表面具有与栅电极13a和13b的上表面的高度相等或者比栅电极13a和13b的上表面的高度高的高度。换句话说，当栅电极13a和栅电极13b的间隔值是200nm的时候，第一侧壁15a、15b的厚度(宽度)之和(20nm+20nm＝40nm)、第二侧壁16a、16b厚度(宽度)之和(50nm+50nm＝100nm)、衬里膜19膜厚的2倍值(100nm×2＝200nm)的合计值成为340nm。因此，栅电极13a和栅电极13b的间隔被第一侧壁15a、15b和第二侧壁16a、16b以及衬里膜19填充，衬里膜19的上表面形成为具有与栅电极13a和13b的上表面的高度相等或者比栅电极13a和13b的上表面的高度高的高度。
接着，在图4(e)和图4(f)所示的工序中，在衬里膜19上沉积由例如氧化硅膜等构成且厚度约500nm左右的层间绝缘膜20之后，再利用CMP将它的表面平坦化。接着，以抗蚀图案(未示)作硬掩模，进行CF4等气体的干蚀刻来形成贯通层间绝缘膜20和衬里膜19的接触孔之后，再将钨等金属埋在该接触孔中而形成接触柱塞21a和21b(参考图1)。这样一来，在N型MIS晶体管中，源极区域17s经由硅化物层17sa与接触柱塞21a电气连接，漏极区域18d经由硅化物层18da与接触柱塞21a连接。另一方面，在P型MIS晶体管中，源极区域经由硅化物层17sb与接触柱塞21b电气连接，漏极区域经由硅化物层18db与接触柱塞21b连接。接着，在层间绝缘膜20上沉积例如100nm左右的铝等导电膜之后，再对该导电膜图案化，来形成与接触柱塞21a连接的布线22和与接触柱塞21b连接的布线(未示)。
根据以上说明的本发明第一个实施例所涉及的半导体器件的制造方法，也能够得到用图2(a)和图2(b)说明的半导体器件的构造并收到由该构造带来的效果。
-第一个实施例的变形例(1)-
图5(a)是一显示半导体器件的俯视图，该半导体器件的构造是这样的，在上述图1所示的半导体器件的构造的基础上，使栅电极13b在栅极长度方向上与栅电极13a错开了一定的距离。如图5(a)所示，设沿栅极长度方向的错开距离为栅极错开距离L2，一边让该栅极错开距离L2变化，一边计算了对活性区域10a的沟道宽度方向的压缩应力，得到图5(b)所示的结果。这里，栅电极13a、13b的栅极长度是50nm、第一侧壁15a、15b的厚度(宽度)是20nm、第二侧壁16a、16b的厚度(宽度)是50nm、衬里膜19的厚度是100nm。还有，栅电极13a和栅电极13b的间隔值在340nm左右以下，且由第一侧壁15a、15b和第二侧壁16a、16b以及衬里膜19填充栅电极13a和栅电极13b的间隔。
换句话说，在通常的半导体器件中，有时侯，栅电极13a和栅电极13b不能相向而设，如图5(a)所示，有结构是栅电极13a和栅电极13b虽然接近却错开了的情况。在这一情况下，如图5(b)所示，若栅极错开距离L2在0μm以上且小于0.39μm，便能够收到使衬里膜19中的覆盖栅电极13a的突出部分的那一部分对活性区域10a的沟道宽度方向的压缩应力减小的效果。这里，栅极错开距离L2中的0.39μm，是将栅电极13a的栅极长度(50nm)、形成在栅电极13a的一个侧面上的第一侧壁15a的厚度和第二侧壁16a的厚度以及衬里膜19的厚度之合计(20nm+50nm+100nm＝170nm)、形成在栅电极13b的一个侧面上的第一侧壁15b的厚度和第二侧壁16b的厚度以及衬里膜19的厚度之合计(20nm+50nm+100nm＝170nm)加起来后的值。换句话说，只要栅电极13b相对栅电极13a在栅极长度方向上的错开量，在一个形成在栅电极13a侧面上的衬里膜19和形成在栅电极13b侧面上的衬里膜19在栅极长度方向上至少有一部分重叠的范围内，便能收到上述效果。
-第一个实施例的变形例(2)-
在通常的半导体器件中，如图6所示，有时侯，将栅电极13b的栅极宽度方向上的侧面与栅电极13a的栅极长度方向上的侧面相向地相互靠近地布置好，而且，栅电极13b的栅极宽度比栅电极13a的栅极长度还长。即使在这样的情况下，也是只要满足图3(b)所示的栅极突出间隔L1的关系即可。换句话说，设从位于栅电极13b的栅极宽度方向上的侧面到栅电极13a的位于栅极长度方向上的侧面的距离为栅极突出间隔L1，则只要满足用图3(b)所说明的关系，便能收到使衬里膜19中的覆盖栅电极13a的突出部分的那一部分对活性区域10a的沟道宽度方向的压缩应力减小的效果。
-第一个实施例的变形例(3)-
在所述第一个实施例中，说明的是，所形成的衬里膜19将第一侧壁绝缘膜23a和第二侧壁绝缘膜23b之间的间隔填充起来，且填充到衬里膜19的上表面的高度与栅电极13a、13b的上表面的高度相等，或者比栅电极13a、13b的上表面的高度高的情况。相对于此，该变形例的情况是这样的，即如图7所示，形成在第一侧壁绝缘膜23a和第二侧壁绝缘膜23b的间隔处的衬里膜19的上表面，没有达到与第一个实施例那样的栅电极13a、13b上表面一样高的高度，但膜厚X2(栅电极13a和栅电极13b间的中央部分的膜厚)形成得比沉积膜厚X1(元件隔离区域11上的衬里膜19的膜厚)厚。若这样形成在第一侧壁绝缘膜23a和第二侧壁绝缘膜23b的间隔处的衬里膜19的膜厚X2形成得比沉积膜厚X1厚，便能收到使对活性区域10a的沟道宽度方向的压缩应力减小的效果。换句话说，在所述第一个实施例中，在衬里膜19的膜厚是100nm时让栅极突出间隔L1变动的情况下，通过计算求出了能收到使对沟道宽度方向的压缩应力减小的效果的那一间隔值。在该情况下，第一侧壁绝缘膜23a和第二侧壁绝缘膜23b的厚度(宽度)用一定的膜厚来计算。但是，如图7所示，实际的第一侧壁绝缘膜23a和第二侧壁绝缘膜23b，形成为上部区域的厚度(宽度)比下部区域小的楔形形状。在使衬里膜19形成在具有这样的楔形形状的第一侧壁绝缘膜23a和第二侧壁绝缘膜23b之间的间隔处的情况下，虽然衬里膜19的上表面没有到达与栅电极13a、13b的上表面的高度相等的高度，但如该变形例(3)所示，有时侯，衬里膜19的膜厚X2形成得至少比沉积膜厚X1为厚。在这样的情况下，也是只要形成在第一侧壁绝缘膜23a和第二侧壁绝缘膜23b之间的间隔处的衬里膜19的膜厚X2，形成得比沉积膜厚X1厚，从理论上讲便能收到所述效果。补充说明一下，在该变形例(3)中，除了形成在第一侧壁绝缘膜23a和第二侧壁绝缘膜23b之间的间隔处的衬里膜19的膜厚这一点不同以外，其它方面都和第一个实施例一样。补充说明一下，沉积厚度X1意味着不受底层形状的阶梯等的影响而形成的膜厚，例如若是图1，则意味着在栅极长度方向上离开栅电极13a和第一侧壁绝缘膜23a的元件隔离区域11上所形成的衬里膜19的膜厚。
(第二个实施例)
以下，说明本发明第二个实施例所涉及的半导体器件的构造。
图8、图9(a)和图9(b)示出了本发明第二个实施例所涉及的半导体器件的构造。补充说明一下，图8是对应于图9(a)和图9(b)中的VIII-VIII线的俯视图，图9(a)是对应于图8中的IXa-IXa线的剖面图，图9(b)是对应于图8中的IXb-IXb线的剖面图。
本发明第二个实施例所涉及的半导体器件的构造，如图8、图9(a)和图9(b)所示，栅电极13a和栅电极13b之间的间隔，被由第一侧壁15a和第二侧壁16a构成的第一侧壁绝缘膜23a、由第一侧壁15b和第二侧壁16b构成的第一侧壁绝缘膜23b填充且填充到与栅电极13a、13b的高度相等的高度。所形成的衬里膜19c并没有将栅电极13a和栅电极13b之间的间隔填充起来。这一点与由第一侧壁绝缘膜23a、第二侧壁绝缘膜23b以及衬里膜19将栅电极13a和栅电极13b之间的间隔填充起来的第一个实施例所涉及的半导体器件的构造(参考图1、图2(a)以及图2(b))不同，除此以外的其它结构都和第一个实施例所涉及的半导体器件的构造相同。衬里膜19c，具有使拉伸应力产生在活性区域10a的沟道长度方向上，同时使压缩应力产生在活性区域10a的沟道宽度方向上的内部应力。
具体而言，如图8、图9(a)以及图9(b)所示，栅电极13a和栅电极13b被布置在第一侧壁15a的膜厚和第一侧壁15b的膜厚之和、第二侧壁16a的膜厚和第二侧壁16b的膜厚之和的合计值以内的间隔中。这样一来，第二侧壁16a、16b，便将栅电极13a和栅电极13b之间的间隔填充起来且填充到栅电极13a、13b的高度。补充说明一下，在以上说明中，例如第一侧壁15a、15b的膜厚意味着成为第一侧壁15a、15b的第一绝缘膜的形成膜厚，第二侧壁16a、16b的膜厚意味着成为第二侧壁16a、16b的第二绝缘膜的形成膜厚。在即使在回蚀之前栅电极13a和栅电极13b之间完全被将成为第二侧壁16a、16b的第二绝缘膜填充，也对第二绝缘膜进行回蚀来形成第二侧壁16a、16b直到栅电极13a、13b露出为止的情况下，有时侯，第二侧壁16a、16b的上表面(上端)会形成得比栅电极13a、13b的上表面稍微低一些，但是这一程度的高度差不会产生任何问题。
若制成这样的结构，则因为所形成的衬里膜19c没有将栅电极13a和栅电极13b之间的间隔填充起来，所以衬里膜19c对栅电极13a的突出部分的压缩应力得到缓和。结果是，能够收到使衬里膜19c对活性区域10a的沟道宽度方向的压缩应力减小的效果。而且，由于第二侧壁16a中的覆盖栅电极13a的突出部分的部分收缩而产生的对活性区域10a的沟道宽度方向的压缩应力，则通过形成在栅电极13b侧面且与第二侧壁16a相邻而形成的第二侧壁16b压缩而被抵消、缓和。
换句话说，通常情况下，和具有内部应力的衬里膜19c一样，第二侧壁16a、16b常常由具有内部应力的氮化硅膜构成。因此，和第一个实施例中的衬里膜19所带来的影响一样，例如第二侧壁16a中的覆盖栅电极13a的突出部分的部分也会对活性区域10a的沟道宽度方向产生压缩应力，但是该压缩应力由于与第二侧壁16a相邻形成的第二侧壁16b的作用而得到缓和。
接着，对本发明第二个实施例所涉及的半导体器件的制造方法进行说明。
图10(a)到图10(f)是显示本发明第二个实施例所涉及的半导体器件的制造工序的图。图10(a)、图10(c)以及图10(e)示出了对应于所述图9(a)中所示的剖面的制造工序；图10(b)、图10(d)以及图10(f)示出了对应于所述图9(b)中所示的剖面的制造工序。补充说明一下，以下说明的是，含有栅电极13a的场效应型晶体管是N型MIS晶体管、含有栅电极13b的场效应型晶体管是P型MIS晶体管的情况。
首先，如图10(a)和图10(b)所示，在由例如硅形成的半导体衬底10中形成元件隔离区域11，该元件隔离区域11是由绝缘膜将活性区域10a、10b隔离开的沟槽内填充后而得到的STI。接着，在由元件隔离区域11包围的活性区域10a、10b上形成由例如SiO2、SiON或者HfSiON等形成的栅极绝缘膜形成膜之后，再在该栅极绝缘膜形成膜上形成由例如多晶硅形成的栅电极形成膜。接着，利用光刻技术和干蚀刻技术，形成由栅极绝缘膜形成膜构成的栅极绝缘膜12a、12b，同时形成由栅电极形成膜构成的栅电极13a、13b。这样一来，活性区域10a上便隔着栅极绝缘膜12a形成有栅电极13a，活性区域10b上便隔着栅极绝缘膜12b形成有栅电极13b。这里，栅电极13a和栅电极13b相邻而设，二者的间隔值，在第一侧壁15a的膜厚和第一侧壁15b的膜厚之和、第二侧壁16a的膜厚和第二侧壁16b的膜厚之和的合计值以内。例如，在该实施例中，考虑到蚀刻过程中栅电极13a、13b的端部会减少，则将二者布置在80nm左右的间隔值以内。补充说明一下，在以上说明中，例如第一侧壁15a、15b的膜厚意味着成为第一侧壁15a、15b的第一绝缘膜的形成膜厚，第二侧壁16a、16b的膜厚意味着成为第二侧壁16a、16b的第二绝缘膜的形成膜厚。
接着，以栅电极13a为硬掩模，在注入能量10keV且注入掺杂量1014/cm2的条件下，对活性区域10a进行是n型杂质的砷的离子注入，而形成n型延伸区域或者LDD区域(未示)。而且，以栅电极13b为硬掩模，在注入能量2keV且注入掺杂量1014/cm2的条件下，对活性区域10b进行是p型杂质的硼的离子注入，而形成p型延伸区域或者LDD区域(未示)。
接着，在半导体衬底10的整个上表面依次形成由例如SiO2形成的厚度约20nm的第一绝缘膜和由Si3N4形成的厚度约50nm的第二绝缘膜来覆盖栅电极13a、13b。之后，依次对第二绝缘膜和第一绝缘膜进行回蚀，来形成由第一绝缘膜构成的第一侧壁15a、15b和由第二绝缘膜构成的第二侧壁16a、16b。这样一来，便在栅电极13a的侧面上形成了第一侧壁绝缘膜23a，该第一侧壁绝缘膜23a由剖面形状是L字形的第一侧壁15a和所形成的覆盖第一侧壁15a中的L字形内侧表面(底面和侧面)的第二侧壁16a构成。同时，在栅电极13b的侧面上形成了第二侧壁绝缘膜23b，该第二侧壁绝缘膜23b由剖面形状是L字形的第一侧壁15b和所形成的覆盖第一侧壁15a中的L字形内侧表面(底面和侧面)的第二侧壁16b构成。此时，栅电极13a和栅电极13b的间隔值是80nm，相对于此，第一侧壁15a、15b的厚度之和(20nm+20nm＝40nm)、第二侧壁16a、16b的厚度之和(50nm+50nm＝100nm)的合计值成为140nm。因此，第一侧壁15a、15b和第二侧壁16a、16b填充到栅电极13a和栅电极13b之间的间隔中且填充到与栅电极13a、13b的上表面高度相等的高度。
接着，在图10(c)和图10(d)所示的工序中，以栅电极13a和第一侧壁绝缘膜23a为硬掩模，在注入能量10keV且注入掺杂量1015/cm2的条件下，对活性区域10a中的第一侧壁绝缘膜23a外侧的区域进行是n型杂质的砷离子注入，来形成将成为源极区域17s和漏极区域18d的n型高浓度杂质区域。而且，以栅电极13b和第二侧壁绝缘膜23b为硬掩模，在注入能量2keV且注入掺杂量1015/cm2的条件下，对活性区域10b中的第一侧壁绝缘膜23b外侧的区域进行是p型杂质的硼的离子注入，来形成将成为源极区域和漏极区域(未示)的p型高浓度杂质区域。
接着，在半导体衬底10的整个上表面沉积例如厚度50nm左右的钴或者镍等的金属膜之后，进行热处理而让硅和金属膜中的金属起反应，来在第一侧壁绝缘膜23a外侧的源极区域17s和漏极区域18d上形成硅化物层17sa和硅化物层18da，并在栅电极13a上形成硅化物层13aa。同时，在第二侧壁绝缘膜23b外侧的源极区域和漏极区域上形成硅化物层17sb和硅化物层18db(参考图7)，并在栅电极13b上形成硅化物层13bb。
接着，在图10(e)和图10(f)所示的工序中，利用例如LP-CVD法在半导体衬底10的整个上表面沉积例如厚度30nm左右的由氮化硅膜构成的衬里膜19c作为具有内部应力的应力绝缘膜，来将栅电极13a、13b、第一侧壁绝缘膜23a以及第二侧壁绝缘膜23b覆盖起来。接着，在衬里膜19c上沉积由例如氧化硅膜等构成且厚度约500nm左右的层间绝缘膜20之后，再利用CMP将它的表面平坦化。接着，以抗蚀图案作硬掩模，进行CF4等气体的干蚀刻来形成贯通层间绝缘膜20和衬里膜19c的接触孔之后，再将钨等金属埋入到该接触孔中而形成接触柱塞21a和21b(参考图7)。这样一来，在N型MIS晶体管中，源极区域17s经由硅化物层17sa与接触柱塞21a电气连接，漏极区域18d经由硅化物层18da与接触柱塞21a连接。另一方面，在P型MIS晶体管中，源极区域经由硅化物层17sb与接触柱塞21b电气连接，漏极区域经由硅化物层18db与接触柱塞21b连接。接着，在层间绝缘膜20上沉积例如100nm左右的铝等导电膜之后，再对该导电膜图案化，来形成与接触柱塞21a连接的布线22和与接触柱塞21b连接的布线(未示)。
根据以上说明的本发明第二个实施例所涉及的半导体器件的制造方法，也能够得到参考图8、图9(a)和图9(b)说明的半导体器件的构造并收到由该构造带来的效果。
-第二个实施例的变形例(1)-
图11是一半导体器件的俯视图，该半导体器件的构造是这样的，在上述图8所示的半导体器件的构造的基础上，使栅电极13b在栅极长度方向上错开后而得到。
如在上述第一个实施例的变形例(1)中所说明的那样，在通常的半导体器件中，有时侯，栅电极13a和栅电极13b不能相向而设，如图11所示，有结构是栅电极13a和栅电极13b虽然接近却错开了的情况。若在这一情况下，也是对栅电极13a和栅电极13b进行布置，使得栅电极13a和栅电极13b之间的间隔被第一侧壁15a、15b和第二侧壁16a、16b填充且填充到与栅电极13a、13b的高度相等的高度，则能够收到使第二侧壁16a中的形成在栅电极13a的突出部分的侧面上的部分对活性区域10a的沟道宽度方向的压缩应力减小的效果。换句话说，只要栅电极13b相对栅电极13a在栅极长度方向上的错开量，在一个形成在栅电极13a侧面上的第二侧壁16a和形成在栅电极13b侧面上的第二侧壁16b在栅极长度方向上至少有一部分重叠的范围内，便能收到上述效果。
-第二个实施例的变形例(2)-
与上述第一个实施例的变形例(2)一样，在通常的半导体器件中，如图12所示，有时侯，将栅电极13b的栅极宽度方向上的侧面与栅电极13a的栅极长度方向上的侧面相互靠近地布置好，且使得侧面保持相向，栅电极13b的栅极宽度比栅电极13a的栅极长度还长。在这样的情况下，也是只要对栅电极13a和栅电极13b进行布置，使得栅电极13a和栅电极13b之间的间隔被第一侧壁15a、15b和第二侧壁16a、16b填充且填充到与栅电极13a、13b的高度相等的高度，则能够收到使第二侧壁16a中的形成在栅电极13a的突出部分侧面上的部分对活性区域10a的沟道宽度方向的压缩应力减小的效果。
-第二个实施例的变形例(3)-
在第二个实施例中，说明的是，栅电极13a和栅电极13b之间的间隔被第一侧壁15a、15b和第二侧壁16a、16b填充且填充到与栅电极13a、13b的上表面高度相等的高度的情况。相对于此，该变形例的情况是这样的，如图13所示，填充在第一侧壁绝缘膜23a和第二侧壁绝缘膜23b的间隔处的第二侧壁16a、16b的上表面的高度比栅电极13a、13b的上表面的高度低，上部由衬里膜19c填充。此时，填充在第一侧壁绝缘膜23a和第二侧壁绝缘膜23b的间隔处的衬里膜19的膜厚比衬里膜19c的沉积膜厚(例如在栅极长度方向上离开第一侧壁绝缘膜23a的元件隔离区域11上所形成的衬里膜19c的膜厚)要厚。在是这样的结构的情况下，也能收到使对活性区域10a的沟道宽度方向的压缩应力减小的效果。补充说明一下，除了形成在第一侧壁绝缘膜23a和第二侧壁绝缘膜23b之间的间隔处的第二侧壁16a、16b的高度以外，其它地方都和第二个实施例一样。
(第三个实施例)
下面，对本发明第三个实施例所涉及的半导体器件及其制造方法进行说明。
图14、图15(a)和图15(b)示出了本发明第三个实施例所涉及的半导体器件的构造。补充说明一下，图14是对应于图15(a)和图15(b)中的XIV-XIV线的俯视图，图15(a)是对应于图14中的XVa-XVa线的剖面图，图15(b)是对应于图14中的XVb-XVb线的剖面图。
首先，在图15(a)所示的栅极长度方向的剖面图中，在由硅形成的半导体衬底10中形成有元件隔离区域11，该元件隔离区域11由绝缘膜被填充到将第一活性区域10a隔开的沟槽内而构成的浅槽隔离(STI：shallowtrench isolation)构成。在由元件隔离区域11包围的活性区域10a上形成有上层具有硅化物层13aa的栅电极13a，中间隔着栅极绝缘膜12a。在栅电极13a和硅化物层13aa的侧面，形成有由剖面形状是L字形的第一侧壁15a。还有，在活性区域10a中的第一侧壁15a外侧的区域，形成有上层具有硅化物层17sa的源极区域17s和上层具有硅化物层18da的漏极区域18d。
在半导体衬底10上形成有将栅电极13a和第一侧壁绝缘膜23a等覆盖起来、作为具有内部应力的应力绝缘膜的衬里膜19。该衬里膜19与第一侧壁15a中的L字形内侧表面(底面及侧面)相接触而形成。在衬里膜19上形成有层间绝缘膜20。在层间绝缘膜20上形成有贯通该层间绝缘膜20和衬里膜19且到达硅化物层17sa和18da的接触柱塞21a，在层间绝缘膜20上形成有下面与接触柱塞21a的上端相连接的布线22。补充说明一下，在活性区域10a中的栅电极13a两侧的区域形成有与源极区域17s和漏极区域18d连接的延伸区域或者LDD区域(未示)。
接着，在图15(b)所示的栅极宽度方向的剖面图中，在半导体衬底10中形成有将活性区域10a、10b隔开的元件隔离区域11。在由元件隔离区域11包围的活性区域10a上(也包括元件隔离区域11)形成有上层具有硅化物层13aa的栅电极13a，中间隔着栅极绝缘膜12a。该栅电极13a，具有突出在夹着活性区域10a形成的两侧的元件隔离区域11上的突出部分。还有，在由元件隔离区域11包围的活性区域10b上形成有上侧具有硅化物层13bb的栅电极13b，中间隔着栅极绝缘膜12b。该栅电极13b，具有突出在夹着活性区域10b形成的两侧的元件隔离区域11上的突出部分。补充说明一下，第一栅电极13a和第二栅电极13b的材料既可以一样，也可以不同。在栅电极13a和硅化物层13aa的侧面形成有剖面形状是L字形的第一侧壁15a。同时，在栅电极13b和硅化物层13bb的侧面形成有剖面形状是L字形的第一侧壁15b。补充说明一下，虽然在图15(a)中未示，但如图14所示，在活性区域10b的第一侧壁15b外侧的区域，与图15(a)的剖面图一样，形成有在经由接触柱塞21b(参考图14)与布线(未示)连接的上层具有硅化物层17sb(参考图14)的源极区域和上层具有硅化物层18db的漏极区域。
在半导体衬底10上形成有将栅电极13a、13b、第一侧壁15a以及第一侧壁15b等覆盖起来、且由例如氮化硅膜构成并具有内部应力的衬里膜19。该衬里膜19，具有使拉伸应力产生在活性区域10a的沟道长度方向上，同时使压缩应力产生在活性区域10a的沟道宽度方向上的内部应力。在衬里膜19上形成有层间绝缘膜20。
补充说明一下，在图14、图15(a)以及图15(b)中，说明的是仅存在剖面形状是L字形的第一侧壁15a和第一侧壁15b的情况，但除此以外，还可以是以下情况，即第一侧壁15a、15b的基础上再形成剖面形状是I字形(板状)的侧壁(偏离隔离物)。再就是，衬里膜19是单层膜的情况也可，是多层膜的情况也可。
这里，如图14和图15(b)所示，所形成的衬里膜19将栅电极13a和第一侧壁15a、栅电极13b和第一侧壁15b包围。第一侧壁15a和第一侧壁15b相互保持间隔而设，衬里膜19填充该间隔而形成。而且，填充至第一侧壁15a和第一侧壁15b之间的衬里膜19的上表面，或者形成为与第一及第二栅电极13a、13b上表面的高度相等，或者形成为比第一及第二栅电极13a、13b上表面的高度高。
具有以上构成的本发明第三个实施例所涉及的半导体器件与所述第一个实施例所涉及的半导体器件在结构上的不同之处，在于：该第三个实施例所涉及的半导体器件中，未形成第二侧壁16a和第二侧壁16b(参考图1等)。在栅电极13a中的活性区域10a突出到活性区域10b的元件隔离区域11上的部分(栅电极13a的突出部分)形成有衬里膜19，能够使该衬里膜19对活性区域10a的沟道宽度方向(栅极宽度方向)的压缩应力得以缓和。
换句话说，如上所述，所形成的衬里膜19将第一侧壁15a和第一侧壁15b之间的间隔填充起来，且衬里膜19的上表面的高度形成为与栅电极13a、13b的高度相等，或者比栅电极13a、13b的高度高。因此，由于衬里膜19中的覆盖栅电极13a的突出部分的那一部分收缩而产生的对沟道宽度方向的压缩应力，便因为衬里膜19中的覆盖栅电极13b及第一侧壁15b的那一部分也收缩而抵消、缓和。出于同样的理由，能够使形成在栅电极13b中的从活性区域10b突出到活性区域10a一侧的元件隔离区域11上的部分(栅电极13b的突出部分)的衬里膜19对活性区域10b的沟道宽度方向(栅极宽度方向)的压缩应力得到缓和。而且，在将象该实施例那样未形成第二侧壁的结构应用到现有半导体器件的情况下，由具有内部应力的绝缘膜施加在沟道区域的沟道长度方向上的拉伸应力带来的载流子迁移率提高的效果被抵消的程度增加，但根据该实施例，和第一个实施例和第二个实施例一样，能够实现优良的载流子迁移率。
若本发明第三个实施例中的栅极突出间隔，在衬里膜19膜厚的2倍值、第一侧壁15a的膜厚与第一侧壁15b的膜厚之和的合计值以内，衬里膜19便能够将第一侧壁15a和第一侧壁15b之间的间隔填充起来且填充到与栅电极13a、13b上表面的高度相等的高度或者比该栅电极13a、13b的高度高的高度。这里，第一侧壁15a、15b的膜厚意味着成为第一侧壁15a、15b的第一绝缘膜的形成膜厚。
补充说明一下，以上说明的是由栅电极13b构成场效应型晶体管的情况，不仅如此，不是构成场效应型晶体管的情况也可。在那一情况下，只要进行能够满足栅极突出间隔的条件的设定，便能收到与上述一样的效果。
在该实施例中，说明的是，使用与栅电极13a相邻的晶体管的栅电极13b作用以缓和对栅电极13a的应力的辅助图案的情况，但并不限于此，只要是具有与栅电极13a相等的高度的辅助图案即可。作为辅助图案，例如可以使用：用与栅电极13a一样的材料膜并同时图案化而形成的虚设栅电极、布线图案或者电阻图案，或者是使用：将与栅电极13a不同的材料膜图案化而形成的虚设图案。而且，辅助图案仅形成在元件隔离区域上亦可，或者是仅形成在被元件隔离区域包围起来的半导体衬底上，或者是从元件隔离区域上跨越着形成到被元件隔离区域包围的半导体衬底上都可以。仅在栅电极13a两侧的突出部分中的一侧布置有栅电极13b作为辅助图案，但在两侧都布置上辅助图案亦可。在仅为了缓和对栅电极13a的应力而使用辅助图案的情况下，辅助图案的大小，只要是在栅极宽度方向上的长度在0.1μm左右，在栅极长度方向上的长度在栅电极13a的栅极长度方向上的宽度以上即可。
再就是，含有栅电极13a的场效应型晶体管的极性可以是P型，也可以是N型。在由栅电极13b构成场效应型晶体管的情况下也一样，其极性可以是P型也可以是N型。
接着，对本发明第三个实施例所涉及的半导体器件的制造方法进行说明。
图16(a)到图16(f)是显示本发明第三个实施例所涉及的半导体器件的制造工序的图。图16(a)、图16(c)以及图16(e)示出了对应于所述图15(a)中所示的剖面的制造工序；图16(b)、图16(d)以及图16(f)示出了对应于所述图15(b)中所示的剖面的制造工序。补充说明一下，以下说明的是，含有栅电极13a的场效应型晶体管是N型MIS晶体管、含有栅电极13b的场效应型晶体管是P型MIS晶体管的情况。
首先，如图16(a)和图16(b)所示，在由例如硅形成的半导体衬底10中形成元件隔离区域11，该元件隔离区域11是由绝缘膜将活性区域10a、10b隔离开的沟槽内填埋后而得到的STI。接着，在由元件隔离区域11包围的活性区域10a、10b上形成由例如SiO2、SiON或者HfSiON等形成的栅极绝缘膜形成膜之后，再在该栅极绝缘膜形成膜上形成由例如多晶硅形成的栅电极形成膜。接着，利用光刻技术和干蚀刻技术，形成由栅极绝缘膜形成膜构成的栅极绝缘膜12a和12b，同时形成由栅电极形成膜构成的栅电极13a和13b。这样一来，活性区域10a上便隔着栅极绝缘膜12a形成有栅电极13a，活性区域10b上便隔着栅极绝缘膜12b形成有栅电极13b。补充说明一下，这里，栅电极13a和栅电极13b的材料相同，但也可以用不同的材料来形成栅电极13a和栅电极13b。这里，栅电极13a和栅电极13b相邻而设，二者的间隔值，在后述衬里膜19膜厚的2倍值、第一侧壁15a的膜厚和第一侧壁15b的膜厚之和的合计值以内。例如，在该实施例中，考虑到蚀刻过程中栅电极13a、13b的端部会减少，则将二者布置在200nm左右的间隔值以内。这里，例如第一侧壁15a、15b的膜厚意味着成为第一侧壁15a、15b的第一绝缘膜的形成膜厚。
接着，以栅电极13a为硬掩模，在注入能量10keV且注入掺杂量1014/cm2的条件下，对活性区域10a进行是n型杂质的砷的离子注入，而形成n型延伸区域或者LDD区域(未示)。而且，以栅电极13b为硬掩模，在注入能量2keV且注入掺杂量1014/cm2的条件下，对活性区域10b进行是p型杂质的硼的离子注入，而形成p型延伸区域或者LDD区域(未示)。
接着，在半导体衬底10的整个上表面依次形成由例如SiO2形成的厚度约20nm的第一绝缘膜和由Si3N4形成的厚度约50nm的第二绝缘膜来覆盖栅电极13a、13b。之后，依次对第二绝缘膜和第一绝缘膜进行回蚀，来形成由第一绝缘膜构成的第一侧壁15a、15b和由第二绝缘膜构成的第二侧壁16a、16b。这样一来，便在栅电极13a的侧面上形成了第一侧壁绝缘膜23a，该第一侧壁绝缘膜23a由剖面形状是L字形的第一侧壁15a和所形成的覆盖第一侧壁15a中的L字形内侧表面(底面和侧面)的第二侧壁16a构成。同时，在栅电极13b的侧面上形成了第二侧壁绝缘膜23b，该第二侧壁绝缘膜23b由剖面形状是L字形的第一侧壁15b和所形成的覆盖第一侧壁15b中的L字形内侧表面(底面和侧面)的第二侧壁16b构成。
接着，以栅电极13a和第一侧壁绝缘膜23a为硬掩模，在注入能量10keV且注入掺杂量1015/cm2的条件下，对活性区域10a中的第一侧壁绝缘膜23a外侧的区域进行是n型杂质的砷离子注入，来形成将成为源极区域17s和漏极区域18d的n型高浓度杂质区域。而且，以栅电极13b和第二侧壁绝缘膜23b为硬掩模，在注入能量2keV且注入掺杂量1015/cm2的条件下，对活性区域10b中的第一侧壁绝缘膜23b外侧的区域进行是p型杂质的硼的离子注入，来形成将成为源极区域和漏极区域(未示)的p型高浓度杂质区域。
接着，在半导体衬底10的整个上表面沉积例如厚度50nm左右的钴或者镍等的金属膜之后，进行热处理而让硅和金属膜中的金属起反应，来在第一侧壁绝缘膜23a外侧的源极区域17s和漏极区域18d上形成硅化物层17sa和硅化物层18da，并在栅电极13a上形成硅化物层13aa。同时，在第二侧壁绝缘膜23b外侧的源极区域和漏极区域上形成硅化物层17sb和硅化物层18db(参考图1)，并在栅电极13b上形成硅化物层13bb。
接着，在图16(c)和图16(d)所示的工序中，利用使用了例如热磷酸的湿蚀刻，选择性的将构成第一侧壁绝缘膜23a的第二侧壁16a和构成第二侧壁绝缘膜23b的第二侧壁16b除去。这样一来，第一侧壁绝缘膜23a则仅由L字形的第一侧壁15a构成，第二侧壁绝缘膜23b则仅由L字形的第一侧壁15b构成。补充说明一下，这里，在图5(a)和图5(b)中，形成硅化物层7sa、18da、13aa、13bb之后，再将第二侧壁16a和第二侧壁16b除去的，除此以外，还可以这样做，即在图5(a)和图5(b)中，形成源极区域17s和漏极区域18d(包括上述未示的源极区域和漏极区域)之后，再除去第二侧壁16a和第二侧壁16b，然后再形成硅化物层7sa、18da、13aa、13bb。接着，利用例如LP-CVD法在半导体衬底10的整个上表面沉积例如厚度100nm左右的由氮化硅膜构成的衬里膜19作为具有内部应力的应力绝缘膜，来将栅电极13a、13b、第一侧壁15a以及第一侧壁15b覆盖起来。此时，该衬里膜19与第一侧壁15a、15b中的L字形内侧表面(底面及侧面)相接触而形成。这里，相对于栅电极13a和栅电极13b之间的间隔值在上述的200nm左右以下，衬里膜19膜厚的2倍值(100nm×2＝200nm)、第一侧壁15a、15b的厚度(宽度)之和(20nm+20nm＝40nm)的合计值成为240nm。衬里膜19将第一侧壁15a和第一侧壁15b之间填充起来，且衬里膜19具有与栅电极13a和13b的上表面的高度相等的或者比栅电极13a和13b的上表面的高度高的高度
其次，在图16(e)和图16(f)所示的工序中，在衬里膜19上沉积由例如氧化硅膜等构成的且厚度约500nm左右的层间绝缘膜20之后，再利用CMP将它的表面平坦化。接着，以抗蚀图案(未示)作硬掩模，进行CF4等气体的干蚀刻来形成贯通层间绝缘膜20和衬里膜19的接触孔之后，再将钨等金属埋在该接触孔中而形成接触柱塞21a和21b(参考图14)。这样一来，在N型MIS晶体管中，源极区域17s便经由硅化物层17sa与接触柱塞21a电气连接，漏极区域18d经由硅化物层18da与接触柱塞21a连接。另一方面，在P型MIS晶体管中，源极区域经由硅化物层17sb与接触柱塞21b电气连接，漏极区域经由硅化物层18db与接触柱塞21b连接。接着，在层间绝缘膜20上沉积例如100nm左右的铝等导电膜之后，再对该导电膜图案化，来形成连接在接触柱塞21a的布线22和连接在接触柱塞21b的布线(未示)。
根据以上说明的本发明第三个实施例所涉及的半导体器件的制造方法，也能够得到用的图15(a)和图15(b)说明的半导体器件的构造并收到由该构造带来的效果。补充说明一下，在第三个实施例中，说明的是使用SiO2来形成成为第一侧壁15a、15b的第一绝缘膜、用Si3N4形成将成为第二侧壁16a、16b的第二绝缘膜的情况，除此以外，使用Si3N4来形成将成为第一侧壁15a、15b的第一绝缘膜、使用SiO2或者PSG或者BPSD等氧化膜作为将成为第二侧壁16a、16b的第二绝缘膜亦可，在这种情况下，便能够借助使用了氟酸系溶液的湿蚀刻来选择性地除去第二侧壁16a、16b。
而且，同样能够将所述本发明第一个实施例的变形例(1)到(3)适用到本发明第三个实施例所涉及的半导体器件及其制造方法中。
补充说明一下，在第一个到第三个实施例中，若第一侧壁15a的膜厚和第一侧壁15b的膜厚相等，则使用第一侧壁15a的膜厚或者第一侧壁15b的膜厚的2倍值来代替第一侧壁15a的膜厚和第一侧壁15b的膜厚之和。而且，若第二侧壁16a的膜厚和第二侧壁16b的膜厚相等，则使用第二侧壁16a的膜厚或者第二侧壁16b的膜厚的2倍值来代替第二侧壁16a的膜厚和第二侧壁16b的膜厚之和。
-工业实用性-
本发明，对构造是使具有内部应力的绝缘膜在沟道区域产生应力的半导体器件及其制造方法很有用。

Claims (24)

1.一种半导体器件，其特征在于：
包括：
半导体衬底中的由元件隔离区域包围的第一活性区域，
形成在所述第一活性区域上且具有突出在所述元件隔离区域上的突出部分的第一栅电极，
形成在所述第一栅电极侧面的第一侧壁绝缘膜，
形成在所述半导体衬底上且在栅极宽度方向上与所述第一栅电极的突出部分保持有间隔的辅助图案，
形成在所述辅助图案侧面的第二侧壁绝缘膜，以及
所形成的覆盖所述第一栅电极与第一侧壁绝缘膜、所述辅助图案与第二侧壁绝缘膜的具有内部应力的应力绝缘膜；
所述第一栅电极和所述辅助图案之间的间隔，比所述第一侧壁绝缘膜的膜厚与所述第二侧壁绝缘膜的膜厚之和与所述应力绝缘膜的膜厚的2倍值的合计值小。
2.根据权利要求1所述的半导体器件，其特征在于：
形成在所述第一栅电极和所述辅助图案之间的区域上的所述应力绝缘膜的膜厚，比在栅极长度方向上离开所述第一侧壁绝缘膜的所述元件隔离区域上形成的所述应力绝缘膜的膜厚厚。
3.根据权利要求1或者2所述的半导体器件，其特征在于：
形成在所述第一栅电极和所述辅助图案之间的区域上的所述应力绝缘膜的上表面，具有与所述第一栅电极的上表面的高度相等的或者比所述第一栅电极的上表面的高度高的高度。
4.根据权利要求1到3中之任一项权利要求所述的半导体器件，其特征在于：
所述第一栅电极和所述辅助图案之间的间隔由所述第一侧壁绝缘膜与所述第二侧壁绝缘膜以及所述应力绝缘膜填充。
5.根据权利要求1到3中之任一项权利要求所述的半导体器件，其特征在于：
所述第一栅电极和所述辅助图案之间的间隔由所述第一侧壁绝缘膜和所述第二侧壁绝缘膜填充。
6.根据权利要求1到3、5中的任一项权利要求所述的半导体器件，其特征在于：
所述第一栅电极和所述辅助图案之间的间隔小于所述第一侧壁绝缘膜的膜厚与所述第二侧壁绝缘膜的膜厚之和。
7.根据权利要求1到6中之任一项权利要求所述的半导体器件，其特征在于：
所述第一侧壁绝缘膜和所述第二侧壁绝缘膜具有剖面形状是L字形的第一侧壁。
8.根据权利要求7所述的半导体器件，其特征在于：
所述第一侧壁绝缘膜和所述第二侧壁绝缘膜，进一步具有所形成的覆盖所述第一侧壁中的L字形内侧表面的第二侧壁。
9.根据权利要求8所述的半导体器件，其特征在于：
所述第二侧壁具有内部应力。
10.根据权利要求1到9中之任一项权利要求所述的半导体器件，其特征在于：
所述辅助图案，形成在所述半导体衬底中由所述元件隔离区域包围的第二活性区域上且是具有突出在所述元件隔离区域上的突出部分的第二栅电极。
11.根据权利要求10所述的半导体器件，其特征在于：
所述第一栅电极的栅极长度方向上的侧面与所述第二栅电极的栅极长度方向上的侧面相向。
12.根据权利要求10或者11所述的半导体器件，其特征在于：
所述第一栅电极的栅极长度方向上的侧面与所述第二栅电极的栅极长度方向上的侧面在栅极长度方向上错开着相向。
13.根据权利要求1到9中之任一项权利要求所述的半导体器件，其特征在于：
所述辅助图案仅形成在所述元件隔离区域上。
14.根据权利要求1到9、13中之任一项权利要求所述的半导体器件，其特征在于：
所述辅助图案，在电气上不做有效的工作。
15.根据权利要求1到9、13、14中之任一项权利要求所述的半导体器件，其特征在于：
所述辅助图案由与构成所述第一栅电极的材料不同的材料形成。
16.一种半导体器件的制造方法，其特征在于：
包括：
工序a，形成半导体衬底中的由元件隔离区域包围的第一活性区域，
工序b，在所述第一活性区域上形成具有突出在所述元件隔离区域上的突出部分的第一栅电极，
工序c，在所述半导体衬底上形成辅助图案，且让该辅助图案在栅极宽度方向上与所述第一栅电极的突出部分之间留有间隔，
工序d，在所述第一栅电极的侧面形成第一侧壁绝缘膜，同时在所述辅助图案的侧面形成第二侧壁绝缘膜，以及
工序e，形成具有内部应力的应力绝缘膜，且让该应力绝缘膜覆盖着所述第一栅电极和第一侧壁绝缘膜、所述辅助图案和第二侧壁绝缘膜；
在所述工序c中，形成所述辅助图案，使得所述第一栅电极和所述辅助图案之间的间隔，比所述第一侧壁绝缘膜的膜厚与所述第二侧壁绝缘膜的膜厚之和与所述应力绝缘膜的膜厚的2倍值的合计值小。
17.根据权利要求16所述的半导体器件的制造方法，其特征在于：
在所述工序e中，形成在所述第一栅电极和所述辅助图案之间的区域上的所述应力绝缘膜的膜厚，比在栅极长度方向上离开所述第一侧壁绝缘膜的所述元件隔离区域上形成的所述应力绝缘膜的膜厚厚。
18.根据权利要求16或者17所述的半导体器件的制造方法，其特征在于：
在所述工序e中，形成在所述第一栅电极和所述辅助图案之间的区域上的所述应力绝缘膜的上表面，具有与所述第一栅电极的上表面的高度相等或者比所述第一栅电极的上表面的高度高的高度。
19.根据权利要求16到18中之任一项权利要求所述的半导体器件的制造方法，其特征在于：
在所述工序(e)中，形成所述应力绝缘膜来将所述第一栅电极和所述辅助图案的间隔中的所述第一侧壁绝缘膜和所述第二侧壁绝缘膜之间的间隙填埋起来。
20.根据权利要求16到18中之任一项权利要求所述的半导体器件的制造方法，其特征在于：
所述工序c中，包括：形成所述辅助图案以使所述第一栅电极和所述辅助图案之间的间隔小于所述第一侧壁绝缘膜的膜厚与所述第二侧壁绝缘膜的膜厚之和的工序；
在所述工序d中，形成所述第一侧壁绝缘膜和所述第二侧壁绝缘膜来将所述第一栅电极和所述辅助图案之间的间隔填埋起来。
21.根据权利要求16到20中之任一项权利要求所述的半导体器件的制造方法，其特征在于：
在所述工序c中，仅在所述元件隔离区域上形成所述辅助图案。
22.根据权利要求16到20中之任一项权利要求所述的半导体器件的制造方法，其特征在于：
所述辅助图案是第二栅电极；
所述工序a中，包括形成半导体衬底中的由所述元件隔离区域包围的第二活性区域的工序，
所述工序c，与所述工序b在同一工序下进行，是一道在所述第二活性区域上形成具有突出在所述元件隔离区域上的突出部分的所述第二栅电极的工序。
23.根据权利要求16到22中之任一项权利要求所述的半导体器件的制造方法，其特征在于：
所述工序d中，包括：形成由剖面形状是L字形的第一侧壁和覆盖所述第一侧壁中的L字形的内侧表面的第二侧壁构成的所述第一侧壁绝缘膜和所述第二侧壁绝缘膜的工序。
24.根据权利要求23所述的半导体器件的制造方法，其特征在于：
进一步包括：在所述工序d之后且所述工序e之前，除去分别构成所述第一侧壁绝缘膜和所述第二侧壁绝缘膜的所述第二侧壁的工序。
CN2007101041140A 2006-05-19 2007-05-16 半导体器件及其制造方法 Active CN101075638B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006139728 2006-05-19
JP2006139728 2006-05-19
JP2006-139728 2006-05-19

Publications (2)

Publication Number Publication Date
CN101075638A true CN101075638A (zh) 2007-11-21
CN101075638B CN101075638B (zh) 2010-07-21

Family

ID=38197782

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007101041140A Active CN101075638B (zh) 2006-05-19 2007-05-16 半导体器件及其制造方法

Country Status (6)

Country Link
US (1) US8354726B2 (zh)
EP (1) EP1858067B1 (zh)
KR (1) KR20070112037A (zh)
CN (1) CN101075638B (zh)
DE (1) DE602007006370D1 (zh)
TW (1) TW200802721A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102651386A (zh) * 2011-02-24 2012-08-29 富士通株式会社 化合物半导体器件
CN106057803A (zh) * 2015-04-01 2016-10-26 三星电子株式会社 具有在隔离区上的间隔件的半导体器件

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE0202159D0 (sv) * 2001-07-10 2002-07-09 Coding Technologies Sweden Ab Efficientand scalable parametric stereo coding for low bitrate applications
JP5444694B2 (ja) * 2008-11-12 2014-03-19 ソニー株式会社 固体撮像装置、その製造方法および撮像装置
US7932563B2 (en) * 2009-01-30 2011-04-26 Xilinx, Inc. Techniques for improving transistor-to-transistor stress uniformity
JP5268962B2 (ja) 2010-02-09 2013-08-21 パナソニック株式会社 半導体装置
FR3007198B1 (fr) 2013-06-13 2015-06-19 St Microelectronics Rousset Composant, par exemple transistor nmos, a region active a contraintes en compression relachees, et procede de fabrication
FR3007196A1 (fr) * 2013-06-13 2014-12-19 St Microelectronics Rousset Transistor nmos a region active a contraintes en compression relachees
FR3007195A1 (fr) * 2013-06-13 2014-12-19 St Microelectronics Rousset Transistor nmos a region active a contraintes en compression relachees, et procede de fabrication
US9728637B2 (en) * 2013-11-14 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanism for forming semiconductor device with gate
FR3018139B1 (fr) 2014-02-28 2018-04-27 Stmicroelectronics (Rousset) Sas Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees
KR102219096B1 (ko) 2014-08-06 2021-02-24 삼성전자주식회사 성능 개선을 위한 패턴 구조가 적용된 반도체 장치
US9614088B2 (en) * 2014-08-20 2017-04-04 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure and manufacturing method thereof
FR3025335B1 (fr) 2014-08-29 2016-09-23 Stmicroelectronics Rousset Procede de fabrication d'un circuit integre rendant plus difficile une retro-conception du circuit integre et circuit integre correspondant
US20200227552A1 (en) * 2019-01-11 2020-07-16 Vanguard International Semiconductor Corporation Semiconductor device with dielectric neck support and method for manufacturing the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5187556A (en) * 1990-08-13 1993-02-16 Kawasaki Steel Corporation Cmos master slice
JPH11186389A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3580719B2 (ja) * 1999-03-03 2004-10-27 株式会社東芝 半導体記憶装置及びその製造方法
JP2005057301A (ja) 2000-12-08 2005-03-03 Renesas Technology Corp 半導体装置及びその製造方法
JP4064732B2 (ja) * 2002-06-11 2008-03-19 株式会社ルネサステクノロジ 半導体装置
US6806584B2 (en) * 2002-10-21 2004-10-19 International Business Machines Corporation Semiconductor device structure including multiple fets having different spacer widths
US6967143B2 (en) * 2003-04-30 2005-11-22 Freescale Semiconductor, Inc. Semiconductor fabrication process with asymmetrical conductive spacers
JP4557508B2 (ja) * 2003-06-16 2010-10-06 パナソニック株式会社 半導体装置
KR100549949B1 (ko) * 2003-12-23 2006-02-07 삼성전자주식회사 리세스 타입 모오스 트랜지스터의 제조방법 및 그의 구조
JP4375619B2 (ja) * 2004-05-26 2009-12-02 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP4994581B2 (ja) * 2004-06-29 2012-08-08 富士通セミコンダクター株式会社 半導体装置
US7132707B2 (en) * 2004-08-03 2006-11-07 Headway Technologies, Inc. Magnetic random access memory array with proximate read and write lines cladded with magnetic material
JP4369379B2 (ja) 2005-02-18 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
SG130066A1 (en) * 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US7504289B2 (en) * 2005-10-26 2009-03-17 Freescale Semiconductor, Inc. Process for forming an electronic device including transistor structures with sidewall spacers
US7420202B2 (en) * 2005-11-08 2008-09-02 Freescale Semiconductor, Inc. Electronic device including a transistor structure having an active region adjacent to a stressor layer and a process for forming the electronic device
US7868390B2 (en) * 2007-02-13 2011-01-11 United Microelectronics Corp. Method for fabricating strained-silicon CMOS transistor

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102651386A (zh) * 2011-02-24 2012-08-29 富士通株式会社 化合物半导体器件
CN102651386B (zh) * 2011-02-24 2015-03-25 富士通株式会社 化合物半导体器件
US9093512B2 (en) 2011-02-24 2015-07-28 Fujitsu Limited Compound semiconductor device
CN106057803A (zh) * 2015-04-01 2016-10-26 三星电子株式会社 具有在隔离区上的间隔件的半导体器件
CN106057803B (zh) * 2015-04-01 2021-01-01 三星电子株式会社 具有在隔离区上的间隔件的半导体器件

Also Published As

Publication number Publication date
DE602007006370D1 (de) 2010-06-24
TW200802721A (en) 2008-01-01
CN101075638B (zh) 2010-07-21
EP1858067A1 (en) 2007-11-21
US20070267707A1 (en) 2007-11-22
KR20070112037A (ko) 2007-11-22
US8354726B2 (en) 2013-01-15
EP1858067B1 (en) 2010-05-12

Similar Documents

Publication Publication Date Title
CN101075638A (zh) 半导体器件及其制造方法
CN2760759Y (zh) 应变沟道半导体结构
CN1317772C (zh) 半导体器件及其制造方法
CN1235291C (zh) 半导体器件和半导体器件的制造方法
CN1870295A (zh) 半导体器件及其制造方法
CN1719610A (zh) 半导体器件与cmos集成电路器件
CN1674298A (zh) 场效应晶体管
CN1487599A (zh) 具有多个叠置沟道的场效应晶体管
CN1799146A (zh) 半导体装置及其制造方法
CN1122316C (zh) 垂直型金属绝缘体半导体场效应晶体管及其制造方法
CN1909243A (zh) 半导体装置及其制造方法
CN1670965A (zh) 源极及漏极中聚含掺质金属的晶体管
CN1841737A (zh) 半导体器件及其制造方法
CN1240131C (zh) 半导体装置及其制造方法
CN1956222A (zh) 半导体装置及其制造方法
CN1866541A (zh) 场效应晶体管和制造场效应晶体管的方法
CN1941413A (zh) 绝缘栅型场效应晶体管及其制造方法
CN1841706A (zh) 半导体器件的制造方法
CN1949540A (zh) 半导体装置及其制造方法
CN1956219A (zh) 半导体装置及其制造方法
CN1893085A (zh) 半导体装置及其制造方法
CN101030557A (zh) 半导体器件及其制造方法
CN1459870A (zh) 半导体装置及其制造方法
CN1909247A (zh) 场效应晶体管及其制造方法
CN101030541A (zh) 半导体晶体管元件及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: INTELLECTUAL PROPERTY BRIDGE NO. 1 CO., LTD.

Free format text: FORMER OWNER: MATSUSHITA ELECTRIC INDUSTRIAL CO, LTD.

Effective date: 20140611

C41 Transfer of patent application or patent right or utility model
C56 Change in the name or address of the patentee
CP03 Change of name, title or address

Address after: Osaka Japan

Patentee after: Matsushita Electric Industrial Co.,Ltd.

Address before: Osaka Japan

Patentee before: Matsushita Electric Industrial Co.,Ltd.

TR01 Transfer of patent right

Effective date of registration: 20140611

Address after: Tokyo, Japan

Patentee after: Godo Kaisha IP Bridge 1

Address before: Osaka Japan

Patentee before: Matsushita Electric Industrial Co.,Ltd.