CN1841737A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制造方法。NMOS晶体管的有源区和PMOS晶体管的有源区被STI元件隔离结构隔开。STI元件隔离结构由第一元件隔离结构以及在除了第一元件隔离结构之外的区域中形成的第二元件隔离结构组成，其中形成该第一元件隔离结构以使其包括两个有源区之间的间隔。

Description

半导体器件及其制造方法
相关申请的参考
本申请基于在2005年3月31日申请的在先日本专利申请No.2005-104234，并要求其优先权，在此通过参考的方式援引其全部内容。
技术领域
本发明涉及一种具有通过STI(浅沟隔离)方法形成的元件隔离结构的半导体器件，并且还涉及该半导体器件的制造方法。
背景技术
通常，通过STI方法形成的元件隔离结构(后文中简称为STI元件隔离结构)被用作半导体器件的元件隔离结构，在每个元件隔离结构中，元件隔离区域中形成的沟槽填充有绝缘材料，以确保有源区之间的电绝缘。由于这种STI元件隔离结构能够确保元件隔离而不会从衬底表面凸起，例如通过称为LOCOS方法形成的场氧化膜，所以需要STI元件隔离结构满足近来对进一步减小半导体器件尺度的需求。
专利文献1
日本专利申请特开No.2003-203989
在由STI元件隔离结构所代表的元件隔离结构中，用于元件隔离的绝缘材料将压应力施加于相邻的元件区域。也就是说，虽然介电常数为3.9的二氧化硅通常被用作STI元件隔离结构的绝缘材料，以避免增大寄生电容，但是由于相对于原来的硅，二氧化硅体积膨胀，所以二氧化硅将压应力施加于相邻的有源区。在这种压应力的影响下，元件尺寸特性的变化尤为显著。当压应力增大至超过半导体衬底母晶的弹性极限时，便产生位错、堆垛层错等，并且这会引起例如PN结漏电。这种压应力的影响随着元件尺寸减小会更为显著。因此，使压应力最小化便能够提高半导体元件的产量并且进一步减小半导体元件的尺寸。
此外，通过近来研究发现，STI元件隔离结构引起的压应力对有源区的影响在第一导电类型元件例如第一导电类型(N型)MOS晶体管(NMOS晶体管)与第二导电类型元件例如第二导电类型(P型)MOS晶体管(PMOS晶体管)之间存在差异。也就是说，在NMOS晶体管的情形下，平行于沟道长度的方向(沟道长度方向)上对有源区的压应力和平行于沟道宽度的方向(沟道宽度方向)上的压应力中的任何一个都会导致工作电流减小。相比之下，在PMOS晶体管的情形下，只有沟道宽度方向上对有源区的压应力会导致工作电流减小，而沟道长度方向上的压应力有助于提高工作电流。
在元件隔离区域中形成的沟槽填充有绝缘材料以制造STI元件隔离结构的情形下，从STI元件隔离结构施加于有源区的压应力不可避免是各向同性的。因此，当这种STI元件隔离结构被用于CMOS晶体管，其中N型和P型MOS晶体管形成在相同的半导体衬底上时，便难于提高N型和P型MOS晶体管的工作电流。
在这点上，作为避免减小工作电流的方法，已经设计出一种技术，其中相邻有源区之间的间隔(也就是说，每个STI元件隔离结构的宽度)在沟道长度方向和沟道宽度方向上变化，例如在JP-A-2003-203989中所揭示。但是即使在这种情形下，因为从STI元件隔离结构施加于有源区的压应力是各向同性的，所以对压应力的控制不足，并且难于处理上述的CMOS晶体管。
另一方面，进行了一种试验，在与(100)等价的方向上形成每个沟道区域。通过这种技术，每个沟道区域处于从其正常位置旋转45°的状态，并且当沿沟道区域方向上的应力施加于有源区时，应变量(应力张量的数量)显著下降。这样，由来自氧化物的应力而产生的应变被抑制并且上述应力张量的数量下降。但是，另一方面，很难在所需方向上对有源区准确施加所需强度的应变，以提高有源区中的工作电流，并且也不希望通过将应变引入有源区来显著提高特性。
另一方面，已经设计一种技术，其中用于缓冲压应力的绝缘膜(衬垫氮化物膜)被置于STI元件隔离结构中的硅与二氧化硅之间。但是，即时提供这种衬垫氮化物膜，仍然存在STI元件隔离结构的二氧化硅对STI侧壁的压应力。在此情形下，有一种公知的方法，其中控制衬垫氮化物膜的厚度使其等于二氧化硅的厚度。但是，STI元件隔离结构对寄生电容的增大有很大的影响。
发明内容
本发明的目的是提供一种半导体器件，用于提高第一和第二导电类型元件的工作电流，并且有助于进一步减小元件尺寸，而不会改变晶体管结构，并且不会在元件隔离结构形成之后，增加额外的制造步骤，并且还提供一种该半导体器件的制造方法。
根据本发明的一个方案，一种半导体器件，包括：元件隔离结构，其中在半导体衬底上的元件隔离区域中形成的沟槽被绝缘材料填满；第一导电类型元件，形成在由该元件隔离结构隔开的第一有源区中；以及第二导电类型元件，形成在由该元件隔离结构隔开的第二有源区中。该元件隔离结构包括：该元件隔离区域的第一元件隔离区域，其包括与该第二有源区的一对相对端相邻的区域。该第一元件隔离区域填充有对该第二有源区施加压应力的绝缘材料。该元件隔离结构进一步包括该元件隔离区域除了该第一元件隔离区域之外的第二元件隔离区域。该第二元件隔离区域填充有对每一个所述第一和第二有源区施加张应力的绝缘材料。
根据本发明的另一方面，提供一种半导体器件的制造方法，其中第一和第二有源区被半导体衬底上的元件隔离区域中形成的元件隔离结构隔开，并且第一和第二导电类型元件分别形成在该第一和第二有源区中。该元件隔离区域包括：第一元件隔离区域，其包括与该第二有源区的一对相对端相邻的区域；以及除了该第一元件隔离区域之外的第二元件隔离区域。该方法包括如下步骤：在该半导体衬底上的该第二元件隔离区域中形成第一沟槽，并且用对每一个该第一和第二有源区施加张应力的绝缘材料填满所述第一沟槽；以及在该半导体衬底上的该第一元件隔离区域中形成第二沟槽，并且用对该第二有源区施加压应力的绝缘材料填满该第二沟槽。
根据本发明的又一方面，提供一种半导体器件的制造方法，其中第一和第二有源区被半导体衬底上的元件隔离区域中形成的元件隔离结构隔开，并且第一和第二导电类型元件分别形成在该第一和第二有源区中。该元件隔离区域包括：第一元件隔离区域，其包括与该第二有源区的一对相对端相邻的区域；以及除了该第一元件隔离区域之外的第二元件隔离区域。该方法包括如下步骤：在该半导体衬底上的所述元件隔离区域中形成第一沟槽，并且用对每一个该第一和第二有源区施加张应力的绝缘材料填满该第一沟槽；以及在填满该第一沟槽以施加张应力的该绝缘材料相应于该第一元件隔离区域的一部分中形成第二沟槽，并且用对该第二有源区施加压应力的绝缘材料填满该第二沟槽。
附图说明
图1示意性示出N型和P型晶体管，用于解释导致工作电流增大的应力方向；
图2-1A至2-1C是按照制造步骤的顺序示出根据本发明第一实施例COMS晶体管的制造方法的剖面示意图；
图2-2A至2-2C是按照图2-1之后制造步骤的顺序示出根据第一实施例COMS晶体管的制造方法的剖面示意图；
图3是示出根据第一实施例CMOS晶体管的制造方法的个别主要步骤的平面示意图；
图4是示出根据第一实施例CMOS晶体管的制造方法的个别主要步骤的平面示意图；
图5是示出完成的CMOS晶体管的平面示意图；
图6平行示出图4中沿虚线I-I和II-II的剖面示意图；
图7是示出根据第一实施例的修改例CMOS晶体管的制造方法的个别主要步骤的平面示意图；
图8是示出根据第一实施例的修改例CMOS晶体管的制造方法的个别主要步骤的平面示意图；
图9平行示出图8中沿虚线I-I和II-II的剖面示意图；
图10是示出根据本发明第二实施例CMOS晶体管的制造方法的个别主要步骤的平面示意图；
图11是示出根据第二实施例CMOS晶体管的制造方法的个别主要步骤的平面示意图；
图12平行示出图11中沿虚线I-I和II-II的剖面示意图；
图13是示出根据第二实施例的修改例CMOS晶体管的制造方法的个别主要步骤的平面示意图；
图14是示出根据第二实施例的修改例CMOS晶体管的制造方法的个别主要步骤的平面示意图；
图15平行示出图14中沿虚线I-I和II-II的剖面示意图；
图16是示出根据本发明第三实施例CMOS晶体管的制造方法的个别主要步骤的平面示意图；
图17是示出根据第三实施例CMOS晶体管的制造方法的个别主要步骤的平面示意图；
图18平行示出图17中沿虚线I-I和II-II的剖面示意图；
图19是示出根据第三实施例的修改例CMOS晶体管的制造方法的个别主要步骤的平面示意图；
图20是示出根据第三实施例的修改例CMOS晶体管的制造方法的个别主要步骤的平面示意图；
图21平行示出图20中沿虚线I-I和II-II的剖面示意图。
具体实施方式
在CMOS晶体管中，如图1所示，在NMOS晶体管的情形下，通过在沟道长度方向(箭头L所示方向)和沟道宽度方向(箭头W所示方向)中的任一方向上缓冲对其有源区101的压应力，或者通过在沟道长度方向和沟道宽度方向中的任一方向上对有源区101准确施加张应力，能够防止其工作电流减小，或者能够增大工作电流。相比之下，在PMOS晶体管的情形下，通过在沟道长度方向(箭头L所示方向)上对其有源区102准确施加压应力并且通过在沟道宽度方向(箭头W所示方向)上缓冲对有源区102的压应力，或者通过在沟道长度方向和沟道宽度方向中的任一方向上对有源区102准确施加张应力，能够防止其工作电流减小，或者能够增大工作电流。
本发明的发明人发现，如上所述，在应力对提高工作电流的作用方面NOMS晶体管和PMOS晶体管存在不同；对应力显著施加于每个有源区的部分进行研究；并且设计出用两种不同种类的绝缘材料进行填充的技术。
也就是说，在STI元件隔离区域的第一元件隔离区域中，该元件隔离区域包括与PMOS晶体管有源区的一对相对端面，即平行于沟道宽度方向的一对端面相邻的区域，沟槽被对有源区施加压应力的绝缘材料填满。相比之下，在STI元件隔离区域的第二元件隔离区域中，其为除第一元件隔离区域之外的区域，沟槽被对N型和P型MOS晶体管的每个有源区施加张应力的绝缘材料填满。
更详细地说，在NMOS晶体管和PMOS晶体管交替排列的布图情形下，每一对NOMS和PMOS晶体管之间的区域被视为第一元件隔离区域，此处沟槽被施加压应力的绝缘材料填满。
另一方面，在这种布图情形下，即由多个NMOS晶体管排列构成NMOS晶体管组，并且每个PMOS晶体管以及每个PMOS晶体管与NMOS晶体管组形成在半导体衬底上相互独立的区域中，形成第一元件隔离区域以将每个PMOS晶体管夹在中间。
在这种情形下，当第一元件隔离区域中的沟槽填充有施加压应力的绝缘材料时，为了确保平坦化工艺，虚设有源区优选形成在每个PMOS晶体管的两端。
另一方面，还在这种布图情形下，其中构成上述NMOS晶体管组以及由多个PMOS晶体管排列构成PMOS晶体管组，并且PMOS晶体管组和NMOS晶体管组形成在半导体衬底上相互独立的区域中，同样形成第一元件隔离区域以将每个PMOS晶体管夹在中间。
还在这种情形下，当第一元件隔离区域中的沟槽填充有施加压应力的绝缘材料时，为了确保平坦化工艺，虚设有源区优选形成在每个PMOS晶体管的两端。
通过上述构造，不改变每个晶体管的结构，能够仅在沟道长度方向上施加压应力于每个PMOS的有源区，同时能够将张应力施加于其它部分，即沟道宽度方向上的每个PMOS晶体管的有源区以及沟道长度和宽度方向上的每个NMOS晶体管的有源区。这样，根据本发明，当然在仅包括N型或者P型MOS晶体管的构造的情形下，即使在N型和P型MOS晶体管形成在相同衬底上的构造的情形下，在STI元件隔离结构形成之后，不需添加额外的制造步骤，最佳应变应力仍能够施加于任一N型和P型MOS晶体管。
-本发明应用的具体实施例-
随后，基于上述基本要点，将结合附图说明应用于CMOS晶体管的本发明的具体实施例。
第一实施例
在该实施例中，将说明布图中交替排列NMOS晶体管和PMOS晶体管的情形，并且为了方便说明，将按照CMOS晶体管的制造过程中描述其构造。
图2-1和2-2是按照制造步骤的顺序示出根据该实施例COMS晶体管的制造方法的剖面示意图。图3和图4是示出根据该实施例CMOS晶体管的制造方法的个别主要步骤的平面示意图。图5是示出完成的CMOS晶体管的平面示意图。图6平行示出图4中沿虚线I-I和II-II的剖面示意图。在图2-1和2-2中，图2-1A相应于图4中的虚线II-II，图2-1B、2-1C、和2-2A至2-2C相应于图4中的虚线I-I。
在图3至图5中，将要形成NMOS晶体管的区域由NMOS表示，而将要形成PMOS晶体管的区域由PMOS表示。在该实施例中，将说明PMOS被置于NMOS之间的实例。在该实施例中，NMOS晶体管的有源区2和PMOS晶体管的有源区3被STI元件隔离结构4隔开。STI元件隔离结构由有源区2与3之间的第一元件隔离区域中形成的第一元件隔离结构11、以及除了第一元件隔离区域之外的第二元件隔离区域中形成的第二元件隔离结构12组成。
首先，如图2-1A和图3所示，用于划分NMOS和PMOS晶体管有源区的STI元件隔离结构4的第二元件隔离结构12形成在硅衬底1上。
更详细地说，首先，通过热氧化方法，在半导体衬底的整个表面上，即本实施例中的硅衬底1上形成大约10nm厚的二氧化硅膜21。然后，将SiH2Cl2和NH3用作气源，通过CVD方法在750℃下，在二氧化硅膜21上形成大约110nm厚的氮化硅膜22。
随后，通过STI(浅沟隔离)方法，将抗蚀图案25用作掩膜，对硅衬底1上元件隔离区域的第二元件隔离区域进行光刻和干法蚀刻，以除去第二元件隔离区域中的氮化硅膜22、二氧化硅膜21和硅衬底1的表面层，由此形成沟槽12a。
随后，沟槽12a的内表面被热氧化，以形成二氧化硅膜23。然后通过CVD方法形成作为薄氮化物膜的衬垫氮化物膜13。在该实施例中，将要说明一个实例，其中沟槽12a被作为对有源区2和3施加张应力的绝缘材料的稀疏绝缘材料填满，例如，在不高于其玻璃转化温度的温度下沉积的二氧化硅，即本实施例中的纳米簇状硅石(NCS)14。即使使用自身收缩的其它材料也能够获得相同的效果。当在不高于其玻璃转化温度的温度下沉积的二氧化硅代替NCS14时，可以通过使用TEOS沉积二氧化硅。其后，通过将硅衬底1上的氮化硅膜22用作停止层，通过化学机械抛光(CMP)使NCS14的表面层平坦化，仅留下沟槽12a中的NCS14。同时，形成第二元件隔离结构12，其中沟槽12a已被NCS14填满。
随后，如图2-1B、图4和图6所示，在硅衬底1上的元件隔离区域的第一元件隔离区域中形成第一元件隔离结构11。
更详细地说，首先，通过STI方法，对第一元件隔离区域进行光刻和蚀刻，以除去氮化硅膜22、二氧化硅膜21和硅衬底1的表面层，由此形成***槽11a。在该实施例中，通过烘焙图4中虚线所示的图案10，图案化第一元件隔离区域，以垂直于硅衬底1的表面层图案化成带状。
随后，热氧化沟槽11a的内表面以形成二氧化硅膜24。通过高密度等离子体(HDP)CVD方法，HDP氧化物15作为对有源区3施加压应力的致密绝缘材料被沉积在沟槽11a的中部，以不完全填充沟槽11a。
随后，通过CVD方法例如在650℃下沉积大约50nm厚的非晶或者多晶硅，即本实施例中的多晶硅(未示出)，以填满沟槽11a。之后，通过将硅衬底1上的氮化硅膜22用作停止层，通过CMP使多晶硅的表面层平坦化，仅留下沟槽11a中的多晶硅。之后，通过湿法氧化在1000℃完全氧化多晶硅，以形成二氧化硅16。通过湿法氧化，多晶硅膨胀，并且二氧化硅16的厚度例如为50nm/0.46＝大约108nm，这样二氧化硅16用作致密绝缘材料，在沟道长度方向上对有源区3施加压应力。此时，形成第一元件隔离结构11，其中沟槽11a已被HDP氧化物15和二氧化硅16填满。借此，完成STI元件隔离结构4，其由第一元件隔离区域中形成的第一元件隔离结构11以及除了第一元件隔离结构11之外的第二元件隔离区域中形成的第二元件隔离结构12组成。
随后，通过湿法蚀刻除去剩余的氮化硅膜22和二氧化硅膜21。此时，在每个NMOS中，第一元件隔离结构11仅提供给四个侧面中的一个侧面，而其它三个侧面被第二元件隔离结构12包围，以划分有源区2。相比之下，在每个PMOS中，第一元件隔离结构11提供给四个侧面中平行于沟道长度方向的两个侧面，而第二元件隔离结构12提供给平行于沟道宽度方向的两个侧面。这样通过第一和第二元件隔离结构11和12的包围而将有源区3隔开。
随后，如图2-1C所示，在每个有源区2和3上，栅极6形成为一种图案，且栅极绝缘膜5置于有源区与栅极之间。
更详细地说，首先，通过热氧化方法，在有源区2和3上形成大约1.2nm厚的栅极绝缘膜5。之后，通过CVD方法在栅极绝缘膜5上沉积大约100nm厚的多晶硅膜。通过光刻和干法蚀刻将多晶硅膜和栅极绝缘膜5图案化成电极形状，以在每个有源区2和3上使栅极6形成为一种图案，并且栅极绝缘膜5置于有源区与栅极之间。
在该实施例中，栅极6平行于第一元件隔离结构11延伸。因此，栅极长度方向和栅极宽度方向分别相应于沟道长度方向和沟道宽度方向。
随后，如图2-2A所示，对于各个有源区2和3，形成延伸区域7和延伸区域8。
更详细地说，首先，形成抗蚀掩膜(未示出)以覆盖有源区3。在这种状态下，例如，在加速能为5keV以及剂量为1×1015/cm2的条件下，将N型杂质，即本实施例中的砷(As)仅离子注入有源区2。此时，在有源区3中，栅极6用作掩膜，因此在栅极6的两侧形成N型延伸区域7。
随后，在通过灰化等除去上述抗蚀掩膜之后，形成抗蚀掩膜(未示出)以覆盖有源区2。在这种状态下，在例如加速能为5keV以及剂量为1×1015/cm2的条件下，将P型杂质，即本实施例中的硼(B)仅离子注入有源区3。此时，在有源区2中，栅极6用作掩膜，因此在栅极6的两侧形成P型延伸区域8。之后，通过灰化等除去上述抗蚀剂掩模。
随后，如图2-2B所示，在每个有源区2和3的栅极6的两个侧面上形成侧壁间隔物9。
更详细地说，绝缘膜，即本实施例中的二氧化硅膜(未示出)被沉积在包括有源区2和3在内的整个表面上。二氧化硅膜的整个表面被各向异性蚀刻(回蚀)，仅留下每个有源区2和3的栅极6的两个侧面上的二氧化硅膜，由此形成侧壁间隔物9。
随后，如图2-2C和图5所示，在有源区2中形成源/漏极区域31，同时在有源区3中形成源/漏极区域32。
更详细地说，首先，形成抗蚀掩膜(未示出)以覆盖有源区3。在这种状态下，例如在加速能为20keV以及剂量为5×1015/cm2的条件下，将N型杂质，即本实施例中的磷(P)仅离子注入有源区2。此时，在有源区2中，栅极6和侧壁间隔物9用作掩膜，因此在侧壁间隔物9的两侧形成比延伸区域7更深的N型源/漏极区域31，其部分交叠延伸区域7。
随后，在通过灰化等除去上述抗蚀掩膜之后，形成抗蚀掩膜(未示出)以覆盖有源区2。在这种状态下，例如在加速能为5keV以及剂量为4×1015/cm2的条件下，将P型杂质，即本实施例中的硼(B)仅离子注入有源区3。此时，在有源区3中，栅极6和侧壁间隔物9用作掩膜，因此在侧壁间隔物9的两侧形成比延伸区域8更深的P型源/漏极区域32，其部分交叠延伸区域8。
之后，通过形成绝缘中间层、各种接触孔、以及导线，完成CMOS晶体管，其由每个有源区2中的NMOS晶体管和每个有源区3中的PMOS晶体管组成。
在该实施例中，在NMOS的有源区2中，三个侧面被第二元件隔离结构12包围，并且第二元件隔离结构12已经填充有稀疏的NCS14。因此，有源区2的三个侧面被施加张应力，其提高了NMOS晶体管的工作电流。此外，在第二元件隔离结构12中提供衬垫氮化物膜13，以控制对有源区2的应力。虽然有源区2的一个侧面受到来自第一元件隔离结构11的压应力，但是因为在其它三个侧面上的张应力缓冲了压应力，并且衬垫氮化物膜13控制了应力，所以这就不成问题了。
另一方面，在PMOS的有源区3中，为平行于沟道长度方向的两个侧面提供了第一元件隔离结构11，并且为平行于沟道宽度方向的两个侧面提供了第二元件隔离结构12。第一元件隔离结构11已经填充了致密HDP氧化物15以及通过氧化多晶硅获得的二氧化硅16。因此，有源区3被施加应力，其提高了PMOS晶体管的工作电流，也就是说，平行于沟道长度方向的两个侧面被施加来自第一元件隔离结构11的压应力(如图4中箭头L所示)，同时平行于沟道宽度方向的两个侧面被施加来自第二元件隔离结构12的张应力。此外，在第二元件隔离结构12中提供衬垫氮化物膜13，以控制在沟道宽度方向上对有源区3的应力。
如上所述，根据该实施例，实现了一种CMOS晶体管，其用于提高N型和P型MOS晶体管的工作电流，并且有助于进一步减小元件尺寸，而不会改变N型和P型MOS晶体管的结构，并且不会在STI元件隔离结构4形成之后，增加额外的制造步骤。
修改例
下面将说明第一实施例的修改例。在该修改例中将说明布图中交替排列NMOS晶体管和PMOS晶体管的情形，与第一实施例类似。但是，STI元件隔离结构的部分形成过程和填充的某些绝缘材料与第一实施例中的不同。用与第一实施例相同的附图标记表示与第一实施例相同的组件。
图7和图8是示出根据该修改例CMOS晶体管的制造方法的个别主要步骤的平面示意图。图9平行示出图8中沿虚线I-I和II-II的剖面示意图。
在图7和图8中，将要形成NMOS晶体管的区域由NMOS表示，而将要形成PMOS晶体管的区域由PMOS表示。在该修改例中，将说明PMOS被置于NMOS之间的实例。在该修改例中，NMOS晶体管的有源区2和PMOS晶体管的有源区3被STI元件隔离结构33隔开。STI元件隔离结构33由有源区2与3之间的第一元件隔离区域中形成的第一元件隔离结构34、以及除了第一元件隔离区域之外的第二元件隔离区域中形成的第二元件隔离结构35组成。
在该修改例中，首先，如图7所示，用于划分NMOS和PMOS晶体管的有源区的STI元件隔离结构33的沟槽33a形成在硅衬底1上，然后沟槽33a被作为用于第二元件隔离结构35的绝缘材料的NCS14填满。
更详细地说，首先，如图2-1A，通过热氧化方法，在半导体衬底的整个表面上，即本修改例中的硅衬底1上形成大约10nm厚的二氧化硅膜21。然后，将SiH2Cl2和NH3用作气源，通过CVD方法在750℃下在二氧化硅膜21上形成大约110nm厚的氮化硅膜22。
随后，通过STI方法，对硅衬底1上的元件隔离区域进行光刻和干法蚀刻，以除去元件隔离区域中的氮化硅膜22、二氧化硅膜21和硅衬底1的表面层，由此形成沟槽33a。
随后，沟槽33a的内表面被热氧化，以形成二氧化硅膜23。然后通过CVD方法形成作为薄氮化物膜的衬垫氮化物膜13。沟槽33a被作为对有源区2和3施加张应力的绝缘材料的稀疏绝缘材料填满，例如，在不高于其玻璃转化温度的温度下沉积的二氧化硅，即本修改例中的NCS14。当在不高于其玻璃转化温度的温度下沉积的二氧化硅代替NCS14时，可以通过使用TEOS沉积二氧化硅。其后，通过将氮化硅膜22用作停止层，通过CMP使NCS14的表面层平坦化，仅留下沟槽33a中的NCS14。
随后，如图8和图9所示，在硅衬底1上的元件隔离区域的第一元件隔离区域中形成第一元件隔离结构34，并形成第二元件隔离结构35。
更详细地说，首先，对相应于第一元件隔离区域的沟槽33a中的氮化硅膜22的一部分进行光刻和干法蚀刻，以仅除去该部分NCS14、衬垫氮化物膜13、和二氧化硅膜23的表面层，由此形成沟槽34a。在沟槽33a具有大约400nm深度的情形下，上述除去量被控制在大约100nm。因此，在此情形下，沟槽34a具有大约100nm的深度。
随后，热氧化沟槽34a的内表面以形成二氧化硅膜24。之后，通过CVD方法，在例如650℃沉积大约100nm厚的非晶或者多晶硅，即本修改例中的多晶硅(未示出)，以填满沟槽34a。之后，通过将硅衬底1上的氮化硅膜22用作停止层，通过CMP使多晶硅的表面层平坦化，仅留下沟槽34a中的多晶硅。
之后，通过湿法氧化在1000℃完全氧化多晶硅，以形成二氧化硅16。通过湿法氧化，多晶硅膨胀，并且二氧化硅16的厚度例如为100nm/0.46＝大约216nm，这样二氧化硅16用作在沟道长度方向上对有源区3施加压应力的致密绝缘材料。此时，形成第一元件隔离结构34，其中沟槽34a已经被NCS14和二氧化硅16填满。与此同时，形成第二元件隔离结构35，其中沟槽35a已经被NCS14填满。借此，完成STI元件隔离结构33，其由第一元件隔离区域中形成的第一元件隔离结构34和除了第一元件隔离结构34之外的第二元件隔离区域中形成的第二元件隔离结构35组成。
随后，通过湿法蚀刻除去剩余的氮化硅膜22和二氧化硅膜21。此时，在每个NMOS中，第一元件隔离结构34仅提供给四个侧面中的一个侧面，而其它三个侧面被第二元件隔离结构35包围，以划分有源区2。相比之下，在每个PMOS中，第一元件隔离结构34提供给四个侧面中平行于沟道长度方向的两个侧面，而第二元件隔离结构35提供给平行于沟道宽度方向的两个侧面。这样通过第一和第二元件隔离结构34和35的包围而将有源区3隔开。
之后，通过与图2-1C和2-2A至2-2C中相似的制造步骤以及所需的后续步骤，完成CMOS晶体管，其由每个有源区2中的NMOS晶体管和每个有源区3中的PMOS晶体管组成。
在该修改例中，在NMOS的有源区2中，三个侧面被第二元件隔离结构35包围，并且第二元件隔离结构35已经填充有稀疏的NCS14。因此，有源区2的三个侧面被施加张应力，其提高了NMOS晶体管的工作电流。此外，在第二元件隔离结构35中提供衬垫氮化物膜13，以控制对有源区2的应力。虽然有源区2的一个侧面受到来自第一元件隔离结构34的压应力，但是因为在其它三个侧面上的张应力缓冲了压应力，并且衬垫氮化物膜13控制了应力，所以这就不成问题了。
另一方面，在PMOS的有源区3中，为平行于沟道长度方向的两个侧面提供了第一元件隔离结构34，并且为平行于沟道宽度方向的两个侧面提供了第二元件隔离结构35。第一元件隔离结构34的上层部分已经填充了致密二氧化硅16。因此，对有源区3施加应力，其提高了PMOS晶体管的工作电流，也就是说，平行于沟道长度方向的两个侧面被施加来自第一元件隔离结构34的压应力，同时平行于沟道宽度方向的两个侧面被施加来自第二元件隔离结构35的张应力。此外，在第二元件隔离结构35中提供衬垫氮化物膜13，以控制在沟道宽度方向上对有源区3的应力。
如上所述，根据该修改例，实现了一种CMOS晶体管，其用于提高N型和P型MOS晶体管的工作电流，并且有助于进一步减小元件尺寸，而不会改变N型和P型MOS晶体管的结构，并且不会在STI元件隔离结构33形成之后，增加额外的制造步骤。
第二实施例
下面将说明本发明的第二实施例。在该实施例中，将要说明一种布图情形，其中由多个NMOS晶体管排列构成NMOS晶体管组，并且每个PMOS晶体管和NMOS晶体管组形成在硅衬底上相互独立的区域中。用与第一实施例相同的附图标记表示与第一实施例相同的组件。
图10和图11是示出根据该实施例CMOS晶体管的制造方法的个别主要步骤的平面示意图。图12平行示出图11中沿虚线I-I和II-II的剖面示意图。
在图10和图11中，将要形成NMOS晶体管的区域由NMOS表示，而将要形成PMOS晶体管的区域由PMOS表示。在该实施例中，将说明一个实例，其中NMOS晶体管组(图10和图11中排列三个NMOS晶体管)和每个PMOS晶体管(图10和图11中示出一个PMOS晶体管)形成在硅衬底1上相互独立的区域中。在该实施例中，NMOS晶体管的有源区2和PMOS晶体管的有源区3被STI元件隔离结构41隔开。STI元件隔离结构41由在沟道长度方向上将有源区3夹在中间的第一元件隔离区域中形成的第一元件隔离结构42、以及除了第一元件隔离区域之外的第二元件隔离区域中形成的第二元件隔离结构43组成。
首先，如图10所示，用于划分NMOS和PMOS晶体管的有源区的STI元件隔离结构41的第二元件隔离结构43形成在硅衬底1上。
更详细地说，首先，如图2-1A，通过热氧化方法在半导体衬底的整个表面上，即本实施例中的硅衬底1上形成大约10nm厚的二氧化硅膜21。然后，将SiH2Cl2和NH3用作气源，通过CVD方法在750℃下在二氧化硅膜21上形成大约110nm厚的氮化硅膜22。
随后，通过STI方法，对硅衬底1上的元件隔离区域的第二元件隔离区域进行光刻和干法蚀刻，以除去第二元件隔离区域中的氮化硅膜22、二氧化硅膜21和硅衬底1的表面层，由此形成沟槽43a。
随后，沟槽43a的内表面被热氧化，以形成二氧化硅膜23。然后通过CVD方法形成作为薄氮化物膜的衬垫氮化物膜13。沟槽43a被作为对有源区2和3施加张应力的绝缘材料的稀疏绝缘材料填满，例如，在不高于其玻璃转化温度的温度下沉积的二氧化硅，即本实施例中的纳米簇状硅石(NCS)14。当在不高于其玻璃转化温度的温度下沉积的二氧化硅代替NCS14时，可以通过使用TEOS沉积二氧化硅。其后，通过将硅衬底1上的氮化硅膜22用作停止层，通过CMP使NCS14的表面层平坦化，仅留下沟槽43a中的NCS14。此时，形成第二元件隔离结构43，其中沟槽43a已被NCS14填满。
随后，如图11和图12所示，在硅衬底1上的元件隔离区域的第一元件隔离区域中形成第一元件隔离结构42。
更详细地说，首先，通过STI方法，对第一元件隔离区域进行光刻和蚀刻，以除去氮化硅膜22、二氧化硅膜21和硅衬底1的表面层，由此形成矩形沟槽42a。在该实施例中，通过烘焙图11中虚线所示的图案20，图案化第一元件隔离区域，以垂直于硅衬底1的表面层将其图案化。形成沟槽42a，以在每个PMOS的任一端保留一部分硅衬底1。由此，在每个PMOS的两端形成虚设有源区47。
随后，热氧化沟槽42a的内表面以形成二氧化硅膜24。通过HDP-CVD方法将HDP氧化物15作为对有源区3施加压应力的致密绝缘材料沉积在沟槽42a的中部，以不完全填充沟槽42a。
随后，通过CVD方法，在例如650℃沉积大约50nm厚的非晶或者多晶硅，即本实施例中的多晶硅(未示出)，以填满沟槽42a。之后，通过将硅衬底1上的氮化硅膜22用作停止层，通过CMP使多晶硅的表面层平坦化，仅留下沟槽42a中的多晶硅。在该CMP工艺中，因为在每个PMOS的两端存在虚设有源区47，所以能够精确且稳妥地平坦化多晶硅的表面层。
之后，通过湿法氧化在1000℃完全氧化多晶硅，以形成二氧化硅16。通过湿法氧化，多晶硅膨胀，并且二氧化硅16的厚度例如为50nm/0.46＝大约108nm，这样二氧化硅16用作在沟道长度方向上对有源区3施加压应力的致密绝缘材料。此时，形成第一元件隔离结构42，其中沟槽42a已经被HDP氧化物15和二氧化硅16填满。借此，完成STI元件隔离结构41，其由第一元件隔离区域中形成的第一元件隔离结构42和除了第一元件隔离结构42之外的第二元件隔离区域中形成的第二元件隔离结构43组成。
随后，通过湿法蚀刻除去剩余的氮化硅膜22和二氧化硅膜21。此时，在每个NMOS中，其四个侧面被第二元件隔离结构43包围，以划分有源区2。相比之下，在每个PMOS中，第一元件隔离结构42提供给四个侧面中平行于沟道长度方向的两个侧面，而第二元件隔离结构43提供给平行于沟道宽度方向的两个侧面。这样通过第一和第二元件隔离结构42和43的包围而将有源区3隔开。
之后，通过与图2-1C和2-2A至2-2C中相似的制造步骤以及所需的后续步骤，完成CMOS晶体管，其由每个有源区2中的NMOS晶体管和每个有源区3中的PMOS晶体管组成。
在该实施例中，在NMOS的有源区2中，其四个侧面被第二元件隔离结构43包围，并且第二元件隔离结构43已经填充有稀疏的NCS14。因此，有源区2的四个侧面被施加张应力，其提高了NMOS晶体管的工作电流。此外，在第二元件隔离结构43中提供衬垫氮化物膜13，以控制对有源区2的应力。
另一方面，在PMOS的有源区3中，为平行于沟道长度方向的两个侧面提供了第一元件隔离结构42，并且为平行于沟道宽度方向的两个侧面提供了第二元件隔离结构43。第一元件隔离结构42已经填充有致密HDP氧化物15以及通过氧化多晶硅获得的二氧化硅16。因此，有源区3被施加应力，其提高PMOS晶体管的工作电流，也就是说，平行于沟道长度方向的两个侧面被施加来自第一元件隔离结构42的压应力，同时平行于沟道宽度方向的两个侧面被施加来自第二元件隔离结构43的张应力。此外，在第二元件隔离结构43中提供衬垫氮化物膜13，以控制在沟道宽度方向上对有源区3的应力。
如上所述，根据该实施例，实现了一种CMOS晶体管，其用于提高N型和P型MOS晶体管的工作电流，并且有助于进一步减小元件尺寸，而不会改变N型和P型MOS晶体管的结构，并且不会在STI元件隔离结构41形成之后，增加额外的制造步骤。
修改例
下面将说明第二实施例的修改例。将要说明一种布图情形，其中由多个NMOS晶体管排列构成NMOS晶体管组，并且每个PMOS晶体管和NMOS晶体管组形成在硅衬底上相互独立的区域中，与第二实施例类似。但是，STI元件隔离结构的部分形成过程和填充的某些绝缘材料与第二实施例不同。用与第二实施例相同的附图标记表示与第二实施例相同的组件。
图13和图14是示出根据该修改例CMOS晶体管的制造方法的个别主要步骤的平面示意图。图15平行示出图14中沿虚线I-I和II-II的剖面示意图。
在图13和14中，将要形成NMOS晶体管的区域由NMOS表示，而将要形成PMOS晶体管的区域由PMOS表示。在该实施例中，将说明一个实例，其中NMOS晶体管组(图13和图14中排列三个NMOS晶体管)和每个PMOS晶体管(图13和图14中示出一个PMOS晶体管)形成在硅衬底1上相互独立的区域中。在该修改例中，NMOS晶体管的有源区2和PMOS晶体管的有源区3被STI元件隔离结构44隔开。STI元件隔离结构44由在沟道长度方向上将有源区3夹在中间的第一元件隔离区域中形成的第一元件隔离结构45、以及除了第一元件隔离区域之外的第二元件隔离区域中形成的第二元件隔离结构46组成。
在该修改例中，首先，如图13所示，用于划分NMOS和PMOS晶体管的有源区的STI元件隔离结构44的沟槽44a形成在硅衬底1上，然后沟槽44a被作为用于第二元件隔离结构46的绝缘材料的NCS14填满。
更详细地说，首先，如图2-1A，通过热氧化方法，在半导体衬底的整个表面上，即本修改例中的硅衬底1上形成大约10nm厚的二氧化硅膜21。然后，将SiH2Cl2和NH3用作气源，通过CVD方法在750℃下在二氧化硅膜21上形成大约110nm厚的氮化硅膜22。
随后，通过STI方法，对硅衬底1上的元件隔离区域进行光刻和干法蚀刻，以除去元件隔离区域中的氮化硅膜22、二氧化硅膜21和硅衬底1的表面层，由此形成沟槽44a。
随后，沟槽44a的内表面被热氧化，以形成二氧化硅膜23。然后通过CVD方法形成作为薄氮化物膜的衬垫氮化物膜13。沟槽44a被作为对有源区2和3施加张应力的绝缘材料的稀疏绝缘材料填满，例如，在不高于其玻璃转化温度的温度下沉积的二氧化硅，即本修改例中的NCS14。当在不高于其玻璃转化温度的温度下沉积的二氧化硅代替NCS14时，可以通过使用TEOS沉积二氧化硅。其后，通过将氮化硅膜22用作停止层，通过CMP使NCS14的表面层平坦化，仅留下沟槽44a中的NCS14。
随后，如图14和图15所示，在硅衬底1上的元件隔离区域的第一元件隔离区域中形成第一元件隔离结构45，并形成第二元件隔离结构46。
更详细地说，首先，对相应于第一元件隔离区域的沟槽44a中的氮化硅膜22的一部分进行光刻和蚀刻，以仅除去该部分NCS14、衬垫氮化物膜13、和二氧化硅膜23的表面层，由此形成矩形沟槽45a。在沟槽44a具有大约400nm深度的情形下，上述除去量被控制在大约100nm。因此，在此情形下，沟槽45a具有大约100nm的深度。在该修改例中，形成沟槽45a，从而在每个PMOS的任一端保留一部分硅衬底1。由此虚设有源区47形成在每个PMOS的两端。
随后，热氧化沟槽45a的内表面以形成二氧化硅膜24。随后，通过CVD方法，在例如650℃沉积大约100nm厚的非晶或者多晶硅，即本修改例中的多晶硅(未示出)，以填满沟槽45a。之后，通过将硅衬底1上的氮化硅膜22用作停止层，通过CMP使多晶硅的表面层平坦化，仅留下沟槽45a中的多晶硅。在该CMP工艺中，因为在每个PMOS的两端存在虚设有源区47，所以能够精确且稳妥地平坦化多晶硅的表面层。
之后，通过湿法氧化在1000℃完全氧化多晶硅，以形成二氧化硅16。通过湿法氧化，多晶硅膨胀，并且二氧化硅16的厚度例如为100nm/0.46＝大约216nm的厚度，这样二氧化硅16用作在沟道长度方向上对有源区3施加压应力的致密绝缘材料。此时，形成第一元件隔离结构45，其中沟槽45a已经被NCS14和二氧化硅16填满。与此同时，形成第二元件隔离结构46，其中沟槽46a已经被NCS14填满。借此，完成STI元件隔离结构44，其由第一元件隔离区域中形成的第一元件隔离结构45和除了第一元件隔离结构45之外的第二元件隔离区域中形成的第二元件隔离结构46组成。
随后，通过湿法蚀刻除去剩余的氮化硅膜22和二氧化硅膜21。此时，在每个NMOS中，其四个侧面被第二元件隔离结构46包围，以划分有源区2。相比之下，在每个PMOS中，第一元件隔离结构45提供给四个侧面中平行于沟道长度方向的两个侧面，而第二元件隔离结构46提供给平行于沟道宽度方向的两个侧面。这样通过第一和第二元件隔离结构45和46的包围而将有源区3隔开。
之后，通过与图2-1C和2-2A至2-2C中相似的制造步骤，完成CMOS晶体管，其由每个有源区2中的NMOS晶体管和每个有源区3中的PMOS晶体管组成。
在该修改例中，在NMOS的有源区2中，其四个侧面被第二元件隔离结构46包围，并且第二元件隔离结构46已经填充有稀疏的NCS14。因此，有源区2的四个侧面被施加张应力，其提高了NMOS晶体管的工作电流。此外，在第二元件隔离结构46中提供衬垫氮化物膜13，以控制对有源区2的应力。
另一方面，在PMOS的有源区3中，为平行于沟道长度方向的两个侧面提供了第一元件隔离结构45，并且为平行于沟道宽度方向的两个侧面提供了第二元件隔离结构46。第一元件隔离结构45的上层部分已经填充了致密二氧化硅16。因此，有源区3被施加应力，其提高PMOS晶体管的工作电流，即平行于沟道长度方向的两个侧面被施加来自第一元件隔离结构45的压应力，同时平行于沟道宽度方向的两个侧面被施加来自第二元件隔离结构46的张应力。此外，在第二元件隔离结构46中提供衬垫氮化物膜13，以控制在沟道宽度方向上对有源区3的应力。
如上所述，根据该修改例，实现了一种CMOS晶体管，其用于提高N型和P型MOS晶体管的工作电流，并且有助于进一步减小元件尺寸，而不会改变N型和P型MOS晶体管的结构，并且不会在STI元件隔离结构44形成之后，增加额外的制造步骤。
第三实施例
下面将说明本发明的第三实施例。在该实施例中，将要说明一种布图情形，其中由多个NMOS晶体管排列构成的NMOS晶体管组以及由多个PMOS晶体管构成的PMOS晶体管组形成在硅衬底上相互独立的区域中。用与第一实施例相同的附图标记表示与第一实施例相同的组件。
图16和图17是示出根据该实施例CMOS晶体管的制造方法的个别主要步骤的平面示意图。图18平行示出图17中沿虚线I-I和II-II的剖面示意图。
在图16和图17中，将要形成NMOS晶体管的区域由NMOS表示，而将要形成PMOS晶体管的区域由PMOS表示。在该实施例中，将说明一个实例，其中NMOS晶体管组(图16和图17中排列三个NMOS晶体管)和PMOS晶体管组(图16和图17中排列两个PMOS晶体管)形成在硅衬底1上相互独立的区域。在该实施例中，NMOS晶体管的有源区2和PMOS晶体管的有源区3被STI元件隔离结构51隔开。STI元件隔离结构51由在沟道长度方向上将PMOS晶体管组的每个有源区3夹在中间的第一元件隔离区域中形成的第一元件隔离结构55、以及除了第一元件隔离区域之外的第二元件隔离区域中形成的第二元件隔离结构53组成。
首先，如图16所示，用于划分NMOS和PMOS晶体管的有源区的STI元件隔离结构51的第二元件隔离结构53形成在硅衬底1上。
更详细地说，首先，如图2-1A，通过热氧化方法，在半导体衬底的整个表面上，即，本实施例中的硅衬底1上形成大约10nm厚的二氧化硅膜21。然后，将SiH2Cl2和NH3用作气源，通过CVD方法在750℃下在二氧化硅膜21上形成大约110nm厚的氮化硅膜22。
随后，通过STI方法，对硅衬底1上的元件隔离区域的第二元件隔离区域进行光刻和干法蚀刻，以除去第二元件隔离区域中的氮化硅膜22、二氧化硅膜21和硅衬底1的表面层，由此形成沟槽53a。
随后，沟槽53a的内表面被热氧化，以形成二氧化硅膜23。然后通过CVD方法形成作为薄氮化物膜的衬垫氮化物膜13。沟槽53a被作为对有源区2和3施加张应力的绝缘材料的稀疏绝缘材料填满，例如，在不高于其玻璃转化温度的温度下沉积的二氧化硅，即本实施例中的纳米簇状硅石(NCS)14。当在不高于其玻璃转化温度的温度下沉积的二氧化硅代替NCS14时，可以通过使用TEOS沉积二氧化硅。其后，通过将硅衬底1上的氮化硅膜22用作停止层，通过CMP使NCS14的表面层平坦化，仅留下沟槽53a中的NCS14。同时，形成第二元件隔离结构53，其中沟槽53a已被NCS14填满。
随后，如图17和图18所示，在硅衬底1上的元件隔离区域的第一元件隔离区域中形成矩形第一元件隔离结构52。
更详细地说，首先，通过STI方法，对第一元件隔离区域进行光刻和蚀刻，以除去氮化硅膜22、二氧化硅膜21和硅衬底1的表面层，由此形成矩形沟槽52a。在该实施例中，形成沟槽52a，以使一部分硅衬底1保留在PMOS晶体管组两端处的PMOS的端部。由此在PMOS晶体管组两端处的PMOS的端部形成虚设有源区57。
随后，热氧化沟槽52a的内表面以形成二氧化硅膜24。通过HDP-CVD方法，HDP氧化物15作为在沟槽长度方向上对有源区3施加压应力的致密绝缘材料，被沉积在沟槽52a的中部，以不完全填充沟槽52a。
随后，通过CVD方法，在例如650℃沉积大约50nm厚的非晶或者多晶硅，即本实施例中的多晶硅(未示出)，以填满沟槽52a。之后，通过将硅衬底1上的氮化硅膜22用作停止层，通过CMP使多晶硅的表面层平坦化，仅留下沟槽52a中的多晶硅。在该CMP工艺中，因为在PMOS晶体管组两端处的PMOS的端部存在虚设有源区57，所以能够精确且稳妥地平坦化多晶硅的表面层。
之后，通过湿法氧化在1000℃完全氧化多晶硅，以形成二氧化硅16。通过湿法氧化，多晶硅膨胀，并且二氧化硅16的厚度例如为50nm/0.46＝大约108nm的厚度，这样二氧化硅16用作在沟道长度方向上对有源区3施加压应力的致密绝缘材料。此时，形成第一元件隔离结构52，其中沟槽52a已经被HDP氧化物15和二氧化硅16填满。借此，完成STI元件隔离结构51，其由第一元件隔离区域中形成的第一元件隔离结构52和除了第一元件隔离结构52之外的第二元件隔离区域中形成的第二元件隔离结构53组成。
随后，通过湿法蚀刻除去剩余的氮化硅膜22和二氧化硅膜21。此时，在每个NMOS中，其四个侧面被第二元件隔离结构53包围，以划分有源区2。相比之下，在每个PMOS中，第一元件隔离结构52提供给四个侧面中平行于沟道长度方向的两个侧面，而第二元件隔离结构53提供给平行于沟道宽度方向的两个侧面。这样通过第一和第二元件隔离结构52和53的包围而将有源区3隔开。
之后，通过与第一实施例的图2-1C和2-2A至2-2C中相似的制造步骤以及所需的后续步骤，完成CMOS晶体管，其由每个有源区2中的NMOS晶体管和每个有源区3中的PMOS晶体管组成。
在该实施例中，在NMOS的有源区2中，其四个侧面被第二元件隔离结构53包围，并且第二元件隔离结构53已经填充有稀疏的NCS14。因此，有源区2的四个侧面被施加张应力，其提高了NMOS晶体管的工作电流。此外，在第二元件隔离结构53中提供衬垫氮化物膜13，以控制对有源区2的应力。
另一方面，在PMOS的有源区3中，为平行于沟道长度方向的两个侧面提供了第一元件隔离结构52，并且为平行于沟道宽度方向的两个侧面提供了第二元件隔离结构53。第一元件隔离结构52已经填充了致密HDP氧化物15以及通过氧化多晶硅获得的二氧化硅16。因此，有源区3被施加应力，其提高了PMOS晶体管的工作电流，即平行于沟道长度方向的两个侧面被施加来自第一元件隔离结构52的压应力，同时平行于沟道宽度方向的两个侧面被施加来自第二元件隔离结构53的张应力。此外，在第二元件隔离结构53中提供衬垫氮化物膜13，以控制在沟道宽度方向上对有源区3的应力。
如上所述，根据该实施例，实现了一种CMOS晶体管，其用于提高N型和P型MOS晶体管的工作电流，并且有助于进一步减小元件尺寸，而不会改变N型和P型MOS晶体管的结构，并且不会在STI元件隔离结构51形成之后，增加额外的制造步骤。
修改例
下面将说明第三实施例的修改例。在该修改例中，将要说明一种布图情形，其中由多个NMOS晶体管排列构成的NMOS晶体管组以及由多个PMOS晶体管构成的PMOS晶体管组形成在硅衬底上相互独立的区域，与第三实施例类似。但是，STI元件隔离结构的部分形成过程和填充的某些绝缘材料与第三实施例中的不同。用与第三实施例中相同的附图标记表示与第三实施例相同的组件。
图19和图20是示出根据该修改例CMOS晶体管的制造方法的个别主要步骤的平面示意图。图21平行示出图20中沿虚线I-I和II-II的剖面示意图。
在图19和图20中，将要形成NMOS晶体管的区域由NMOS表示，而将要形成PMOS晶体管的区域由PMOS表示。在该修改例中，将说明一个实例，其中NMOS晶体管组(图19和图20中排列三个NMOS晶体管)和PMOS晶体管组(图19和图20中排列两个PMOS晶体管)形成在硅衬底1上相互独立的区域中。在该修改例中，NMOS晶体管的有源区2和PMOS晶体管的有源区3被STI元件隔离结构54隔开。STI元件隔离结构54由在沟道长度方向上将每个有源区3夹在中间的第一元件隔离区域中形成的第一元件隔离结构55、以及除了第一元件隔离区域之外的第二元件隔离区域中形成的第二元件隔离结构56组成。
在该修改例中，首先，如图19所示，用于划分NMOS和PMOS晶体管的有源区的STI元件隔离结构54的沟槽54a形成在硅衬底1上，然后沟槽54a被作为用于第二元件隔离结构56的绝缘材料的NCS14填满。
更详细地说，首先，如图2-1A，通过热氧化方法在半导体衬底的整个表面上，即本修改例中的硅衬底1上形成大约10nm厚的二氧化硅膜21。然后，将SiH2Cl2和NH3用作气源，通过CVD方法在750℃下在二氧化硅膜21上形成大约110nm厚的氮化硅膜22。
随后，通过STI方法，对硅衬底1上的元件隔离区域进行光刻和干法蚀刻，以除去元件隔离区域中的氮化硅膜22、二氧化硅膜21和硅衬底1的表面层，由此形成沟槽54a。
随后，沟槽54a的内表面被热氧化，以形成二氧化硅膜23。然后通过CVD方法形成作为薄氮化物膜的衬垫氮化物膜13。沟槽54a被作为对有源区2和3施加张应力的绝缘材料的稀疏绝缘材料填满，例如，在不高于其玻璃转化温度的温度下沉积的二氧化硅，即本实施例中的NCS14。当在不高于其玻璃转化温度的温度下沉积的二氧化硅代替NCS14时，可以通过使用TEOS沉积二氧化硅。其后，通过将氮化硅膜22用作停止层，通过CMP使NCS14的表面层平坦化，仅留下沟槽54a中的NCS14。
随后，如图20和图21所示，在硅衬底1上的元件隔离区域的第一元件隔离区域中形成矩形第一元件隔离结构55，并形成第二元件隔离结构56。
更详细地说，首先，对相应于第一元件隔离区域的沟槽54a中的氮化硅膜22的一部分进行光刻和蚀刻，以仅除去该部分的NCS14、衬垫氮化物膜13、和二氧化硅膜23的表面层，由此形成矩形沟槽55a。在该修改例中，通过烘焙图20中虚线所示的图案30，图案化第一元件隔离区域，以垂直于图硅衬底1的表面层将其图案化。在沟槽54a具有大约400nm深度的情形下，上述除去量被控制在大约100nm。因此，在此情形下，沟槽55a具有大约100nm的深度。在该修改例中，形成沟槽55a，以使一部分硅衬底1保留在PMOS晶体管组两端处的PMOS的端部。由此在PMOS晶体管组两端处的PMOS端部形成虚设有源区57。
随后，热氧化沟槽55a的内表面以形成二氧化硅膜24。通过CVD方法，在例如650℃沉积大约100nm厚的非晶或者多晶硅，即本修改例中的多晶硅(未示出)，以填满沟槽55a。之后，通过将硅衬底1上的氮化硅膜22用作停止层，通过CMP使多晶硅的表面层平坦化，仅留下沟槽55a中的多晶硅。在该CMP工艺中，因为在PMOS晶体管组两端处的PMOS端部存在虚设有源区57，所以能够精确且稳妥地平坦化多晶硅的表面层。
之后，通过湿法氧化在1000℃完全氧化多晶硅，以形成二氧化硅16。通过湿法氧化，多晶硅膨胀，并且二氧化硅16的厚度例如为100nm/0.46＝大约216nm，这样二氧化硅16用作在沟道长度方向上对有源区3施加压应力的致密绝缘材料。此时，形成第一元件隔离结构55，其中沟槽55a已经被NCS14和二氧化硅16填满。与此同时，形成第二元件隔离结构56，其中沟槽56a已经被NCS14填满。借此，完成STI元件隔离结构54，其由第一元件隔离区域中形成的第一元件隔离结构55和除了第一元件隔离结构55之外的第二元件隔离区域中形成的第二元件隔离结构56组成。
随后，通过湿法蚀刻除去剩余的氮化硅膜22和二氧化硅膜21。此时，在每个NMOS中，其四个侧面被第二元件隔离结构56包围，以划分有源区2。相比之下，在每个PMOS中，第一元件隔离结构55提供给四个侧面中平行于沟道长度方向的两个侧面，而第二元件隔离结构56提供给平行于沟道宽度方向的两个侧面。这样通过第一和第二元件隔离结构55和56的包围而将有源区3隔开。
之后，通过与第一实施例的图2-1C和2-2A至2-2C中相似的制造步骤以及所需的后续步骤，完成CMOS晶体管，其由每个有源区2中的NMOS晶体管和每个有源区3中的PMOS晶体管组成。
在该修改例中，在NMOS的有源区2中，其四个侧面被第二元件隔离结构56包围，并且第二元件隔离结构56已经填充有稀疏的NCS14。因此，有源区2的四个侧面被施加张应力，其提高了NMOS晶体管的工作电流。此外，在第二元件隔离结构56中提供衬垫氮化物膜13，以控制对有源区2的应力。
另一方面，在PMOS的有源区3中，为平行于沟道长度方向的两个侧面提供了第一元件隔离结构55，并且为平行于沟道宽度方向的两个侧面提供了第二元件隔离结构56。第一元件隔离结构55的上层部分已经填充了致密二氧化硅16。因此，有源区3被施加应力，其提高了PMOS晶体管的工作电流，即平行于沟道长度方向的两个侧面被施加来自第一元件隔离结构55的压应力，同时平行于沟道宽度方向的两个侧面被施加来自第二元件隔离结构56的张应力。此外，在第二元件隔离结构56中提供衬垫氮化物膜13，以控制在沟道宽度方向上对有源区3的应力。
如上所述，根据该修改例，实现了一种CMOS晶体管，其用于提高N型和P型MOS晶体管的工作电流，并且有助于进一步减小元件尺寸，而不会改变N型和P型MOS晶体管的结构，并且不会在STI元件隔离结构54形成之后，增加额外的制造步骤。
根据本发明，实现一种半导体器件，其用于提高第一和第二导电类型元件的工作电流，并且有助于进一步减小元件尺寸，晶体管的结构不会改变，并且不会在元件隔离结构形成之后，增加额外的制造步骤。

Claims (19)

1、一种半导体器件，包括：
元件隔离结构，其中在半导体衬底上的元件隔离区域中形成的沟槽被绝缘材料填满；
第一导电类型元件，形成在由所述元件隔离结构隔开的第一有源区中；
第二导电类型元件，形成在由所述元件隔离结构隔开的第二有源区中；
所述元件隔离结构包括：
所述元件隔离区域的第一元件隔离区域，其包括与所述第二有源区的一对相对端相邻的区域，所述第一元件隔离区域填充有对所述第二有源区施加压应力的绝缘材料；以及
所述元件隔离区域除了所述第一元件隔离区域之外的第二元件隔离区域，所述第二元件隔离区域填充有对每一个所述第一和第二有源区施加张应力的绝缘材料。
2、根据权利要求1的半导体器件，其中在每一个所述第一和第二有源区上，栅极形成为一种图案，且栅极绝缘膜置于所述有源区与栅极之间，并且所述第二有源区上的栅极平行于所述第一元件隔离区域延伸。
3、根据权利要求1的半导体器件，其中任一所述第一和第二导电类型元件为晶体管，并且所述第二有源区的所述一对相对端是所述第二有源区平行于第二导电类型晶体管栅极宽度方向的两端。
4、根据权利要求1的半导体器件，其中第一和第二导电类型元件交替排列，并且所述第一元件隔离区域形成在每一对第一和第二导电类型元件之间。
5、根据权利要求1的半导体器件，其中由多个第一导电类型元件排列构成第一导电类型元件组，每个第二导电类型元件以及每个第二导电类型元件与所述第一导电类型元件组形成在所述半导体衬底上相互独立的区域中，并且形成所述第一元件隔离区域以使每个第二有源区夹在其中。
6、根据权利要求5的半导体器件，其中在每个第二导电类型元件的两端形成虚设有源区。
7、根据权利要求1的半导体器件，其中由多个第一导电类型元件排列构成的第一导电类型元件组以及由多个第二导电类型元件排列构成第二导电类型元件组形成在所述半导体衬底上相互独立的区域中，并且形成所述第一元件隔离区域以使所述第二导电类型元件组的每个第二有源区夹在其中。
8、根据权利要求7的半导体器件，其中在所述第二导电类型元件组的两端形成虚设有源区。
9、根据权利要求1的半导体器件，其中仅所述第一元件隔离区域的上层部分，填充有施加压应力的所述绝缘材料。
10、根据权利要求9的半导体器件，其中所述第一元件隔离区域的下层部分，填充有与所述第二元件隔离区域中施加张应力的绝缘材料相同的绝缘材料。
11、根据权利要求1的半导体器件，其中所述第一元件隔离区域的上层部分和下层部分填充有不同的施加压应力的绝缘材料。
12、根据权利要求1的半导体器件，其中所述施加压应力的绝缘材料是从高密度等离子体氧化物、非晶硅的氧化物及多晶硅的氧化物的组中选择的一种，并且施加张应力的所述绝缘材料是在不高于其玻璃转化温度的温度下沉积的二氧化硅。
13、一种半导体器件的制造方法，其中第一和第二有源区被半导体衬底上的元件隔离区域中形成的元件隔离结构隔开，并且第一和第二导电类型元件分别形成在所述第一和第二有源区中，
所述元件隔离区域包括：第一元件隔离区域，其包括与所述第二有源区的一对相对端相邻的区域；以及除了所述第一元件隔离区域之外的第二元件隔离区域，
所述方法包括如下步骤：
在所述半导体衬底上的所述第二元件隔离区域中形成第一沟槽，并且用对每一个所述第一和第二有源区施加张应力的绝缘材料填满所述第一沟槽；以及
在所述半导体衬底上的所述第一元件隔离区域中形成第二沟槽，并且用对所述第二有源区施加压应力的绝缘材料填满所述第二沟槽。
14、根据权利要求13的方法，进一步包括如下步骤：在每一个所述第一和第二有源区上，将栅极形成为一种图案，且栅极绝缘膜置于所述有源区与栅极之间，从而在所述第二有源区上的栅极平行于所述第一元件隔离区域延伸。
15、根据权利要求13的方法，其中所述第一元件隔离区域的上层部分和下层部分填充有不同的施加压应力的绝缘材料。
16、根据权利要求13的方法，其中施加压应力的所述绝缘材料是从高密度等离子体氧化物、非晶硅的氧化物及多晶硅的氧化物的组中选择的一种，并且施加张应力的所述绝缘材料是在不高于其玻璃转化温度的温度下沉积的二氧化硅。
17、一种半导体器件的制造方法，其中第一和第二有源区被半导体衬底上的元件隔离区域中形成的元件隔离结构隔开，并且第一和第二导电类型元件分别形成在所述第一和第二有源区中，
所述元件隔离区域包括：第一元件隔离区域，其包括与所述第二有源区的一对相对端相邻的区域；以及除了所述第一元件隔离区域之外的第二元件隔离区域，
所述方法包括如下步骤：
在所述半导体衬底上的所述元件隔离区域中形成第一沟槽，并且用对每一个所述第一和第二有源区施加张应力的绝缘材料填满所述第一沟槽；以及
在填满所述第一沟槽以施加张应力的所述绝缘材料相应于所述第一元件隔离区域的一部分中形成第二沟槽，并且用对所述第二有源区施加压应力的绝缘材料填满所述第二沟槽。
18、根据权利要求17的方法，进一步包括如下步骤：在每一个所述第一和第二有源区上，将栅极形成为一种图案，且栅极绝缘膜置于所述有源区与栅极之间，从而在所述第二有源区上的栅极平行于所述第一元件隔离区域延伸。
19、根据权利要求17的方法，其中所述施加压应力的绝缘材料是从高密度等离子体氧化物、非晶硅的氧化物及多晶硅的氧化物的组中选择的一种，并且施加张应力的所述绝缘材料是在不高于其玻璃转化温度的温度下沉积的二氧化硅。
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