KR20070112037A - 반도체장치 및 그 제조방법 - Google Patents

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KR20070112037A
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sidewall
sidewall insulating
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마사후미 츠츠이
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마쯔시다덴기산교 가부시키가이샤
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Abstract

본 발명은, 캐리어 이동도가 우수하며, 또 미세화로의 적용에 우수한 구조를 갖는 반도체장치를 제공하는 것이다.
반도체장치는, 소자분리영역(11)으로 둘러싸인 제 1 활성영역(10a)과, 제1 활성영역(10a) 상에 형성되며, 또 소자분리영역(11) 상에 돌출된 돌출부를 갖는 제 1 게이트전극(13a)과, 제 1 측벽절연막(23a)과, 제 1 게이트전극(13a)의 돌출부와 게이트 폭 방향으로 간격을 두고 형성된 보조패턴(13b)과, 제 2 측벽절연막(23b)과, 내부응력을 갖는 응력절연막(19)을 구비한다. 제 1 게이트전극(13a)과 보조패턴(13b)의 간격은, 제 1 측벽절연막(23a)의 두께와 제 2 측벽절연막(23b)의 두께 합과, 라이너막(19) 두께 2배 값과의 합계 값보다 작다.
응력절연막, 게이트 폭 방향, 게이트 길이 방향, 인장내부응력, 압축응력

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR AND FABRICATION METHOD FOR SAME}
도 1은, 본 발명의 제 1 실시예에 관한 반도체장치의 구조를 나타내며, 도 2의 (a) 및 (b)의 I-I선에 대응하는 평면도.
도 2의 (a) 및 (b)는, 본 발명의 제 1 실시예에 관한 반도체장치의 구조를 나타내며, (a)는 도 1에서의 IIa-IIa선에 대응하는 단면도이며, (b)는 도 1에서의 IIb-IIb선에 대응하는 단면도.
도 3의 (a)는, 본 발명의 제 1 실시예에서 게이트 돌출간격을 설명하기 위한 평면도이며, (b)는 라이너막(19)의 게이트전극(13a) 중 활성영역(10c)으로부터 돌출된 부분을 피복하는 부분에 의한 채널폭 방향으로의 압축응력과 게이트 돌출간격과의 관계도.
도 4의 (a)∼(f)는, 본 발명의 제 1 실시예에 관한 반도체장치의 제조공정도이며, (a), (c) 및 (e)는 전술한 도 2의 (a)에 나타낸 단면에 대응하는 제조공정을 나타낸 것이고, (b), (d) 및 (f)는 전술한 도 2의 (b)에 나타낸 단면에 대응하는 제조공정을 나타낸 도.
도 5의 (a)는, 본 발명 제 1 실시예의 제 1 변형예에 관한 반도체장치의 구조를 나타낸 평면도이고, (b)는 이 제 1 변형예에서 채널폭 방향으로의 압축응력과 게이트시프트 간격과의 관계도.
도 6은, 본 발명 제 1 실시예의 제 2 변형예에 관한 반도체장치의 구조를 나타낸 평면도.
도 7은, 본 발명 제 1 실시예의 제 3 변형예에 관한 반도체장치의 구조를 나타낸 단면도.
도 8은, 본 발명의 제 2 실시예에 관한 반도체장치의 구조를 나타내며, 도 9의 (a) 및 (b)의 VIII-VIII선에 대응하는 평면도.
도 9의 (a) 및 (b)는, 본 발명의 제 2 실시예에 관한 반도체장치의 구조를 나타내며, (a)는 도 8에서의 IXa-IXa선에 대응하는 단면도이며, (b)는 도 8에서의 IXb-IXb선에 대응하는 단면도.
도 10의 (a)∼(f)는, 본 발명의 제 2 실시예에 관한 반도체장치의 제조공정도이며, (a), (c) 및 (e)는 전술한 도 9의 (a)에 나타낸 단면에 대응하는 제조공정을 나타낸 것이고, (b), (d) 및 (f)는 전술한 도 9의 (b)에 나타낸 단면에 대응하는 제조공정을 나타낸 도.
도 11은, 본 발명 제 2 실시예의 제 1 변형예에 관한 반도체장치의 구조를 나타낸 평면도.
도 12는, 본 발명 제 2 실시예의 제 2 변형예에 관한 반도체장치의 구조를 나타낸 평면도.
도 13은, 본 발명 제 2 실시예의 제 3 변형예에 관한 반도체장치의 구조를 나타낸 단면도.
도 14는, 본 발명의 제 3 실시예에 관한 반도체장치의 구조를 나타내며, 도 15의 (a) 및 (b)의 XIV-XIV선에 대응하는 평면도.
도 15의 (a) 및 (b)는, 본 발명의 제 3 실시예에 관한 반도체장치의 구조를 나타내며, (a)는 도 14에서의 XVa-XVa선에 대응하는 단면도이며, (b)는 도 14에서의 XVb-XVb선에 대응하는 단면도.
도 16의 (a)∼(f)는, 본 발명의 제 3 실시예에 관한 반도체장치의 제조공정도이며, (a), (c) 및 (e)는 전술한 도 15의 (a)에 나타낸 단면에 대응하는 제조공정을 나타낸 것이고, (b), (d) 및 (f)는 전술한 도 15의 (b)에 나타낸 단면에 대응하는 제조공정을 나타낸 도.
도 17은, 종래의 반도체장치 구조를 나타내며, 도 18(a) 및 (b)의 XVII-XVII선에 대응하는 단면도.
도 18의 (a) 및 (b)는, 종래의 반도체장치 구조를 나타내며, (a)는 도 17에서의 XVIIIa-XVIIIa선에 대응하는 단면도이며, (b)는 도 17에서의 XVIIIb-XVIIIb선에 대응하는 단면도.
[도면의 주요 부분에 대한 부호의 설명]
10 : 반도체기판 10a, 10b : 활성영역
11 : 소자분리영역 12a, 12b : 게이트절연막
13a, 13b : 게이트전극
13aa, 13bb, 17sa, 17sb, 18da, 18db : 실리사이드층
15a, 15b : 제 1 측벽 16a, 16b : 제 2 측벽
17s : 소스영역 18d : 드레인영역
19, 19c : 라이너막 20 : 층간절연막
21a, 21b : 콘택트플러그 22 : 배선
23a : 제 1 측벽절연막 23b : 제 2 측벽절연막
L1 : 게이트 돌출간격 L2 : 게이트 시프트간격
본 발명은, 반도체장치 및 그 제조방법에 관하며, 특히, 전계효과형 트랜지스터 중 게이트전극을 피복하는 내부응력을 갖는 절연막에 의해 채널영역에 응력을 발생시키는 구조를 갖는 반도체장치에 관한 것이다.
근래, 반도체장치의 고속화를 도모할 목적에서, 내부응력을 갖는 막을 이용하여, 외부로부터 캐리어가 흐르는 장소(채널영역)에 응력을 발생시킴으로써, 캐리어 이동도를 향상시키는 구조 및 방법이 제안되었다.
도 17, 도 18(a) 및 (b)는, 내부응력을 갖는 절연막으로 채널영역에 응력을 발생시키는 구조를 갖는 종래의 반도체장치를 나타낸다(예를 들어 특허문헌1; 일특개 2005-57301호 공보 참조). 여기서 도 17은, 도 18(a) 및 (b)에서의 XVII-XVII선에 대응하는 평면도이며, 도 18의 (a)는 도 17의 XVIIIa-XVIIIa선에 대응하는 단면도이고, 도 18의 (b)는 도 17의 XVIIIb-XVIIIb선에 대응하는 단면도이다.
도 17, 도 18(a) 및 (b)에 나타낸 바와 같이, 반도체기판(100)에는 활성영 역(100a)을 구획하는 소자분리영역(101)이 형성되며, 소자분리영역(101)으로 둘러싸인 활성영역(100a) 상에는, 실리사이드층(103a)을 갖는 게이트전극(103)이 게이트절연막(102)을 개재하고 형성된다. 게이트전극(103) 및 실리사이드층(103a) 측면에는, 단면형상 L자형의 제 1 측벽(105) 및 제 2 측벽(106)으로 이루어지는 측벽절연막(113)이 형성된다. 또 활성영역(100a)에서의 측벽절연막(113) 외측 영역에는, 상층에 실리사이드층(107sa)을 갖는 소스영역(107s), 및 상층에 실리사이드층(108da)을 갖는 드레인영역(108d)이 형성된다. 반도체기판(100) 상에는, 게이트전극(103) 및 측벽절연막(113) 등을 피복하도록, 실리콘질화막으로 이루어지며 내부응력을 갖는 라이너막(109)이 형성된다. 라이너막(109) 상에는 층간절연막(110)이 형성된다. 또 층간절연막(110)에는, 이 층간절연막(110) 및 라이너막(109)을 관통하여, 실리사이드층(107sa 및 108da)에 도달하는 콘택트플러그(111)가 형성되며, 층간절연막(110) 상에는, 하면이 콘택트플러그(111) 상단과 접속되는 배선(112)이 형성된다.
이상의 구성을 갖는 종래의 반도체장치에 있어서, 도 17에서 알 수 있는 바와 같이, 내부응력을 갖는 라이너막(109)은 게이트전극(103) 측면 상의 측벽절연막(113)을 개재하고 둘러싸도록 형성된다.
여기서, 캐리어가 흐르는 채널길이 방향을 소스영역(107s)과 드레인영역(108d)을 맺는 방향이라 하면, 라이너막(109)이 인장 내부응력을 갖고 있을 때, 라이너막(109) 전체는 수축되려 하므로, 활성영역(100a)에 응력의 영향이 미쳐 채널영역의 채널길이 방향으로 인장응력(S1)을 부여하게 된다. 이로써, N형의 전계 효과형 트랜지스터(N형 MIS트랜지스터)의 경우, 캐리어 이동도가 향상되어 전류가 증가하므로, 반도체장치는 고속으로 동작하기가 가능해진다.
그런데, 전술한 바와 같이 내부응력을 갖는 절연막이 게이트전극을 둘러싸도록 형성된 구성에서는, 예를 들어 도 17 및 도 18의 (b)에 나타낸 바와 같이, 내부응력을 갖는 라이너막(109)은, 소자분리영역(101) 상에 위치하는 게이트전극(103)의 돌출부분(이하, "게이트전극의 돌출부분"이라 칭함) 선단도 피복된다. 때문에, 내부응력을 갖는 라이너막(109)이 인장 내부응력을 갖는 경우, 라이너막(109) 전체가 수축되려 함에 따라, 게이트전극(103)의 돌출부분은 채널길이 방향의 수직 방향인 채널 폭 방향으로 압축된다. 그 결과, 게이트절연막(102)을 개재하고 게이트전극(103)에 접촉하는 채널영역의 채널 폭 방향으로 압축응력(S2)을 부여하게 된다.
따라서, (001)기판을 이용하여, <110>방향으로 캐리어가 흐르는 반도체소자에서 채널 폭 방향은 <1-10>방향이 되므로, 반도체소자가 전자를 캐리어로 하는 N형 MIS트랜지스터의 경우이건, 정공을 캐리어로 하는 P형 MIS트랜지스터의 경우이건, 채널영역의 채널 폭 방향으로 압축응력(S2)이 가해지면 캐리어의 이동도가 감소되어버린다. 그 결과, 내부응력을 갖는 절연막에 의해 채널영역의 채널길이 방향으로 가해진 인장응력(S1)에 의한 캐리어 이동도의 향상이란 효과를 소거시켜버린다. 또 (001)기판을 이용하여, <100>방향으로 캐리어가 흐르는 반도체소자의 경우에도, 마찬가지로 캐리어 이동도의 향상이란 효과가 소거되어버린다.
또한 채널 폭이 좁아져 가면, 게이트전극의 돌출부분에 의한 채널영역에 부 여되는 채널 폭 방향의 압축응력 영향은 커진다. 또 게이트전극의 돌출부분이 짧아져 가면, 게이트전극의 돌출부분 선단에서 채널영역까지의 거리가 짧아지므로, 당해 부분에 의한 채널영역에 부여되는 채널 폭 방향의 압축응력 영향은 커진다. 이들은, 반도체소자의 금후 미세화에 있어서 문제가 될 것으로 예상된다.
상기에 감안하여 본 발명의 목적은, 캐리어 이동도가 우수하며 또 미세화로의 적용에 우수한 구조를 갖는 반도체장치 및 그 제조방법을 제공하는 것이다.
본 발명의 한 형태에 관한 반도체장치는, 반도체기판에서의 소자분리영역으로 둘러싸인 제 1 활성영역과, 제 1 활성영역 상에 형성되며 또 소자분리영역 상에 돌출된 돌출부를 갖는 제 1 게이트전극과, 제 1 게이트전극의 측면에 형성된 제 1 측벽절연막과, 반도체기판 상에, 제 1 게이트전극의 돌출부와 게이트 폭 방향으로 간격을 두고 형성된 보조패턴과, 보조패턴의 측면에 형성된 제 2 측벽절연막과, 제 1 게이트전극 및 제 1 측벽절연막과 보조패턴 및 제 2 측벽절연막을 피복하도록 형성된 내부응력을 갖는 응력절연막을 구비하며, 제 1 게이트전극과 보조패턴의 간격은, 제 1 측벽절연막 두께와 제 2 측벽절연막 두께의 합과, 응력절연막 두께 2배 값과의 합계 값보다 작다.
본 발명의 한 형태에 관한 반도체장치에 의하면, 제 1 게이트전극과 보조패턴의 간격은, 제 1 측벽절연막의 두께와 제 2 측벽절연막의 두께의 합과, 응력절연막 두께 2배 값과의 합계 값보다 작음으로써, 응력절연막에서의 제 1 게이트전극 돌출부를 피복하는 부분이 압축됨으로써 발생하는 채널 폭 방향으로의 압축응력은, 응력절연막에서의 보조패턴을 피복하는 부분이 압축됨으로써 완화된다. 이로써, 제 1 게이트전극을 포함한 전계효과형 트랜지스터 채널에서의 캐리어 이동도가 향상되며, 또 반도체장치 미세화로의 적용이 가능한 구조를 실현할 수 있다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 제 1 게이트전극과 보조패턴 사이의 영역 상에 형성된 응력절연막의 막 두께는, 제 1 측벽절연막에서 게이트 길이방향으로 떨어진 소자분리영역 상에 형성된 응력절연막의 막 두께보다 두껍다.
이와 같이 하면, 제 1 게이트전극을 포함한 전계효과형 트랜지스터 채널에서의 캐리어 이동도가 향상되며, 또 반도체장치의 보다 미세화로의 적용이 가능한 구조를 실현할 수 있다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 제 1 게이트전극과 보조패턴 사이의 영역 상에 형성된 응력절연막의 상면은, 제 1 게이트전극 상면의 높이와 동등 이상의 높이를 갖는다.
이와 같이 하면, 제 1 게이트전극을 포함한 전계효과형 트랜지스터 채널에서의 캐리어 이동도가 더욱 향상되며, 또 반도체장치의 보다 미세화로의 적용이 가능한 구조를 실현할 수 있다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 제 1 게이트전극과 보조패턴의 간격은, 제 1 측벽절연막 및 제 2 측벽절연막과 응력절연막에 의해 충전된 구조라면, 전술한 바와 같이 응력절연막에 의한 채널 폭 방향으로의 압축응력을 감소시키는 효과를 얻을 수 있다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 제 1 게이트전극과 보조패 턴의 간격은, 제 1 측벽절연막 두께와 제 2 측벽절연막 두께의 합과, 응력절연막 두께 2배 값의 합계보다 작으면, 제 1 게이트전극과 보조패턴의 간격은, 제 1 게이트전극의 높이와 동등 이상의 높이를 갖는 응력절연막에 의해 충전 가능하다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 제 1 게이트전극과 보조패턴의 간격은, 제 1 측벽절연막 및 제 2 측벽절연막에 의해 충전된 구조일 경우에, 응력절연막은 제 1 게이트전극과 보조패턴의 간격을 매입하도록 형성되지는 않으므로, 응력절연막에 의한 제 1 게이트전극의 돌출부분에 대한 압축응력이 완화된다. 이로써, 응력절연막에 의한 채널 폭 방향으로의 압축응력을 감소시키는 효과를 얻을 수 있다.
이 경우, 제 1 게이트전극과 보조패턴의 간격은, 제 1 측벽절연막의 두께와 제 2 측벽절연막 두께 합의 값보다 작으면, 제 1 게이트전극과 보조패턴의 간격은, 제 1 게이트전극의 높이와 동등 이상의 높이를 갖는 제 1 및 제 2 측벽절연막에 의해 충전 가능하다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 제 1 측벽절연막 및 제 2 측벽절연막은, 단면 형상이 L자형인 제 1 측벽을 갖는 구성이라도 된다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 제 1 측벽절연막 및 제 2 측벽절연막은, 제 1 측벽에서 L자형의 내측 표면을 피복하도록 형성된 제 2 측벽을 추가로 갖는 구성이라도 된다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 제 2 측벽은 내부응력을 갖는 경우에, 제 2 측벽의 제 1 게이트전극 돌출부를 피복하는 부분이 압축됨으로써 발생하는 채널 폭 방향으로의 압축응력은, 제 2 측벽에서의 보조패턴을 피복하는 부분이 압축됨으로써 완화시킬 수 있다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 보조패턴은, 반도체기판에서의 소자분리영역으로 둘러싸인 제 2 활성영역 상에 형성되며, 또 소자분리영역 상에 돌출된 돌출부를 갖는 제 2 게이트전극인 구조라도 된다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 제 1 게이트전극에서의 게이트 길이방향 측면과 제 2 게이트전극에서의 게이트 길이방향 측면이 대면하는 구조라도 된다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 제 1 게이트전극에서의 게이트 길이방향 측면과 제 2 게이트전극에서의 게이트 길이방향 측면이, 게이트 길이방향으로 어긋나 대면하는 구조라도 된다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 보조패턴은 소자분리영역 상에만 형성되어도 된다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 보조패턴은 전기적으로 유효하게 동작하지 않는 것이라도 된다.
본 발명의 한 형태에 관한 반도체장치에 있어서, 보조패턴은 제 1 게이트전극을 구성하는 재료와는 다른 재료로 이루어져도 된다.
본 발명의 한 형태에 관한 반도체장치 제조방법은, 반도체기판에서 소자분리영역으로 둘러싸인 제 1 활성영역을 형성하는 공정(a)과, 제 1 활성영역 상에, 소자분리영역 상에 돌출된 돌출부를 갖는 제 1 게이트전극을 형성하는 공정(b)과, 반 도체기판 상에, 제 1 게이트전극의 돌출부와 게이트 폭 방향으로 간격을 두고 보조패턴을 형성하는 공정(c)과, 제 1 게이트전극 측면에 제 1 측벽절연막을 형성함과 더불어, 보조패턴 측면에 제 2 측벽절연막을 형성하는 공정(d)과, 제 1 게이트전극 및 제 1 측벽절연막과 보조패턴 및 제 2 측벽절연막을 피복하도록, 내부응력을 갖는 응력절연막을 형성하는 공정(e)을 구비하며, 공정(c)에서, 제 1 게이트전극과 보조패턴의 간격이, 제 1 측벽절연막 두께와 제 2 측벽절연막 두께의 합과, 응력절연막 두께 2배 값과의 합계 값보다 작아지도록, 보조패턴을 형성한다.
본 발명의 한 형태에 관한 반도체장치 제조방법에 의하면, 제 1 게이트전극과 보조패턴의 간격이, 제 1 측벽절연막 두께와 제 2 측벽절연막 두께의 합과, 응력절연막 두께 2배 값과의 합계 값보다 작아지도록 보조패턴을 형성함에 따라, 응력절연막에서의 제 1 게이트전극 돌출부를 피복하는 부분이 압축됨으로써 발생하는 채널 폭 방향으로의 압축응력은, 응력절연막에서의 보조패턴을 피복하는 부분이 압축됨으로써 완화된다. 이로써, 제 1 게이트전극을 포함한 전계효과형 트랜지스터 채널에서의 캐리어 이동도가 향상되며, 또 반도체장치 미세화로의 적용이 가능한 구조를 실현할 수 있다.
본 발명의 한 형태에 관한 반도체장치 제조방법에 있어서, 공정(e)에 있어서 제 1 게이트전극과 보조패턴 사이의 영역 상에 형성되는 응력절연막의 두께는, 제 1 측벽절연막에서 게이트 길이 방향으로 떨어진 소자분리영역 상에 형성된 응력절연막의 막 두께보다 두껍다.
이와 같이 하면, 제 1 게이트전극을 포함한 전계효과형 트랜지스터 채널에서 의 캐리어 이동도가 보다 향상되며, 또 반도체장치의 보다 미세화로의 적용이 가능한 구조를 실현할 수 있다.
본 발명의 한 형태에 관한 반도체장치 제조방법에 있어서, 공정(e)에 있어서 제 1 게이트전극과 보조패턴 사이의 영역 상에 형성되는 응력절연막의 상면은, 제 1 게이트전극 상면의 높이와 동등 이상의 높이를 갖는다.
이와 같이 하면, 제 1 게이트전극을 포함한 전계효과형 트랜지스터 채널에서의 캐리어 이동도가 더욱 향상되며, 또 반도체장치의 보다 미세화로의 적용이 가능한 구조를 실현할 수 있다.
본 발명의 한 형태에 관한 반도체장치 제조방법에 있어서, 공정(e)에서는 제 1 게이트전극과 보조패턴과의 간격이, 제 1 측벽절연막 두께와 제 2 측벽절연막 두께의 합과, 응력절연막 두께 2배 값과의 합계값보다 작아지도록, 보조패턴을 형성하는 공정을 포함하며, 공정(e)에서는 제 1 게이트전극과 보조패턴 간격에서의, 제 1 측벽절연막과 제 2 측벽절연막 사이를 메우도록 응력절연막을 형성하는 구성을 갖는 경우에는, 전술한 바와 같이 응력절연막에 의한 채널 폭 방향으로의 압축응력을 감소시키는 효과가 얻어진다.
본 발명의 한 형태에 관한 반도체장치 제조방법에 있어서, 공정(c)은 제 1 게이트전극과 보조패턴의 간격이, 제 1 측벽절연막 두께와 제 2 측벽절연막 두께 합의 값보다 작아지도록, 보조패턴을 형성하는 공정을 포함하며, 공정(d)에서는, 제 1 게이트전극과 보조패턴의 간격을 메우도록, 제 1 측벽절연막 및 제 2 측벽절연막을 형성하는 구성을 갖는 경우에, 응력절연막은 제 1 게이트전극과 보조패턴의 간격을 메우도록 형성되지는 않으므로, 응력절연막에 의한 제 1 게이트전극의 돌출부에 대한 압축응력이 완화된다. 이로써 응력절연막에 의한 채널 폭 방향으로의 압축응력을 감소시키는 효과가 얻어진다.
본 발명의 한 형태에 관한 반도체장치 제조방법에 있어서, 공정(c)에서 보조패턴은 소자분리영역 상에만 형성해도 된다.
본 발명의 한 형태에 관한 반도체장치 제조방법에 있어서, 보조패턴은 제 2 게이트전극이며, 공정(a)은, 반도체기판에서의 소자분리영역으로 둘러싸인 제 2 활성영역을 형성하는 공정을 포함하고, 공정(c)은, 공정(b)과 동일 공정으로 실시하여, 제 2 활성영역 상에, 소자분리영역 상에 돌출된 돌출부를 갖는 제 2 게이트전극을 형성하는 공정이라도 된다.
본 발명의 한 형태에 관한 반도체장치 제조방법에 있어서, 공정(d)에서, 단면형상 L자형인 제 1 측벽과 제 1 측벽에서 L자형의 내측 표면을 피복하는 제 2 측벽으로 이루어지는 제 1 측벽절연막 및 제 2 측벽절연막을 형성하는 공정을 포함하는 것이 바람직하다.
본 발명의 한 형태에 관한 반도체장치 제조방법에 있어서, 공정(d) 후이며 또 공정(e) 전에, 제 1 측벽절연막 및 제 2 측벽절연막 각각을 구성하는 제 2 측벽을 제거하는 공정을 추가로 구비해도 된다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
[실시예]
[제 1 실시예]
이하, 본 발명의 제 1 실시예에 관한 반도체장치 및 그 제조방법에 대해 설명한다.
도 1 및 도 2의 (a), (b)는, 본 발명의 제 1 실시예에 관한 반도체장치의 구조를 나타낸다. 여기서 도 1은 도 2 (a) 및 (b)에서의 I-I선에 대응하는 평면도이며, 도 2의 (a)는 도 1의 IIa-IIa선에 대응하는 단면도이고, (b)는 도 1의 IIb-IIb선에 대응하는 단면도이다.
우선, 도 2의 (a)에 나타낸 게이트 길이 방향의 단면도에서, 실리콘으로 이루어지는 반도체기판(10)에는, 활성영역(10a)을 구획하는 트렌치 내에 절연막이 매입된 STI(shallow trench isolation)로 이루어진 소자분리영역(11)이 형성되며, 소자분리영역(11)으로 둘러싸인 활성영역(10a) 상에는, 상층에 실리사이드층(13aa)을 갖는 게이트전극(13a)이 게이트절연막(12a)을 개재하고 형성된다. 게이트전극(13a) 및 실리사이드층(13aa)의 측면에는, 단면형상 L자형의 제 1 측벽(15a) 및 제 2 측벽(16a)으로 이루어지는 제 1 측벽절연막(23a)이 형성된다. 또 활성영역(10a)에서의 제 1 측벽절연막(23a) 외측 영역에는, 상층에 실리사이드층(17sa)을 갖는 소스영역(17s)과, 상층에 실리사이드층(18da)을 갖는 드레인영역(18d)이 형성된다.
또 반도체기판(10) 상에는, 게이트전극(13a) 및 제 1 측벽절연막(23a) 등을 피복하도록, 내부응력을 갖는 응력절연막으로서 라이너막(19)이 형성된다. 라이너막(19) 상에는 층간절연막(20)이 형성된다. 또 층간절연막(20)에는, 이 층간절연 막(20) 및 라이너막(19)을 관통하여 실리사이드층(17sa) 및 실리사이드층(18da)에 도달하는 콘택트플러그(21a)가 형성되며, 층간절연막(20) 상에는, 하면이 콘택트플러그(21a) 상단과 접속되는 배선(22)이 형성된다. 여기서 활성영역(10a)에서의 게이트전극(13a) 양쪽 영역에, 소스영역(17s) 및 드레인영역(18d)과 접속되는 확장영역(extension range) 또는 LDD(lightly doped drain)영역이 형성된다(도시 생략).
다음으로 도 2의 (b)에 나타낸 게이트 폭 방향 단면도에서는, 반도체기판(10)에 활성영역(10a, 10b)을 구획하는 소자분리영역(11)이 형성된다. 소자분리영역(11)으로 둘러싸인 활성영역(10a) 상(소자분리영역(11) 위도 포함)에는, 상층에 실리사이드층(13aa)을 갖는 게이트전극(13a)이 게이트절연막(12a)을 개재하고 형성된다. 이 게이트전극(13a)은, 활성영역(10a)을 개재하고 형성된 양쪽의 소자분리영역(11) 상에 돌출된 돌출부분을 갖는다. 또 소자분리영역(11)으로 둘러싸인 활성영역(10b) 상에는, 상층에 실리사이드층(13bb)을 갖는 게이트전극(13b)이 게이트절연막(12b)을 개재하고 형성된다. 이 게이트전극(13b)은, 활성영역(10b)을 개재하고 형성된 양쪽의 소자분리영역(11) 상에 돌출된 돌출부분을 갖는다. 여기서 제 1 게이트전극(13a)과 제 2 게이트전극(13b)의 재료는 동일해도 되고 달라도 된다. 또한 게이트전극(13a) 및 실리사이드층(13aa) 측면에는, 제 1 측벽(15a) 및 제 2 측벽(16a)으로 이루어지는 제 1 측벽절연막(23a)이 형성됨과 더불어, 게이트전극(13b) 및 실리사이드층(13bb) 측면에는, 단면형상 L자형의 제 1 측벽(15b) 및 제 2 측벽(16b)으로 이루어지는 제 2 측벽절연막(23b)이 형성된다. 여기서 도 2의 (b)에는 도시되지 않으나, 도 1에 나타낸 바와 같이 활성영역(10b)의 제 2 측벽절 연막(23b) 외측 영역에는, 도 2 (a)의 단면도와 마찬가지로 콘택트플러그(21b)(도 1 참조)를 통해 배선(도시 생략)과 접속되며 상층에 실리사이드층(17sb)(도 1 참조)을 갖는 소스영역과, 상층에 실리사이드층(18db)을 갖는 드레인영역이 형성된다.
또 반도체기판(10) 상에는, 게이트전극(13a, 13b), 제 1 측벽절연막(23a) 및 제 2 측벽절연막(23b) 등을 피복하도록, 예를 들어 실리콘질화막으로 된 내부응력을 갖는 라이너막(19)이 형성된다. 이 라이너막(19)은, 활성영역(10a)의 채널길이 방향으로 인장응력을 발생시킴과 더불어, 활성영역(10a)의 채널 폭 방향으로 압축응력을 발생시키는 내부응력을 갖는다. 라이너막(19) 상에는, 층간절연막(20)이 형성된다.
또한 도 1과 도 2의 (a) 및 (b)에서는, 제 1 측벽절연막(23a)으로서 단면형상 L자형의 제 1 측벽(15a)과 제 2 측벽(16a)이 형성되고, 제 2 측벽절연막(23b)으로서 단면형상 L자형의 제 1 측벽(15b)과 제 2 측벽(16b)이 형성되는 경우에 대해 설명했으나, 단면형상이 L자형인 제 1 측벽(15a, 15b)이 형성되지 않은 경우라도 상관없으며, 제 1 측벽(15a, 15b) 대신 또는 추가로 단면형상 I자형(판상)의 측벽(off-set spacer)이 형성된 경우라도 상관없다. 또 라이너막(19)은 단층으로 이루어지는 경우라도 되고 복수 층으로 이루어지는 경우라도 된다.
여기서, 도 1 및 도 2 (b)에 나타낸 바와 같이, 라이너막(19)은 게이트전극(13a) 및 제 1 측벽절연막(23a), 게이트전극(13b) 및 제 2 측벽절연막(23b)을 둘러싸도록 형성되며, 제 1 측벽절연막(23a)과 제 2 측벽절연막(23b)은 서로 간격을 두고 배치되고, 라이너막(19)은 당해 간격을 매우고 형성된다. 더욱이 제 1 측벽절연막(23a)과 제 2 측벽절연막(23b) 사이에 매입된 라이너막(19) 상면은, 제 1 및 제 2 게이트전극(13a, 13b)의 높이와 동등한 높이 또는 그 이상의 높이로 형성된다.
이상의 구성을 갖는 본 발명의 제 1 실시예에 관한 반도체장치의 구성이라면, 게이트전극(13a) 중 활성영역(10a)에서 활성영역(10b) 쪽의 소자분리영역(11) 상에 돌출된 부분(이하, "게이트전극(13a)의 돌출부분"이라 칭함)에 형성된 라이너막(19)에 의한 활성영역(10a)의 채널 폭 방향(게이트 폭 방향)으로의 압축응력을 완화시킬 수 있는 이유에 대해 설명한다.
전술한 바와 같이 라이너막(19)은, 제 1 측벽절연막(23a)과 제 2 측벽절연막(23b)의 간격을 매입하며 또 게이트전극(13a, 13b)의 높이와 동등한 높이 또는 그 이상의 높이로 형성된다. 이로써 라이너막(19)의 게이트전극(13a) 돌출부분을 피복하는 부분이 압축됨으로써 발생하는 채널 폭 방향으로의 압축응력은, 라이너막(19)의 게이트전극(13b) 및 제 2 측벽절연막(23b)을 피복하는 부분도 압축됨으로써 상쇄되어 완화된다. 마찬가지 이유에 의해, 게이트전극(13b) 중 활성영역(10b)에서 활성영역(10a) 쪽의 소자분리영역(11) 상에 돌출된 부분(이하, "게이트전극(13b)의 돌출부분"이라 칭함)에 형성된 라이너막(19)에 의한 활성영역(10b)의 채널 폭 방향(게이트 폭 방향)으로의 압축응력을 완화시킬 수 있다.
도 3의 (a)는, 본 발명 제 1 실시예의 게이트 돌출간격을 설명하기 위한 평면도를 나타내며, (b)는 라이너막(19)에서의 게이트전극(13a) 돌출부분을 피복하는 부분에 의한 활성영역(10a)의 채널 폭 방향으로의 압축응력과 게이트 돌출간격과의 관계도를 나타낸다.
우선 도 3의 (a)에 나타낸 바와 같이, 게이트전극(13a) 단부와 게이트전극(13b) 단부의 간격을 게이트 돌출간격(L1)으로 하고, 이 게이트 돌출간격(L1)을 변화시키면서 활성영역(10a)의 채널 폭 방향으로의 압축응력을 계산한 바, 도 3의 (b)에 나타낸 결과를 얻었다. 여기서 제 1 측벽(15a, 15b)의 두께(폭)는 20nm, 제 2 측벽(16a, 16b)의 두께(폭)는 50nm, 라이너막(19)의 두께(폭)는 100nm이다.
즉, 도 3의 (b)에 나타낸 바와 같이, 게이트 돌출간격(L1)이 0일 때, 즉 게이트전극(13a) 단부와 게이트전극(13b) 단부가 접촉했을 때는, 라이너막(19)에 의한 활성영역(10a)의 채널 폭 방향으로의 압축응력은 거의 0에 가까운 값임을 알 수 있다.
한편, 게이트전극(13a) 단부와 게이트전극(13b) 단부 간격이 클 때, 즉 게이트 돌출간격(L1)이 클 때, 예를 들어 게이트 돌출간격(L1)=1㎛일 때는, 라이너막(19)에서의 게이트전극(13a) 돌출부분을 피복하는 부분에 의한 활성영역(10a)의 채널 폭 방향으로의 압축응력은, 라이너막(19)에서의 게이트전극(13b) 및 제 2 측벽절연막(23b)을 피복하는 부분의 존재에 의해 완화되지 않음을 알 수 있다.
게이트 돌출간격(L1)을 작게 해 가면, 채널 폭 방향의 압축응력을 감소시키는 효과를 볼 수 있게 되며, 구체적으로는 라이너막(19)이, 제 1 측벽절연막(23a)과 제 2 측벽절연막(23b)의 간격을 매입하고 또 게이트전극(13a, 13b)의 높이와 동등한 높이 또는 그 이상의 높이로 충전할 수 있는 게이트 돌출간격(L1)=0.34㎛ 이 하이고, 라이너막(19)에서의 게이트전극(13b) 및 제 2 측벽절연막(23b)을 피복하는 부분에 의해, 라이너막(19)에서의 게이트전극(13a) 돌출부분을 피복하는 부분에 의한 활성영역(10a)의 채널 폭 방향으로의 압축응력을 감소시키는 효과가 있다.
즉, 게이트 돌출간격(L1)이, 라이너막(19) 두께 2배의 값(100nm×2=200nm)과, 제 1 측벽(15a) 막 두께와 제 1 측벽(15b) 막 두께의 합(20nm+20nm=40nm)과, 제 2 측벽(16a) 막 두께와 제 2 측벽(16b) 막 두께 합(50nm+50nm=100nm)과의 합계 값(340nm) 이내의 간격이라면, 라이너막(19)이 제 1 측벽절연막(23a)과 제 2 측벽절연막(23b)의 간격을 매입하며 또 게이트전극(13a, 13b)의 높이와 동등한 높이 또는 그 이상의 높이로 충전할 수 있다. 여기서, 예를 들어 제 1 측벽(15a, 15b)의 막 두께란, 제 1 측벽(15a, 15b)이 될 제 1 절연막의 형성막 두께를 의미하며, 제 2 측벽(16a, 16b)의 막 두께란, 제 2 측벽(16a, 16b)이 될 제 2 절연막의 형성막 두께를 의미한다.
예를 들어, 게이트 돌출간격(L1)을 0.1㎛로 할 경우에는, 도 3의 (b)에 나타낸 바와 같이 게이트 돌출간격(L1)이 0.4㎛인 경우에 비해, 응력감소 효과는 약 120MPa이며, 압전저항 효과로 계산하면 <100>방향으로 캐리어가 흐르는 NMOS 전계효과형 트랜지스터라면, 캐리어 이동도는 약 5% 향상한다는 효과를 얻게 된다.
그리고 이상에 있어서, 게이트전극(13b)은 전계효과형 트랜지스터를 구성하는 경우에 대해 설명했으나, 전계효과형 트랜지스터를 구성하지 않는 경우라도 되며, 그 경우에도 전술한 게이트 돌출간격(L1)의 조건을 만족시키도록 설정하면, 전술한 바와 마찬가지 효과를 얻을 수 있다.
또 본 실시예에서는, 게이트전극(13a)에 대한 응력을 완화시키기 위한 보조패턴으로서 인접하는 트랜지스터의 게이트전극(13b)을 이용하여 설명했으나, 이에 한정되는 것은 아니며, 게이트전극(13a)과 동등한 높이를 갖는 보조패턴이면 된다. 보조패턴으로는, 예를 들어 게이트전극(13a)과 동일 재료막을 이용하여 동시에 패터닝 형성한 더미 게이트전극, 배선패턴 또는 저항패턴, 또는 게이트전극(13a)과 다른 재료막을 패터닝하여 형성한 더미패턴을 이용해도 된다. 또한 보조패턴은, 소자분리영역 상에만, 또는 소자분리영역으로 둘러싸인 반도체기판 상에만 형성해도 상관없으며, 혹은 소자분리영역 상에서 소자분리영역으로 둘러싸인 반도체기판 상에 걸쳐 형성해도 상관없다. 또 게이트전극(13a)에서의 양쪽 돌출부분 중, 한쪽에만 보조패턴으로서 게이트전극(13b)을 배치했으나, 양쪽에 보조패턴을 배치해도 된다. 또한 게이트전극(13a)에 대한 응력완화에만 보조패턴을 이용하는 경우, 보조패턴의 크기는 게이트 폭 방향에서의 길이가 0.1㎛ 정도, 게이트 길이방향에서의 길이가 게이트전극(13a)의 게이트 길이방향에서의 폭 이상이면 된다.
그리고, 게이트전극(13a)을 포함하는 전계효과형 트랜지스터의 극성은 P형이라도 되고 N형이라도 되며, 게이트전극(13b)이 전계효과형 트랜지스터를 구성하는 경우에 대해서도 마찬가지로, 그 극성은 어느 쪽이라도 상관없다.
다음으로, 본 발명의 제 1 실시예에 관한 반도체장치의 제조방법에 대해 설명한다.
도 4의 (a)∼(f)는, 본 발명의 제 1 실시예에 관한 반도체장치의 제조공정도이며, (a), (c) 및 (e)는, 전술한 도 2의 (a)에 나타낸 단면에 대응하는 제조공정 을 나타낸 것이고, (b), (d) 및 (f)는, 전술한 도 2의 (b)에 나타낸 단면에 대응하는 제조공정을 나타낸 것이다. 여기서 이하에서는, 게이트전극(13a)을 포함하는 전계효과형 트랜지스터가 N형 MIS트랜지스터이며, 게이트전극(13b)을 포함하는 전계효과형 트랜지스터가 P형 MIS트랜지스터인 것으로 하여 설명한다.
우선, 도 4의 (a) 및 (b)에 나타낸 바와 같이, 예를 들어 실리콘으로 이루어진 반도체기판(10)에, 활성영역(10a, 10b)을 구획하는 트렌치 내에 절연막이 매입된 STI로 이루어지는 소자분리영역(11)을 형성한다. 이어서 소자분리영역(11)으로 둘러싸인 활성영역(10a, 10b) 상에, 예를 들어 SiO2, SiON, 또는 HfSiON 등으로 이루어지는 게이트절연막 형성막을 형성한 후, 이 게이트절연막 형성막 상에 예를 들어 폴리실리콘으로 이루어지는 게이트전극 형성막을 형성한다. 계속해서 리소그래피 및 드라이에칭 기술을 이용하여, 게이트절연막 형성막으로 이루어지는 게이트절연막(12a 및 12b)을 형성함과 더불어, 게이트전극 형성막으로 이루어지는 게이트전극(13a, 13b)을 형성한다. 이로써 활성영역(10a) 상에는 게이트절연막(12a)을 개재하고 게이트전극(13a)이 형성되며, 활성영역(10b) 상에는 게이트절연막(12b)을 개재하고 게이트전극(13b)이 형성된다. 그리고 게이트전극(13a)과 게이트전극(13b)의 재료는 여기서는 동일한 것으로 하나, 다르게 형성할 수도 있다. 여기서, 게이트전극(13a)과 게이트전극(13b)은, 후술하는 라이너막(19) 두께 2배의 값과, 제 1 측벽(15a) 막 두께와 제 1 측벽(15b) 막 두께의 합과, 제 2 측벽(16a) 막 두께와 제 2 측벽(16b) 막 두께 합의 합계 값 이내의 간격을 갖도록 인접 배치한 다. 예를 들어 본 실시예에서는, 에칭 중에 게이트전극(13a, 13b)의 단부가 감소되는 것을 고려하여, 200nm 정도의 간격 이내에 배치한다. 그리고, 예를 들어 제 1 측벽(15a, 15b)의 막 두께란 제 1 측벽(15a, 15b)이 될 제 1 절연막의 형성막 두께를 의미하며, 제 2 측벽(16a, 16b)의 막 두께란, 제 2 측벽(16a, 16b)이 될 제 2 절연막의 형성막 두께를 의미한다.
이어서, 게이트전극(13a)을 마스크로 하여 활성영역(10a)에 대해, 주입에너지 10keV이며 주입도즈량이 1014/㎠인 조건 하에서, n형 불순물인 비소 이온주입을 행함으로써 n형의 확장영역 또는 LDD영역(도시 생략)을 형성한다. 또 게이트전극(13b)을 마스크로 하여 활성영역(10b)에 대해, 주입에너지 2keV이며 주입도즈량이 1014/㎠인 조건 하에서, p형 불순물인 붕소 이온주입을 행함으로써 p형 확장영역 또는 LDD영역(도시 생략)을 형성한다.
계속해서, 게이트전극(13a, 13b)을 피복하도록, 반도체기판(10) 상 전면에 예를 들어 SiO2로 이루어지는 두께 약 20nm의 제 1 절연막 및 Si3N4로 이루어지는 두께 약 50nm의 제 2 절연막을 순차 형성한다. 그 후, 제 2 절연막 및 제 1 절연막을 순차 에치백 함으로써, 제 1 절연막으로 이루어지는 제 1 측벽(15a, 15b) 및 제 2 절연막으로 이루어지는 제 2 측벽(16a, 16b)을 형성한다. 이로써, 게이트전극(13a) 측면 상에는, 단면형상 L자형의 제 1 측벽(15a)과, 제 1 측벽(15a)에서의 L자형 내측 표면(저면 및 측면)을 피복하도록 형성된 제 2 측벽(16a)으로 구성되는 제 1 측벽절연막(23a)이 형성된다. 동시에, 게이트전극(13b) 측면 상에는, 단면형 상 L자형의 제 1 측벽(15b)과, 제 1 측벽(15b)에서의 L자형 내측 표면(저면 및 측면)을 피복하도록 형성된 제 2 측벽(16b)으로 구성되는 제 2 측벽절연막(23b)이 형성된다.
이어서, 게이트전극(13a) 및 제 1 측벽절연막(23a)을 마스크로 이용하여, 활성영역(10a)에서의 제 1 측벽절연막(23a) 외측 영역에, 주입에너지 10keV이며 주입도즈량 1015/㎠인 조건 하에서 n형 불순물인 비소의 이온주입을 실시함으로써, 소스영역(17s) 및 드레인영역(18d)이 될 n형 고농도 불순물영역을 형성한다. 또 게이트전극(13b) 및 제 2 측벽절연막(23b)을 마스크로 이용하여, 활성영역(10b)에서의 제 2 측벽절연막(23b) 외측 영역에, 주입에너지 2keV이며 주입도즈량 1015/㎠인 조건 하에서 p형 불순물인 붕소의 이온주입을 실시함으로써, 소스영역 및 드레인영역(도시 생략)이 될 p형 고농도 불순물영역을 형성한다.
계속해서 반도체기판(10) 상 전면에, 예를 들어 코발트 또는 니켈 등의 금속막을 50nm 정도 퇴적시킨 후, 열처리를 가하여 실리콘과 금속막의 금속을 반응시킴으로써, 제 1 측벽절연막(23a) 외측의 소스영역(17s) 및 드레인영역(18d) 상에 실리사이드층(17sa) 및 실리사이드층(18da)을 형성함과 더불어, 게이트전극(13a) 상에 실리사이드층(13aa)을 형성한다. 동시에, 제 2 측벽절연막(23b) 외측의 소스영역 및 드레인영역 상에 실리사이드층(17sb) 및 실리사이드층(18db)(도 1 참조)을 형성함과 더불어, 게이트전극(13b) 상에 실리사이드층(13bb)을 형성한다.
다음으로, 도 4의 (c) 및 (d)에 나타낸 공정에서는, 게이트전극(13a, 13b), 제 1 측벽절연막(23a) 및 제 2 측벽절연막(23b)을 피복하도록, 반도체기판(10) 상 전면에 예를 들어 LP-CVD법을 이용하여, 내부응력을 갖는 응력절연막으로서 예를 들어 실리콘질화막으로 이루어지는 라이너막(19)을 두께 100nm 정도 퇴적시킨다. 여기서 게이트전극(13a)과 게이트전극(13b)의 간격은, 전술한 바와 같이 200nm 정도 이하이므로, 라이너막(19)은 제 1 측벽절연막(23a)과 제 2 측벽절연막(23b) 사이에 매입되며, 또 라이너막(19) 상면이 게이트전극(13a 및 13b) 상면 높이와 동등 높이 또는 그 이상의 높이로 형성되게 된다. 즉, 게이트전극(13a)과 게이트전극(13b)의 간격이 200nm인데 반해, 제 1 측벽(15a, 15b)의 두께(폭) 합(20nm+20nm=40nm)과, 제 2 측벽(16a, 16b)의 두께(폭) 합(50nm+50nm=100nm)과, 라이너막(19) 두께 2배(100nm×2=200nm)의 합계 값이 340nm가 된다. 이로써, 게이트전극(13a)과 게이트전극(13b)의 간격은, 제 1 측벽(15a, 15b)과 제 2 측벽(16a, 16b)과 라이너막(19)으로 충전되며, 라이너막(19) 상면이 게이트전극(13a 및 13b) 상면 높이와 동등 높이 또는 그 이상의 높이로 형성된다.
다음에, 도 4의 (e) 및 (f)에 나타낸 공정에서는, 라이너막(19) 상에 예를 들어 실리콘산화막 등으로 이루어지는 층간절연막(20)을 500nm 정도 퇴적시킨 후, CMP를 이용하여 그 표면을 평탄화 한다. 이어서 레지스트패턴(도시 생략)을 마스크로 하여, CF4 등의 가스를 이용한 드라이에칭으로 층간절연막(20) 및 라이너막(19)을 관통하는 콘택트홀을 형성한 후, 이 콘택트홀에 텅스텐 등의 금속을 매입하여 콘택트플러그(21a 및 21b)(도 1 참조)를 형성한다. 이로써 N형 MIS트랜지스 터에서는, 소스영역(17s)이 실리사이드층(17sa)을 통해 콘택트플러그(21a)에 전기적으로 접속되며, 드레인영역(18d)이 실리사이드층(18da)을 통해 콘택트플러그(21a)에 접속된다. 한편, P형 MIS트랜지스터에서는, 소스영역이 실리사이드층(17sb)을 통해 콘택트플러그(21b)에 전기적으로 접속되며, 드레인영역이 실리사이드층(18db)을 통해 콘택트플러그(21b)에 접속된다. 계속해서 층간절연막(20) 상에, 예를 들어 알루미늄 등의 도전막을 100nm 정도 퇴적시킨 후에, 이 도전막을 패터닝함으로써, 콘택트플러그(21a)에 접속될 배선(22)과 콘택트플러그(21b)에 접속될 배선(도시 생략)을 형성한다.
이상에서 설명한 본 발명의 제 1 실시예에 관한 반도체장치의 제조방법에 의해, 전술한 도 2의 (a) 및 (b)를 이용하여 설명한 반도체장치의 구조 및 이 구조에 따른 효과를 얻을 수 있다.
-제 1 실시예의 제 1 변형예-
도 5의 (a)는, 전술한 도 1에 나타낸 반도체장치의 구조에 대해, 게이트전극(13b)이 게이트 길이 방향으로 시프트하여 형성된 구조를 갖는 반도체장치의 평면도를 나타내며, 도 5의 (a)에 나타낸 바와 같이 게이트 길이 방향으로 시프트한 거리를 게이트 시프트거리(L2)로 하고, 이 게이트 시프트거리(L2)를 변화시키면서 활성영역(10a)의 채널 폭 방향으로의 압축응력을 계산한 바, 도 5의 (b)에 나타낸 결과를 얻었다. 여기서 게이트전극(13a, 13b)의 게이트길이 50nm, 제 1 측벽(15a, 15b)의 두께(폭) 20nm, 제 2 측벽(16a, 16b)의 두께(폭) 50nm, 라이너막(19) 두께 100nm이다. 또 게이트전극(13a)과 게이트전극(13b)의 간격은 340nm 정도 이하이 며, 제 1 측벽(15a, 15b)과 제 2 측벽(16a, 16b)과 라이너막(19)에 의해 충전된다.
즉, 통상의 반도체장치에서는, 게이트전극(13a)과 게이트전극(13b)을 대향시켜 배치할 수 없는 경우가 있어, 도 5의 (a)에 나타낸 바와 같이, 게이트전극(13a)과 게이트전극(13b)이 근접해 있으나 시프트된 구조로 되는 경우가 있는데, 이와 같은 경우에 도 5의 (b)에 나타낸 바와 같이, 게이트 시프트거리(L2)가 0㎛ 이상이며 또 0.39㎛ 미만이면, 라이너막(19)에서의 게이트전극(13a) 돌출부분을 피복하는 부분에 의한 활성영역(10a)의 채널 폭 방향으로의 압축응력을 감소시키는 효과를 얻을 수 있다. 여기서, 상기 게이트 시프트거리(L2)에서의 0.39㎛는, 게이트전극(13a)의 게이트길이(50nm)와, 게이트전극(13a)의 한 측면 상에 형성된 제 1 측벽(15a) 두께와 제 2 측벽(16a) 두께와 라이너막(19) 두께의 합계(20nm+50nm+100nm=170nm)와, 게이트전극(13b)의 한 측면 상에 형성된 제 1 측벽(15b) 두께와 제 2 측벽(16b) 두께와 라이너막(19) 두께의 합계(20nm+50nm+100nm=170nm)를 합한 값이다. 즉 게이트전극(13a)에 대한 게이트전극(13b)의 게이트 길이 방향으로의 시프트 양이, 게이트전극(13a)의 측면 상에 형성된 라이너막(19)과 게이트전극(13b) 측면 상에 형성된 라이너막(19)이 게이트 길이 방향에서 적어도 일부가 겹치는 범위라면 상기와 같은 효과를 얻을 수 있다.
-제 1 실시예의 제 2 변형예-
또, 통상의 반도체장치에서는 도 6에 나타낸 바와 같이, 게이트전극(13b)의 게이트 폭 방향의 측면을 게이트전극(13a)의 게이트 길이 방향 측면과 대면하도록 근접 배치하고, 게이트전극(13b)의 게이트 폭이 게이트전극(13a)의 게이트 길이보 다 넓은 경우가 있으나, 이와 같은 경우에도 전술한 도 3의 (b)에 나타낸 게이트 돌출간격(L1)의 관계를 마찬가지로 만족시키면 된다. 즉, 게이트전극(13b)의 게이트 폭 방향에 위치하는 측면에서, 게이트전극(13a)의 게이트 길이 방향에 위치하는 측면까지의 거리를 게이트 돌출간격(L1)으로 하고, 도 3의 (b)를 이용하여 설명한 관계를 만족시키면, 라이너막(19)에서의 게이트전극(13a) 돌출부분을 피복하는 부분에 의한 활성영역(10a)의 채널 폭 방향으로의 압축응력을 감소시키는 효과가 얻어진다.
-제 1 실시예의 제 3 변형예-
전술한 제 1 실시예에서는, 라이너막(19)이 제 1 측벽절연막(23a)과 제 2 측벽절연막(23b)의 간격을 매입하고, 또 라이너막(19) 상면이 게이트전극(13a, 13b) 상면의 높이와 동등한 높이 또는 그 이상의 높이로 충전되는 경우에 대해 설명했다. 이에 반해 본 변형예에서는 도 7에 나타낸 바와 같이, 제 1 측벽절연막(23a)과 제 2 측벽절연막(23b)의 사이에 형성된 라이너막(19) 상면은, 전술한 제 1 실시예와 같은 게이트전극(13a, 13b) 상면의 높이와 동등한 높이까지는 아니나, 막 두께(X2)(게이트전극(13a)과 게이트전극(13b) 사이 중앙부에서의 막 두께)는 퇴적막 두께(X1)(소자분리영역(11) 상의 라이너막(19) 두께)보다 두껍게 형성된다. 이와 같이, 제 1 측벽절연막(23a)과 제 2 측벽절연막(23b)의 사이에 형성된 라이너막(19)의 막 두께(X2)가 퇴적막 두께(X1)보다 두껍게 형성된다면, 활성영역(10a)의 채널 폭 방향으로의 압축응력을 감소시키는 효과가 얻어진다. 즉, 전술한 제 1 실시예는, 라이너막(19)의 막 두께가 100nm일 때 게이트 돌출간격(L1)을 변동시킬 경 우, 채널 폭 방향으로의 압축응력을 감소시키는 효과가 얻어지는 간격을 계산으로 구한다. 이 경우, 제 1 측벽절연막(23a)과 제 2 측벽절연막(23b)의 두께(폭)는 일정 막 두께로 계산한다. 그러나, 실제의 제 1 측벽절연막(23a)과 제 2 측벽절연막(23b)은 도 7에 나타낸 바와 같이, 하부영역에 비해 상부영역 쪽이 두께(폭)가 작아 테이퍼 형상을 갖고 형성된다. 이와 같은 테이퍼 형상을 갖는 제 1 측벽절연막(23a)과 제 2 측벽절연막(23b) 사이에 라이너막(19)을 형성할 경우, 상면이 게이트전극(13a, 13b) 상면의 높이와 동등한 높이까지는 아니나, 본 제 3 변형예와 같이 라이너막(19)의 막 두께(X2)가 적어도 퇴적막 두께(X1)보다 두껍게 형성되는 경우가 있다. 이와 같은 경우에도, 제 1 측벽절연막(23a)과 제 2 측벽절연막(23b) 사이에 형성되는 라이너막(19)의 막 두께(X2)가 퇴적막 두께(X1)보다 두껍게 형성되면, 논리상 상기 효과가 얻어지게 된다. 여기서, 본 제 3 변형예에서는, 제 1 측벽절연막(23a)과 제 2 측벽절연막(23b) 사이에 형성된 라이너막(19)의 막 두께 이외는, 제 1 실시예와 마찬가지이다. 그리고 퇴적막 두께(X1)란, 바탕형상의 단차 등에 의한 영향을 받지 않고 형성되는 막 두께를 의미하며, 예를 들어 도 1에서라면 게이트전극(13a) 및 제 1 측벽절연막(23a)에서 게이트 길이 방향으로 떨어진 소자분리영역(11) 상에 형성된 라이너막(19)의 막 두께를 의미한다.
[제 2 실시예]
이하, 본 발명의 제 2 실시예에 관한 반도체장치의 구조에 대해 설명한다.
도 8과 도 9의 (a) 및 (b)는, 본 발명의 제 2 실시예에 관한 반도체장치의 구조를 나타낸다. 여기서 도 8은, 도 9 (a) 및 (b)의 VIII-VIII선에 대응하는 평 면도이며, 도 9의 (a)는 도 8의 IXa-IXa선에 대응하는 단면도이고, 도 9의 (b)는 도 8의 IXb-IXb선에 대응하는 단면도이다.
본 발명의 제 2 실시예에 관한 반도체장치의 구조는, 도 8과 도 9의 (a) 및 (b)에 나타낸 바와 같이, 게이트전극(13a)과 게이트전극(13b)의 간격이, 제 1 측벽(15a)과 제 2 측벽(16a)으로 이루어지는 제 1 측벽절연막(23a)과, 제 1 측벽(15b)과 제 2 측벽(16b)으로 이루어지는 제 2 측벽절연막(23b)으로 매입되며, 또 게이트전극(13a, 13b)의 높이와 동등한 높이까지 충전되고, 라이너막(19c)은 게이트전극(13a)과 게이트전극(13b)의 간격을 메우도록은 형성되지 않는다. 이 점에서 게이트전극(13a)과 게이트전극(13b)의 간격이, 제 1 측벽절연막(23a)과 제 2 측벽절연막(23b) 및 라이너막(19)으로 충전된 제 1 실시예에 관한 반도체장치의 구조(도 1과 도 2의 (a) 및 (b) 참조)와 다르며, 그 이외의 구조는 제 1 실시예에 관한 반도체장치의 구조와 마찬가지이다. 라이너막(19c)은, 활성영역(10a)에서의 채널길이 방향으로 인장응력을 발생시킴과 더불어, 활성영역(10a)에서의 채널 폭 방향으로 압축응력을 발생시키는 내부응력을 갖는다.
구체적으로는, 도 8과 도 9의 (a) 및 (b)에 나타낸 바와 같이, 게이트전극(13a)과 게이트전극(13b)이, 제 1 측벽(15a) 막 두께와 제 1 측벽(15b) 막 두께의 합과, 제 2 측벽(16a) 막 두께와 제 2 측벽(16b) 막 두께 합과의 합계 값 이내인 간격으로 배치된다. 이로써, 제 2 측벽(16a, 16b)은, 게이트전극(13a)과 게이트전극(13b)의 간격을 매입하고 또 게이트전극(13a, 13b)의 높이와 동등한 높이까지 충전되게 된다. 그리고 상기에 있어서, 예를 들어 제 1 측벽(15a, 15b)의 막 두께란 제 1 측벽(15a, 15b)이 될 제 1 절연막의 형성막 두께를 의미하며, 제 2 측벽(16a, 16b)의 막 두께란 제 2 측벽(16a, 16b)이 될 제 2 절연막의 형성막 두께를 의미한다. 또 에치백 전에는 게이트전극(13a)과 게이트전극(13b) 사이가 제 2 측벽(16a, 16b)이 될 제 2 절연막으로 완전히 충전되어도, 게이트전극(13a, 13b)의 상면이 노출될 때까지 제 2 절연막을 에치백 하여 제 2 측벽(16a, 16b)을 형성할 경우, 제 2 측벽(16a, 16b)의 상면(상단)이 게이트전극(13a, 13b)의 상면보다 다소 낮게 형성되는 경우가 있으나, 이 정도 높이의 차이라면 문제가 생기지는 않는다.
이와 같은 구조에 의하면, 라이너막(19c)은 게이트전극(13a)과 게이트전극(13b)의 간격을 메우도록 형성되지는 않으므로, 라이너막(19c)에 의한 게이트전극(13a)의 돌출부분에 대한 압축응력이 완화되므로, 라이너막(19c)에 의한 활성영역(10a)의 채널 폭 방향으로의 압축응력을 감소시키는 효과를 얻을 수 있다. 또 제 2 측벽(16a)에서의 게이트전극(13a) 돌출부분을 피복하는 부분이 압축됨으로써 발생하는 활성영역(10a)의 채널 폭 방향으로의 압축응력은, 게이트전극(13b) 측면 상에 형성되며, 또 제 2 측벽(16a)에 인접하여 형성된 제 2 측벽(16b)이 압축됨으로써 상쇄되어 완화된다.
즉, 통상, 제 2 측벽(16a, 16b)은 내부응력을 갖는 라이너막(19c)과 마찬가지로, 내부응력을 갖는 실리콘질화막으로 구성되는 경우가 많다. 이로써, 예를 들어 제 2 측벽(16a)에서의 게이트전극(13a) 돌출부분을 피복하는 부분은, 전술한 제 1 실시예의 라이너막(19)이 초래하는 영향과 마찬가지로, 활성영역(10a)의 채널 폭 방향으로의 압축응력을 발생시키게 되나, 이 압축응력은 제 2 측벽(16a)에 인접하 여 형성된 제 2 측벽(16b)에 의해 완화된다.
다음으로, 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법에 대해 설명한다.
도 10의 (a)∼(f)는, 본 발명의 제 2 실시예에 관한 반도체장치의 제조공정도이며, (a), (c) 및 (e)는, 전술한 도 9의 (a)에 나타낸 단면에 대응하는 제조공정을 나타낸 것이고, (b), (d) 및 (f)는, 전술한 도 9의 (b)에 나타낸 단면에 대응하는 제조공정을 나타낸 것이다. 여기서 이하에서는, 게이트전극(13a)을 포함하는 전계효과형 트랜지스터가 N형 MIS트랜지스터이며, 게이트전극(13b)을 포함하는 전계효과형 트랜지스터가 P형 MIS트랜지스터인 것으로 하여 설명한다.
우선, 도 10의 (a) 및 (b)에 나타낸 바와 같이, 예를 들어 실리콘으로 이루어진 반도체기판(10)에, 활성영역(10a, 10b)을 구획하는 트렌치 내에 절연막이 매입된 STI로 이루어지는 소자분리영역(11)을 형성한다. 이어서 소자분리영역(11)으로 둘러싸인 활성영역(10a, 10b) 상에, 예를 들어 SiO2, Si3N4, 또는 HfSiON 등으로 이루어지는 게이트절연막 형성막을 형성한 후, 이 게이트절연막 형성막 상에 예를 들어 폴리실리콘으로 이루어지는 게이트전극 형성막을 형성한다. 계속해서 리소그래피 및 드라이에칭 기술을 이용하여, 게이트절연막 형성막으로 이루어지는 게이트절연막(12a 및 12b)을 형성함과 더불어, 게이트전극 형성막으로 이루어지는 게이트전극(13a, 13b)을 형성한다. 이로써 활성영역(10a) 상에는 게이트절연막(12a)을 개재하고 게이트전극(13a)이 형성되며, 활성영역(10b) 상에는 게이트절연막(12b)을 개재하고 게이트전극(13b)이 형성된다. 여기서, 게이트전극(13a)과 게이트전극(13b)은, 제 1 측벽(15a)의 막 두께와 제 1 측벽(15b) 막 두께의 합과, 제 2 측벽(16a)의 막 두께와 제 2 측벽(16b) 막 두께 합의 합계 값 이내인 간격을 갖도록 인접 배치한다. 예를 들어 본 실시예에서는, 에칭 중에 게이트전극(13a, 13b)의 단부가 감소되는 것을 고려하여, 80nm 정도의 간격 이내로 배치한다. 그리고 상기에 있어서, 예를 들어 제 1 측벽(15a, 15b)의 두께란 제 1 측벽(15a, 15b)이 될 제 1 절연막의 형성막 두께를 의미하며, 제 2 측벽(16a, 16b)의 두께란, 제 2 측벽(16a, 16b)이 될 제 2 절연막의 형성막 두께를 의미한다.
이어서, 게이트전극(13a)을 마스크로 하여 활성영역(10a)에 대해, 주입에너지 10keV이며 주입도즈량이 1014/㎠인 조건 하에서, n형 불순물인 비소 이온주입을 행함으로써 n형 확장영역 또는 LDD영역(도시 생략)을 형성한다. 또 게이트전극(13b)을 마스크로 하여 활성영역(10b)에 대해, 주입에너지 2keV이며 주입도즈량이 1014/㎠인 조건 하에서, p형 불순물인 붕소 이온주입을 행함으로써 p형 확장영역 또는 LDD영역(도시 생략)을 형성한다.
계속해서, 게이트전극(13a, 13b)을 피복하도록, 반도체기판(10) 상 전면에 예를 들어 SiO2로 이루어지는 두께 약 20nm의 제 1 절연막 및 Si3N4로 이루어지는 두께 약 50nm의 제 2 절연막을 순차 형성한다. 그 후, 제 2 절연막 및 제 1 절연막을 순차 에치백 함으로써, 제 1 절연막으로 이루어지는 제 1 측벽(15a, 15b) 및 제 2 절연막으로 이루어지는 제 2 측벽(16a, 16b)을 형성한다. 이로써, 게이트전 극(13a) 측면 상에는, 단면형상 L자형의 제 1 측벽(15a)과, L자형 제 1 측벽(15a)의 내측 표면(저면 및 측면)을 피복하도록 형성된 제 2 측벽(16a)으로 구성되는 제 1 측벽절연막(23a)이 형성된다. 동시에, 게이트전극(13b) 측면 상에는, 단면형상 L자형의 제 1 측벽(15b)과, L자형 제 1 측벽(15b)의 내측 표면(저면 및 측면)을 피복하도록 형성된 제 2 측벽(16b)으로 구성되는 제 2 측벽절연막(23b)이 형성된다. 이 때, 게이트전극(13a)과 게이트전극(13b)의 간격이 80nm인데 반해, 제 1 측벽(15a, 15b) 두께의 합(20nm+20nm=40nm)과 제 2 측벽(16a, 16b) 두께 합(50nm+50nm=100nm)의 합계 값이 140nm가 된다. 이로써 게이트전극(13a)과 게이트전극(13b)의 간격에는, 제 1 측벽(15a, 15b)과 제 2 측벽(16a, 16b)이 매입되며 또 게이트전극(13a, 13b) 상면의 높이와 동등한 높이까지 충전된다.
다음에, 도 10 (c) 및 (d)에 나타낸 공정에서는, 게이트전극(13a) 및 제 1 측벽절연막(23a)을 마스크로 이용하여, 활성영역(10a)에서의 제 1 측벽절연막(23a) 외측 영역에, 주입에너지 10keV이며 주입도즈량 1015/㎠인 조건 하에서 n형 불순물인 비소의 이온주입을 실시함으로써, 소스영역(17s) 및 드레인영역(18d)이 될 n형 고농도 불순물영역을 형성한다. 또 게이트전극(13b) 및 제 2 측벽절연막(23b)을 마스크로 이용하여, 활성영역(10b)에서의 제 2 측벽절연막(23b) 외측 영역에, 주입에너지 2keV이며 주입도즈량 1015/㎠인 조건 하에서 p형 불순물인 붕소의 이온주입을 실시함으로써, 소스영역 및 드레인영역(도시 생략)이 될 p형 고농도 불순물영역을 형성한다.
계속해서 반도체기판(10) 상 전면에, 예를 들어 코발트 또는 니켈 등의 금속막을 50nm 정도 퇴적시킨 후, 열처리를 가하여 실리콘과 금속막의 금속을 반응시킴으로써, 제 1 측벽절연막(23a) 외측의 소스영역(17s) 및 드레인영역(18d) 상에 실리사이드층(17sa) 및 실리사이드층(18da)을 형성함과 더불어, 게이트전극(13a) 상에 실리사이드층(13aa)을 형성한다. 동시에, 제 2 측벽절연막(23b) 외측의 소스영역 및 드레인영역 상에 실리사이드층(17sb) 및 실리사이드층(18db)(도 7 참조)을 형성함과 더불어, 게이트전극(13b) 상에 실리사이드층(13bb)을 형성한다.
다음으로 도 10의 (e) 및 (f)에 나타낸 공정에서는, 게이트전극(13a, 13b), 제 1 측벽절연막(23a) 및 제 2 측벽절연막(23b)을 피복하도록, 반도체기판(10) 상 전면에 예를 들어 LP-CVD법을 이용하여, 내부응력을 갖는 응력절연막으로서 예를 들어 실리콘질화막으로 이루어지는 라이너막(19c)을 두께 30nm 정도 퇴적시킨다. 이어서, 라이너막(19c) 상에 예를 들어 실리콘산화막 등으로 이루어지는 층간절연막(20)을 500nm 정도 퇴적시킨 후, CMP를 이용하여 그 표면을 평탄화 한다. 계속해서 레지스트패턴(도시 생략)을 마스크로 하여, CF4 등의 가스를 이용한 드라이에칭으로 층간절연막(20) 및 라이너막(19c)을 관통하는 콘택트홀을 형성한 후, 이 콘택트홀에 텅스텐 등의 금속을 매입하여 콘택트플러그(21a 및 21b)(도 7 참조)를 형성한다. 이로써 N형 MIS트랜지스터에서는, 소스영역(17s)이 실리사이드층(17sa)을 통해 콘택트플러그(21a)에 전기적으로 접속되며, 드레인영역(18d)이 실리사이드층(18da)을 통해 콘택트플러그(21a)에 접속된다. 한편, P형 MIS트랜지스터에서는, 소스영역이 실리사이드층(17sb)을 통해 콘택트플러그(21b)에 전기적으로 접속되며, 드레인영역이 실리사이드층(18db)을 통해 콘택트플러그(21b)에 접속된다. 계속해서 층간절연막(20) 상에, 예를 들어 알루미늄 등의 도전막을 100nm 정도 퇴적시킨 후에, 이 도전막을 패터닝함으로써, 콘택트플러그(21a)에 접속될 배선(22)과 콘택트플러그(21b)에 접속시킬 배선(도시 생략)을 형성한다.
이상에서 설명한 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법에 의해, 전술한 도 8과 도 9의 (a) 및 (b)를 이용하여 설명한 반도체장치의 구조 및 이 구조에 따른 효과를 얻을 수 있다.
-제 2 실시예의 제 1 변형예-
도 11은, 전술한 도 8에 나타낸 반도체장치의 구조에 대해, 게이트전극(13b)이 게이트 길이 방향으로 시프트하여 형성된 구조를 갖는 반도체장치의 평면도를 나타낸다.
전술한 제 1 실시예의 제 1 변형예에서 설명한 바와 같이, 통상의 반도체장치에서는, 게이트전극(13a)과 게이트전극(13b)을 대향시켜 배치할 수 없는 경우가 있어, 도 11에 나타낸 바와 같이, 게이트전극(13a)과 게이트전극(13b)이 근접해 있으나 시프트된 구조로 되는 경우가 있다. 이와 같은 경우라도, 게이트전극(13a)과 게이트전극(13b)의 간격이, 제 1 측벽(15a, 15b) 및 제 2 측벽(16a, 16b)으로 메워지며 또 게이트전극(13a, 13b)의 높이와 동등한 높이까지 충전되도록, 게이트전극(13a)과 게이트전극(13b)을 배치하면, 제 2 측벽(16a)에서의 게이트전극(13a) 돌출부분 측면 상에 형성된 부분에 의한 활성영역(10a)의 채널 폭 방향으로의 압축응 력을 감소시키는 효과를 얻을 수 있다. 즉 게이트전극(13a)에 대한 게이트전극(13b)의 게이트 길이 방향으로의 시프트 양이, 게이트전극(13a)의 측면 상에 형성된 제 2 측벽(16a)과 게이트전극(13b) 측면 상에 형성된 제 2 측벽(16b)이 게이트 길이 방향에서 적어도 일부가 겹치는 범위라면 상기와 같은 효과를 얻을 수 있다.
-제 2 실시예의 제 2 변형예-
또, 전술한 제 1 실시예의 제 2 변형예와 마찬가지로, 통상의 반도체장치에서는 도 12에 나타낸 바와 같이, 게이트전극(13b)의 게이트 폭 방향의 측면을 게이트전극(13a)의 게이트 길이 방향 측면과 대면하도록 근접 배치하여, 게이트전극(13b)의 게이트 폭이 게이트전극(13a)의 게이트 길이보다 넓은 경우가 있으나, 이와 같은 경우에도 게이트전극(13a)과 게이트전극(13b)의 간격이, 제 1 측벽(15a, 15b) 및 제 2 측벽(16a, 16b)으로 매입되며 또 게이트전극(13a, 13b)의 높이와 동등한 높이까지 충전되도록, 게이트전극(13a)과 게이트전극(13b)을 배치하면, 제 2 측벽(16a)에서의 게이트전극(13a) 돌출부분 측면 상에 형성된 부분에 의한 활성영역(10a)의 채널 폭 방향으로의 압축응력을 감소시키는 효과를 얻을 수 있다.
-제 2 실시예의 제 3 변형예-
전술한 제 2 실시예에서는, 게이트전극(13a)과 게이트전극(13b)의 간격이, 제 1 측벽(15a, 15b) 및 제 2 측벽(16a, 16b)으로 매입되며 또 게이트전극(13a, 13b)의 상면 높이와 동등한 높이까지 충전되는 경우에 대해 설명했다. 이에 반해 본 변형예에서는 도 13에 나타낸 바와 같이, 제 1 측벽절연막(23a)과 제 2 측벽절 연막(23b)의 사이에 충전된 제 2 측벽(16a, 16b) 상면 높이가 게이트전극(13a, 13b) 상면의 높이보다 낮으며, 상부가 라이너막(19c)으로 충전된다. 이 때, 제 1 측벽절연막(23a)과 제 2 측벽절연막(23b)의 사이에 충전된 라이너막(19c)의 막 두께는, 라이너막(19c)의 퇴적막 두께(예를 들어 제 1 측벽절연막(23a)에서 게이트 길이 방향으로 떨어진 소자분리영역(11) 상에 형성된 라이너막(19c)의 두께)보다 두껍게 형성된다. 이와 같은 구조일 경우에도, 활성영역(10a)의 채널 폭 방향으로의 압축응력을 감소시키는 효과가 얻어진다. 여기서 제 1 측벽절연막(23a)과 제 2 측벽절연막(23b)의 사이에 형성된 제 2 측벽(16a, 16b)의 높이 외에는 제 2 실시예와 마찬가지이다.
[제 3 실시예]
이하, 본 발명의 제 3 실시예에 관한 반도체장치 및 그 제조방법에 대해 설명한다.
도 14와 도 15의 (a) 및 (b)는, 본 발명의 제 3 실시예에 관한 반도체장치의 구조를 나타낸다. 여기서 도 14는, 도 15의 (a) 및 (b)의 XIV-XIV선에 대응하는 평면도이며, 도 15의 (a)는 도 14에서의 XVa-XVa선에 대응하는 단면도이고, (b)는 도 14에서의 XVb-XVb선에 대응하는 단면도이다.
우선 도 15의 (a)에 나타낸 게이트 길이 방향의 단면도에서, 실리콘으로 이루어지는 반도체기판(10)에는, 활성영역(10a)을 구획하는 트렌치 내에 절연막이 매입된 STI(shallow trench isolation)로 이루어지는 소자분리영역(11)이 형성되며, 소자분리영역(11)으로 둘러싸인 활성영역(10a) 상에는, 상층에 실리사이드층(13aa) 을 갖는 게이트전극(13a)이 게이트절연막(12a)을 개재하고 형성된다. 게이트전극(13a) 및 실리사이드층(13aa) 측면에는, 단면형상 L자형의 제 1 측벽(15a)이 형성된다. 또 활성영역(10a)에서의 제 1 측벽(15a) 외측영역에는, 상층에 실리사이드층(17sa)을 갖는 소스영역(17s)과, 상층에 실리사이드층(18da)을 갖는 드레인영역(18d)이 형성된다.
또, 반도체기판(10) 상에는, 게이트전극(13a) 및 제 1 측벽(15a) 등을 피복하도록, 내부응력을 갖는 응력절연막으로서 라이너막(19)이 형성된다. 이 라이너막(19)은, 제 1 측벽(15a)에서의 L자형 내측표면(저면 및 측면)에 접해 형성된다. 라이너막(19) 상에는 층간절연막(20)이 형성된다. 또 층간절연막(20)에는, 이 층간절연막(20) 및 라이너막(19)을 관통하며, 실리사이드층(17sa) 및 실리사이드층(18da)에 도달하는 콘택트플러그(21a)가 형성되고, 층간절연막(20) 상에는, 하면이 콘택트플러그(21a) 상단과 접속되는 배선(22)이 형성된다. 여기서 활성영역(10a)에서의 게이트전극(13a) 양쪽 영역에, 소스영역(17s) 및 드레인영역(18d)에 접속되는 확장영역 또는 LDD영역이 형성된다(도시 생략).
다음으로, 도 15의 (b)에 나타낸 게이트 폭 방향 단면도에서 반도체기판(10)에는, 활성영역(10a, 10b)을 구획하는 소자분리영역(11)이 형성된다. 소자분리영역(11)으로 둘러싸인 활성영역(10a) 상(소자분리영역(11) 위도 포함)에는, 상층에 실리사이드층(13aa)을 갖는 게이트전극(13a)이 게이트절연막(12a)을 개재하고 형성된다. 이 게이트전극(13a)은, 활성영역(10a)을 개재하고 형성된 양쪽 소자분리영역(11) 상에 돌출된 부분을 갖는다. 또, 소자분리영역(11)으로 둘러싸인 활성영 역(10b) 상에는, 상층에 실리사이드층(13bb)을 갖는 게이트전극(13b)이 게이트절연막(12b)을 개재하고 형성된다. 이 게이트전극(13b)은, 활성영역(10b)을 개재하고 형성된 양쪽 소자분리영역(11) 상에 돌출된 부분을 갖는다. 여기서 게이트전극(13a)과 게이트전극(13b)의 재료는 동일해도 되고 달라도 된다. 또 게이트전극(13a) 및 실리사이드층(13aa) 측면에는, 단면형상 L자형의 제 1 측벽(15a)이 형성됨과 더불어, 게이트전극(13b) 및 실리사이드층(13bb) 측면에는, 단면형상 L자형의 제 1 측벽(15b)이 형성된다. 그리고 도 15의 (b)에는 도시하지 않으나 도 14에 나타낸 바와 같이, 활성영역(10b)에서의 제 1 측벽(15b) 외측 영역에는, 도 15(a)의 단면도와 마찬가지로 콘택트플러그(21b)(도 14 참조)를 개재하고 배선(도시 생략)과 접속되는, 상층에 실리사이드층(17sb)(도 14 참조)을 갖는 소스영역과, 상층에 실리사이드층(18db)을 갖는 드레인영역이 형성된다.
또한, 반도체기판(10) 상에는, 게이트전극(13a, 13b), 제 1 측벽(15a) 및 제 1 측벽(15b) 등을 피복하도록, 예를 들어 실리콘질화막으로 이루어지는 내부응력을 갖는 라이너막(19)이 형성된다. 이 라이너막(19)은, 활성영역(10a)에서의 채널길이 방향으로 인장응력을 발생시킴과 더불어, 활성영역(10a)에서의 채널 폭 방향으로 압축응력을 발생시키는 내부응력을 갖는다. 라이너막(19) 상에는, 층간절연막(20)이 형성된다.
그리고 도 14와 도 15의 (a) 및 (b)에서는, 단면형상 L자형의 제 1 측벽(15a 및 15b)만이 존재하는 구성에 대해 설명했으나, 제 1 측벽(15a, 15b)에 추가로 단면형상 I자형(판상)의 측벽(off-set spacer)이 게이트전극(13a, 13b)과 제 1 측 벽(15a 및 15b) 사이에 형성된 경우라도 상관없다. 또 라이너막(19)은 단층으로 이루어지는 경우라도 복수 층으로 이루어지는 경우라도 상관없다.
여기서, 도 14 및 도 15의 (b)에 나타낸 바와 같이 라이너막(19)은, 게이트전극(13a) 및 제 1 측벽(15a), 그리고 게이트전극(13b) 및 제 1 측벽(15b)을 둘러싸도록 형성되며, 제 1 측벽(15a)과 제 1 측벽(15b)은 서로 간격을 두고 배치되고, 라이너막(19)은 당해 간격을 메우고 형성된다. 더욱이, 제 1 측벽(15a)과 제 1 측벽(15b) 사이에 매입된 라이너막(19) 상면은, 게이트전극(13a 및 13b) 상면의 높이와 동등한 높이 또는 그 이상의 높이로 형성된다.
이상의 구성을 갖는 본 발명의 제 3 실시예에 관한 반도체장치는, 전술한 제 1 실시예에 관한 반도체장치의 구성에 비해, 제 2 측벽(16a) 및 제 2 측벽(16b)(도 1 등 참조)이 형성되지 않은 점에서 다르나, 게이트전극(13a) 중 활성영역(10a)에서 활성영역(10b) 쪽 소자분리영역(11) 상에 돌출된 부분(게이트전극(13a)의 돌출부분)에 형성된 라이너막(19)에 의한 활성영역(10a)의 채널 폭 방향(게이트 폭 방향)으로의 압축응력을 완화시킬 수 있다.
즉, 전술한 바와 같이 라이너막(19)은, 제 1 측벽(15a) 및 제 1 측벽(15b)의 간격을 메우고, 또 라이너막(19) 상면이 게이트전극(13a, 13b) 상면 높이와 동등한 높이 또는 그 이상의 높이로 형성된다. 이로써, 라이너막(19)에서 게이트전극(13a)의 돌출부분을 피복하는 부분이 압축됨으로써 발생하는 채널 폭 방향으로의 압축응력은, 라이너막(19)의 게이트전극(13b) 및 제 1 측벽(15b)을 피복하는 부분도 압축됨으로써 상쇄되어 완화된다. 마찬가지 이유에 의해, 게이트전극(13b) 중 활성영역(10b)에서 활성영역(10a) 쪽 소자분리영역(11) 상에 돌출된 부분(게이트전극(13b)의 돌출부분)에 형성된 라이너막(19)에 의한 활성영역(10b)의 채널 폭 방향(게이트 폭 방향)으로의 압축응력을 완화시킬 수 있다. 또 본 실시예와 같이 제 2 측벽이 형성되지 않은 구성을 종래의 반도체장치 구성에 적용할 경우에는, 내부응력을 갖는 절연막에 의해 채널영역의 채널길이 방향으로 가해진 인장응력에 의한 캐리어 이동도의 향상이란 효과가 소거되는 정도가 커지나, 본 실시예에 의하면 전술한 제 1 및 제 2 실시예와 마찬가지로, 우수한 캐리어 이동도를 실현할 수 있다.
또한, 본 발명 제 3 실시예의 게이트 돌출 간격이, 라이너막(19) 막 두께 2배의 값과, 제 1 측벽(15a) 막 두께와 제 1 측벽(15b) 막 두께 합의 합계 값 이내인 간격이라면, 라이너막(19)이, 제 1 측벽(15a)과 제 1 측벽(15b)의 간격을 메우고 또 게이트전극(13a, 13b) 상면 높이와 동등한 높이 또는 그 이상의 높이로 충전 가능하다. 여기서 예를 들어 제 1 측벽(15a, 15b)의 막 두께란, 제 1 측벽(15a, 15b)이 될 제 1 절연막의 형성막 두께를 의미한다.
이상에 있어서 게이트전극(13b)은, 전계효과형 트랜지스터를 구성하는 경우에 대해 설명했으나, 전계효과형 트랜지스터를 구성하지 않는 경우라도 되며, 이 경우에도 전술한 돌출간격 조건을 만족하도록 설정하면, 전술한 바와 마찬가지 효과를 얻을 수 있다.
또 본 실시예에서는, 게이트전극(13a)에 대한 응력을 완화시키기 위한 보조패턴으로서 인접하는 트랜지스터의 게이트전극(13b)을 이용하여 설명했으나, 이에 한정되는 것은 아니며, 게이트전극(13a)과 동등한 높이를 갖는 보조패턴이면 된다. 보조패턴으로는, 예를 들어 게이트전극(13a)과 동일 재료를 이용하여 동시에 패터닝하여 형성한 더미게이트전극, 배선패턴 또는 저항패턴, 또는 게이트전극(13a)과 다른 재료막을 패터닝하여 형성한 더미패턴을 이용해도 된다. 또, 보조패턴은 소자분리영역 상에만, 또는 소자분리영역으로 둘러싸인 반도체기판 상에만 형성해도 상관없으며, 혹은 소자분리영역 위부터 소자분리영역으로 둘러싸인 반도체기판 상에 걸쳐 형성해도 상관없다. 또, 게이트전극(13a)에서의 양쪽 돌출부분 중, 한쪽에만 보조패턴으로서 게이트전극(13b)을 배치했으나, 양쪽에 보조패턴을 배치해도 된다. 또한 게이트전극(13a)에 대한 응력 완화에만 보조패턴을 이용하는 경우 보조패턴의 크기는, 게이트 폭 방향의 길이가 0.1㎛ 정도, 게이트 길이 방향의 길이가 게이트전극(13a)의 게이트 길이 방향에서의 폭 이상이면 된다.
또, 게이트전극(13a)을 포함하는 전계효과형 트랜지스터의 극성은 P형이라도 되고 N형이라도 되며, 게이트전극(13b)이 전계효과형 트랜지스터를 구성하는 경우에도 마찬가지로, 그 극성은 어느 쪽이어도 된다.
다음으로, 본 발명의 제 3 실시예에 관한 반도체장치의 제조방법에 대해 설명한다.
도 16의 (a)∼(f)는, 본 발명의 제 3 실시예에 관한 반도체장치의 제조공정도이며, (a), (c) 및 (e)는 전술한 도 15의 (a)에 나타낸 단면에 대응하는 제조공정을 나타낸 것이고, (b), (d) 및 (f)는 전술한 도 15의 (b)에 나타낸 단면에 대응하는 제조공정을 나타낸 것이다. 여기서 이하에서는, 게이트전극(13a)을 포함하는 전계효과형 트랜지스터가 N형 MIS트랜지스터이며, 게이트전극(13b)을 포함하는 전 계효과형 트랜지스터가 P형 MIS트랜지스터인 것으로 하여 설명한다.
우선, 도 16의 (a) 및 (b)에 나타낸 바와 같이, 예를 들어 실리콘으로 이루어진 반도체기판(10)에, 활성영역(10a, 10b)을 구획하는 트렌치 내에 절연막이 매입된 STI로 이루어지는 소자분리영역(11)을 형성한다. 이어서 소자분리영역(11)으로 둘러싸인 활성영역(10a, 10b) 상에, 예를 들어 SiO2, SiON, 또는 HfSiON 등으로 이루어지는 게이트절연막 형성막을 형성한 후, 이 게이트절연막 형성막 상에 예를 들어 폴리실리콘으로 이루어지는 게이트전극 형성막을 형성한다. 계속해서 리소그래피 및 드라이에칭 기술을 이용하여, 게이트절연막 형성막으로 이루어지는 게이트절연막(12a 및 12b)을 형성함과 더불어, 게이트전극 형성막으로 이루어지는 게이트전극(13a 및 13b)을 형성한다. 이로써 활성영역(10a) 상에는 게이트절연막(12a)을 개재하고 게이트전극(13a)이 형성되며, 활성영역(10b) 상에는 게이트절연막(12b)을 개재하고 게이트전극(13b)이 형성된다. 여기서, 게이트전극(13a)과 게이트전극(13b)의 재료는 여기서는 동일한 것으로 하나, 다르게 형성할 수도 있다. 그리고 여기서 게이트전극(13a)과 게이트전극(13b)은, 후술하는 라이너막(19) 두께의 2배 값과, 제 1 측벽(15a) 막 두께와 제 1 측벽(15b) 막 두께의 합의 합계 값 이내인 간격을 갖도록 인접 배치한다. 예를 들어 본 실시예에서는, 에칭 중에 게이트전극(13a, 13b)의 단부가 감소되는 것을 고려하여, 200nm 정도의 간격 이내로 배치한다. 그리고 예를 들어 제 1 측벽(15a, 15b)의 두께란 제 1 측벽(15a, 15b)이 될 제 1 절연막의 형성막 두께를 의미한다.
이어서, 게이트전극(13a)을 마스크로 하여 활성영역(10a)에 대해, 주입에너지 10keV이며 주입도즈량이 1014/㎠인 조건 하에서, n형 불순물인 비소 이온주입을 행함으로써 n형 확장영역 또는 LDD영역(도시 생략)을 형성한다. 또 게이트전극(13b)을 마스크로 하여 활성영역(10b)에 대해, 주입에너지 2keV이며 주입도즈량이 1014/㎠인 조건 하에서, p형 불순물인 붕소 이온주입을 행함으로써 p형 확장영역 또는 LDD영역(도시 생략)을 형성한다.
계속해서, 게이트전극(13a, 13b)을 피복하도록, 반도체기판(10) 상 전면에 예를 들어 SiO2로 이루어지는 두께 약 20nm의 제 1 절연막 및 Si3N4로 이루어지는 두께 약 50nm의 제 2 절연막을 순차 형성한다. 그 후, 제 2 절연막 및 제 1 절연막을 순차 에치백 함으로써, 제 1 절연막으로 이루어지는 제 1 측벽(15a, 15b) 및 제 2 절연막으로 이루어지는 제 2 측벽(16a, 16b)을 형성한다. 이로써, 게이트전극(13a) 측면 상에는, 단면형상 L자형의 제 1 측벽(15a)과, 제 1 측벽(15a)의 L자형 내측 표면(저면 및 측면)을 피복하도록 형성된 제 2 측벽(16a)으로 구성되는 제 1 측벽절연막(23a)이 형성된다. 동시에, 게이트전극(13b) 측면 상에는, 단면형상 L자형의 제 1 측벽(15b)과, 제 1 측벽(15b)의 L자형 내측 표면(저면 및 측면)을 피복하도록 형성된 제 2 측벽(16b)으로 구성되는 제 2 측벽절연막(23b)이 형성된다.
다음에, 게이트전극(13a) 및 제 1 측벽절연막(23a)을 마스크로 이용하여, 활성영역(10a)에서의 제 1 측벽절연막(23a) 외측 영역에, 주입에너지 10keV이며 주입 도즈량 1015/㎠인 조건 하에서 n형 불순물인 비소의 이온주입을 실시함으로써, 소스영역(17s) 및 드레인영역(18d)이 될 n형 고농도 불순물영역을 형성한다. 또 게이트전극(13b) 및 제 2 측벽절연막(23b)을 마스크로 이용하여, 활성영역(10b)에서의 제 2 측벽절연막(23b) 외측 영역에, 주입에너지 2keV이며 주입도즈량 1015/㎠인 조건 하에서 p형 불순물인 붕소의 이온주입을 실시함으로써, 소스영역 및 드레인영역(도시 생략)이 될 p형 고농도 불순물영역을 형성한다.
계속해서 반도체기판(10) 상 전면에, 예를 들어 코발트 또는 니켈 등의 금속막을 50nm 정도 퇴적시킨 후, 열처리를 가하여 실리콘과 금속막의 금속을 반응시킴으로써, 제 1 측벽절연막(23a) 외측의 소스영역(17s) 및 드레인영역(18d) 상에 실리사이드층(17sa) 및 실리사이드층(18da)을 형성함과 더불어, 게이트전극(13a) 상에 실리사이드층(13aa)을 형성한다. 동시에, 제 2 측벽절연막(23b) 외측의 소스영역 및 드레인영역 상에 실리사이드층(17sb) 및 실리사이드층(18db)(도 1 참조)을 형성함과 더불어, 게이트전극(13b) 상에 실리사이드층(13bb)을 형성한다.
다음에, 도 16 (c) 및 (d)에 나타낸 공정에서는, 제 1 측벽절연막(23a)을 구성하는 제 2 측벽(16a)과 제 2 측벽절연막(23b)을 구성하는 제 2 측벽(16b)을, 예를 들어 열 인산을 이용한 습식에칭에 의해 선택적으로 제거한다. 이로써, 제 1 측벽절연막(23a)은 L자형 제 1 측벽(15a)만으로 구성되게 되고, 제 2 측벽절연막(23b)은 L자형 제 1 측벽(15b)만으로 구성되게 된다. 여기서는 도 16의 (a) 및 (b)에서 실리사이드층(17sa, 18da, 13aa, 13bb)을 형성한 후에, 제 2 측벽(16a)과 제 2 측벽(16b)을 제거했으나, 도 16의 (a) 및 (b)에서 소스영역(17s) 및 드레인영역(18d)(상기 도시하지 않은 소스영역 및 드레인영역을 포함)을 형성한 후, 제 2 측벽(16a)과 제 2 측벽(16b)을 제거하고, 그 후 실리사이드층(17sa, 18da, 13aa, 13bb)을 형성하도록 해도 된다. 계속해서 게이트전극(13a, 13b), 제 1 측벽(15a) 및 제 1 측벽(15b)을 피복하도록 반도체기판(10) 상 전면에, 예를 들어 LP-CVD법을 이용하여, 내부응력을 갖는 응력절연막으로서 예를 들어 실리콘질화막으로 이루어지는 라이너막(19)을 두께 100nm 정도 퇴적시킨다. 이 때 라이너막(19)은, 제 1 측벽(15a, 15b)에서의 L자형 내측 표면(저면 및 측면)에 접해 형성된다. 여기서 게이트전극(13a)과 게이트전극(13b)의 간격은, 전술한 바와 같이 200nm 정도 이하인데 반해, 라이너막(19) 두께의 2배 값(100nm×2=200nm)과, 제 1 측벽(15a) 두께와 제 1 측벽(15b) 두께 합(20nm+20nm=40nm)의 합계 값이 240nm가 되므로, 라이너막(19)은, 제 1 측벽(15a)과 제 1 측벽(15b) 사이를 메우고 또 게이트전극(13a 및 13b)의 상면 높이와 동등한 높이 또는 그 이상의 높이로 형성되게 된다.
다음으로 도 16의 (e) 및 (f)에 나타낸 공정에서는, 라이너막(19c) 상에 예를 들어 실리콘산화막 등으로 이루어지는 층간절연막(20)을 500nm 정도 퇴적시킨 후, CMP를 이용하여 그 표면을 평탄화 한다. 이어서 레지스트패턴(도시 생략)을 마스크로 하여, CF4 등의 가스를 이용한 드라이에칭으로 층간절연막(20) 및 라이너막(19)을 관통하는 콘택트홀을 형성한 후, 이 콘택트홀에 텅스텐 등의 금속을 매입하여 콘택트플러그(21a 및 21b)(도 1 참조)를 형성한다. 이로써 N형 MIS트랜지스 터에서는, 소스영역(17s)이 실리사이드층(17sa)을 통해 콘택트플러그(21a)에 전기적으로 접속되며, 드레인영역(18d)이 실리사이드층(18da)을 통해 콘택트플러그(21a)에 접속된다. 한편, P형 MIS트랜지스터에서는, 소스영역이 실리사이드층(17sb)을 통해 콘택트플러그(21b)에 전기적으로 접속되며, 드레인영역이 실리사이드층(18db)을 통해 콘택트플러그(21b)에 접속된다. 계속해서 층간절연막(20) 상에, 예를 들어 알루미늄 등의 도전막을 100nm 정도 퇴적시킨 후에, 이 도전막을 패터닝함으로써, 콘택트플러그(21a)에 접속될 배선(22)과 콘택트플러그(21b)에 접속될 배선(도시 생략)을 형성한다.
이상에서 설명한 본 발명의 제 3 실시예에 관한 반도체장치의 제조방법에 의해, 전술한 도 15의 (a) 및 (b)를 이용하여 설명한 반도체장치의 구조 및 이 구조에 따른 효과를 얻을 수 있다. 여기서 제 3 실시예에서는, 제 1 측벽(15a, 15b)이 될 제 1 절연막으로서 SiO2를 이용하고, 제 2 측벽(16a, 16b)이 될 제 2 절연막으로서 Si3N4를 이용하여 설명했으나, 제 1 측벽(15a, 15b)이 될 제 1 절연막으로서 Si3N4를 이용하고, 제 2 측벽(16a, 16b)이 될 제 2 절연막으로서 SiO2 또는 PSG 혹은 BPSD 등의 산화막을 이용해도 되며, 불산계 용액을 이용한 습식에칭에 의해 선택적으로 제 2 측벽(16a, 16b)을 제거할 수 있다.
또 전술한 본 발명의 제 3 실시예에 관한 반도체장치 및 그 제조방법에서도, 전술한 본 발명의 제 1 실시예의 제 1 변형예 내지 제 3 변형예를 마찬가지로 적용할 수 있다.
그리고 제 1 내지 제 3 실시예에 있어서, 제 1 측벽(15a)의 막 두께와 제 1 측벽(15b)의 막 두께가 동등하다면, 제 1 측벽(15a)의 막 두께와 제 1 측벽(15b)의 막 두께의 합 대신, 제 1 측벽(15a) 막 두께 또는 제 1 측벽(15b) 막 두께의 2배 값을 이용하며, 또 제 2 측벽(16a)의 막 두께와 제 2 측벽(16b)의 막 두께가 동등하다면, 제 2 측벽(16a)의 막 두께와 제 2 측벽(16b)의 막 두께의 합 대신, 제 2 측벽(16a) 막 두께 또는 제 2 측벽(16b) 막 두께의 2배 값을 이용해도 된다.
본 발명에 관한 반도체장치에 의하면, 응력절연막에서의 제 1 게이트전극 돌출부를 피복하는 부분이 압축됨으로써 발생하는 채널 폭 방향으로의 압축응력은, 응력절연막에서의 보조패턴을 피복하는 부분에 의해 완화되므로, 제1 게이트전극을 포함하는 전계효과형 트랜지스터의 채널에서 캐리어 이동도가 향상되며, 또 반도체장치 미세화로의 적용이 가능한 구조를 실현할 수 있다. 또한 제 1 게이트전극 돌출부 형상의 영향을 억제하여, 캐리어 이동도의 향상 및 미세화로의 적용이 가능해진다.
본 발명은, 내부응력을 갖는 절연막에 의해 채널영역에 응력을 발생시키는 구조를 갖는 반도체장치 및 그 제조방법에 유용하다.

Claims (24)

  1. 반도체기판에서의 소자분리영역으로 둘러싸인 제 1 활성영역과,
    상기 제 1 활성영역 상에 형성되며, 또 상기 소자분리영역 상에 돌출된 돌출부를 갖는 제 1 게이트전극과,
    상기 제 1 게이트전극의 측면에 형성된 제 1 측벽절연막과,
    상기 반도체기판 상에, 상기 제 1 게이트전극의 돌출부와 게이트 폭 방향으로 간격을 두고 형성된 보조패턴과,
    상기 보조패턴의 측면에 형성된 제 2 측벽절연막과,
    상기 제 1 게이트전극 및 제 1 측벽절연막과 상기 보조패턴 및 제 2 측벽절연막을 피복하도록 형성된 내부응력을 갖는 응력절연막을 구비하며,
    상기 제 1 게이트전극과 상기 보조패턴의 간격은, 상기 제 1 측벽절연막의 두께와 상기 제 2 측벽절연막의 두께 합과, 상기 응력절연막의 두께 2배 값과의 합계 값보다 작은, 반도체장치.
  2. 청구항 1에 있어서,
    상기 제 1 게이트전극과 상기 보조패턴 사이의 영역 상에 형성된 상기 응력절연막의 막 두께는, 상기 제 1 측벽절연막에서 게이트 길이방향으로 떨어진 상기 소자분리영역 상에 형성된 상기 응력절연막의 막 두께보다 두꺼운, 반도체장치.
  3. 청구항 1에 있어서,
    상기 제 1 게이트전극과 상기 보조패턴 사이의 영역 상에 형성된 상기 응력절연막의 상면은, 상기 제 1 게이트전극 상면의 높이와 동등 이상의 높이를 갖는, 반도체장치.
  4. 청구항 1에 있어서,
    상기 제 1 게이트전극과 상기 보조패턴의 간격은, 상기 제 1 측벽절연막 및 상기 제 2 측벽절연막과 상기 응력절연막에 의해 충전되는, 반도체장치.
  5. 청구항 1에 있어서,
    상기 제 1 게이트전극과 상기 보조패턴의 간격은, 상기 제 1 측벽절연막 및 상기 제 2 측벽절연막에 의해 충전되는, 반도체장치.
  6. 청구항 1에 있어서,
    상기 제 1 게이트전극과 상기 보조패턴의 간격은, 상기 제 1 측벽절연막의 두께와 상기 제 2 측벽절연막 두께 합의 값보다 작은, 반도체장치.
  7. 청구항 1에 있어서,
    상기 제 1 측벽절연막 및 상기 제 2 측벽절연막은, 단면 형상이 L자형인 제 1 측벽을 갖는, 반도체장치.
  8. 청구항 7에 있어서,
    상기 제 1 측벽절연막 및 상기 제 2 측벽절연막은, 상기 제 1 측벽에서 L자형의 내측 표면을 피복하도록 형성된 제 2 측벽을 추가로 갖는, 반도체장치.
  9. 청구항 8에 있어서,
    상기 제 2 측벽은 내부응력을 갖는, 반도체장치.
  10. 청구항 1에 있어서,
    상기 보조패턴은, 상기 반도체기판에서의 상기 소자분리영역으로 둘러싸인 제 2 활성영역 상에 형성되며, 또 상기 소자분리영역 상에 돌출된 돌출부를 갖는 제 2 게이트전극인, 반도체장치.
  11. 청구항 10에 있어서,
    상기 제 1 게이트전극에서의 게이트 길이방향 측면과 상기 제 2 게이트전극에서의 게이트 길이방향 측면이 대면하는, 반도체장치.
  12. 청구항 10에 있어서,
    상기 제 1 게이트전극에서의 게이트 길이방향 측면과 상기 제 2 게이트전극에서의 게이트 길이방향 측면이, 게이트 길이방향으로 어긋나 대면하는, 반도체장 치.
  13. 청구항 1에 있어서,
    상기 보조패턴은, 상기 소자분리영역 상에만 형성되는, 반도체장치.
  14. 청구항 1에 있어서,
    상기 보조패턴은, 전기적으로 유효하게 동작하지 않는 것인, 반도체장치.
  15. 청구항 1에 있어서,
    상기 보조패턴은, 상기 제 1 게이트전극을 구성하는 재료와는 다른 재료로 이루어지는, 반도체장치.
  16. 반도체기판에서 소자분리영역으로 둘러싸인 제 1 활성영역을 형성하는 공정(a)과,
    상기 제 1 활성영역 상에, 상기 소자분리영역 상에 돌출된 돌출부를 갖는 제 1 게이트전극을 형성하는 공정(b)과,
    상기 반도체기판 상에, 상기 제 1 게이트전극의 돌출부와 게이트 폭 방향으로 간격을 두고 보조패턴을 형성하는 공정(c)과,
    상기 제 1 게이트전극 측면에 제 1 측벽절연막을 형성함과 더불어, 상기 보조패턴 측면에 제 2 측벽절연막을 형성하는 공정(d)과,
    상기 제 1 게이트전극 및 제 1 측벽절연막과 상기 보조패턴 및 제 2 측벽절연막을 피복하도록, 내부응력을 갖는 응력절연막을 형성하는 공정(e)을 구비하며,
    상기 공정(c)에서, 상기 제 1 게이트전극과 상기 보조패턴의 간격이, 상기 제 1 측벽절연막 두께와 상기 제 2 측벽절연막 두께의 합과, 상기 응력절연막 두께 2배 값과의 합계 값보다 작아지도록, 상기 보조패턴을 형성하는, 반도체장치 제조방법.
  17. 청구항 16에 있어서,
    상기 공정(e)에서, 상기 제 1 게이트전극과 상기 보조패턴 사이의 영역 상에 형성되는 상기 응력절연막의 막 두께는, 상기 제 1 측벽절연막으로부터 게이트 길이 방향으로 떨어진 상기 소자분리영역 상에 형성된 상기 응력절연막의 막 두께보다 두꺼운, 반도체장치 제조방법.
  18. 청구항 16에 있어서,
    상기 공정(e)에서, 상기 제 1 게이트전극과 상기 보조패턴 사이의 영역 상에 형성되는 상기 응력절연막의 상면은, 상기 제 1 게이트전극 상면의 높이와 동등 이상의 높이를 갖는, 반도체장치 제조방법.
  19. 청구항 16에 있어서,
    상기 공정(e)에서, 상기 제 1 게이트전극과 상기 보조패턴과의 간격에서, 상 기 제 1 측벽절연막과 상기 제 2 측벽절연막 사이를 메우도록 상기 응력절연막을 형성하는, 반도체장치 제조방법.
  20. 청구항 16에 있어서,
    상기 공정(c)은, 상기 제 1 게이트전극과 상기 보조패턴의 간격이, 상기 제 1 측벽절연막 두께와 상기 제 2 측벽절연막 두께 합의 값보다 작아지도록, 상기 보조패턴을 형성하는 공정을 포함하며,
    상기 공정(d)에서는, 상기 제 1 게이트전극과 상기 보조패턴의 간격을 메우도록, 상기 제 1 측벽절연막과 상기 제 2 측벽절연막을 형성하는, 반도체장치 제조방법.
  21. 청구항 16에 있어서,
    상기 공정(c)에 있어서, 상기 보조패턴은 상기 소자분리영역 상에만 형성하는, 반도체장치 제조방법.
  22. 청구항 16에 있어서,
    상기 보조패턴은 제 2 게이트전극이며,
    상기 공정(a)은, 상기 반도체기판에서의 상기 소자분리영역으로 둘러싸인 제 2 활성영역을 형성하는 공정을 포함하고,
    상기 공정(c)은, 상기 공정(b)과 동일 공정으로 실시하여, 상기 제 2 활성영 역 상에, 상기 소자분리영역 상에 돌출된 돌출부를 갖는 상기 제 2 게이트전극을 형성하는 공정인, 반도체장치 제조방법.
  23. 청구항 16에 있어서,
    상기 공정(d)에 있어서, 단면형상 L자형인 제 1 측벽과 상기 제 1 측벽에서 L자형의 내측 표면을 피복하는 제 2 측벽으로 이루어지는 상기 제 1 측벽절연막 및 상기 제 2 측벽절연막을 형성하는 공정을 포함하는, 반도체장치 제조방법.
  24. 청구항 23에 있어서,
    상기 공정(d) 후이며 또 상기 공정(e) 전에, 상기 제 1 측벽절연막 및 상기 제 2 측벽절연막 각각을 구성하는 상기 제 2 측벽을 제거하는 공정을 추가로 구비하는, 반도체장치 제조방법.
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