FR3007196A1 - Transistor nmos a region active a contraintes en compression relachees - Google Patents

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Abstract

Le circuit intégré, comprenant un substrat (1) et au moins un composant défavorablement sensible aux contraintes en compression (TRN) disposé au moins partiellement au sein d'une région active (10) du substrat (1) limitée par une région isolante (2), et une région isolante supplémentaire (4) comportant une couche isolante inférieure en compression (40) disposée au-dessus du composant, de la région active et de la région isolante. Le circuit intégré comprend en outre au moins une excroissance (12) disposée au-dessus d'au moins une partie de ladite région isolante (2) et en-dessous de ladite couche isolante inférieure en compression (40).

Description

Transistor NMOS à région active à contraintes en compression relâchées L'invention concerne les circuits intégrés, et plus particulièrement le relâchement des contraintes en compression d'une région active, par exemple celle d'un transistor NMOS. Dans un circuit intégré, les transistors sont réalisés dans et sur une région active semiconductrice, par exemple du silicium, entourée d'une région électriquement isolante, par exemple une tranchée remplie par exemple de dioxyde de silicium. Le fait de réaliser un transistor MOS à l'intérieur d'une région isolante conduit par nature à l'obtention d'une région active contrainte en compression de par la présence à sa périphérie de la région isolante. Et la présence au dessus du transistor d'une couche isolante (connu par l'homme du métier sous l'acronyme anglosaxon CESL : « Contact Etch Stop Layer ») en compression au dessus du transistor et de la région isolante contribue aussi à la présence des contraintes en compression dans la région active. Et si une région active contrainte en compression favorise les performances d'un transistor PMOS, elle provoque par contre une dégradation des performances d'un transistor NMOS, notamment en termes de mobilité des porteurs. Par ailleurs, la réalisation de transistors rapides impose des longueurs et largeurs de canal petites et les structures généralement réalisées présentent une densité importante, ce qui conduit à des dimensions de régions actives très petites, voire minimales pour la technologie considérée. Il est donc extrêmement difficile voire impossible, d'augmenter les dimensions des régions actives des transistors NMOS dans le but de relâcher leurs contraintes en compression, compte tenu de la densité recherchée des structures réalisées. Selon un mode de réalisation, il est proposé de diminuer autant que possible les contraintes en compression dans la région active d'un composant défavorablement sensible aux contraintes en compression, par exemple un transistor NMOS, ou bien une résistance active c'est dire formée dans une région active dont la valeur résistive peut varier avec les contraintes en compression, et ce sans modifier les caractéristiques des transistors PMOS. .
Selon un aspect, il est proposé un circuit intégré comprenant un substrat et au moins un composant défavorablement sensible aux contraintes en compression disposé au moins partiellement au sein d'une région active du substrat limitée par une région isolante, et une région isolante supplémentaire comportant une couche isolante inférieure en compression disposée au-dessus du composant, de la région active et de la région isolante. Le composant défavorablement sensible aux contraintes de compression de sa région active peut être un transistor NMOS ou bien une résistance active c'est à dire formée dans ladite région active, sans que ces deux exemples ne soient limitatifs. Cette région isolante supplémentaire permet notamment de séparer le composant du premier niveau de métallisation de la partie d'interconnexion (BEOL : Back End Of Lines) du circuit intégré, et lorsque ce composant est un transistor, des contacts métalliques traversent en général cette région isolante supplémentaire pour venir contacter les régions de source, drain et grille du transistor et pour les relier à un niveau de métallisation de ladite partie d'interconnexion du circuit intégré. Selon une caractéristique générale de cet aspect, le circuit intégré comprend au moins une excroissance disposée au-dessus d'au moins une partie de ladite région isolante et en-dessous de ladite couche isolante inférieure en compression. En d'autres termes cette excroissance soulève localement ladite couche isolante inférieure en compression, ce qui permet donc un relâchement de contraintes en compression dans ladite région active. Lorsque le composant est un transistor NMOS, ladite excroissance présente avantageusement une structure analogue à celle de la région de grille du transistor.
Cette excroissance peut entourer au moins partiellement le composant par exemple une résistance active. Cela étant lorsque le composant est un transistor NMOS, dont la région de grille possède une partie s'étendant au dessus de la région isolante, cette partie de région de grille est au moins à une distance minimale de ladite excroissance, de façon à ne pas créer de structure parasite et à respecter les règles de conception (DRM : Design Rules Manual) de la technologie considérée. Cette excroissance, dont l'emplacement est avantageusement défini sur le masque « poly », utilisé pour définir les emplacements et géométries des régions de grille des transistors, est mécaniquement active pour le relâchement des contraintes mais électriquement inactive car non électriquement connectée. Selon un autre aspect il est proposé un procédé de fabrication d'un composant défavorablement sensible aux contraintes en compression, comprenant une réalisation dans un substrat, d'une région isolante limitant une région active du substrat, et une réalisation du composant au moins partiellement dans la région active. Selon une caractéristique générale de cet aspect, le procédé 20 comprend en outre une réalisation d'une région isolante supplémentaire comportant une couche isolante inférieure en compression au dessus du composant, de la région active et de la région isolante et une réalisation d'au moins une excroissance au-dessus d'au moins une partie de ladite région isolante et en-dessous de 25 ladite couche isolante inférieure en compression. Lorsque le composant est un transistor NMOS, ladite excroissance présente une structure analogue à celle de la région de grille du transistor et est réalisée simultanément à ladite région de grille. 30 Selon un autre aspect il est proposé une utilisation d'au moins une excroissance disposée au-dessus d'au moins une partie d'une région isolante et en-dessous de ladite couche isolante inférieure en compression d'une région isolante supplémentaire disposée au dessus d'un composant défavorablement sensible aux contraintes en compression, d'une région active logeant au moins partiellement ce composant, et de la région isolante, pour obtenir un relâchement de contraintes en compression dans ladite région active. D' autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels : - la figure 1 illustre schématiquement un transistor NMOS de l'art antérieur, - les figures 2 et 3 illustrent schématiquement des modes de réalisation d'un circuit intégré selon l'invention. Dans tout ce qui suit, le composant défavorablement sensible aux contraintes en compression est un transistor NMOS. Sur la figure 1, la référence TRN désigne un transistor NMOS dont la région active 10 se situe au sein d'un substrat semiconducteur 1, par exemple en silicium. La région active est entourée d'une région isolante 2, par exemple du type tranchée. Le transistor TRN, faisant partie d'un circuit intégré CI, comporte classiquement une région de grille 3. Par ailleurs, la région de grille 3, la région active 10 et la région isolante 2 sont recouvertes d'une région isolante supplémentaire 4 comportant classiquement une couche inférieure isolante 40, par exemple en nitrure de silicium, également dénommée par l'homme du métier sous l'acronyme anglosaxon CESL (Contact Etch Stop Layer). Cette couche isolante inférieure 40 est ici une couche contrainte en compression. La région isolante supplémentaire 4 comporte également au moins une autre couche au-dessus de la couche 40, par exemple au moins une couche 42 en dioxyde de silicium. Le transistor TRN est réalisé ici dans une technologie 90 nanomètres et la distance D entre la région de grille 3 et la région isolante 2, c'est-à-dire la longueur de la région de source ou de drain, est ici égale à 0,15 micromètre.
La région isolante 2 entourant la région active 10 ainsi que la couche 40 induisent dans des contraintes en compression dans la région active 10. Dans les modes de réalisation illustrés sur les figures 2 et 3, le relâchement des contraintes dans la région active 10 du transistor TRN est obtenu par une excroissance 12 reposant sur la région isolante et située sous la couche isolante inférieure 40. En d'autres termes cette excroissance soulève localement la couche isolante inférieure 40, ce qui permet un relâchement des contraintes en compression dans la région active 10. Comme illustré sur la figure 2, lorsque le composant défavorablement sensible aux contraintes en compression est un transistor NMOS TRN, cette excroissance a avantageusement une structure analogue à celle de la région de grille 3 du transistor. Cette excroissance comprend alors par exemple du polysilicium dans sa partie centrale 120. Dans la technologie 90 nm par exemple, la largeur minimale D4 de la partie centrale d'une excroissance 12 est égale à 0.1 micromètre et la distance minimale D5 entre une partie centrale d'une excroissance 12 et le bord de région active est égale à 0,05 micromètre. Le circuit intégré de la figure 3 comporte deux transistors NMOS TRNA, TRNB. Le transistor TRNA comporte une région active 10A entourée par la région isolante 2 et le transistor TRNB comporte la région active 10B entourée également par la région isolante 2. Le transistor TRNA comporte une région de grille 3A formée par exemple par une ligne de polysilicium. Cette région de grille 3A comporte une partie 30A située au-dessus de la région active 10A, une partie 31A débordant au-delà d'une première extrémité de la région active et permettant une prise de contact sur la région de grille et une autre partie 32A débordant au-delà d'une deuxième extrémité de la région active. La région de grille 3B du transistor TRNB présente une structure analogue à la région de grille 3A. Plus précisément, elle comporte une partie centrale 30B située au-dessus de la région active 10B et deux parties 31B et 32B débordant au-delà de cette région active 10B. La zone 8 représente la zone d'implantation N+ des deux transistors NMOS. On voit par ailleurs que le circuit intégré CI comporte, autour des deux transistors TRNA et TRNB, une excroissance 12 ménagée au-dessus de la région isolante 2 et entourant partiellement les deux transistors. Dans ce mode de réalisation, l'espace ESP entre les deux régions actives 10A et 10B n'est pas suffisant pour permettre la formation d'une excroissance entre ces deux régions actives. En effet, cet espace doit être au minimum égal à deux fois l'espacement minimum D5 augmenté de la largeur minimale D4, soit 0,20 micromètre pour une technologie 90 nanomètres.
Par contre il s'avère possible, comme indiqué ci-avant, de réaliser une excroissance 12 sur la région isolante 2 qui entoure partiellement les deux régions actives 10A et 10B avec toutefois des précautions à prendre au niveau des régions de grilles. Plus précisément, les parties 31A, 32A, 31B et 32B des régions de grille 3A et 3B se situent au dessus de la région isolante, et de façon à ce que une excroissance 12 ne forme pas une structure parasite, la distance D6 entre une extrémité de l'excroissance 12 et une partie de région de grille, par exemple la partie 32A, doit être supérieure à une distance minimale, par exemple 0,14 micromètre dans la technologie considérée, en l'espèce la technologie 90 nanomètres. La réalisation de l'excroissance 12 s'effectue simultanément à la réalisation de la région de grille 3 et avec des étapes de réalisation identiques à celles utilisées pour la réalisation de cette région de grille.
Plus précisément après avoir réalisé par dépôt et gravure la partie centrale de la région de grille 3 et la partie centrale 120 de l'excroissance 12, on flanque ces parties centrales de régions latérales isolantes ou espaceurs. Puis on réalise la région isolante supplémentaire 4 avec la couche inférieure 40 en compression.
L'emplacement et la géométrie de la partie centrale 120 en polysilicium de l'excroissance 12 sont définis au niveau du masque « poly » utilisé pour définir les emplacements et géométries des régions de grille des transistors.
Et les dimensions D4, D5 et D6 sont utilisées automatiquement dans l'outil informatique de génération du masque « poly » pour déterminer en fonction des emplacements des différentes régions actives 10 et régions isolantes 2, les localisations possibles du ou des excroissances 12 ainsi que les géométries et dimensions du ou de ces excroissances. Et ceci s'effectue de façon automatique sans intervention du concepteur du circuit et de façon totalement transparente pour lui.

Claims (8)

  1. REVENDICATIONS1. Circuit intégré, comprenant un substrat (1) et au moins un composant défavorablement sensible aux contraintes en compression (TRN) disposé au moins partiellement au sein d'une région active (10) du substrat (1) limitée par une région isolante (2), et une région isolante supplémentaire (4) comportant une couche isolante inférieure en compression (40) disposée au-dessus du composant, de la région active et de la région isolante, caractérisé en ce que le circuit intégré comprend en outre au moins une excroissance (12) disposée au-dessus d'au moins une partie de ladite région isolante (2) et en-dessous de ladite couche isolante inférieure en compression (40).
  2. 2. Circuit intégré selon la revendication 1, dans lequel ledit au moins un composant est un transistor NMOS (TRN).
  3. 3. Circuit intégré selon les revendications 1 et 2, dans lequel ladite excroissance (12) présente une structure analogue à celle de la région de grille (3) du transistor (TRN).
  4. 4. Circuit intégré selon la revendication 3, dans lequel la région de grille (3A) du transistor (TRNA) possède une partie (32A) s'étendant au dessus de la région isolante (2) au moins à une distance minimale (D6) de ladite excroissance (12).
  5. 5. Procédé de fabrication d'un composant défavorablement sensible aux contraintes en compression, comprenant une réalisation dans un substrat, d'une région isolante (2) limitant une région active (10) du substrat, et une réalisation du composant (TRN) au moins partiellement dans la région active, caractérisé en ce qu'il comprend en outre une réalisation d'une région isolante supplémentaire (4) comportant une couche isolante inférieure en compression (40) au dessus du composant, de la région active et de la région isolante et une réalisation d'au moins une excroissance au-dessus d'au moins une partie de ladite région isolante (2) et en-dessous de ladite couche isolante inférieure en compression (40).
  6. 6. Procédé selon la revendication 5, dans lequel ledit au moins un composant est un transistor NMOS (TRN).
  7. 7. Procédé selon les revendications 5 et 6, dans lequel ladite excroissance présente une structure analogue à celle de la région de grille du transistor (TRN) et est réalisée simultanément à ladite région de grille.
  8. 8. Utilisation d'au moins une excroissance disposée au-dessus d'au moins une partie d'une région isolante (2) et en-dessous de ladite couche isolante inférieure en compression (40) d'une région isolante supplémentaire (4) disposée au dessus d'un composant défavorablement sensible aux contraintes en compression, d'une région active (10) logeant au moins partiellement ce composant, et de la région isolante (2), pour obtenir un relâchement de contraintes en compression dans ladite région active.15
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